JPH0156568B2 - - Google Patents
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- JPH0156568B2 JPH0156568B2 JP1265980A JP1265980A JPH0156568B2 JP H0156568 B2 JPH0156568 B2 JP H0156568B2 JP 1265980 A JP1265980 A JP 1265980A JP 1265980 A JP1265980 A JP 1265980A JP H0156568 B2 JPH0156568 B2 JP H0156568B2
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- Japan
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- transistor
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- timing signal
- signal
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- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明はダイナミツク信号のレベル変化を高
速に検出するダイナミツク信号の検出回路に関す
る。
速に検出するダイナミツク信号の検出回路に関す
る。
従来、ROM（固定記憶回路）あるいはRAM
（書込、読出記憶回路）等から読み出されるダイ
ナミツクな信号のレベル変化を検出する場合、回
路がＣ−MOS構成であるならば反転回路（イン
バータ）をセンス増幅器として用いるのが常であ
る。すなわち、反転回路を用いた場合に、
ROM、RAM等からの読出信号のレベル変化は
反転回路の回路しきい値電圧を基準にして検出さ
れる。ところで、Ｃ−MOS型トランジスタによ
つて反転回路を構成すると、その回路しきい値電
圧はほぼ電源電圧の1/2程度になる。従つて遷移
時間の長い信号のレベル変化を反転回路で行なう
と応答速度が遅くなり、ROM、RAM等を高速
化する上で非常に不利になるという欠点がある。
（書込、読出記憶回路）等から読み出されるダイ
ナミツクな信号のレベル変化を検出する場合、回
路がＣ−MOS構成であるならば反転回路（イン
バータ）をセンス増幅器として用いるのが常であ
る。すなわち、反転回路を用いた場合に、
ROM、RAM等からの読出信号のレベル変化は
反転回路の回路しきい値電圧を基準にして検出さ
れる。ところで、Ｃ−MOS型トランジスタによ
つて反転回路を構成すると、その回路しきい値電
圧はほぼ電源電圧の1/2程度になる。従つて遷移
時間の長い信号のレベル変化を反転回路で行なう
と応答速度が遅くなり、ROM、RAM等を高速
化する上で非常に不利になるという欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は応答速度の速いダイナ
ミツク信号の検出回路を提供することにある。
たものであり、その目的は応答速度の速いダイナ
ミツク信号の検出回路を提供することにある。
以下図面を参照してこの発明の一実施例を説明
する。なおここでは−Ｅ（Ｖ）を論理“１”，０
（Ｖ）を論理“０”とする負論理を用いる。第１
図において１はレベル変化を検出すべき入力信号
INが印加される入力端子である。この端子１に
印加されるINはタイミング信号φが−Ｅ（Ｖ）の
ときすなわちφのとき−Ｅ（Ｖ）にプリチヤージ
され、φが０（Ｖ）のときすなわちのときは−
Ｅ（Ｖ）をダイナミツクに保持するか、もしくは
放電されて０（Ｖ）になるというような性質の信
号であり、この信号INはＮチヤンネル型のMOS
トランジスタ２のゲートに与えられる。このトラ
ンジスタ２のソースは負の電源電圧−Ｅ（Ｖ）印
加点に接続されるとともに、そのドレインは出力
端子３に接続される。また上記端子３にはＰチヤ
ンネル型のMOSトランジスタ４のドレインが接
続され、さらにこのトランジスタ４のソースは０
（Ｖ）印加点に接続される。上記トランジスタ４
のゲートには上記タイミング信号φが与えられ
る。MOSトランジスタ５はＰチヤンネル型のも
のであり、そのドレインは上記トランジスタ２の
ゲートに、そのソースは０（Ｖ）印加点に、その
ゲートは端子３にそれぞれ接続される。
する。なおここでは−Ｅ（Ｖ）を論理“１”，０
（Ｖ）を論理“０”とする負論理を用いる。第１
図において１はレベル変化を検出すべき入力信号
INが印加される入力端子である。この端子１に
印加されるINはタイミング信号φが−Ｅ（Ｖ）の
ときすなわちφのとき−Ｅ（Ｖ）にプリチヤージ
され、φが０（Ｖ）のときすなわちのときは−
Ｅ（Ｖ）をダイナミツクに保持するか、もしくは
放電されて０（Ｖ）になるというような性質の信
号であり、この信号INはＮチヤンネル型のMOS
トランジスタ２のゲートに与えられる。このトラ
ンジスタ２のソースは負の電源電圧−Ｅ（Ｖ）印
加点に接続されるとともに、そのドレインは出力
端子３に接続される。また上記端子３にはＰチヤ
ンネル型のMOSトランジスタ４のドレインが接
続され、さらにこのトランジスタ４のソースは０
（Ｖ）印加点に接続される。上記トランジスタ４
のゲートには上記タイミング信号φが与えられ
る。MOSトランジスタ５はＰチヤンネル型のも
のであり、そのドレインは上記トランジスタ２の
ゲートに、そのソースは０（Ｖ）印加点に、その
ゲートは端子３にそれぞれ接続される。
第２図は上記回路の動作を説明するための信号
波形図であり、同図ａは入力信号INの変化を、
同図ｂはクロツク信号φの変化を、同図ｃはトラ
ンジスタ２のゲートにおける信号S1の変化を、同
図ｄは出力信号OUTの変化をそれぞれ示すもの
であり、次にこの第２図を用いて回路動作を説明
する。
波形図であり、同図ａは入力信号INの変化を、
同図ｂはクロツク信号φの変化を、同図ｃはトラ
ンジスタ２のゲートにおける信号S1の変化を、同
図ｄは出力信号OUTの変化をそれぞれ示すもの
であり、次にこの第２図を用いて回路動作を説明
する。
先ずタイミング信号φが−Ｅ（Ｖ）のときはIN
は−Ｅ（Ｖ）であり、トランジスタ４はオンして
OUTは０（Ｖ）となつている。したがつてこのと
きトランジスタ５はオフしている。次にφが０
（Ｖ）に変化したとき、INが−Ｅ（Ｖ）をダイナ
ミツクに保持していれば、トランジスタ２，４は
共にオフとなり、OUTは出力端子３に存在する
容量により０（Ｖ）をダイナミツクに保持する。
なお第２図に示す破線はそのレベルがダイナミツ
クに保持されていることを示している。また
OUTが０（Ｖ）であることによりトランジスタ５
はオンに転ずることがないので、INのプリチヤ
ージ電荷は消失することはない。次にφが再び−
Ｅ（Ｖ）に変化しても、トランジスタ４がオンす
るだけで各回路点の電位はそれぞれ前の状態から
変化することはなく、INは−Ｅ（Ｖ）、OUTは０
（Ｖ）のままである。このようにINが−Ｅ（Ｖ）
のままであればφが変化してもOUTは０（Ｖ）の
ままである。
は−Ｅ（Ｖ）であり、トランジスタ４はオンして
OUTは０（Ｖ）となつている。したがつてこのと
きトランジスタ５はオフしている。次にφが０
（Ｖ）に変化したとき、INが−Ｅ（Ｖ）をダイナ
ミツクに保持していれば、トランジスタ２，４は
共にオフとなり、OUTは出力端子３に存在する
容量により０（Ｖ）をダイナミツクに保持する。
なお第２図に示す破線はそのレベルがダイナミツ
クに保持されていることを示している。また
OUTが０（Ｖ）であることによりトランジスタ５
はオンに転ずることがないので、INのプリチヤ
ージ電荷は消失することはない。次にφが再び−
Ｅ（Ｖ）に変化しても、トランジスタ４がオンす
るだけで各回路点の電位はそれぞれ前の状態から
変化することはなく、INは−Ｅ（Ｖ）、OUTは０
（Ｖ）のままである。このようにINが−Ｅ（Ｖ）
のままであればφが変化してもOUTは０（Ｖ）の
ままである。
次にφが０（Ｖ）に変化する際、これに同期し
てINが−Ｅ（Ｖ）から０（Ｖ）に向つて変化し始
めた場合、トランジスタ２，５は始めはオフの状
態であり、トランジスタ４もオフ状態となる。そ
してINのレベルが−Ｅ（Ｖ）からトランジスタ２
のしきい値電圧VthN分上昇した後、このトラン
ジスタ２はオンし始める。上記トランジスタ２が
オンし始めると、出力端子３に存在する容量に蓄
えられる電荷はトランジスタ４で放電されること
なく、トランジスタ２で充電のみがなされて
OUTのレベルは−Ｅ（Ｖ）に向つて近づいてい
く。OUTのレベルが−Ｅ（Ｖ）に近づきトランジ
スタ５のしきい値電圧VthPに達すると、トラン
ジスタ５もオンし始めるため入力端子１には放電
のバイパスが生じ、S1は加速的に０（Ｖ）になる。
このようにINのレベルが一度（VthN−Ｅ）（Ｖ）
に達し、トランジスタ２がオフからオンに転じる
と、このトランジスタ２によるOUTへの充電お
よびトランジスタ５によるS1の放電という正帰還
ループが形成され、OUTのレベルは瞬時的に−
Ｅ（Ｖ）に到達する。この結果、INのレベル変化
が検出される。このようにOUTの変化はINが
（VthN−Ｅ）（Ｖ）に達した後は急速に−Ｅ（Ｖ）
に近づくようにしたので、INの０（Ｖ）から−Ｅ
（Ｖ）へのレベル変化を検出する際の応答速度は
極めて高速とすることができる。
てINが−Ｅ（Ｖ）から０（Ｖ）に向つて変化し始
めた場合、トランジスタ２，５は始めはオフの状
態であり、トランジスタ４もオフ状態となる。そ
してINのレベルが−Ｅ（Ｖ）からトランジスタ２
のしきい値電圧VthN分上昇した後、このトラン
ジスタ２はオンし始める。上記トランジスタ２が
オンし始めると、出力端子３に存在する容量に蓄
えられる電荷はトランジスタ４で放電されること
なく、トランジスタ２で充電のみがなされて
OUTのレベルは−Ｅ（Ｖ）に向つて近づいてい
く。OUTのレベルが−Ｅ（Ｖ）に近づきトランジ
スタ５のしきい値電圧VthPに達すると、トラン
ジスタ５もオンし始めるため入力端子１には放電
のバイパスが生じ、S1は加速的に０（Ｖ）になる。
このようにINのレベルが一度（VthN−Ｅ）（Ｖ）
に達し、トランジスタ２がオフからオンに転じる
と、このトランジスタ２によるOUTへの充電お
よびトランジスタ５によるS1の放電という正帰還
ループが形成され、OUTのレベルは瞬時的に−
Ｅ（Ｖ）に到達する。この結果、INのレベル変化
が検出される。このようにOUTの変化はINが
（VthN−Ｅ）（Ｖ）に達した後は急速に−Ｅ（Ｖ）
に近づくようにしたので、INの０（Ｖ）から−Ｅ
（Ｖ）へのレベル変化を検出する際の応答速度は
極めて高速とすることができる。
次にφが−Ｅ（Ｖ）になると、INが−Ｅ（Ｖ）
にプリチヤージされるのと並行して、OUTはト
ランジスタ４により０（Ｖ）になる。またトラン
ジスタ２はオフとなり、S1はINの変化に追随す
る。
にプリチヤージされるのと並行して、OUTはト
ランジスタ４により０（Ｖ）になる。またトラン
ジスタ２はオフとなり、S1はINの変化に追随す
る。
なお、このとき、すなわち、φが−Ｅ（Ｖ）に
変化するとき、伝達遅延等によりINが（VthN−
Ｅ）（Ｖ）以下のレベルにならない場合があれば、
トランジスタ２はオン状態であり、同じくオン状
態にあるトランジスタ４と共に−Ｅ（Ｖ）印加点
と０（Ｖ）印加点との間に直流電流を生じ、OUT
はこの両トランジスタ２，４の抵抗比に応じてそ
のレベルが決定される。したがつてこのOUTの
レベルによつてはトランジスタ５がオンとなり、
さらにS1はトランジスタ２のオン状態を解除でき
ず、いつまで経つてもプリチヤージ状態に安定し
ないという状態におちいる。したがつてこのよう
な場合にOUTのレベルをより０（Ｖ）に近づける
ためには、トランジスタ４のオン抵抗をトランジ
スタ２のオン抵抗に比較して十分に小さく設定お
く必要がある。
変化するとき、伝達遅延等によりINが（VthN−
Ｅ）（Ｖ）以下のレベルにならない場合があれば、
トランジスタ２はオン状態であり、同じくオン状
態にあるトランジスタ４と共に−Ｅ（Ｖ）印加点
と０（Ｖ）印加点との間に直流電流を生じ、OUT
はこの両トランジスタ２，４の抵抗比に応じてそ
のレベルが決定される。したがつてこのOUTの
レベルによつてはトランジスタ５がオンとなり、
さらにS1はトランジスタ２のオン状態を解除でき
ず、いつまで経つてもプリチヤージ状態に安定し
ないという状態におちいる。したがつてこのよう
な場合にOUTのレベルをより０（Ｖ）に近づける
ためには、トランジスタ４のオン抵抗をトランジ
スタ２のオン抵抗に比較して十分に小さく設定お
く必要がある。
第３図および第４図はそれぞれこの発明の他の
実施例を示すものであり、上記したような直流電
流経路が形成されることを防止するようにしたも
のである。第３図に示す実施例回路では、前記第
１図の実施例回路において、トランジスタ２と−
Ｅ（Ｖ）印加点との間にタイミング信号φをゲー
ト入力とするＮチヤンネル型のMOSトランジス
タ６を追加接続したものである。このような構成
にすると、φが−Ｅ（Ｖ）でトランジスタ４がオ
ンしているとき、新たに追加されたトランジスタ
６はオフ状態となるため前記のような直流電流経
路は形成されず、電流消費量の増加もなくかつ
OUTのレベルも０（Ｖ）に固定される。
実施例を示すものであり、上記したような直流電
流経路が形成されることを防止するようにしたも
のである。第３図に示す実施例回路では、前記第
１図の実施例回路において、トランジスタ２と−
Ｅ（Ｖ）印加点との間にタイミング信号φをゲー
ト入力とするＮチヤンネル型のMOSトランジス
タ６を追加接続したものである。このような構成
にすると、φが−Ｅ（Ｖ）でトランジスタ４がオ
ンしているとき、新たに追加されたトランジスタ
６はオフ状態となるため前記のような直流電流経
路は形成されず、電流消費量の増加もなくかつ
OUTのレベルも０（Ｖ）に固定される。
また第４図に示す実施例回路では、前記第１図
に示す実施例回路において、トランジスタ５と０
（Ｖ）印加点との間にタイミング信号をゲート
入力とするＰチヤンネル型のMOSトランジスタ
７を追加接続したものである。このような構成に
すると、φが−Ｅ（Ｖ）でトランジスタ４がオン
しているとき新たに追加されたトランジスタ７は
オフ状態となつて、S1はINのレベルにより一義
的に決定されることになる。したがつてこの場合
にも前記にような直流電流経路は形成されない。
に示す実施例回路において、トランジスタ５と０
（Ｖ）印加点との間にタイミング信号をゲート
入力とするＰチヤンネル型のMOSトランジスタ
７を追加接続したものである。このような構成に
すると、φが−Ｅ（Ｖ）でトランジスタ４がオン
しているとき新たに追加されたトランジスタ７は
オフ状態となつて、S1はINのレベルにより一義
的に決定されることになる。したがつてこの場合
にも前記にような直流電流経路は形成されない。
この発明は上記の実施例に限定されるものでは
なく、たとえば上記実施例回路ではINの立上り
を検出する場合について説明したが、これは各ト
ランジスタをそれぞれ反対チヤネル型のものと入
れ替え、さらに−Ｅ（Ｖ）と０（Ｖ）を交互に入れ
替えて構成することにより、INの立下りを検出
するようにしても良い。また第３図に示す実施例
回路においてトランジスタ６はトランジスタ２と
出力端子３との間に接続しても良く、これと同様
に第４図に示す実施例回路においてトランジスタ
７はトランジスタ２のゲートとトランジスタ５と
の間に接続しても良い。さらに第３図、第４図に
おいてトランジスタ６，７のゲートには必ずしも
φあるいはを与える必要はなく、要するにφが
−Ｅ（Ｖ）でトランジスタ４がオンしている期間
に、トランジスタ６，７それぞれをオフ状態とす
るような信号であれば良い。
なく、たとえば上記実施例回路ではINの立上り
を検出する場合について説明したが、これは各ト
ランジスタをそれぞれ反対チヤネル型のものと入
れ替え、さらに−Ｅ（Ｖ）と０（Ｖ）を交互に入れ
替えて構成することにより、INの立下りを検出
するようにしても良い。また第３図に示す実施例
回路においてトランジスタ６はトランジスタ２と
出力端子３との間に接続しても良く、これと同様
に第４図に示す実施例回路においてトランジスタ
７はトランジスタ２のゲートとトランジスタ５と
の間に接続しても良い。さらに第３図、第４図に
おいてトランジスタ６，７のゲートには必ずしも
φあるいはを与える必要はなく、要するにφが
−Ｅ（Ｖ）でトランジスタ４がオンしている期間
に、トランジスタ６，７それぞれをオフ状態とす
るような信号であれば良い。
以上説明したようにこの発明によるダイナミツ
ク信号の検出回路では入力信号のレベル変化を検
出する際の応答速度を高速にすることができる。
ク信号の検出回路では入力信号のレベル変化を検
出する際の応答速度を高速にすることができる。
第１図はこの発明の一実施例を示す構成図、第
２図はその動作を説明するための信号波形図、第
３図および第４図はそれぞれこの発明の他の実施
例を示す構成図である。 ２，６……Ｎチヤネル型のMOSトランジスタ、
４，５，７……Ｐチヤネル型のMOSトランジス
タ。
２図はその動作を説明するための信号波形図、第
３図および第４図はそれぞれこの発明の他の実施
例を示す構成図である。 ２，６……Ｎチヤネル型のMOSトランジスタ、
４，５，７……Ｐチヤネル型のMOSトランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ タイミング信号に同期して入力され、このタ
イミング信号が一方レベルのときには第１のレベ
ルにプリチヤージされ、タイミング信号が他方レ
ベルのときはプリチヤージレベルのまま保持もし
くは第２のレベルにデイスチヤージされるダイナ
ミツク信号の検出回路において、電源の一方と出
力端との間に挿入され検出すべきダイナミツク信
号がゲートに供給される第一導電型の第１のトラ
ンジスタと、上記電源の他方と上記出力端との間
に挿入され上記タイミング信号がゲートに供給さ
れる第二導電型の第２のトランジスタと、上記第
１のトランジスタのゲートと上記電源の他方との
間に挿入され上記出力端の信号がゲートに供給さ
れる第二導電型の第３のトランジスタと、上記電
源の一方と上記出力端との間で上記第１のトラン
ジスタに対して直列接続され上記タイミング信号
がゲートに供給される第一導電型の第４のトラン
ジスタとを具備したことを特徴とするダイナミツ
ク信号の検出回路。 ２ タイミング信号に同期して入力され、このタ
イミング信号が一方レベルのときには第１のレベ
ルにプリチヤージされ、タイミング信号が他方レ
ベルのときはプリチヤージレベルのまま保持もし
くは第２のレベルデイスチヤージされるダイナミ
ツク信号の検出回路において、電源の一方と出力
端との間に挿入され検出すべきダイナミツク入力
信号がゲートに供給される第一導電型の第１のト
ランジスタと、上記電源の他方と上記出力端との
間に挿入され上記タイミング信号がゲートに供給
される第二導電型の第２のトランジスタと、上記
第１のトランジスタのゲートと上記電源の他方と
の間に挿入され上記出力端の信号がゲートに供給
される第二導電型の第３のトランジスタと、上記
第１のトランジスタのゲートと上記電源の他方と
の間で上記第３のトランジスタに対して直列接続
され上記第２のトランジスタのゲートに供給され
るタイミング信号と逆相のタイミング信号がゲー
トに供給される第二導電型の第４のトランジスタ
とを具備したことを特徴とするダイナミツク信号
の検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265980A JPS56110334A (en) | 1980-02-05 | 1980-02-05 | Input detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265980A JPS56110334A (en) | 1980-02-05 | 1980-02-05 | Input detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56110334A JPS56110334A (en) | 1981-09-01 |
| JPH0156568B2 true JPH0156568B2 (ja) | 1989-11-30 |
Family
ID=11811480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1265980A Granted JPS56110334A (en) | 1980-02-05 | 1980-02-05 | Input detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56110334A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5968895A (ja) * | 1982-10-13 | 1984-04-18 | Hitachi Ltd | センス・アンプ回路 |
| JPS60227512A (ja) * | 1984-04-02 | 1985-11-12 | Makoto Aso | 過渡応答回路 |
| JPH0746514B2 (ja) * | 1984-08-17 | 1995-05-17 | 日本電気株式会社 | デコーダ回路 |
-
1980
- 1980-02-05 JP JP1265980A patent/JPS56110334A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56110334A (en) | 1981-09-01 |
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