JP2824706B2 - 電流源回路およびその動作方法 - Google Patents

電流源回路およびその動作方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、電流源回路およびそ
の動作方法に関し、特に、外部信号に応じて電流の供給
が制御される電流源回路およびその動作方法に関する。
【０００２】
【従来の技術】従来、電流加算型Ｄ／Ａコンバータやサ
ンプルホールド回路のような種々のデバイスにおいて、
外部信号に応じて電流の供給が制御される電流源回路が
用いられている。図２２は、従来の電流源回路が用いら
れた電流加算型Ｄ／Ａコンバータを示す概略ブロック図
である。図２２において、電流源回路７０４は、定電圧
源から電流Ｉを流入させる電流源回路であり、外部から
のデジタル制御信号に応じて、機能的に表わされたスイ
ッチ７０１により電流の供給は制御される。また、電流
源回路７０５は、定電圧源から電流２Ｉを流入させる電
流源回路であり、外部からのデジタル制御信号に応じ
て、機能的に表わされたスイッチ７０２により電流の供
給は制御される。さらに、電流源回路７０６は、定電圧
源から電流４Ｉを流入させる電流源回路であり、外部か
らのデジタル制御信号に応じて、機能的に表わされたス
イッチ７０３により電流の供給が制御される。このよう
に、外部から供給されるデジタル信号に応じて選択され
た電流源回路に流入する電流の総和が抵抗値Ｒの負荷抵
抗６００を流れ、その端子間電圧がアナログ出力電圧と
して取出されることになる。
【０００３】一方、図２３は、従来の電流源回路が用い
られたサンプルホールド回路を示す概略ブロック図であ
る。図２３において、電流源回路８０４，８０５，８０
６および８０７は、スイッチの制御により、ダイオード
ブリッジ８０１を駆動する双方向ブリッジドライバとし
て機能する。
【０００４】次に、図２４は、図２３および図２４に示
した装置に用いられる従来の電流源回路の一例を示す回
路図であり、たとえばＩＳＳＣＣ８３ダイジェスト・オ
ブ・テクニカル・ペーパーズの１８８頁ないし１８９頁
に示されている。この電流源回路は、外部から供給され
る制御信号に応じて、出力端子から出力電流を供給した
りしなかったりする単一出力型の電流源回路である。
【０００５】図２４を参照すると、電流源回路の出力端
子１００は、ＮチャネルＭＯＳトランジスタ９０２のド
レインに接続されている。トランジスタ９０２のソース
はＮチャネルＭＯＳトランジスタ９０１のドレインに接
続され、トランジスタ９０１のソースは接地されてい
る。一方バイアス電圧源９２１は、トランジスタ９０２
のゲートに接続されている。他方のバイアス電圧源９２
０は、ＮチャネルＭＯＳトランジスタ９０３の導通経路
を介してトランジスタ９０１のゲートに接続されてい
る。トランジスタ９０３のゲートは信号線１０１ａに接
続されており、ＮチャネルＭＯトランジスタ９０４およ
び９０５のゲートは、共通に信号線１０１ｂに接続され
ている。また、トランジスタ９０５のドレインはバイア
ス電圧源９２１に接続され、そのソースはトランジスタ
９０２のソースに接続されている。トランジスタ９０４
のドレインはトランジスタ９０１のゲートに接続され、
そのソースは接地されている。
【０００６】次に、図２４に示した回路の動作について
説明する。電流源回路をオンさせる場合には、信号線１
０１ａ上の電位がＨレベル、信号線１０１ｂ上の電位が
Ｌレベルになる。これによって、トランジスタ９０３が
オンするとともに、トランジスタ９０４および９０５か
オフし、バイアス電圧源９２１および９２０の電位が、
それぞれ、トランジスタ９０２および９０１のゲートに
印加される。これにより、トランジスタ９０２および９
０１がともにオンし、出力端子１００からトランジスタ
９０２および９０１に電流が流れる。すなわち、出力端
子１００から、電流源回路内部に流入する電流が得られ
ることになる。
【０００７】電流源回路をオフさせる場合には、信号線
１０１ａ上の電位がＬレベル、信号線１０１ｂ上の電位
がＨレベルになる。これによって、トランジスタ９０３
がオフするとともに、トランジスタ９０４および９０５
がオンし、トランジスタ９０２および９０１のゲートは
それぞれのソースに接続される。これにより、トランジ
スタ９０２および９０１はオフし、電流源回路内部に流
入する電流が０となる。
【０００８】次に、図２５は、従来の電流源回路の他の
例を示す回路図であり、たとえば、ジャーナル・オブ・
ソリッド・ステート・サーキットの１９８６年１２月号
の９８３頁ないし９８８頁に示されたものである。
【０００９】図２５において、電流源の正出力端子１０
０ａおよび相補出力端子１００ｂは、それぞれＮチャネ
ルＭＯＳトランジスタ９０２ａおよび９０２ｂのドレイ
ンに接続されている。トランジスタ９０２ａおよび９０
２ｂのソースは、共通にＮチャネルＭＯＳトランジスタ
９０１のドレインに接続され、トランジスタ９０１のソ
ースは接地されている。バイアス電圧源９２１は、トラ
ンスミッションゲート９０６ａおよび９０６ｂを介し
て、ＮチャネルＭＯＳトランジスタ９０２ａおよび９０
２ｂのゲートにそれぞれ接続されている。トランジスタ
９０２ａおよび９０２ｂのゲートは、それぞれ、Ｎチャ
ネルＭＯＳトランジスタ９０７ａおよび９０７ｂのドレ
インに接続され、トランジスタ９０７ａおよび９０７ｂ
のソースは接地されている。他のバイアス電圧源９２０
は、トランジスタ９０１のゲートに接続されている。信
号線１０１ａは、トランスミッションゲート９０６ａを
構成するＮチャネルＭＯＳトランジスタのゲートと、ト
ランスミッションゲート９０６ｂを構成するＰチャネル
ＭＯＳトランジスタのゲートと、トランジスタ９０７ｂ
のゲートとに接続されている。一方、信号線１０１ｂ
は、トランスミッションゲート９０６ｂを構成するＮチ
ャネルＭＯＳトランジスタのゲートと、トランスミッシ
ョンゲート９０６ａを構成するＰチャネルＭＯＳトラン
ジスタのゲートと、トランジスタ９０７ａのゲートとに
接続されている。
【００１０】次に、図２５に示した回路の動作について
説明する。この電流源回路は、出力端子１００ａおよび
１００ｂのいずれか一方から出力電流を得る相補出力型
の電流源回路である。まず、出力端子１００ａから電流
を得ようとする場合、信号線１０１ａがＨレベル、１０
１ｂがＬレベルになる。これによって、トランスミッシ
ョンゲート９０６ａとＮチャネルＭＯＳトランジスタ９
０７ｂとがオンし、トランスミッションゲート９０６ｂ
とＮチャネルＭＯＳトランジスタ９０７ａとがオフし、
トランジスタ９０２ａのゲートにバイアス電圧源９２１
の電位が印加されるとともに、トランジスタ９０２ｂの
ゲートは接地される。これにより、出力端子１００ａか
らトランジスタ９０２ａおよび９０１に電流が流れると
ともに、端子１００ｂからトランジスタ９０２ｂに至る
経路は遮断される。
【００１１】一方、出力端子１００ｂから電流を得よう
とする場合、信号線１０１ａがＬレベル、信号線１０１
ｂがＨレベルになる。これによって、トランスミッショ
ンゲート９０６ｂとＮチャネルＭＯＳトランジスタ９０
７ａとがオンし、トランスミッションゲート９０６ａと
ＮチャネルＭＯＳトランジスタ９０７ｂとがオフし、ト
ランジスタ９０２ｂのゲートにバイアス電圧源９２１の
電位が印加されるとともに、トランジスタ９０２ａのゲ
ートが接地される。これにより、端子１００ｂからトラ
ンジスタ９０２ｂおよび９０１に電流が流れるととも
に、端子１００ａからトランジスタ９０２ａに至る経路
は遮断される。次に、図２７は、従来の電流源回路のさ
らに他の例を示す回路図であり、たとえば、電子情報通
信学会技術研究報告論文番号ＩＣＤ８８−６の第３９頁
ないし第４６頁の K.OKa et al. による「30-MHZ 10-bi
t CMOS D/A CONVERTER」に示されたものである。図２７
において、ＮチャネルＭＯＳトランジスタ９１２のソー
スと、ＮチャネルＭＯＳトランジスタ９１１のドレイン
と、ＮチャネルＭＯＳトランジスタ９１３のソースとが
共通のノードに接続されている。トランジスタ９１２の
ゲートは、バイアス電圧源９１４に接続され、トランジ
スタ９１１のゲートは、バイアス電圧源９１５に接続さ
れ、トランジスタ９１３のゲートは、信号線１０１ａに
接続される。トランジスタ９１２のドレインは出力端子
１００に接続され、トランジスタ９１１のソースは、接
地電位に接続され、トランジスタ９１３のドレインは電
源電位ＶDDに接続されている。次に、図２７に示した回
路の動作について説明する。図２７の回路において、同
一導電型のトランジスタ９１２および９１３は差動対を
形成している。したがって、一般に、信号線１０１ａ上
の電位がバイアス電圧源９１４の電位より小さいときに
は、トランジスタ９１２のドレイン電流は、トランジス
タ９１３のドレイン電流よりも大きく、逆に、信号線１
０１ａ上の電位がバイアス電圧源９１４の電位より大き
いときは、トランジスタ９１３のドレイン電流がトラン
ジスタ９１２のドレイン電流よりも大きくなる。特に、
信号線１０１ａ上の電位変化の振幅が通常の論理振幅で
あるときは、それがＬレベルであれば、トランジスタ９
１２のドレイン電流のみがトランジスタ９１１のドレイ
ン電流となり、出力端子１００からトランジスタ９１２
および９１１の導通経路に電流が流れる。すなわち、出
力端子１００から、電流源回路内部に流入する電流が得
られる。一方、信号線１０１ａ上の電位がＨレベルであ
れば、トランジスタ９１３のドレイン電流のみがトラン
ジスタ９１１のドレイン電流となり、出力端子１００か
ら電流源回路内部に流入する電流量は０となる。
【００１２】
【発明が解決しようとする課題】以上のように構成され
た従来の電流源回路では、次のような問題点があった。
すなわち、図２４の単一出力型の従来例では、信号線１
０１ａおよび１０１ｂ上の信号により、トランジスタ９
０３ないし９０５のオン・オフが制御され、これによっ
て電流経路を構成するトランジスタ９０１および９０２
の電流が間接的に制御される。一方、図２５の相補出力
型の従来例では、信号線１０１ａおよび１０１ｂ上の信
号により、トランジスタ９０７ａおよび９０７ｂと、ト
ランスミッションゲート９０６ａおよび９０６ｂとのオ
ン・オフが制御され、これによって電流経路を構成する
トランジスタ９０１，９０２ａおよび９０２ｂの電流が
間接的に制御される。
【００１３】すなわち、このような従来の電流源回路で
は、電流経路を構成するトランジスタのオン・オフ制御
を間接的に行なっているため、電流源回路を構成するト
ランジスタの数が、単一出力型の場合で５個、相補出力
型の場合で９個必要であり、電流源回路を構成する素子
数が全体として増大するという問題点があった。さら
に、図２７の単一出力型の従来例では、トランジスタの
数が３個に減っているが、バイアス電圧源は依然２個必
要であり、回路構成の簡略化が不十分であった。また、
図２７の単一出力型の従来例では、信号線１０１ａ上の
電位がＨレベルで出力端子１００における出力電流が０
のときにもトランジスタ９１１は導通しており、消費電
流が増大するという問題点があった。
【００１４】この発明の目的は、素子数の減少を図った
電流源回路を提供することである。この発明の他の目的
は、動作の高速化が図られた電流源回路およびその動作
方法を提供することである。この発明のさらに他の目的
は、動作の高速性を維持しつつ電源電位の低電圧化を図
った電流源回路およびその動作方法を提供することであ
る。この発明のさらに他の目的は、出力電圧の定電圧化
が図られた電流源回路およびその動作方法を提供するこ
とである。
【００１５】
【課題を解決するための手段】この発明に係る電流源回
路は、第１の定電圧源と出力電流端子との間に直列電流
経路を確立する第１および第２のトランジスタを備え、
第１のトランジスタは、出力電流端子に接続されたドレ
インと、ソースと、ゲートとを有し、かつ第２のトラン
ジスタは、第１のトランジスタのソースと第１の定電圧
源との間に挿入された導通経路と、制御電極とを有して
いる。電流源回路はさらに、第２の定電圧源と第１のト
ランジスタのソースとの間に導通経路を確立する、第２
のトランジスタとは逆の導電型の第３のトランジスタを
備え、第１のトランジスタのゲートは、第１のトランジ
スタが定電流領域で動作するように第３の定電圧の信号
を受取るように接続され、第２および第３のトランジス
タの制御電極は、電流源の動作状態を制御するための制
御電圧を受取るように接続される。この発明の他の局面
に従うと、電流源回路は、出力電流を供給する第１の出
力端子と、第１のバイアスで電圧源と、ソース、ドレイ
ンおよびゲートを有する第１のトランジスタと、第１お
よび第２の導通端子と制御端子とを有する第２のトラン
ジスタと、第１および第２の導通端子と制御端子とを有
し、第２のトランジスタとは逆の導電型の第３のトラン
ジスタとを備え、第１のトランジスタのソースと、第２
のトランジスタの第２の導通端子と、第３のトランジス
タの第２の導通端子とは共通のノードに接続され、第１
のトランジスタのドレインは第１の出力端子に接続さ
れ、第１のトランジスタのゲートは第１のバイアス電圧
源に接続され、第１のバイアス電圧源は第１のトランジ
スタを定電流領域にバイアスし、外部信号に応じて第２
および第３のトランジスタの導通を動的に制御する手段
をさらに備える。
【００１６】
【作用】この発明に係る電流源回路においては、電流出
力を得ようとする場合、外部信号に応じて、第２のトラ
ンジスタが導通するとともに第３のトランジスタが遮断
される。これによって、第１のトランジスタおよび第２
のトランジスタからなる電流経路に電流が流れるととも
に、第１のトランジスタによって出力電流の定電流化が
なされる。電流出力を遮断する場合には、外部信号に応
じて、第２のトランジスタが遮断されるとともに第３の
トランジスタが導通する。これによって、第１のトラン
ジスタおよび第２のトランジスタからなる電流経路が遮
断されるとともに、第１のトランジスタのソースにある
電荷が第３のトランジスタを介して充電または放電され
る。これにより、数少ない素子数で構成された電流源回
路を高速で動作させることが可能になる。
【００１７】
【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。図１は、この発明の第１の実施例に
よる電流源回路を示す回路図である。
【００１８】図１において、ＮチャネルＭＯＳトランジ
スタ２のソースと、ＭチャネルＭＯＳトランジスタ１の
ドレインと、ＰチャネルＭＯＳトランジスタ３のドレイ
ンとが共通のノードに接続されている。トランジスタ２
のゲートは、バイアス電圧源２１に接続され、トランジ
スタ１および３のゲートは信号線１０１ａに接続されて
いる。トランジスタ１のソースは、第１の定電位（この
実施例では接地電位）に接続され、トランジスタ３のソ
ースは第２の定電位（この実施例では電源電位ＶDD）に
接続されている。
【００１９】次に、図１に示した第１実施例の動作につ
いて説明する。電流源回路をオンさせる場合には、信号
線１０１ａ上の電位がＨレベルになる。これによって、
トランジスタ１が導通し、トランジスタ３が遮断され
る。これにより、出力端子１００からトランジスタ２お
よび１の導通経路に電流が流れる。すなわち、出力端子
１００から、電流源回路内部に流入する電流が得られ
る。
【００２０】一方、電流源回路をオフさせる場合には、
信号線１０１ａ上の電位がＬレベルになる。これによっ
て、トランジスタ１は遮断され、トランジスタ３が導通
する。この直後は、トランジスタ２および３から、トラ
ンジスタ２のソースに電流が流入するが、トランジスタ
１が遮断されているために、トランジスタ２のソース電
位ＶX は急激に上昇し、トランジスタ２のゲート−ソー
ス電圧がしきい値ＶTHより小さくなる。これにより、ト
ランジスタ２が遮断され、電流源回路の出力電流量は０
となる。従来技術の説明の部分で述べたように、図２４
に示した単一出力型の従来例では、電流源回路がオフの
ときには出力電流経路が遮断されて電力は消費されない
が、５つのトランジスタおよび２つのバイアス電圧源を
必要としている。一方、図２７に示した別の単一出力型
の従来例では、トランジスタは３個に減っているが、電
流源回路のオフ時にも電流が消費される。これに対し
て、図１に示したこの発明の第１実施例では、トランジ
スタを３個、バイアス電圧源を１個に減らすとともに、
電流源回路のオフ時にはトランジスタ１が遮断されて電
流が消費されることはない。
【００２１】次に、図２は、図１に示した実施例の動作
を説明する特性図である。以下に、図２を参照して、Ｐ
チャネルＭＯＳトランジスタ３が設けられた理由につい
て説明する。まず、図１の電流源回路において、トラン
ジスタ３がない場合を考える。図２の破線はこの場合の
トランジスタ２のソース電位ＶX とドレイン電流ＩD と
の関係を示している。この場合において、電流源回路を
オフさせようと信号線１０１ａ上の電位をＬレベルにし
たとき、トランジスタ３がたとえなくとも、トランジス
タ２を流れる電流によってトランジスタ２のソース電位
ＶX の上昇は引き起こされる。この状態において、トラ
ンジスタ２のソースに供給される電流は、出力端子１０
０から流入する出力電流Ｉout そのものである。したが
って、トランジスタ２のソース電位ＶX が上昇し、出力
電流Ｉout がゼロに近づけば近づくほど、ＶX の変化が
鈍り、Ｉout の整定速度が鈍る。
【００２２】次に、この発明に従ってトランジスタ３が
設けられた場合について考える。図２の実線は、この場
合のトランジスタ２のソース電位ＶX とトランジスタ３
のドレイン電流ＩD との関係を示している。この図１の
場合には、トランジスタ３を設けることによって、出力
電流経路以外にトランジスタ２のソースの充放電を行な
う経路を設けているので、このトランジスタ３を介する
電流もトランジスタ２のソース電位ＶX の変化に寄与す
ることになる。すなわち、トランジスタ２を流れる電流
は、トランジスタ２のソース電位ＶX がトランジスタ３
のソース電位すなわち電源電位ＶDDになるまで流れ続け
る。したがって、図２の実線で示すように、出力電流Ｉ
OUT が０に近くなっても、ソース電位ＶX の変化は鈍ら
ず、電流源回路の過渡応答は速くなる。
【００２３】また、電流源回路においては、電流出力状
態において、出力端子の電圧変動によらず、ほぼ一定の
出力電流が得られる必要がある。この第１の実施例にお
いて、どのようにこの定電流化を実現しているかを説明
する前に、まずトランジスタの動作特性について一般的
なことを説明しておく。
【００２４】ＭＯＳ，バイポーラ，ＪＦＥＴなどの各種
のトランジスタにおいては、ドレイン−ソース（コレク
タ−エミッタ）電圧の変動による、ドレイン（コレク
タ）電流の変化率ｇｏが大きい動作領域と小さい動作領
域とが存在する。通常、ＭＯＳトランジスタについて
は、ｇｏが小さい領域を飽和領域と呼び、逆にバイポー
ラトランジスタについては、ｇｏが大きい領域を飽和領
域と呼ぶ。このような混同を避けるため、以下の説明に
おいては、ｇｏが小さい領域を定電流領域と呼び、それ
以外の領域を非定電流領域と呼ぶことにする。図２６
は、一般的なトランジスタ特性を示したものである。こ
の図２６においては、曲線の傾きがｇｏを示している。
ＭＯＳトランジスタの場合、ドレイン−ソース電圧ＶDS
とゲート−ソース電圧ＶGSが、次の式（１）を満たすと
き、ドレイン電流ＩD は、式（２）で近似できる。
【００２５】 ＶDS＞ＶGS−ＶTH …（１） ＩD ＝（β／２）（ＶGS−ＶTH）2 （１＋ＶDS／ＶA ） …（２） ここで、βはＭＯＳトランジスタのチャネル幅に比例し
かつチャネル長に反比例する係数であり、ＶA はチャネ
ル長変調電圧であり、チャネル長にほぼ比例する値であ
る。したがって、このときのｇｏは、次式で表わされ
る。
【００２６】 ｇｏ＝ｄＩD ／ｄＶDS＝ＩD ／（ＶDS＋ＶA ） …（３） また、式（４）は非定電流領域において成立し、その場
合、ドレイン電流ＩD は式（５）で近似できる。
【００２７】 ＶDS＜ＶGS−ＶTH …（４） ＩD ＝（β／２）［２（ＶGS−ＶTH）ＶDS−ＶDS 2 ］ …（５） したがって、このときのｇｏは、次式で表わされる。
【００２８】 ｇｏ＝ｄＩD ／ｄＶDS＝β（ＶGS−ＶTH−ＶDS） …（６） さらに、図２４および図２５に示した従来例や、図１に
示した第１実施例のように、電流経路に２つのトランジ
スタがカスコード接続されている場合には、出力端子の
電圧変化に対する出力電流の変化率Ｇｏは次の式で与え
られる。
【００２９】 Ｇｏ＝ｇｏ１ｇｏ２／（ｇｍ２＋ｇｏ１＋ｇｏ２） …（７） ここでｇｏ１およびｇｏ２は、それぞれ、トランジスタ
１および２のｇｏであり、ｇｍ２は、トランジスタ２の
ドレイン電圧の、ゲート−ソース間電圧の変動による変
化率、すなわち相互コンダクタンスである。したがっ
て、ｇｏ１およびｇｏ２のいずれかまたは双方が小さけ
れば、Ｇｏも小さくなり、電流源の定電流性が向上す
る。
【００３０】さて、この発明では、少くともトランジス
タ２は定電流領域で動作させる。このために、式（１）
より、出力端子の許容最低電圧をＶoutminとし、トラン
ジスタ２のゲート電圧すなわちバイアス電圧源の出力電
圧をＶG ２とし、トランジスタ２のしきい値をＶTH２と
し、次式を満たすようにＶoutminを定めればよい。
【００３１】 Ｖoutmin＞ＶG ２−ＶTH２ …（８） たとえば、負荷抵抗が抵抗値ＲＬを持つ抵抗であって、
その一端が電源電位Ｖ DDに、もう一端が出力端子１００
に接続されているときには、出力端子の電位は、電流源
回路がオフのときＶDD、電流源回路がオンのときは、Ｖ
DD−ＲＬＩout となる。したがって、次式が成立するよ
うにＲＬ，Ｉout ，ＶG ２などの諸定数を定めればよ
い。
【００３２】 Ｖoutmin＝ＶDD−ＲＬＩout ＞ＶG２−ＶTH２ さて、式（８）が満足されているとき、トランジスタ２
のドレイン−ソース間電圧をＶDS２とし、トランジスタ
２のチャネル長変調電圧をＶA ２として、次式が得られ
る。
【００３３】 ｇｏ２＝Ｉout ／（ＶDS２＋ＶA ２） …（９） 一方、ΔＶout の範囲で出力端子の電圧が変化したとき
の、出力電流の変化ΔＩout のＩout に対する割合は、
次式で表わされる。
【００３４】 ΔＩout ／Ｉout ＝ΔＶout ・Ｇｏ／Ｉout …（１０） ここで、極端な例として、式（７）においてｇｏ１を無
限大としても次式が成立する。
【００３５】 Ｇｏ＝ｇｏ２ …（１１） したがって、次式が成立する。
【００３６】 ΔＩout ／Ｉout ＝ΔＶout ・ｇｏ２／Ｉout ＝ΔＶout ／（ＶDS２＋ＶA ２） …（１２） ＶA ２の値は、トランジスタ２のゲート長が長くなれば
なるほど大きくなるが、ここでは現実的な値として、Ｖ
A ２＝３００Ｖ（今日の半導体製造技術によれば、ゲー
ト長が１０μｍ前後あれば容易に得られる）とし、さら
にＶDS２＝２Ｖとし、ΔＶout を１Ｖとすると、次のよ
うな高い定電流性が得られる。
【００３７】ΔＩout ／Ｉout ≒０．３３％ この計算は、ｇｏ１を無限大として計算しているが、実
際には有限である。したがって、トランジスタ１の動作
状態が定電流領域におけるものかどうかにかかわらず、
トランジスタ１の存在そのものによって、電流源の定電
流性は、上述の例よりもさらに高められる。
【００３８】なお、図３のように、トランジスタ２のド
レイン側にさらに、トランジスタ２と同じ種類で同一導
電型を有するトランジスタ２ｅ（本実施例の場合はＮチ
ャネルＭＯＳトランジスタ）、またはトランジスタ１の
導電型に相当する導電型を有する異なる種類のトランジ
スタ（たとえばＮＰＮトランジスタなど）をカスコード
接続し、そのゲート（またはベース）をバイアス電圧源
２１ｅによってバイアスすると、さらに定電流性が向上
する。というのは、カスコード接続後における出力端子
１００の電圧変化に対する出力電流の変化率Ｇｏｃは、
カスコード接続前における変化率Ｇｏを用いて、式
（７）と同様に、次式で表わされるからである。ここ
で、ｇｍ３とｇｏ３とは新たに接続されたトランジスタ
のｇｍとｇｏである。
【００３９】 Ｇｏｃ＝Ｇｏｇｏ３／（ｇｍ３＋Ｇｏ＋ｇｏ３）＜Ｇｏ 上述のようにこの発明では、少なくともトランジスタ２
を定電流領域で動作させることによって電流源回路の定
電流性を得ている。一方、トランジスタ１を非定電流領
域で動作させることが動作の高速性および電源電圧の低
電圧化の理由で好ましい。すなわち、電流源回路がオン
するとき、その出力が整定するためには、少なくともト
ランジスタ２のソース電位ＶX が整定する必要がある。
このノードの時定数τｘは、寄生容量ＣX として、次式
で表わされる。
【００４０】 τｘ＝Ｃｘ／（ｇｍ２＋ｇｏ１） …（１３） したがって、ｇｏ１が小さい定電流領域の場合は時定数
が大きく、出力の整定が遅いが、ｇｏ１が大きい非定電
流領域となると、ｇｏ１により時定数の低減効果が現わ
れ、電流源回路の応答速度が速くなる。
【００４１】なお、トランジスタ１を非定電流領域で動
作させるには以下のようにすればよい。すなわち、トラ
ンジスタ２のβをβ２とすると、トランジスタ２は定電
流領域で動作していることから、式（２）より、次式が
得られる。
【００４２】 ＶX ＝ＶG ２−ＶTH２−（２Ｉout ／β２）1/2 …（１４） ただし、ここでは式計算の簡単化のためＶA を無限大と
した。また、Ｉout は所望の出力電流量である。
【００４３】さて、トランジスタ１を非定電流領域で動
作させるためには、電流源がオンしているときのトラン
ジスタ１のゲート電圧をＶG １、トランジスタ１のしき
い値をＶTH１として、次式が成立する必要がある。
【００４４】 ＶG １−ＶTH１＞ＶX ＝ＶG ２−ＶTH２−（２Ｉout ／β２）1/2 …（１５） したがって、ＶG ２を適当な低さに設定すれば、式（１
５）が満たされる。また、トランジスタ２のゲート幅を
適当に小さくすることによって、β２を小さくしてもよ
く、このようなことは容易に実現できる。特に、ＶG ２
を低くすると、式（８）で表わされる出力電圧範囲の許
容最低値が小さくなるので、さらに好ましい。
【００４５】また、特にこの実施例の場合は、オン時の
ＶG １は信号線１０１ａ上のＨレベルの電位、すなわち
電源電位に等しいことから、式（１５）の左辺が大き
く、その実現がさらに容易である。
【００４６】なお、出力電流Ｉout は、トランジスタ２
のβをβ１として、式（５）から、次式によって求めら
れる。
【００４７】 Ｉout ＝（β１／２）［２（ＶG １−ＶTH１）ＶX −ＶX 2 ］ …（１６） したがって、出力電流Ｉout は、式（１４）と式（１
６）とからＶX を消去することによって得られる。すな
わち、Ｉout は、β１，β２，ＶG １，ＶG ２に依存す
るが、Ｉout を所望の値に設定することは、式（１５）
が満たされる範囲内で、これらのパラメータを適宜調整
することによって容易に実現できる。
【００４８】この電流源回路の出力端子１００の許容最
低電圧Ｖoutminを小さくすることは、この出力端子１０
０に接続される電源電圧ＶDD（図示せず）の低電圧化を
図れることを意味する。この点に関して、図２７の単一
出力型の従来例においても、電源電位ＶDDの低下を目的
として、トランジスタ９１１を非定電流領域で動作させ
ると、電流源回路のオフ時の消費電流がオン時のそれよ
りも増大してしまうという問題が生じる。すなわち、図
２７の従来例では、前述のように、ＮチャネルＭＯＳト
ランジスタ９１３のゲートの電位をＨレベルにすること
によって、出力端子１００における出力電流はオフにさ
れる。この結果、出力電流のオフ時に、トランジスタ９
１３のドレイン−ソース電圧は大きくなる。したがっ
て、このときトランジスタ９１１を非定電流領域で動作
させていれば、トランジスタ９１１のドレイン電流は大
幅に増加する。したがって、トランジスタ９１１を非定
電流領域で動作させた場合、電流源回路のオフ時の消費
電流が増大し、電源電位ＶDDの低下を図ることが困難で
あった。これに対して、図１の第１の実施例では、前述
のように出力端子１００に接続される電源電位ＶDDの低
下を図ることができる。なお、先に述べたトランジスタ
８を設けることによる高速性の実現、上述のようにトラ
ンジスタ１を非定電流領域で動作させることによる高速
性の実現以外に、次のような理由でもこの発明による電
流源回路は高速で動作する。
【００４９】すなわち、従来例およびこの発明のいずれ
においても、定電流性の高い電流源回路を得るために
は、電流源回路を構成する複数のトランジスタの少なく
とも１つとして、比較的ゲート長の長いトランジスタを
用い、かつこのトランジスタを定電流領域で動作させる
ことが必要である。一方、ゲート長の長いトランジスタ
は、ゲート容量の増加を招く場合が多く、これを動的に
駆動する場合には、速度が低下する。
【００５０】しかし、この発明では、ゲート長の長いト
ランジスタ２のゲートは、バイアス電圧源２１によって
定電位に保たれ、動的に駆動されることはない。そし
て、この発明では、ゲート長が短くてもよいトランジス
タ１および３が動的に駆動されるように構成されてい
る。したがって、ゲート長の長いトランジスタを駆動す
るような構成に比べ、この発明による電流源回路では動
作のさらなる高速性が実現される。
【００５１】次に、図４は、この発明の第２の実施例に
よる電流源回路を示す回路図であり、この発明を相補出
力型電流源回路に適用した例を示している。図４におい
て、トランジスタ１ａ，２ａおよび３ａと、トランジス
タ１ｂ，２ｂおよび３ｂとは、それぞれ図１に示した第
１実施例と同じ構成の回路である。ただし、トランジス
タ２ａおよび２ｂのゲートは、同一のバイアス電圧源２
１に共通に接続されている。
【００５２】信号線１０１ａおよび１０１ｂには、相補
的なデジタル信号が与えられる。すなわち、信号線１０
１ａがＨレベル、信号線１０１ｂがＬレベルのときは、
トランジスタ１ａ，２ａおよび３ａからなる電流源回路
がオンし、トランジスタ１ｂ，２ｂおよび３ｂからなる
電流源回路がオフする。逆に、信号線１０１ａがＬレベ
ル、信号線１０１ｂがＨレベルのときは、トランジスタ
１ａ，２ａおよび３ａからなる電流源回路がオフし、ト
ランジスタ１ｂ，２ｂおよび３ｂからなる電流源回路が
オンする。
【００５３】ところで、トランジスタ２ａおよび３ｂの
ゲートは、同一のバイアス電圧源２１に共通に接続され
ていることから、出力端子１００ａおよび１００ｂのそ
れぞれの出力電流量は互いに等しい。以上のように、図
４に示した第２の実施例は、相補出力型の電流源回路を
構成している。ここで、図２７に示した単一出力型の従
来例を２つ組合せて、相補的に駆動する場合について考
える。図２８は、図２７の従来例を組合せた回路で、図
２８の回路自体は現実には公知ではない。このように構
成された回路と、図４の第２の実施例とを比較すると、
前述の第１の実施例の場合と同様に、第２の実施例で
は、バイアス電圧源の数は１つに減っている。また、図
２８の例では、前述の図２７の単一出力型回路の場合と
同じ理由で、電流源回路のオン・オフに関わりなく、常
に電流が消費され、特に低電源電位化の目的でトランジ
スタ９１１を非定電流領域で動作させた場合には、オフ
時の消費電力が著しく増大する。これに対して、図４の
第２の実施例では、一方側の電流源回路（たとえばトラ
ンジスタ１ａ，２ａおよび３ａからなる）がオンされて
その出力端子１００ａにおいて出力電流が得られている
ときに、他方側のオフしている電流源回路（たとえばト
ランジスタ１ｂ，２ｂおよび３ｂからなる）の消費電流
は０である。また、この第２実施例では、トランジスタ
１ａおよび１ｂを非定電流領域で動作させることによ
り、消費電力を増大することなく、電源電位ＶDDの低下
を図ることができる。
【００５４】次に、図５および図６は、それぞれ、この
発明の第３および第４の実施例による電流源回路を示す
回路図である。これら図３および図４の実施例は、電流
源を制御する相補信号にスキューが起こった場合、すな
わち２本の信号線の論理の変化が互いにわずかにずれて
生じた場合において、その影響を抑制することを目的と
するものである。
【００５５】まず、図５に示した第３の実施例において
は、トランジスタ３ａのゲートはトランジスタ３ｂのド
レインと接続されており、トランジスタ３ｂのゲートは
トランジスタ３ａのドレインと接続されている。それ以
外は、図４に示した第２実施例と同じである。
【００５６】図８は、この第３実施例の動作を説明する
タイミングチャートである。以下に、図５に示した回路
の動作を、図８を参照して説明する。図８において、Ｓ
ａおよびＳｂは、それぞれ、信号線１０１ａおよび１０
１ｂにおける論理レベルを示し、ＶｘａおよびＶｘｂ
は、それぞれ、トランジスタ２ａおよび２ｂのソース電
位を示し、Ｉout ａおよびＩout ｂは、それぞれ、出力
端子１００ａおよび１００ｂから得られる出力電流を示
している。また、縦軸におけるＶｘは、式（１４）で与
えられる、電流源がオンしているときのトランジスタ２
ａまたは２ｂのソース電位であり、Ｉout は、オン時の
出力電流である。
【００５７】まず、図８（ａ）を参照して、最初Ｓａが
Ｌレベルであり、かつＳｂがＨレベルであったとする。
このとき、トランジスタ１ａはオフしており、トランジ
スタ１ｂはオンしている。また、図８（ｂ）に示すよう
に、Ｖｘａは電源電圧ＶDDに、Ｖｘｂは、式（１４）で
与えられるＶｘになっている。この状態は、Ｖｘａ（＝
ＶDD）によるトランジスタ３ｂのオフおよびＶｘｂ（＝
Ｖｘ）によるトランジスタ３ａのオンによって維持され
る。したがって、図８（ｃ）に示すように、出力端子１
００ａの電流Ｉout a は０となり、出力端子１００ｂの
電流Ｉout b は所定の値Ｉout となる。
【００５８】次に、図８（ａ）のように、ＳａがＨレベ
ルに変化すると、トランジスタ１ａがオンし、図８
（ｂ）のようにＶｘａが降下する。これによって、トラ
ンジスタ３ｂがオンするので、たとえＳｂが依然として
Ｈレベルであるとしても、Ｖｘｂは上昇し、一方Ｉ
out b は降下し始める。そして、ＳｂがＬレベルになる
と（図８（ａ））、トランジスタ１ｂがオフする。同時
に、Ｖｘａは式（１４）で与えられるＶｘに集束し、Ｖ
ｘｂは電源電圧ＶDDに集束する（図８（ｂ））。この状
態は、Ｖｘａ（＝Ｖｘ）によるトランジスタ３ｂのオン
およびＶｘｂ（＝ＶDD）によるトランジスタ３ａのオフ
によって維持される。したがって、出力端子１００ａの
電流Ｉout a はＩout となり、出力端子１００ｂの電流
Ｉout b は０となる。
【００５９】以上のように、図５に示した第３の実施例
では、たとえ相補信号にスキューが生じて、相補信号が
双方ともＨレベルとなる期間が現われたとしても、電流
源回路の動作に対するその影響を抑制することができ
る。なお、以上の動作は、Ｖｘがトランジスタ３ａおよ
び３ｂをオンさせるのに十分な低さの電圧であることが
前提であるが、これは前述のトランジスタ１ａおよび１
ｂの非定電流領域における動作の実現と同様に、バイア
ス電圧源２１のバイアス電位を下げることや、トランジ
スタ２ａおよび２ｂのチャネル幅を狭くすることで容易
に実現可能である。すなわち、Ｖｘによるトランジスタ
３ａおよび３ｂの駆動と、トランジスタ１ａおよび１ｂ
の非定電流領域における動作とは、相矛盾することがな
く、容易に実現可能である。
【００６０】なお、図８（ｂ）および（ｃ）のタイミン
グ図中の破線は、このような構成をとらない場合（たと
えば、図４に示した実施例において相補信号にスキュー
が生じた場合）の電圧および電流の変化を示しており、
Ｖxb′およびＩout b ′はその場合のソース電位および
出力電流を表わしている。したがって、このような構成
をとらない場合においてスキューが発生した場合には、
２つの出力端子１００ａおよび１００ｂから得られる出
力電流の総和（図８（ｃ）のＩout a ＋Ｉoutb ′）に
は大きな変動が生じ、ノイズが発生するが、図５のよう
な構成をとることによって、そのような総出力電流量の
変動すなわちノイズの発生を防止することができる。
【００６１】次に、図６に示した第４の実施例において
は、トランジスタ１ａのゲートはトランジスタ１ｂのド
レインと接続されており、トランジスタ１ｂのゲートは
トランジスタ１ａのドレインと接続されている。それ以
外は、図４に示した第２の実施例と同じである。
【００６２】図９は、この第４実施例の動作を説明する
タイミングチャートである。まず、図６に示す回路の動
作を、図９を参照して説明する。図９における各記号
は、上記第３実施例の場合と同様である。
【００６３】まず、図９（ａ）に示すように、最初にＳ
ａがＨレベルでありかつＳｂがＬレベルであったとす
る。このとき、トランジスタ３ａはオフしており、トラ
ンジスタ３ｂはオンしている。また、Ｖｘａは、図９
（ｂ）に示すように、式（１４）で与えられるＶｘに、
Ｖｘｂは電源電圧ＶDDになっている。この状態は、Ｖｘ
ａ（＝Ｖｘ）によりトランジスタ１ｂのオフおよびＶｘ
ｂ（＝ＶDD）によるトランジスタ１ａのオンによって維
持されている。したがって、出力端子１００ａの電流Ｉ
out a は所定の値Ｉout となり、出力端子１００ｂの電
流Ｉout b は０となっている。
【００６４】次に、図９（ａ）に示すように、ＳａがＬ
レベルに変化すると、トランジスタ３ａがオンし、Ｖｘ
ａが上昇する。これによって、トランジスタ１ｂがオン
するので、たとえＳｂが依然としてＬレベルであるとし
ても、Ｖｘｂは上昇し、一方Ｉout b は降下し始める。
そして、ＳｂがＨレベルになると（図９（ａ））トラン
ジスタ３ｂがオフする。同時に、Ｖｘａは電源電圧ＶDD
に、Ｖｘｂは式（１４）で与えられるＶｘに集束する
（図９（ｂ））。この状態は、Ｖｘａ（＝ＶDD）による
トランジスタ１ｂのオンおよびＶｘｂ（＝Ｖｘ）による
トランジスタ１ａのオフによって維持される。したがっ
て、出力端子１００ａの電流Ｉout a はゼロとなり、出
力端子１００ｂの電流Ｉout b はＩout となる。
【００６５】以上のように、第６図に示された第４の実
施例では、たとえ相補信号にスキューが生じて相補信号
が双方ともＬレベルとなる期間が現われたとしても、電
流源回路の動作に対するその影響を抑制することができ
る。なお、以上の動作は、Ｖｘがトランジスタ１ａおよ
び１ｂをオンさせるのに十分な低さの電圧であることが
前提であるが、これは前述のトランジスタ１ａおよび１
ｂの非定電流領域における動作の実現と同様に、バイア
ス電圧源２１のバイアス電位を下げることや、トランジ
スタ２ａおよび２ｂのチャネル幅を狭くすることで容易
に実現可能である。すなわち、上述の第３の実施例と同
様に、Ｖｘによるトランジスタ３ａおよび３ｂの駆動
と、トランジスタ１ａおよび１ｂの非定電流領域での動
作とが、相矛盾することなく容易に実現可能である。な
お同様に、図９のタイミング図中の破線は、このような
構成をとらない場合（たとえば図４に示した実施例にお
いて相補信号にスキューが生じた場合）の電圧および電
流変化を示している。
【００６６】次に、図７は、この発明の第５の実施例に
よる電流源回路を示す回路図である。この図７に示す電
流源回路は信号に大きなスキューが生じた場合であって
も、その影響を完全に除去できることを目的とする電流
源回路である。図７において、トランジスタ１ａ，２
ａ，３ａ，１ｂ，２ｂ，３ｂおよびバイアス電圧源２１
のそれぞれの接続状態は、図４に示した第２実施例の接
続状態と基本的に同じである。したがって、図４の信号
線１０１ａに相当するノード１０１ａａの電位がＨレベ
ル、図４の信号線１０１ｂに相当するノード１０１ｂｂ
の電位がＬレベルの場合、出力端子１００ａから電流が
得られ、逆の場合には、出力端子１００ｂから電流が得
られる。残りの部分の構成は以下のとおりである。
【００６７】図７において、インバータ２０１ａおよび
２０１ｂの入力端子は、それぞれ、トランジスタ１ａの
ドレインおよびトランジスタ１ｂのドレインに接続さ
れ、その出力端は、それぞれ、トランスミッションゲー
ト２０２ａおよび２０２ｂに接続されている。トランス
ミッションゲート２０２ａの他端は、トランスミッショ
ンゲート２０３ａおよびノード１０１ａａに接続され、
トランスミッションゲート２０２ｂの他端は、トランス
ミッションゲート２０３ｂおよびノード１０１ｂｂに接
続されている。トランスミッションゲート２０３ａおよ
び２０３ｂのそれぞれの他端は、信号線１０１ａおよび
１０１ｂに接続されている。
【００６８】クロック線２０４および２０５は、互いに
逆相のクロックを供給する。クロック線２０４は、トラ
ンスミッションゲート２０２ａおよび２０２ｂのＮチャ
ネルＭＯＳトランジスタのゲートと、トランスミッショ
ンゲート２０３ａおよび２０３ｂのＰチャネルＭＯＳト
ランジスタのゲートとに接続されている。また、クロッ
ク線２０５は、トランスミッションゲート２０２ａおよ
び２０２ｂのＰチャネルＭＯＳトランジスタのゲート
と、トランスミッションゲート２０３ａおよび２０３ｂ
のＮチャネルＭＯＳトランジスタのゲートとに接続され
ている。
【００６９】図１０は、図７に示した第５実施例の動作
を説明するタイミング図である。図１０において、φは
クロック信号線２０５上の信号の論理値を表わしたもの
であり、クロック信号線２０４上の信号はφとは逆相で
ある。また、Ｓａａはノード１０１ａａにおける論理値
であり、Ｓｂｂはノード１０１ｂｂにおける論理値であ
る。その他の記号は図８および図９と同じであり、たと
えばＳａは信号線１０１ａにおける論理値を表わしてい
る。
【００７０】まず最初にφがＬレベルであり、ノード１
０１ａａがＬレベルであり、ノード１０１ｂｂがＨレベ
ルであったとする。このとき、トランスミッションゲー
ト２０２ａおよび２０２ｂはオンし、トランスミッショ
ンゲート２０３ａおよび２０３ｂはオフする。したがっ
て、信号線１０１ａおよび１０１ｂと、ノード１０１ａ
ａおよびノード１０１ｂとは、それぞれ、切り離されて
いる。一方、ノード１０１ａａがＬレベルであることに
よって、Ｉout a はゼロであり、トランジスタ２ａのソ
ース電位ＶｘａはＶDDであり、インバータ２０１ａの出
力はＬレベルであり、この出力は信号線１０１ａａの論
理値と一致している。したがって、このような状態は、
トランジスタ１ａおよび３ａと、インバータ２０１ａ
と、トランスミッションゲート２０２ａとで形成される
閉ループによって保持されている。
【００７１】また、ノード１０１ｂｂがＨレベルである
ことによって、出力電流Ｉout b は電流値Ｉout であ
り、トランジスタ１ａのソース電位Ｖｘｂは式（１４）
で与えられるＶｘであり、インバータ２０１ｂの出力は
Ｈレベルであり、この出力は信号線１０１ｂｂの論理値
と一致する。したがって、このような状態は、トランジ
スタ１b および３ｂと、インバータ２０１ｂと、トラン
スミッションゲート２０２ｂとで形成される閉ループに
よって保持される。
【００７２】以上のように、信号線１０１ａとノード１
０１ａａとが切り離されかつ信号線１０１ｂとノード１
０１ｂｂとが切り離されている一方、ノード１０１ａａ
および１０１ｂｂにおける論理値ＳａａおよびＳｂｂが
保持されているので、この間に、図１０（ａ）に示すよ
うにＳａおよびＳｂが、異なるタイミングでそれぞれ状
態を変えたとしても、電流源回路そのものの状態は変わ
らない。
【００７３】次に、図１０（ｂ）に示すように、φがＨ
レベルになったとする。このとき、トランスミッション
ゲート２０３ａおよび２０３ｂはオンし、上記の閉ルー
プが開放される。また、同時にトランスミッションゲー
ト２０２ａおよび２０２ｂはオフし、信号ＳａおよびＳ
ｂがノード１０ａａおよび１０１ｂｂに伝達される。し
たがって、φがＬレベルからＨレベルに遷移した瞬間か
ら、図１０（ｄ）に示すように、Ｉout a およびＩ
out b は同時に変化を開始し、論理値ＳａおよびＳｂに
従った出力状態にそれぞれ落着く。
【００７４】以上のように、図７に示した第５実施例で
は、クロックφがＬレベルの期間中に、信号線の論理値
ＳａおよびＳｂに大きなスキューが生じたとしても、電
流出力は、その影響を全く受けることなく、クロックに
同期して同時に変化する。なお、以上の動作は、Ｖｘが
インバータ２０１ａおよび２０１ｂの論理しきい値より
も低いことを前提としているが、これはトランジスタ１
ａおよび１ｂの非定電流領域における動作の実現と同様
に、バイアス電圧源２１のバイアス電位を下げること
や、トランジスタ２ａおよび２ｂのチャネル幅を狭くす
ることによって、容易に実現される。すなわち、前述の
第３および第４の実施例の場合と同様に、Ｖｘによるト
ランジスタ３ａおよび３ｂの駆動と、トランジスタ１ａ
および１ｂの非定電流領域における動作とは、相矛盾す
ることなく容易に実現可能ある。
【００７５】図１１は、この発明の第６の実施例による
電流源回路を示す回路図である。この第６実施例は、所
定の電流を電流源回路から流出する、および所定の電流
を電流源回路に流入する、の２つの状態のいずれかを選
択することができる、双方向電流源回路である。
【００７６】図１１において、ＮチャネルＭＯＳトラン
ジスタ２と、ＮチャネルＭＯＳトランジスタ１と、Ｐチ
ャネルＭＯＳトランジスタ３と、バイアス電圧源２１と
の接続関係は、図１に示した第１の実施例の場合と同じ
である。さらに、ＰチャネルＭＯＳトランジスタ２ｃの
ゲートは、第２のバイアス電圧源２１ｃに接続され、そ
のソースは、トランジスタ２のソースに接続され、その
ドレインは、トランジスタ２のドレインとともに出力端
子１００に接続されている。
【００７７】以下に、図１１の実施例の動作について説
明する。信号線１０１ａがＨレベルの場合、トランジス
タ１がオンし、トランジスタ２がオフする。これによ
り、第１の実施例の説明で述べたように、出力端子１０
０から電流がトランジスタ２および１へ流れ込む。この
ときのトランジスタ２のソースの電位をＶｘとし、トラ
ンジスタ２ｃのしきい値をＶTH２′とし、バイアス電圧
源２１ｃの電圧値をＶG ２′とすると、トランジスタ２
ｃはＰチャネルＭＯＳトランジスタであるので、次式が
成立つとき、トランジスタ２ｃのドレイン電流はゼロと
なり、電流源回路は第１の実施例で説明した動作と全く
同じ動作をする。
【００７８】 Ｖｘ＜ＶG ２′＋｜ＶTH２′｜ …（１７） すなわち、式（１４）および（１７）から次式が成立つ
場合、電流経路はトランジスタ２および１のみとなる。
【００７９】 ＶG −ＶTH２−（２Ｉout ／β２）1/2 ＜ＶG ２′＋｜ＶTH２′｜ …（１８） このとき、式（８）が同時に満たされておれば、トラン
ジスタ２によって定電流化がなされ、定電流性を持つ流
入電流が得られる。
【００８０】一方、信号線１０１ａがＬレベルの場合、
トランジスタ１がオフし、トランジスタ２がオンする。
これにより、電流がトランジスタ３および２ｃを介して
端子１００から流出する。このときのトランジスタ２ｃ
のソース電位をＶ′とし、このときに得たい所望の電流
をＩout ′とし、トランジスタ２ｃのβをβ２′とする
と、トランジスタ２ｃがＰチャネルＭＯＳトランジスタ
てあることを考慮して、式（１４）と同様に次式が成立
つ。
【００８１】 Ｖｘ′＝ＶG ２′＋｜ＶTH２′｜＋（２Ｉout ′／β２′）1/2 …（１９） 一方このとき、 Ｖｘ′＞ＶG ２−ＶTH２ …（２０）で あれば、トランジスタ２のドレイン電流は０なとる。す
なわち、式（１９）および（２０）から次式が成立つ場
合、電流経路は２ｃおよび３のみとなる。
【００８２】 ＶG ２′＋｜ＶTH２′｜＋（２Ｉout ′／β２′）1/2 ＞ＶG ２−ＶTH２ …（２１） このとき、出力端子の許容最高電圧をＶoutmaxとする
と、トランジスタ２ｃがＰチャネルＭＯＳトランジスタ
であることを考慮して、式（８）と同様に、次式が満た
されておれば、トランジスタ２ｃによって定電流化がな
され、定電流性を持つ流出電流が得られる。
【００８３】 Ｖoutmax＜ＶG ２′＋｜ＶTH２′｜ …（２２） 以上のように、（８），（１８），（２１）および（２
２）の各式が満たされている場合、流出および流入のい
ずれの場合においても定電流が得られる。このような動
作条件は、たとえばＶG ２を低くかつＶG ２′を高くす
ることによって簡単に得られる。また、これによって、
トランジスタ１および３の非定電流領域での動作も実現
され、これまでの実施例と同様に、電流源の動作の高速
化の面でも好ましい。また、流出電流Ｉout と流入電流
Ｉout ′を一致させることは、上記の条件下で、Ｖ
G ２，ＶG ２′，β２，β２′などを調整することによ
って容易に実現される。
【００８４】次に、図１２および図１３は、それぞれ、
この発明の第７および第８の実施例を示す回路図であ
る。この発明の第７および第８の実施例は、上述の第１
ないし第６の実施例において述べた出力トランジスタ
２，２ａおよび２ｂとは異なる導電型を有するトランジ
スタを、これらのトランジスタと並列に接続し、そのゲ
ートに新たなバイアス電圧源を接続することによって、
相補的かつ双方向の出力電流の供給を可能にした電流源
回路に関する。
【００８５】図１２および１３において、トランジスタ
２ａおよび２ｂと異なる導電型を有するトランジスタ２
ｃおよび２ｄが、それぞれ、トランジスタ２ａおよび２
ｂと並列に接続され、トランジスタ２ｃおよび２ｄのゲ
ートは、共通にバイアス電圧源２１ｃに接続されてい
る。この構成によれば、信号線１０１ａがＨレベル、信
号線１０１ｂがＬレベルのとき、トランジスタ１ａ，２
ａ，３ｂおよび２ｄが導通する。したがって、出力端子
１００ｂから電流が流れ出すとともに、出力端子１００
ａから電流が引込まれる。
【００８６】また、信号線１０１ａがＬレベル、信号線
１０１ｂがＨレベルのとき、トランジスタ３ａ，２ｃ，
１ｂおよび２ｂが導通する。したがって、出力端子１０
０ａから電流が流れ出すとともに、出力端子１００ｂか
ら電流が引込まれる。このような電流源回路は、たとえ
ばダイオードブリッジ４００を駆動するのにに最適であ
る。
【００８７】なお、図１４は、これらの実施例の応用例
である第９の実施例を示す回路図であり、電流を供給す
る出力端子は、端子１００と端子１００ｃとのように分
離している。すなわち、信号線１０１ａがＨレベルのと
きには端子１００から流入電流が得られ、信号線１０１
ａがＬレベルのときには端子１００ｃから流出電流が得
られる。図１４のように出力端子を分離しない場合に
は、端子１００の許容電圧範囲が式（８）および式（２
２）を同時に満たすことが要求されるが、この図１４の
場合は、端子１００の電圧が式（８）を満たし、端子１
００ｃの電圧が式（２２）を満たせばよい。
【００８８】ところで、図１の第１実施例におけるトラ
ンジスタ１および３は、論理回路であるインバータとみ
なすことができる。したがって、トランジスタ１および
３を他の論理回路に組入れて、様々な機能を持つ電流源
回路を構成することができる。
【００８９】図１５は、この発明の第１０の実施例であ
る電流源回路を示す回路図であり、所定の電流を電流源
回路から流出する、所定の電流源回路に流入する、電流
を流入出しない、の３状態のいずれかを選択できる、３
状態電流源回路の構成を示している。すなわち、Ｎチャ
ネルＭＯＳトランジスタ２ａのソースと、ＮチャネルＭ
ＯＳトランジスタ１ａのドレインと、ＰチャネルＭＯＳ
トランジスタ３ａのドレインとが共通のノードに接続さ
れている。トランジスタ２ａのゲートはバイアス電圧源
２１ａに接続されている。また、ＰチャネルＭＯＳトラ
ンジスタ２ｃのソースと、ＰチャネルＭＯＳトランジス
タの１ｃのドレインと、ＮチャネルＭＯＳトランジスタ
３ｃのドレインとが共通のノードに接続されている。ト
ランジスタ２ｃのゲートはバイアス電圧源２１ｃに接続
されている。
【００９０】一方、トランジスタ１ａおよび３ａは、Ｎ
チャネルＭＯＳトランジスタ３０１ａおよびＰチャネル
ＭＯＳトランジスタ３０３ａとともにＮＡＮＤゲート４
０を構成する。また、トランジスタ１ｃおよび３ｃは、
ＰチャネルＭＯＳトランジスタ３０１ｃおよびＮチャネ
ルＭＯＳトランジスタ３０３ｃとともにＮＯＲゲート４
１を構成する。
【００９１】トランジスタ２ａおよび２ｃのドレインは
共通に出力端子１００に接続されている。信号線１０２
はＮＡＮＤゲート４０に直接入力されるとともにインバ
ータ３０４に入力されている。また、インバータ３０４
の出力３０５は、ＮＯＲゲート４１に入力されている。
ＮＡＮＤゲート４０およびＮＯＲゲート４１のそれぞれ
の他方入力は、共通に信号線１０１に接続されている。
【００９２】次に、図１５に示した電流源回路の動作に
ついて説明する。まず、トランジスタ２ａを流れる電流
について考える。信号線１０１および１０２がともにＨ
レベルであるとき、トランジスタ１ａと３０１ａとがと
もにオンし、トランジスタ３ａと３０３ａとがともにオ
フする。これにより、トランジスタ２ａのソース電位Ｖ
ｘｎが降下して、式（１４）で表わされるＶｘに落着
き、端子１００から、トランジスタ２ａ，１ａおよび３
０１ａからなる経路へ電流が流れる。信号線１０１およ
び１０２の論理値がそれ以外の値をとるときは、トラン
ジスタ１ａおよび３０１ａのいずれか一方またはその双
方がオフし、トランジスタ３ａおよび３０３ａのいずれ
か一方またはその双方がオンする。これにより、トラン
ジスタ２ａのソースの電位Ｖｘｎは上昇してＶDDにな
り、端子１００を流れる電流は０となる。
【００９３】次に、トランジスタ２ｃを流れる電流につ
いて考える。信号線１０１およびインバータ３０４の出
力３０５がともにＬレベルであるとき、トランジスタ１
ｃと３０１ｃとがともにオンし、トランジスタ３ｃと３
０３ｃとがともにオフする。これにより、トランジスタ
２ｃのソース電位Ｖｘｐが上昇して、式（１９）に表わ
されるＶｘ′に落着き、端子１００から、トランジスタ
３０１ｃ，１ｃおよび２ｃからなる経路へ電流が流れ
る。信号線１０１およびインバータ３０４の出力３０５
の論理値がそれ以外の値をとるときは、トランジスタ１
ｃおよび３０１ｃのいずれか一方またはその双方がオフ
し、トランジスタ３ｃおよび３０３ｃのいずれか一方ま
たはその双方がオンする。これにより、トランジスタ２
ｃのソースの電位Ｖｘｐは降下して接地電位（＝０）に
なり、端子１００を流れる電流はゼロとなる。
【００９４】図２１は、以上の動作をまとめた表を示し
ている。表中Ｓ１０１およびＳ１０２は、それぞれ、信
号線１０１および１０２の論理値を表わし、Ｓ３０５は
ノード３０５の論理値を表わしている。図２１の表から
明らかなように、Ｓ１０１は電流方向を制御する信号で
あり、Ｓ１０２は電流のオン・オフを制御する信号であ
る。以上のように、この発明の第１０実施例によれば、
トランジスタ１ａ，３ａ，１ｃ，３ｃなどの、電流源の
オン・オフを制御するための、互いに導電型の異なるト
ランジスタを論理回路の一部として融合することによっ
て、特定の機能を有する電流源回路を簡単に実現するこ
とができる。
【００９５】なお、上述のような３状態電流源回路が、
第１１図の回路で代表される、この発明による双方向電
流源回路を改良することによっても得られる。図１６
は、そのような回路の一例としてのこの発明の第１１の
実施例を示す回路図である。図１６において、トランジ
スタ１のソースはＮチャネルＭＯＳトランジスタ３０１
ａを介して接地されている。トランジスタ３のソースは
ＰチャネルＭＯＳトランジスタ３０１ｃを介して電源電
位に接続されている。信号線１０２はトランジスタ３０
１ａのゲートと、インバータ３０４の入力端子とに接続
されている。インバータ３０４の出力端子３０５は、ト
ランジスタ３０１ｃのゲートに接続されている。それ以
外の構成は、図１の第１実施例と同様である。
【００９６】次に、図１６の実施例の動作について説明
する。信号線１０２がＨレベルであるとき、トランジス
タ３０１ａおよび３０１ｃがともにオンする。このと
き、信号線１０１がＨレベルであれば、トランジスタ１
がオンし、トランジスタ３がオフする。これにより、ト
ランジスタ２のソース電位（したがって、トランジスタ
２ｃのソース電位）が降下して、式（１４）で表わされ
るＶｘに落着き、端子１００から、トランジスタ２，１
および３０１ａからなる経路へ電流が流れる。
【００９７】また、同様に信号線１０２がＨレベルであ
るときに、信号線１０１がＬレベルであれば、トランジ
スタ１がオフし、トランジスタ３がオンする。これによ
り、トランジスタ２のソース電位が上昇して、式（１
９）で表わされるＶｘ′に落着き、トランジスタ３０１
ｃ，３および２ｃからなる経路から、端子１００へ電流
が流れる。信号線１０２がＬレベルであるときには、ト
ランジスタ３０１ａおよび３０１ｃともにオフする。し
たがって、信号線１０１の論理値にかかわらず、端子１
００を流れる電流はゼロとなる。
【００９８】なお、信号線１０２がＨレベルからＬレベ
ルになるとき、トランジスタ２のソースの電荷は、トラ
ンジスタ２まはた２ｃによって、充電または放電され
る。この充放電を加速するためには、図１７のＮチャネ
ルＭＯＳトランジスタ３０３ｃおよびＰチャネルＭＯＳ
トランジスタ３０３ａのような充放電用トランジスタ
を、トランジスタ２のソースと、次式を満たすノード３
１０との間に接続すればよい。
【００９９】 ＶG ２−ＶTH２＜Ｖ310 ＜ＶG ２′＋｜ＶTH２′｜ …（２３） ここで、ＶG ２およびＶTH２は、それぞれ、トランジス
タ２のゲートの電位およびしきい値であり、ＶG ２′お
よびＶTH２′は、それぞれ、トランジスタ２ｃのゲート
の電位およびしきい値である。信号線１０２がＨレベル
からＬレベルに変化したとき、これらのトランジスタは
オンし、トランジスタ２のソースの充放電が促進され
る。なお、式（２３）が満たされておれば、充放電後に
ノード３１０から、トランジスタ２および２ｃを介して
端子１００に電流が流れるような不都合は生じない。こ
のため、本実施例では、電圧源３１１をノード３１０に
接続しているが、ノード３１０をバイアス電圧源２１や
２２と、または出力端子１００と接続してもよい。
【０１００】次に、上述の各実施例に用いられるバイア
ス電圧源２１，２１ｃの構成例について説明する。最も
簡単な構成の１つは、電源電位と接地電位との間に抵抗
を直列接続し、その抵抗同士の接続点を、バイアス電圧
源の出力として取出すという構成である。また他の例と
しては、様々なものが考えられるが、そのうちのいくつ
かを、以下に図１８ないし図２０を参照して説明する。
【０１０１】図１８は、所望の出力電流Ｉout を得よう
とする場合の、バイアス電圧源２１の構成を示してい
る。図１８のバイアス電圧源２１は、ＩＲの出力電流量
を持つ参照電流源５１０と、そのβがβ１Ｒでありかつ
そのしきい値がトランジスタ１と同じくＶTH１であるＮ
チャネルＭＯＳトランジスタ５０１と、そのβがβ２Ｒ
でありかつそのしきい値がトランジスタ２と同じくＶTH
２であるＮチャネルＭＯＳトランジスタ５０２とを備え
ている。電流源回路は、トランジスタ５０２のゲートと
ドレインとに接続され、トランジスタ５０２のソースは
トランジスタ５０１のドレインに接続され、トランジス
タ５０１のソースはトランジスタ１のソースと同電位す
なわち接地電位に接続され、トランジスタ５０１のゲー
トは信号線１０１ａのＨレベルに相当する電位すなわち
電源電位ＶDDに接続されている。
【０１０２】トランジスタ５０２のゲートはバイアス電
圧源の出力５００として、トランジスタ２のゲートに接
続されている。この回路においては、トランジスタ５０
２のゲート電圧が、参照電流ＩＲを流すような電圧に落
着く。トランジスタ５０２および２のゲートが互いに接
続されるので、そしてトランジスタ５０１および１のゲ
ート電位は、信号線１０１ａがＨレベルのときに等しく
なるので、ここでたとえば、β１およびβ２を、それぞ
れトランジスタ１および２のβとし、 β１／β１Ｒ＝β２／β２Ｒ＝Ｍ１ …（２４） であるとすれば、電流源回路のオン時の出力電流Ｉout
は、 Ｉout ＝Ｍ１ＩＲ …（２５） となる。したがって、ＩＲを調整することによって所望
のＩout が得られる。
【０１０３】次に、図１９は、上記参照電流の発生に、
さらなる工夫を加えた例を示している。可変抵抗５１１
は、その一端が電源電位に、もう一端がトランジスタ５
０２のドレインに接続されている。温度変動および電源
電圧変動に対して出力が不変の、バッドギャップリファ
レンスなどの電圧源５１３は、その一端が電源電位に、
もう一端がオペアンプ５１２の負入力端に接続されてい
る。オペアンプ５１２の正入力端は、トランジスタ５０
２のドレインと接続され、オペアンプ５１２の出力端
は、トランジスタ５０２のゲートに接続されるととも
に、バイアス電圧源の出力部５００として、トランジス
タ２のゲートに接続されている。この回路では、オペア
ンプの出力電位が上昇すれば、トランジスタ５０２のド
レインの電位すなわちオペアンプの正入力端の電位は降
下する。したがって、負帰還が形成されており、オペア
ンプの正負入力端の電位が等しくなるように、トランジ
スタ５０２のゲート電圧が調整される。このとき、可変
抵抗５１１を流れる参照電流ＩＲは、電圧源５１３の電
圧をＶＲとし、可変抵抗５１１の抵抗値をＲとして、次
式で表わされる。
【０１０４】 ＩＲ＝ＶＲ／Ｒ …（２６） トランジスタ５０２および５のゲートが接続されるの
で、そしてトランジスタ５０１および１のゲート電位
は、信号線１０１ａがＨレベルのときに等しくなるの
で、ここでたとえば、式（２４）が成立しているとする
と、出力電流Ｉout は、次式で表わされる。
【０１０５】 Ｉout ＝Ｍ１ＩＲ＝Ｍ１ＶＲ／Ｒ …（２７） したがって、可変抵抗５１１の抵抗値Ｒを調整すること
によって所望のＩout が得られる。なお、この例では、
ＶＲは温度変動および電源電圧変動に対して、その出力
か不変であるから、少なくとも出力電流Ｉout は、電源
電圧変動に対して不変である。また、電流源回路の出力
端子１００に、抵抗値ＲＬを持つ抵抗を負荷抵抗として
接続すれば、電流源回路のオン時に生じる、負荷抵抗の
電圧降下Ｖout は、 Ｖout ＝Ｉout ＲＬ＝Ｍ１ＶＲＲＬ／Ｒ …（２８） となるが、ＲＬがＲと同じ温度特性を持つときは、Ｖ
out は温度に関係なく不変となる。
【０１０６】次に、図２０は、双方向電流源または３状
態電流源の流出電流および流入電流の電流値を等しくす
るためのバイアス電圧源２１ｃの構成例を示している。
このバイアス電圧源２１ｃは、そのβがβ１ｍでありか
つそのしきい値がトランジスタ１と同じくＶTH１である
ＮチャネルＭＯＳトランジスタ５０１ｍと、そのβがβ
２ｍでありかつそのしきい値がトランジスタ２と同じく
ＶTH２であるＮチャネルＭＯＳトランジスタ５０２ｍ
と、そのβがβ１ｃでありかつそのしきい値がトランジ
スタ３と同じくＶTH１′であるＰチャネルＭＯＳトラン
ジスタ５０１ｃと、そのβがβ２ｃでありかつそのしき
い値がトランジスタ２ｃと同じくＶTH２′であるＰチャ
ネルＭＯＳトランジスタ５０２ｃとを備えている。
【０１０７】トランジスタ５０２ｍのドレインは、トラ
ンジスタ５０２ｃのゲートとドレインとに接続されてお
り、バイアス電圧源２１ｃの出力４９９を形成してい
る。トランジスタ５０２ｃのソースはトランジスタ５０
１ｃのドレインに接続され、トランジスタ５０１ｃのソ
ースはトランジスタ３のソースと同電位すなわち電源電
位に接続され、トランジスタ５０１ｃのゲートは信号線
１０１ａのＬレベルに相当する電位すなわち接地電位に
接続されている。また、上記のようなバイアス電圧源２
１の出力５００は、トランジスタ５０２ｍのゲートとト
ランジスタ２のゲートとに接続されている。トランジス
タ５０２ｍのソースは、トランジスタ５０１ｍのドレイ
ンに接続され、トランジスタ５０１ｍのソースはトラン
ジスタ１のソースと同電位すなわち接地電位に接続さ
れ、トランジスタ５０１ｍのゲートは信号線１０１ａの
Ｈレベルに相当する電位すなわち電源電位ＶDDに接続さ
れている。トランジスタ５０２ｍおよび２のゲートが接
続されるので、そしてトランジスタ５０１ｍおよび１の
ゲート電位は、信号線１０１ａがＨレベルのときに等し
くなるので、ここでたとえば、β１およびβ２を、それ
ぞれ、トランジスタ１および２のβとし、 β１／β１ｍ＝β２／β２ｍ＝Ｍ２ …（２９） であるとすれば、信号線１０１ａがＨレベルであるとき
の流入電流Ｉoutとトランジスタ５０２ｍのドレイン電
流Ｉｍとの関係は、次式で表わされる。
【０１０８】 Ｉout ＝Ｍ１Ｉｍ …（３０） したがって、トランジスタ５０２ｃのゲート電圧は、電
流Ｉｍを流すような電圧に落着く。一方、トランジスタ
５０２ｃおよび２ｃのゲートが接続されるので、そして
トランジスタ５０１ｃおよび１のゲート電位は、信号線
１０１ａがＬレベルのときに等しくなるので、ここでた
とえは、β１′およびβ２′は、それぞれ、トランジス
タ３および２ｃのβとし、 β１′／β１ｃ＝β′／β２ｃ＝ｍ３ …（３１） であるとすれば、信号線１０１ａがＬレベルであるとき
の流出電流Ｉout′と、電流Ｉｍとの関係は、次式で表
わされる。
【０１０９】 Ｉout ′＝Ｍ３Ｉｍ …（３２） したがって、式（２９）および（３０）より、 Ｉout ′＝（Ｍ３／Ｍ２）Ｉout …（３３） となり、（Ｍ３／Ｍ２）＝１となるように、β１ｍ，β
２ｍ，β１ｃおよびβ２ｃを設定することによって、流
出電流Ｉout ′と流入電流Ｉout とを等しくすることが
できる。
【０１１０】なお、上述の各実施例のうち、単一出力型
および相補出力型の電流源回路においては、トランジス
タ１，２，１ａ，２ａ，１ｂ，２ｂとしてＮチャネルＭ
ＯＳトランジスタを用い、トランジスタ３，３ａ，３ｂ
にＰチャネルＭＯＳトランジスタを用いていたが、各々
のトランジスタを逆の導電型のトランジスタを用いて構
成しても、同様の効果が得られる。さらに、上述の各実
施例においては、ＭＯＳトランジスタを用いていたが、
これはＪＦＥＴでもよく、またバイポーラトランジスタ
であってもよい。
【０１１１】
【発明の効果】以上のように、この発明による電流源回
路は、第１の定電圧源と出力電流端子との間に直列電流
経路を確立する第１および第２のトランジスタを備え、
第１のトランジスタは、出力電流端子に接続されたドレ
インと、ソースと、ゲートとを有し、かつ第２のトラン
ジスタは、第１のトランジスタのソースと第１の定電圧
源との間に挿入された導通経路と、制御電極とを有し、
電流源回路はさらに、第２の定電圧源と第１のトランジ
スタのソースとの間に導通経路を確立する、第２のトラ
ンジスタとは逆の導電型の第３のトランジスタを備え、
第１のトランジスタのゲートは、第１のトランジスタが
定電流領域で動作するように第３の定電圧の信号を受取
るように接続され、第２および第３のトランジスタの制
御電極は、電流源の動作状態を制御するための制御電圧
を受取るように接続されているので、電流源回路を構成
する素子数を減少させ、また電流源回路の動作の高速
化、出力電圧範囲の拡張、電源電圧の定電圧化を容易に
実現することが可能となる。
【図面の簡単な説明】
【図１】この発明の第１の実施例による電流源回路を示
す回路図である。
【図２】この発明の第１の実施例の動作を説明する図で
ある。
【図３】第１の実施例の変形例を示す回路図である。
【図４】この発明の第２の実施例による電流源回路を示
す回路図である。
【図５】この発明の第３の実施例による電流源回路を示
す回路図である。
【図６】この発明の第４の実施例による電流源回路を示
す回路図である。
【図７】この発明の第５の実施例による電流源回路を示
す回路図である。
【図８】この発明の第３の実施例の動作を説明するタイ
ミング図である。
【図９】この発明の第４の実施例の動作を説明するタイ
ミング図である。
【図１０】この発明の第５の実施例の動作を説明するタ
イミング図である。
【図１１】この発明の第６の実施例による電流源回路を
示す回路図である。
【図１２】この発明の第７の実施例による電流源回路を
示す回路図である。
【図１３】この発明の第８の実施例による電流源回路を
示す回路図である。
【図１４】この発明の第９の実施例による電流源回路を
示す回路図である。
【図１５】この発明の第１０の実施例による電流源回路
を示す回路図である。
【図１６】この発明の第１１の実施例による電流源回路
を示す回路図である。
【図１７】この発明の第１２の実施例による電流源回路
を示す回路図である。
【図１８】この発明に適したバイアス電圧源の第１の構
成例を示す回路図である。
【図１９】この発明に適したバイアス電圧源の第２の構
成例を示す回路図である。
【図２０】この発明に適したバイアス電圧源の第３の構
成例を示す回路図である。
【図２１】第１０の実施例の動作を説明する表を表わす
図である。
【図２２】従来の電流源回路が用いられるＤ／Ａコンバ
ータの一例を示す回路図である。
【図２３】従来の電流源回路が用いられるサンプルホー
ルド回路の一例を示す回路図である。
【図２４】従来の電流源回路の構成例を示す回路図であ
る。
【図２５】従来の電流源回路の他の構成例を示す回路図
である。
【図２６】トランジスタの一般的な特性を説明する図で
ある。
【図２７】 従来の電流源回路の他の構成例を示す回路
図である。
【図２８】 図２７の回路を拡張することによって得ら
れる電流源回路の構成例を示す回路図である。
【符号の説明】
１，１ａ，１ｂ，２，２ａ，２ｂ ＮチャネルＭＯＳト
ランジスタ １ｃ，２ｃ，２ｄ，３，３ａ，３ｂ， ＰチャネルＭＯ
Ｓトランジスタ ２１，２１ｃ バイアス電圧源 １０１ａ，１０１ｂ，１０１ 信号線 ４０ ＮＡＮＤゲート ４１ ＮＯＲゲート なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/34 - 3/347 G05F 3/24

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の定電圧源と出力電流端子との間に
    直列電流経路を確立する第１および第２のトランジスタ
    を備え、前記第１のトランジスタは、前記出力電流端子
    に接続されたドレインと、ソースと、ゲートとを有し、
    かつ前記第２のトランジスタは、前記第１のトランジス
    タの前記ソースと前記第１の定電圧源との間に挿入され
    た導通経路と、制御電極とを有し、 第２の定電圧源と前記第１のトランジスタの前記ソース
    との間に導通経路を確立する、前記第２のトランジスタ
    とは逆の導電型の第３のトランジスタをさらに備え、 前記第１のトランジスタのゲートは、前記第１のトラン
    ジスタが定電流領域で動作するように第３の定電圧の信
    号を受取るように接続され、 前記第２および第３のトランジスタの制御電極は、電流
    源の動作状態を制御するための制御電圧を受取るように
    接続された、電流源回路。
  2. 【請求項２】 前記第２および第３の定電圧が予め定め
    られた関係を有しかつ前記制御電圧が前記第２の定電圧
    の大きさに対応する大きさを有するときに、前記第２の
    トランジスタが非定電流領域で動作する一方で前記第１
    のトランジスタが定電流領域で動作する、請求項１記載
    の電流源回路。
  3. 【請求項３】 前記直列電流経路に設けられ、第４の定
    電圧を受取る制御電極を有する第４のトランジスタをさ
    らに備えた、請求項１記載の電流源回路。
  4. 【請求項４】 前記第３および第４の定電圧は異なる大
    きさである、請求項３記載の電流源回路。
  5. 【請求項５】 所定の論理機能を実行する論理回路をさ
    らに備え、前記論理回路は前記第２および第３のトラン
    ジスタを含む、請求項１記載の電流源回路。
  6. 【請求項６】 出力電流を供給する第１の出力端子と、 第１のバイアス電圧源と、 ソース、ドレインおよびゲートを有する第１のトランジ
    スタと、 第１および第２の導通端子と制御端子とを有する第２の
    トランジスタと、 第１および第２の導通端子と制御端子とを有し、前記第
    ２のトランジスタとは逆の導電型の第３のトランジスタ
    とを備え、 前記第１のトランジスタの前記ソースと、前記第２のト
    ランジスタの前記第２の導通端子と、前記第３のトラン
    ジスタの前記第２の導通端子とは共通のノードに接続さ
    れ、 前記第１のトランジスタの前記ドレインは前記第１の出
    力端子に接続され、 前記第１のトランジスタの前記ゲートは前記第１のバイ
    アス電圧源に接続され、 前記第１のバイアス電圧源は前記第１のトランジスタを
    定電流領域にバイアスし、 外部信号に応じて前記第２および第３のトランジスタの
    導通を動的に制御する手段をさらに備える、電流源回
    路。
  7. 【請求項７】 前記制御手段は、 第１および第２の定電位を供給する第１および第２の定
    電圧源と、 前記外部信号の供給源とを含み、 前記第２のトランジスタの前記第１の導通端子および前
    記第３のトランジスタの前記第１の導通端子は、それぞ
    れ、前記第１および第２の定電圧源に接続され、 前記第２および第３のトランジスタの前記制御端子は、
    前記外部信号供給源に共通に接続される、請求項６記載
    の電流源回路。
  8. 【請求項８】 前記第２および第３のトランジスタは、
    所定の論理機能を実行する論理回路の一部を構成する、
    請求項６記載の電流源回路。
  9. 【請求項９】 ソース、ドレインおよびゲートを有し、
    前記第１のトランジスタとは逆の導電型の第４のトラン
    ジスタと、 第２のバイアス源とをさらに備え、 前記第４のトランジスタの前記ソースは前記第１のトラ
    ンジスタの前記ソースに接続され、 前記第４のトランジスタの前記ゲートは前記第２のバイ
    アス電圧源に接続される、請求項６ないし８のいずれか
    に記載の電流源回路。
  10. 【請求項１０】 前記第４のトランジスタの前記ドレイ
    ンは前記第１の出力端子に接続される、請求項９記載の
    電流源回路。
  11. 【請求項１１】 第２の出力電流を供給する、前記第１
    の出力端子とは別の第２の出力端子をさらに備え、 前記第４のトランジスタの前記ドレインは前記第２の出
    力端子に接続される、請求項９記載の電流源回路。
  12. 【請求項１２】 出力電流を供給する第１の出力端子
    と、 第１のバイアス電圧源と、 ソース、ドレインおよびゲートを有する第１のトランジ
    スタと、 第１および第２の導通端子と制御端子とを有する第２の
    トランジスタと、 第１および第２の導通端子と制御端子とを有し、前記第
    ２のトランジスタとは逆の導電型の第３のトランジスタ
    とを備え、 前記第１のトランジスタの前記ソースと、前記第２のト
    ランジスタの前記第２の導通端子と、前記第３のトラン
    ジスタの前記第２の導通端子とは共通のノードに接続さ
    れ、 前記第１のトランジスタの前記ドレインは前記第１の出
    力端子に接続され、 前記第１のトランジスタの前記ゲートは前記第１のバイ
    アス電圧源に接続された電流源回路において、 前記第２のトランジスタを導通させるとともに前記第１
    のトランジスタを前記第１のバイアス電圧源により定電
    流領域で動作させるステップと、 前記第３のトランジスタを導通させるとともに前記第１
    のトランジスタを遮断するステップとを含む、電流源回
    路の動作方法。
  13. 【請求項１３】 出力電流を供給する第１および第２の
    出力端子と、 第１のバイアス電圧源と、 ソース、ドレインおよびゲートを有する第１のトランジ
    スタと、 第１および第２の導通端子と制御端子とを有する第２の
    トランジスタと、 第１および第２の導通端子と制御端子とを有し、前記第
    ２のトランジスタとは逆の導電型の第３のトランジスタ
    とを備え、 前記第１のトランジスタの前記ソースと、前記第２のト
    ランジスタの前記第２の導通端子と、前記第３のトラン
    ジスタの前記第２の導通端子とは、第１のノードに共通
    に接続され、 前記第１のトランジスタの前記ドレインは前記第１の出
    力端子に接続され、 ソース、ドレインおよびゲートを有し、前記第１のトラ
    ンジスタと同じ導電型の第４のトランジスタと、 第１および第２の導通端子と制御端子とを有し、前記第
    ２のトランジスタと同じ導電型の第５のトランジスタ
    と、 第１および第２の導通端子と制御端子とを有し、前記第
    ５のトランジスタとは逆の導電型の第６のトランジスタ
    とをさらに備え、 前記第４のトランジスタの前記ソースと、前記第５のト
    ランジスタの前記第２の導通端子と、前記第６のトラン
    ジスタの前記第２の導通端子とは、第２のノードに共通
    に接続され、 前記第４のトランジスタの前記ドレインは前記第２の出
    力端子に接続され、 前記第１および第４のトランジスタの前記ゲートは前記
    第１のバイアス電圧源に共通に接続され、 前記第１のバイアス電圧源は前記第１および第４のトラ
    ンジスタを定電流領域にバイアスし、 外部信号に応じて第２，第３，第５および第６のトラン
    ジスタの導通を動的に制御する手段をさらに備える、電
    流源回路。
  14. 【請求項１４】 前記制御手段は、 第１および第２の定電位を供給する第１および第２の定
    電圧源と、 前記外部信号の第１および第２の供給源とを含み、 前記第２のトランジスタの前記第１の導通端子および前
    記第５のトランジスタの前記第１の導通端子は、前記第
    １の定電圧源に接続され、 前記第３のトランジスタの前記第１の導通端子および前
    記第６のトランジスタの前記第１の導通端子は、前記第
    ２の定電圧源に接続され、 前記第２および第３のトランジスタの前記制御端子は、
    前記第１の外部信号供給源に共通に接続され、 前記第５および第６のトランジスタの前記制御端子は、
    前記第２の外部信号供給源に共通に接続される、請求項
    １３記載の電流源回路。
  15. 【請求項１５】 前記制御手段は、 第１および第２の定電位を供給する第１および第２の定
    電圧源と、 前記外部信号の第１および第２の供給源とを含み、 前記第２のトランジスタの前記第１の導通端子および前
    記第５のトランジスタの前記第１の導通端子は、前記第
    １の定電圧源に接続され、 前記第３のトランジスタの前記第１の導通端子および前
    記第６のトランジスタの前記第１の導通端子は、前記第
    ２の定電圧源に接続され、 前記第３のトランジスタの前記制御端子は前記第６のト
    ランジスタの前記第２の導通端子に接続され、 前記第６のトランジスタの前記制御端子は前記第３のト
    ランジスタの前記第２の導通端子に接続される、請求項
    １３記載の電流源回路。
  16. 【請求項１６】 前記制御手段は、 第１および第２の定電位を供給する第１および第２の定
    電圧源と、 前記外部信号の第１および第２の供給源とを含み、 前記第２のトランジスタの前記第１の導通端子および前
    記第５のトランジスタの前記第１の導通端子は、前記第
    １の定電圧源に接続され、 前記第３のトランジスタの前記第１の導通端子および前
    記第６のトランジスタの前記第１の導通端子は、前記第
    ２の定電圧源に接続され、 前記第２のトランジスタの前記制御端子は前記第５のト
    ランジスタの前記第２の導通端子に接続され、 前記第５のトランジスタの前記制御端子は前記第２のト
    ランジスタの前記第２の導通端子に接続される、請求項
    １３記載の電流源回路。
  17. 【請求項１７】 前記第２および第３のトランジスタ
    は、所定の論理機能を実行する第１の論理回路の一部を
    構成し、かつ前記第５および第６のトランジスタは、所
    定の論理機能を実行する第２の論理回路の一部を構成す
    る、請求項１３記載の電流源回路。
  18. 【請求項１８】 ソース、ドレインおよびゲートを有
    し、前記第１のトランジスタとは逆の導電型の第７のト
    ランジスタと、 ソース、ドレインおよびゲートを有し、前記第４のトラ
    ンジスタとは逆の導電型の第８のトランジスタと、 第２のバイアス電圧源とをさらに備え、 前記第７のトランジスタの前記ソースおよびドレイン
    は、それぞれ、前記第１のトランジスタの前記ソースお
    よびドレインに接続され、 前記第８のトランジスタの前記ソースおよびドレイン
    は、それぞれ、前記第４のトランジスタの前記ソースお
    よびドレインに接続され、 前記第７および第８のトランジスタの前記ゲートは前記
    第２のバイアス電圧源に接続される、請求項１３ないし
    １６のいずれかに記載の電流源回路。
  19. 【請求項１９】 出力電流を供給する第１および第２の
    出力端子と、 第１のバイアス電圧源と、 ソース、ドレインおよびゲートを有する第１のトランジ
    スタと、 第１および第２の導通端子と制御端子とを有する第２の
    トランジスタと、 第１および第２の導通端子と制御端子とを有し、前記第
    ２のトランジスタとは逆の導電型の第３のトランジスタ
    とを備え、 前記第１のトランジスタの前記ソースと、前記第２のト
    ランジスタの前記第２の導通端子と、前記第３のトラン
    ジスタの前記第２の導通端子とは、第１のノードに共通
    に接続され、 前記第１のトランジスタの前記ドレインは前記第１の出
    力端子に接続され、 ソース、ドレインおよびゲートを有し、前記第１のトラ
    ンジスタと同じ導電型の第４のトランジスタと、 第１および第２の導通端子と制御端子とを有し、前記第
    ２のトランジスタと同じ導電型の第５のトランジスタ
    と、 第１および第２の導通端子と制御端子とを有し、前記第
    ５のトランジスタとは逆の導電型の第６のトランジスタ
    とをさらに備え、 前記第４のトランジスタの前記ソースと、前記第５のト
    ランジスタの前記第２の導通端子と、前記第６のトラン
    ジスタの前記第２の導通端子とは、第２のノードに共通
    に接続され、 前記第４のトランジスタの前記ドレインは前記第２の出
    力端子に接続され、 前記第１および第４のトランジスタの前記ゲートは前記
    第１のバイアス電圧源に共通に接続された電流源回路に
    おいて、 前記第２および第５のトランジスタを導通させるととも
    に前記第１および第４のトランジスタを前記第１のバイ
    アス電圧源により定電流領域で動作させるステップと、 前記第３および第６のトランジスタを導通させるととも
    に前記第１および第４のトランジスタを遮断するステッ
    プとを含む、電流源回路の動作方法。
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