JPH0789674B2 - 広帯域信号−結合装置 - Google Patents
広帯域信号−結合装置Info
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- JPH0789674B2 JPH0789674B2 JP61249407A JP24940786A JPH0789674B2 JP H0789674 B2 JPH0789674 B2 JP H0789674B2 JP 61249407 A JP61249407 A JP 61249407A JP 24940786 A JP24940786 A JP 24940786A JP H0789674 B2 JPH0789674 B2 JP H0789674B2
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- Japan
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- coupling
- matrix
- input
- memory cell
- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
- H04Q3/521—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements using semiconductors in the switching stages
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- Mobile Radio Communication Systems (AREA)
- Read Only Memory (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、結合マトリクスを有する広帯域信号−結合装
置であって、マトリクス入力線とマトリクス出力線との
交点において結合ユニットが備えられ、該結合ユニット
は入力側で少なくとも１つのデコーダと結合されたメモ
リセルと結合要素を有し、該結合要素は逆並列に接続さ
れたCMOSトランジスタにより構成されたCMOSトランスフ
ァゲートを有し、その際該CMOSトランスファゲートは結
合マトリクスの相応するマトリクス出力線と結合され、
かつその制御ゲートはメモリセルの非反転出力ないし反
転出力と結合されるようになった結合装置に関する。
置であって、マトリクス入力線とマトリクス出力線との
交点において結合ユニットが備えられ、該結合ユニット
は入力側で少なくとも１つのデコーダと結合されたメモ
リセルと結合要素を有し、該結合要素は逆並列に接続さ
れたCMOSトランジスタにより構成されたCMOSトランスフ
ァゲートを有し、その際該CMOSトランスファゲートは結
合マトリクスの相応するマトリクス出力線と結合され、
かつその制御ゲートはメモリセルの非反転出力ないし反
転出力と結合されるようになった結合装置に関する。
通信技術の最近の開発に伴い、加入者接続線の範囲内の
伝送媒体として光導波路が設けられており、それを介し
て特に64kbit/sのディジタル電話のような狭帯域通信サ
ービスも140Mbit/sのテレビ電話のような広帯域通信サ
ービスも伝送され、しかし交換所には（好ましくは共通
の制御装置を有する）狭帯域信号結合装置および広帯域
信号結合装置が並び合って設けられている狭帯域および
広帯域通信サービス用の通信伝送および交換システムが
開発されている（ドイツ連邦共和国特許第2421002号明
細書）。
伝送媒体として光導波路が設けられており、それを介し
て特に64kbit/sのディジタル電話のような狭帯域通信サ
ービスも140Mbit/sのテレビ電話のような広帯域通信サ
ービスも伝送され、しかし交換所には（好ましくは共通
の制御装置を有する）狭帯域信号結合装置および広帯域
信号結合装置が並び合って設けられている狭帯域および
広帯域通信サービス用の通信伝送および交換システムが
開発されている（ドイツ連邦共和国特許第2421002号明
細書）。
結合点が時分割多重化してそれぞれ多数の接続のために
利用される広帯域信号−時分割多重化−結合装置に関連
して、それぞれ２つの導線を、双安定Ｄマルチバイブレ
ータとして形成された結合点個々のメモリセルによるス
イツチオンまたはスイツチオフされるゲート要素により
接続することは公知であり、その際に相応するクロック
信号をクロック入力端に供給されるこれらの結合点個々
のメモリセルがただ１つの座標方向にそのＤ入力端にお
いて駆動される（ファンシュミット（Pfannschmidt）の
学位論文「広帯域−ディジタル信号用の信号網の動作速
度限界」、ブラウンシュバイク1978、第6.7図）。しか
しながら、140Mbit/sのビットレートにおいて得られる
約４ないし８の時分割ファクタおよびその際に必要な費
用のかさむ回路テクノロジーの点から見て、広帯域信号
を交換するためには、個々の結合点を介して導通させら
れる接続が単に空間的に隔てられている純粋な結合装置
のほうが優れている。
利用される広帯域信号−時分割多重化−結合装置に関連
して、それぞれ２つの導線を、双安定Ｄマルチバイブレ
ータとして形成された結合点個々のメモリセルによるス
イツチオンまたはスイツチオフされるゲート要素により
接続することは公知であり、その際に相応するクロック
信号をクロック入力端に供給されるこれらの結合点個々
のメモリセルがただ１つの座標方向にそのＤ入力端にお
いて駆動される（ファンシュミット（Pfannschmidt）の
学位論文「広帯域−ディジタル信号用の信号網の動作速
度限界」、ブラウンシュバイク1978、第6.7図）。しか
しながら、140Mbit/sのビットレートにおいて得られる
約４ないし８の時分割ファクタおよびその際に必要な費
用のかさむ回路テクノロジーの点から見て、広帯域信号
を交換するためには、個々の結合点を介して導通させら
れる接続が単に空間的に隔てられている純粋な結合装置
のほうが優れている。
純粋な広帯域信号−結合装置は、結合点で結合要素がそ
れぞれ単にデコーダ制御される結合点個々の保持メモリ
セルにより制御される結合点マトリックスとして構成さ
れていてよい（前出のファンシュミットの学位論文、第
6.4図および「エレクトロニックス（Electronics）」19
83年12月15日、第88/89頁参照）。その際、結合要素は
それぞれＣ−MOSトランスファゲートとして構成されて
いてよい（ISS′84コンフェレンスペーパー23C1、第９
図）。しかしながら、簡単なＣ−MOSトランスファゲー
トを結合要素として使用する際には、その導通状態にお
いてその入力線がその出力線のキャパシタンスを通じて
負荷されることと結び付いており、このことは信号遅延
を伴い得る。さらに、いわゆるバックグラウンド効果
（たとえば漏れ電流またはバックグラウンド電流）に基
づいてMOSトランジスタに沿って漏話現象がそれ自体は
阻止状態にある結合要素を経て生じ得る。
れぞれ単にデコーダ制御される結合点個々の保持メモリ
セルにより制御される結合点マトリックスとして構成さ
れていてよい（前出のファンシュミットの学位論文、第
6.4図および「エレクトロニックス（Electronics）」19
83年12月15日、第88/89頁参照）。その際、結合要素は
それぞれＣ−MOSトランスファゲートとして構成されて
いてよい（ISS′84コンフェレンスペーパー23C1、第９
図）。しかしながら、簡単なＣ−MOSトランスファゲー
トを結合要素として使用する際には、その導通状態にお
いてその入力線がその出力線のキャパシタンスを通じて
負荷されることと結び付いており、このことは信号遅延
を伴い得る。さらに、いわゆるバックグラウンド効果
（たとえば漏れ電流またはバックグラウンド電流）に基
づいてMOSトランジスタに沿って漏話現象がそれ自体は
阻止状態にある結合要素を経て生じ得る。
本発明の目的は、広帯域信号−空間結合装置において、
前記の欠点が回避されるように、結合要素を特に目的に
かなった構成とすることである。
前記の欠点が回避されるように、結合要素を特に目的に
かなった構成とすることである。
この目的は、本発明によれば、各結合要素において、前
記CMOSトラジスタファゲートと結合マトリクスの相応す
るマトリクス入力線との間に、CMOSトランジスタ−イン
バータ回路が挿入され、その際該インバータ回路のCMOS
トランジスタの制御入力は、該当するマトリクス入力線
に接続されていることを特徴とする広帯域信号−結合装
置により達成される。
記CMOSトラジスタファゲートと結合マトリクスの相応す
るマトリクス入力線との間に、CMOSトランジスタ−イン
バータ回路が挿入され、その際該インバータ回路のCMOS
トランジスタの制御入力は、該当するマトリクス入力線
に接続されていることを特徴とする広帯域信号−結合装
置により達成される。
本発明によれば、出力線および入力線の完全な減結合
（デカップリング）およびその結果としての漏話問題の
解消という利点とならんで、駆動速度が高いという別の
利点が得られる。なぜならば、一方では入力線への出力
線キャパシスタンスの反作用が減ぜられ、他方では確か
にインバータ通過時間が付け加わるが同時にインバータ
回路が出力線に対するドライババッファとして作用して
導通された信号の立ち上がり勾配を顕著に大きくするか
らである。
（デカップリング）およびその結果としての漏話問題の
解消という利点とならんで、駆動速度が高いという別の
利点が得られる。なぜならば、一方では入力線への出力
線キャパシスタンスの反作用が減ぜられ、他方では確か
にインバータ通過時間が付け加わるが同時にインバータ
回路が出力線に対するドライババッファとして作用して
導通された信号の立ち上がり勾配を顕著に大きくするか
らである。
本発明の実施例を図面により詳細に説明する。
第１図には、本発明を理解するのに必要な範囲で、広帯
域信号−結合装置の概要が示されている。この結合装置
は結合点KP11…KPij…KPmnを有する結合点マトリックス
を有し、その結合要素は、結合点KPijにおいてその結合
要素Kijに対して詳細に示されているように、それぞれ
結合点個々の（結合点KPijにおける）保持メモリセルHi
jにより制御される。この（結合点KPijにおける）保持
メモリセルHijは双安定Ｄマルチバイブレータにより形
成されており、その両出力端ｓ′及びｓ″はそれぞれの
結合要素（結合点KPijにおけるKij）に通じている。
域信号−結合装置の概要が示されている。この結合装置
は結合点KP11…KPij…KPmnを有する結合点マトリックス
を有し、その結合要素は、結合点KPijにおいてその結合
要素Kijに対して詳細に示されているように、それぞれ
結合点個々の（結合点KPijにおける）保持メモリセルHi
jにより制御される。この（結合点KPijにおける）保持
メモリセルHijは双安定Ｄマルチバイブレータにより形
成されており、その両出力端ｓ′及びｓ″はそれぞれの
結合要素（結合点KPijにおけるKij）に通じている。
保持メモリセル…Hij…は２つの駆動デコーダ、すなわ
ち行デコーダDXおよび列デコーダDYにより２つの座標内
の相応の駆動線x1…xi…xm;y1…yj…ynを介して駆動さ
れ、その際に行方向に駆動するデコーダDXはそのそれぞ
れのデコーダ出力端…xi…により、当該のマトリックス
行、たとえば第ｉ行のなかに配置されているＤマルチバ
イブレータ…Hij…のＤ入力端に導かれており、また列
方向に駆動するデコーダDYはそのそれぞれのデコーダ出
力端…yi…により、当該のマトリックス列、たとえば第
ｊ列のなかに配置されているＤマルチバイブレータ…Hi
j…のクロック入力端Ｃに導かれている。
ち行デコーダDXおよび列デコーダDYにより２つの座標内
の相応の駆動線x1…xi…xm;y1…yj…ynを介して駆動さ
れ、その際に行方向に駆動するデコーダDXはそのそれぞ
れのデコーダ出力端…xi…により、当該のマトリックス
行、たとえば第ｉ行のなかに配置されているＤマルチバ
イブレータ…Hij…のＤ入力端に導かれており、また列
方向に駆動するデコーダDYはそのそれぞれのデコーダ出
力端…yi…により、当該のマトリックス列、たとえば第
ｊ列のなかに配置されているＤマルチバイブレータ…Hi
j…のクロック入力端Ｃに導かれている。
第１図から明らかなように、両駆動デコーダDX、DYは入
力線ax、ayを介してそれぞれマトリックス行またはマト
リックス列に共通の結合点行または結合点列−アドレス
を、また入力線cx、cyを介してそれぞれアドレスクロッ
ク信号を与えることができ、それらに応じて両駆動デコ
ーダDX、DYはそれぞれの結合点行または結合点列−アド
レスに相応する駆動線に適時にそれぞれ駆動信号を発す
る。
力線ax、ayを介してそれぞれマトリックス行またはマト
リックス列に共通の結合点行または結合点列−アドレス
を、また入力線cx、cyを介してそれぞれアドレスクロッ
ク信号を与えることができ、それらに応じて両駆動デコ
ーダDX、DYはそれぞれの結合点行または結合点列−アド
レスに相応する駆動線に適時にそれぞれ駆動信号を発す
る。
相応の接続の構成の際の当該のマトリックス行と当該の
マトリックス列との交差点における行駆動信号および列
駆動信号の併合は、そこに位置する保持メモリセル、た
とえば保持メモリセルHijを能動化、その結果として、
当該の保持メモリセル（Hij）により制御される結合要
素させ、たとえば結合要素Kijが導通状態となる。
マトリックス列との交差点における行駆動信号および列
駆動信号の併合は、そこに位置する保持メモリセル、た
とえば保持メモリセルHijを能動化、その結果として、
当該の保持メモリセル（Hij）により制御される結合要
素させ、たとえば結合要素Kijが導通状態となる。
例として考察している結合要素Kijが当該の接続の構成
の際に再び阻止されるためには、その駆動線yjを介して
列デコーダDYにより単に相応する列駆動信号を発すれば
十分であり、行デコーダDXがその行駆動線xiに介して駆
動信号を発する必要はない。単に結合点KPijに属する保
持メモリセルHijのクロック入力端Ｃに生ずる制御信号
が保持メモリセルHijをリセットさせ、その結果とし
て、それにより制御される結合要素Kijが阻止される。
の際に再び阻止されるためには、その駆動線yjを介して
列デコーダDYにより単に相応する列駆動信号を発すれば
十分であり、行デコーダDXがその行駆動線xiに介して駆
動信号を発する必要はない。単に結合点KPijに属する保
持メモリセルHijのクロック入力端Ｃに生ずる制御信号
が保持メモリセルHijをリセットさせ、その結果とし
て、それにより制御される結合要素Kijが阻止される。
個々の保持メモリセル…Hij…はそれぞれその一方の出
力端ｓ′にそれぞれＣ−MOS回路の一方の供給電位U
DD（＋5V）に相応する（UDD−）信号またはＣ−MOS回路
の他方の供給電位USS（接地）に相応する（USS−）信号
を発し、またその他方の出力端ｓ″にそれぞれ別の（U
SS−またはUDD−）信号を発する。保持メモリセル…Hij
…の回路技術的実現についてここでこれ以上詳細に説明
する必要はない。なぜならば、それは本発明の理解のた
めに必要ではないからである。その詳細は既に別の文献
（ドイツ連邦共和国特許出願第3533915号公報）に示さ
れている。
力端ｓ′にそれぞれＣ−MOS回路の一方の供給電位U
DD（＋5V）に相応する（UDD−）信号またはＣ−MOS回路
の他方の供給電位USS（接地）に相応する（USS−）信号
を発し、またその他方の出力端ｓ″にそれぞれ別の（U
SS−またはUDD−）信号を発する。保持メモリセル…Hij
…の回路技術的実現についてここでこれ以上詳細に説明
する必要はない。なぜならば、それは本発明の理解のた
めに必要ではないからである。その詳細は既に別の文献
（ドイツ連邦共和国特許出願第3533915号公報）に示さ
れている。
結合要素…Kij…の回路技術的実現の詳細は第２図に示
されている。第２図によれば、このような結合要素は先
ずそれ自体はたとえばMcMOSハンドブック、1973年、第
3.9頁、第11図から公知のＣ−MOSトランスファゲートTG
を有し、Ｃ−MOSトランスファゲートTGの信号入力端の
前にＣ−MOSインバータ回路Tp、Tnが接続されている。
Ｃ−MOSインバータ回路Tp、Tnの入力端ej、従ってまた
結合要素Kijの入力端は結合点マトリックスの付属の入
力線と接続されており、それらの入力線は第１図中で符
号e1…ej…enを付されている。結合要素Kijの出力端ai
は結合点マトリックスの付属の出力線と接続されてお
り、それらの出力線は第１図中で符号a1…ai…amを付さ
れている。
されている。第２図によれば、このような結合要素は先
ずそれ自体はたとえばMcMOSハンドブック、1973年、第
3.9頁、第11図から公知のＣ−MOSトランスファゲートTG
を有し、Ｃ−MOSトランスファゲートTGの信号入力端の
前にＣ−MOSインバータ回路Tp、Tnが接続されている。
Ｃ−MOSインバータ回路Tp、Tnの入力端ej、従ってまた
結合要素Kijの入力端は結合点マトリックスの付属の入
力線と接続されており、それらの入力線は第１図中で符
号e1…ej…enを付されている。結合要素Kijの出力端ai
は結合点マトリックスの付属の出力線と接続されてお
り、それらの出力線は第１図中で符号a1…ai…amを付さ
れている。
保持メモリセルHij（第１図中）から結合要素Kijの制御
入力端ｓ′にUSS電位が接続されており、また制御入力
端ｓ″にUDD電位が接続されていると、結合要素Kijは導
通状態にあり、それによって入力端eiに生ずるディジタ
ル信号がインバータ内で反転かつ増幅されて出力端aiに
到達し、その際に同時にインバータTp、Tnにより出力端
aiから入力端ejへの反作用が抑制される。
入力端ｓ′にUSS電位が接続されており、また制御入力
端ｓ″にUDD電位が接続されていると、結合要素Kijは導
通状態にあり、それによって入力端eiに生ずるディジタ
ル信号がインバータ内で反転かつ増幅されて出力端aiに
到達し、その際に同時にインバータTp、Tnにより出力端
aiから入力端ejへの反作用が抑制される。
保持メモリセルHij（第１図中）から結合要素Kijの制御
入力端ｓ′にUDD電位が接続されており、また制御入力
端ｓ″にUSS電位が接続されていると、結合要素Kijは阻
止状態にあり、従って入力端ejに生ずる信号は出力端ai
に到達しない。結合点マトリックスKP11…KPij…KPmn
（第１図中）の阻止状態に位置する結合要素のインバー
タ回路は同時にこのような阻止された結合点を介して出
力線a1…ai…am（第１図中）と入力線e1…ej…en（第１
図中）との間の漏話を抑制する。
入力端ｓ′にUDD電位が接続されており、また制御入力
端ｓ″にUSS電位が接続されていると、結合要素Kijは阻
止状態にあり、従って入力端ejに生ずる信号は出力端ai
に到達しない。結合点マトリックスKP11…KPij…KPmn
（第１図中）の阻止状態に位置する結合要素のインバー
タ回路は同時にこのような阻止された結合点を介して出
力線a1…ai…am（第１図中）と入力線e1…ej…en（第１
図中）との間の漏話を抑制する。
第１図は広帯域結合装置の１つの実施例の概要を示す
図、第２図は本発明によるその回路技術的実現の詳細を
示す図である。 a1〜ai〜an……結合点マトリックス出力線、ax、cx;a
y、cy……デコーダ入力線、Ｃ……Ｄマルチバイブレー
タのクロック入力端、DX……行デコーダ、DY……列デコ
ーダ、e1〜ej〜en……結合点マトリックス入力線、Hij
……保持メモリセル、Kij……結合要素、KP11〜KPij〜K
Pmn……結合点、ｓ′、ｓ″……Ｄマルチバイブレータ
出力端、Tp、Tn……Ｃ−MOSインバータ回路、TG……Ｃ
−MOSトランスファゲート、x1〜xi〜xm……行−デコー
ダ駆動線、y1〜yj〜yn……列−デコーダ駆動線、ej……
Ｃ−MOSインバータ入力端、ai……Ｃ−MOSインバータ出
力端、UDD、USS……供給電位。
図、第２図は本発明によるその回路技術的実現の詳細を
示す図である。 a1〜ai〜an……結合点マトリックス出力線、ax、cx;a
y、cy……デコーダ入力線、Ｃ……Ｄマルチバイブレー
タのクロック入力端、DX……行デコーダ、DY……列デコ
ーダ、e1〜ej〜en……結合点マトリックス入力線、Hij
……保持メモリセル、Kij……結合要素、KP11〜KPij〜K
Pmn……結合点、ｓ′、ｓ″……Ｄマルチバイブレータ
出力端、Tp、Tn……Ｃ−MOSインバータ回路、TG……Ｃ
−MOSトランスファゲート、x1〜xi〜xm……行−デコー
ダ駆動線、y1〜yj〜yn……列−デコーダ駆動線、ej……
Ｃ−MOSインバータ入力端、ai……Ｃ−MOSインバータ出
力端、UDD、USS……供給電位。
Claims (1)
- 【請求項１】結合マトリクスを有する広帯域信号−結合
装置であって、マトリクス入力線（e1、...、ej、...、
en）とマトリクス出力線（a1、...、aj、...、an）との
交点において結合ユニット（KP11、...、KPij、...、KP
mn）が備えられ、該結合ユニットは入力側で少なくとも
１つのデコーダ（Dx、Dy）と結合されたメモリセル（Hi
j）と結合要素（Kij）を有し、該結合要素は逆並列に接
続されたCMOSトランジスタにより構成されたCMOSトラス
ファゲート（TG）を有し、その際該CMOSトランスファゲ
ート（TG）は結合マトリクスの相応するマトリクス出力
線（ai）と結合され、かつその制御ゲートはメモリセル
（Hij）の非反転出力ないし反転出力と結合されるよう
になった結合装置において、各結合要素（Kij）におい
て、前記CMOSトランスファゲート（TG）と結合マトリク
スの相応するマトリクス入力線（ei）との間に、CMOSト
ランジスタ−インバータ回路（Tp、Tn）が挿入され、そ
の際該インバータ回路のCMOSトランジスタ（Tp、Tn）の
制御入力は、該当するマトリクス入力線（ej）に接続さ
れていることを特徴とする広帯域信号−結合装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3537562 | 1985-10-22 | ||
| DE3537562.0 | 1985-10-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62101197A JPS62101197A (ja) | 1987-05-11 |
| JPH0789674B2 true JPH0789674B2 (ja) | 1995-09-27 |
Family
ID=6284178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61249407A Expired - Lifetime JPH0789674B2 (ja) | 1985-10-22 | 1986-10-20 | 広帯域信号−結合装置 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5047766A (ja) |
| EP (1) | EP0219848B1 (ja) |
| JP (1) | JPH0789674B2 (ja) |
| AT (1) | ATE60184T1 (ja) |
| AU (1) | AU585078B2 (ja) |
| DE (1) | DE3676939D1 (ja) |
| FI (1) | FI84770C (ja) |
| HU (1) | HU193868B (ja) |
| NO (1) | NO169749C (ja) |
| RU (1) | RU2098922C1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| LU86455A1 (de) * | 1985-10-28 | 1986-11-13 | Siemens Ag | Breitbandsignal-raumkoppeleinrichtung |
| LU86456A1 (de) * | 1985-11-04 | 1986-11-13 | Siemens Ag | Breitbandsignal-raumkoppeleinrichtung |
| IT1195119B (it) * | 1986-08-04 | 1988-10-12 | Cselt Centro Studi Lab Telecom | Perfezionamenti alle schiere logi che programmabili dinamiche a struttura nor nor realizzate in tecnolo gia c mos |
| DE59008031D1 (de) * | 1990-04-12 | 1995-01-26 | Siemens Ag | Breitbandsignal-Koppeleinrichtung. |
| JP2824706B2 (ja) * | 1991-09-27 | 1998-11-18 | 三菱電機株式会社 | 電流源回路およびその動作方法 |
| GB9223226D0 (en) * | 1992-11-05 | 1992-12-16 | Algotronix Ltd | Improved configurable cellular array (cal ii) |
| US6771162B1 (en) * | 2000-10-12 | 2004-08-03 | Fairchild Semiconductor Corporation | Active cell crosspoint switch |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3720848A (en) * | 1971-07-01 | 1973-03-13 | Motorola Inc | Solid-state relay |
| US3832495A (en) * | 1972-12-18 | 1974-08-27 | Rca Corp | Information transfer system for a pbx |
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