RU1838888C

RU1838888C - Устройство коммутации широкополосных сигналов

Info

Publication number: RU1838888C
Application number: SU894614645A
Authority: RU
Inventors: Трумпп Герхард; Волькенхауер Ян
Original assignee: Сименс А.Г.
Priority date: 1988-08-08
Filing date: 1989-07-27
Publication date: 1993-08-30
Also published as: CA1325669C; HU207630B; ATE98076T1; EP0354252A1; EP0354252B1; US4998101A; JPH0287890A; HUT54443A; DE3886040D1; RU2106755C1; LU87476A1

Abstract

В устройстве коммутации широкополосных сигналов с матрицей точек св зи, на полевых транзисторах, каждый блок коммутации Klj, который управл етс своим блоком пам ти HIJ, выполнен в виде последовательной схемы переключающего транзистора Тк и входного транзистора Те, кажда из горизонталей ZI матрицы через свой транзистор предварительного зар да, управл емый тактовым сигналом предварительного зар да, соединена с одним полюсом источника питани дл устранени ведущих к бло- кам коммутации тактовых линий считывани , противоположна горизонталь матрицы названной последовательной схемы жестко (пр мо или через индивидуальный дл каждой выходной линии матрицы дополнительный транзистор Та) соединена с другим полюсом источника питани . 1 з.п. ф-лы, 7 ил.

Description

Ю

С

Современные разработки в области техники св зи ведут к интегрированным систе- мам передачи и распределени дл узкополосных и широкополосных услуг св зи , которые предусматривают в качестве среды передачи дл абонентских линий световоды , через которые, ведутс как узкополосные услуги св зи, как, в частности, цифрова телефони скоростью 64 кбит/с, так и широкополосные услуги св зи, в частности видеотелефони со скоростью 140 ме- . габит/с, причем на телефонных станци х (предпочтительно имеющих общие устройства управлени ) устройства св зи дл узкополосных сигналов и дл широкополосных сигналов могут предусматриватьс р дом друг с другом.

Целью изобретени вл етс снижение- потребл емой мощности без снижени помехоустойчивости .

На фиг. Т показана схема устройства коммутации широкополосных сигналов, на фиг. 2-6 - детали схёмно-технической реализации по изобретению, на фиг. 7 - диаграммы сигналов.

На схеме 1 фиг. 1 показано устройство коммутации широкополосных сигналов, в котором на ведущих к вертикал м S1...S...Sh матрицы точек св зи входах e1...ej...en предусмотрены входные блоки E1...Ej...En, а горизонтали Z1...Zi...Zm, достигшие выходов матрицы соединений a1...ai.,.am. снабжены выходными усилител ми А1...Ai..,Am.

Матрица имеет узлы коммутации КР11..,KPij...KPmn, которые управл ютс блоком пам ти.

Блоки пам ти ...HIJ..... по фиг. 1 управл ютс двум дешифраторами управлени , а именно, дешифратора строк DX и дешифра00

со

00

оо

(А

тора стобцов DY, через соответствующие линии управлени x1...xl....xm, Y1...Yj...Yn по двум координатам.

Дл этого можно, как это показано на фиг. 1, оба дешифратора управлени DX, DY запитывать сигналами со входных регистров RegX, RegY адресами строк и столбцов точек св зи, общих дл р да матрицы (строки или стобца), на которые они отдают на управл ющей линии, соответствующей адресу р да точек св зи, сигнал управлени 1. Совпадение сигнала управлени строки 1 и сигнала управлени столбца 1 в точке перекрещивани соответствующей строки матрицы с соответствующим столбцом матрицы при создании соответствующего соединени обуславливает тогда активацию наход щейс там удерживающей чейки пам ти , например, блока пам ти Hij, с тем следствием, что управл емый блоком пам ти (Hij) блок коммутации, например, элемент св зи Kij становитс провод щим.

Чтобы при прекращении св зи рассмотренный в примере блок коммутации Kij снова заперс , из дешифратор управлени X должны пойти такие сигналы со входного регистра Reg X с соответствующим адресом строки, чтобы дешифратор строк DX снова выдал сигнал управлени строки 1 на своей выходной линии Xi и одновременно дешифратор столбцов DY со своего входного регистра Reg Y например, получил бы пустой адрес, или адрес стобца, где отсутствуют точки св зи, так что он на своей линии YI выдает нулевой сигнал-управлени вертикали , встреча единичного управлени горизонтали и нулевого сигнала управлени вертикали в блоке пам ти Hij обнулит ее, так, чтоуправл емыйееблок коммутации Kij запираетс .

Блоки пам ти ...Hij,...могут быть выпол- нены известным образом, как например, из Европейской за вки 0 238834, изображенные на фиг. 5 и 6, с n-канальным транзистором Tnh и двум включенными накрест инверсными схемами (КМОП) инверт.орные схемы Тр , Тп, Тр, Т на фиг, 5 и п-канэль- ные МОП инверторные схемы Тп 1 Тп , Тп1, Тп на фиг. 6, причем одна инвертор- па схема по входу соединена с соответствующим выходом дешифратора Yi дешифратора управлени через п-каналь- ный транзистор Tnh, который в свою очередь по управл ющему электроду нагружен выходным сигналом дешифратора xi соответствующего выхода дешифратора другого дешифратора управлени , и причем инвер- торна схема по выходу ведет на вход управлени S соответствующего элемента св зи.

Как могут быть схемно реализованы блоки коммутации ...Kij.... показано на фиг. 2, 3 и 4, блоки коммутации ....Kij... каждый состоит из последовательной схемы переключающего транзистора Тк, управл емого по входу от блока пам ти открывающим или запирающим сигналом, и входного транзистора Те, управл ющий электрод которого соединен с соответствующей вертикалью

матрицы Sj, причем обращенный ст последовательной схемы второй электрод транзистора Тк (на фиг. 3 и 4), или же транзистора Те (на фиг. 2) соединен с соответствующей горизонталью матрицы Zi.

в изображенных на фиг. 2-4 примерах исполнени горизонталь матрицы Zi соедин етс через схему предварительного зар да с.полюсом (Uss на фиг. 2, UDD на фиг. 3 и 4) источника питани Uss-UuD, котора , как

видно из фиг. 2-4, известным образом (например , из Еероп. за вки О 202 479) образована на транзисторе предварительного зар да Tipc, управл ющий электрод которого подключен к тактовой линии предварительного зар да ТРС.

Главный электрод, обращенный от последовательной схемы входного транзистора Те (на фиг. 3 и 4) или Тк (на фиг. 2) непрерывно, т.е. без тактового управлени

соединен с другим полюсом источника питани Uss масса (на фиг. 3 и 4) или UDD (на фиг, 2) источника рабочего напр жени , дл чего при пр мом соединении по фиг. 2 и фиг. 3 может использоватьс соответствующий

5 полюс рабочего напр жени (Uss, масса или UDD на фиг. 5 и 6) индивидуальной дл точки св зи чейки удерживающей пам ти Hij (на фиг. 1, фиг. Б и 6), так что и без того необходимо снабжение рабочим напр жением

0 блока пам ти Hij используетс и дл питани управл емого этим блоком пам ти Hij блока коммутации Kij. В примере исполнени по фиг. 4 обращенный от последовательной схемы главный электрод входного

5 транзистора (Те) через соединенный управл ющим электродом с выходом am выходной усилительной схемы индивидуальный дл выходной линии транзистор Tai соединен с другим полюсом Uss источника пита0 ни . За этот счет при соответствующем изменении уровн сигнала НУ выходе ain ьыходного усилител Ai отдельный транзистор Tai запираетс , так что избегают дель- нейшего перезар да.выходной линии, и

5 этим ограничиваетс амплитуда сигнала.

Как ьидно из фиг. 2, последовательна схема транзистора Тк-Те каждого блока коммутации Kij входным транзистором Те может быть соединена с горизонталью матрицы Zi. При этом входной транзистор Те,

если смотреть со стороны горизонтали матрицы Zi, некоторым образом вл етс прозрачным , так что изменени состо ни сигнала на вертикали матрицы Sj через ка- Нальную емкость входного транзистора Те Уакже при запертом блоке коммутации KIJ Проникает на горизонталь матрицы ZI.

Это проникание можно предотвратить , если в последовательной схеме транзисторов Тк-Те каждого блока коммутации Kij помен ть местами входной транзистор Те и переключающий транзистор Тк, как это и показано на фиг. 3 и 4, где последовательна схема из транзисторов Тк-Те каждого блока коммутации Kij подключена к выход- ной линии матрицы переключающим транзистором Тк.

В качестве транзисторов предпочтительно примен ть n-касальные транзисторы . Соответственно в примерах исполнени по фиг. 2 и фиг. 4 все транзисторы п-каналь- иого типа, тогда как в примере исполнени по фиг. 3 использованные в блоке коммутации . ..KIJ... (Те, Тк)-п-каналыюго типа, а транзисторы предварительного зар да ()-р-канального типа.

Посредством соответствующего, попадающего на управл ющий электрод каждого транзистора предварительного зар да (Tipc) тактового сигнала Трс осуществл ют то, что за каждую фазу предварительного зар да pv (фиг. 7) каждый транзистор предварительного зар да (Tipc) проводит, а остальна часть промежутка . времени коммутации бита (ph на фиг. 7) его запирает, так что во врем фазы предварительного зар да pv горизонтали матрицы.....Zi.....через соответствующий транзистор предвари- тельного зар да (Tipc на фиг. 2-4) по меньшей мере приближенно зар жаютс до соответствующего рабочего потенциала (Uss на фиг. 2, UDD на фиг. 3 и 4). Такой подход щий дл работы в примерах исполнени по фиг. 2 и 3 тактовый сигнал изображен на фиг. 7 в стрске Трс, дл примера исполнени по фиг, 4 следует примен ть инвертированный тактовый сигнал предварительного зар да.

В последующей главной фазе ph (фиг. 7, внизу) в примере высоким логическим уров- нем тактового сигнала предварительного зар да Трс (см. фиг. 7 строка Трс) транзисторы предварительного зар да Трс (фиг. 2-4) запираютс . Если теперь в блоке коммутации Kij его предпочтительно п-канальный ключевой транзистор Тк (фиг. 2-4) вл етс провод щим за счег имеющегос на управл ющем входе S сигнала в примере высокого логического уровн (см. фиг. 7, строка S), и таким образом блок коммутации вл етс

в состо нии проключени , то в зависимости от передаваемого со входа бита на соответствующей вертикали SJ матрицы через соответствующий блок коммутации KIJ разр дит и горизонталь матрицы Zi или же останетс на прин том во врем фазы предварительного зар да pv рабочем потенциале: если на соответствующей входной линии матрицы (лини столбца Sj имеетс нижний логический уровень сигнала, как это показано на фиг. 7, строка Sj, пунктирной линией, и если соответственно этому n-канальный входной транзистор Те (на фиг. 2-4) соответствующего блока коммутации Kij будет заперт, поэтому соответствующа горизонталь матрицы (лини строки) Zi через этот блок .коммутации Kij не разр дитс , а останетс , при условии, что никакой другой подсоединенный к этой горизонтали матрицы (лини строки) Z1 блок коммутации не находитс в состо нии коммутации, на уровне потенци- .ала предварительного зар да (Uss в примре исполнени по фиг. 2, UDD в примерах исполнени по фиг. 3 и 4).

Если, напротив, на рассматриваемой вертикали матрицы (лини столбца Sj) действует верхний логический уровень сигнала, как это показывает на фиг. 7 строка Sj сплошной линией, и если соответственно этому входной транзистор Те (на фиг. 2-4) рассматриваемого блока коммутации Kij также как и переключающий транзистор Тк оба провод т, то горизонталь матрицы (лини строки) Zi через этот блок коммутации разр дитс и приведет к дополнительному рабочему потенциалу UDD в примере исполнени по фиг. 2, Uss в примере исполнени по фиг. 3 и фиг. 4.

Таким образом, вс кий входной сигнал коммутируетс на выход в инвертированном виде.

Claims

Формула изобретени 1. Устройство коммутации широкополосных сигналов, содержащее коммутационную матрицу, во входы вертикалей и в выходы горизонталей включены соответственно входные блоки и выходные усилители , а в точках пересечени вертикалей и горизонталей они соединены узлами коммутации , управл емыми блоками пам ти, при этом узлы коммутации содержат последовательно соединенные переключающий и входной транзисторы, при этом управл ю- щи й электрод переключающего транзистора соединен с блоком пам ти, второй электрод переключающего-входного транзистора соединен с горизонталью матрицы, вертикаль которой соединена с управл ющим электродом сходного транзистора, а

входы горизонталей соединены с одним электродом транзистора предварительного разр да/управл ющий электрод которого соединен с линией тактового сигнала, а другой электрод соединен с одним полюсом источника питани , отличающеес тем, что, с целью снижени потребл емой мощности без снижени помехоустойчивости, второй электрод входного-переключающего

Reg

DX

XI

Фиг./

0

транзистора соединен с другим полюсом источника питани .
2. Устройство по п. 1, о т л и ч а ю щ е е- с тем, что второй электрод входного-переключающего транзистора соединен с другим полюсом источника питани через дополнительный транзистор, управл ющий электрод которого соединан с выходом соответствующего выходного усилител .

lw

Ч

Z

iz

Ml

. Ј tncb

ssn

3d , . i ООП

j odii

8888C8i