JP2554605B2

JP2554605B2 - 広帯域信号結合装置

Info

Publication number: JP2554605B2
Application number: JP62148891A
Authority: JP
Inventors: ゲルハルト、トルンプ; ウイルヘルム、ケーニツヒ; トーマス、ラング
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1986-06-19
Filing date: 1987-06-15
Publication date: 1996-11-13
Anticipated expiration: 2011-11-13
Also published as: US4894651A; DE3775283D1; RU2105429C1; HUT44687A; LU86787A1; EP0249837B1; EP0249837A1; HU197133B; CA1290045C; JPS633510A; ATE70685T1

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、FET技術による結合点マトリックスを有
し、その入力端にそれぞれ１つの入力ドライバ回路が設
けられていてよく、またその出力端にそれぞれ１つの出
力増幅器回路が設けられている広帯域結合装置に関す
る。

〔従来の技術〕

通信技術の最近の開発は、加入者線の範囲の伝送媒体
として特に64kbit/sディジタル電話のような狭帯域通信
サービスも督に140Mbit/sテレビ電話のような広帯域通
信サービスも可能な光導波路が設けられている狭帯域お
よび広帯域通信サービスのための総合サービス網を構成
する伝送および交換システムに至っている。その際に交
換局には好ましくは共通の制御装置を有する狭帯域信号
結合装置および広帯域信号結合装置が相並んで設けられ
ている（ドイツ連邦共和国特許第2421002号明細書参
照）。

結合点が時分割多重化によりそれぞれ多数の接続のた
めに利用される広帯域信号−時分割多重化−結合装置と
関連して、それぞれ２つの導線を、双安定Ｄマルチバイ
ブレータとして形成された結合点個別のメモリセルによ
りスイッチオンおよびスイッチオフされるゲート要素に
より接続することは知られている。その際に、クロック
入力端に相応のクロック信号を供給されるこれらの結合
点個別のメモリセルは１つの座標方向のみに、詳細には
そのＤ入力端において駆動される（プファンシュミット
（Pfannschmidt）著“広帯域ディジタル信号に対する結
合回路網の動作速度限界（Arbeitsgeschwindigkeitsgre
nzen von Koppelnetzwerken f r Breitband−Digital
signale）”、学位論文、ブラウンシュバイク、1978
年、第6.7図および第6.4図）。140Mbit/sのビット速度
において到達可能な約４ないし８の時分割多重化ファク
タおよびその際に必要な回路テクノロジーを考慮に入れ
て、現在広帯域信号の交換のためには、個々の結合点を
介して通過接続される接続がもっぱら空間的に互いに隔
てられている純粋な空間結合装置が有利とされている。

純粋な広帯域信号−空間結合装置は、入力増幅器およ
び出力増幅器を設けられているＣ−MOS技術による結合
点マトリックスとして構成されており、それらの結合点
で結合要素がそれぞれデコーダ制御される結合点個別の
保持メモリセルにより制御され、その際に結合要素はそ
れぞれＣ−MOSトランスファゲート（Ｃ−MOSトランスミ
ッションゲート）として構成されており（ISS′84コン
フェレンス・ペーパー23Cl、第９図）、純粋な空間結合
装置の結合点個別の保持メモリセルは行デコーダおよび
列デコーダからそれぞれ行または列個別の駆動線を介し
て２つの座標内で駆動される（プファンシュミット、前
出、第6.4図）。結合マトリックス内に設けられている
出力増幅器は付属のマトリックス線の（少なくとも）１
つの結合点の能動化に関係して能動化されていてもよい
（フランス特許第Ａ−2,365,263号明細書、第５図）。

さらに、広帯域信号−空間結合点マトリックス内にデ
ィジタル結合点を３状態インバータの形態で設けること
は（エレクトロニクス（Electronics）、1983年12月15
日、第88/89頁から）一般的な形態で公知である。その
具体的な実現は上記文献に記載されていないが、いずれ
にせよ多数のトランジスタを必要とする。

個々の結合点の具体的実現の際のトランジスタ費用を
特にわずかにとどめるため、FET技術による結合点マト
リックスを有する広帯域信号−空間結合装置であって、
結合要素がそれぞれ、メモリセルからそのゲート電極
に、通過接続すべき信号の上側（限界）値をトランジス
タ−ピンチオフ電圧よりも大きい電圧だけ上回る通過接
続電位または通過接続すべき信号の下側（限界）値がト
ランジスタ−ピンチオフ電圧だけ上昇することにより生
ずるレベルを下回る阻止電位を与えられる単一のｎチャ
ネル−トランジスタにより形成されている広帯域信号−
空間結合装置は既に提案さている（ドイツ連邦共和国特
許第3604605号明細書参照）。

こうして、結合点マトリックス内に設けられており簡
単な仕方でそれぞれ１つの結合点個別の保持メモリセル
により制御される結合要素を最小のトランジスタ費用
で、インバータを設ける必要なしに、またＣ−MOSトラ
ンスファゲート内に（固有抵抗が高いので大きい面積を
必要とする）ｐチャネルトランジスタを設ける必要なし
に、従ってまた相応にわずかな占有場所で（このことは
集積の際に特に有意義である）、また相応にわずかな回
路容量で実現することができる。

回路の大きさ、従ってまた占有場所を一層減ずるた
め、２つの駆動デコーダ（行デコーダ、列デコーダ）に
より２つの座標内で駆動される結合点個別のメモリセル
が１つのｎチャネル−トランジスタおよび２つの交差結
合されたインバータ回路により形成されており、その際
に１つのインバータ回路が入力側で一方の駆動デコーダ
の付属のデコーダ出力端とｎチャネル−トランジスタを
介して接続されており、このｎチャネル−トランジスタ
がその制御電極に他方の駆動デコーダの付属のデコーダ
出力端の出力信号を与えられており、またその際に１つ
のインバータ回路が出力側で付属の結合要素の制御入力
端に通じている広帯域信号−空間結合装置も既に提案さ
れている。

たとえば64の入力端および32の出力端を有するFET技
術による結合点マトリックスを有する上記のような既に
提案された広帯域信号−空間結合装置を介して、170Mbi
t/sのオーダーまでのビット速度を有する任意の非同期
信号を、従ってまた特にいわゆるH4チャネルを満たす
（たとえば140Mbit/sの）信号をもそれぞれ１つの入力
端と１つの出力端（または分配サービスの場合には、多
くの出力端）との間で通過接続し得る。しかしながら、
それぞれ１つの全H4チャネルを交換し得るだけでなく、
サブチャネル、たとえば34Mbit/sの信号に対するいわゆ
るH3チャネルをも交換し得ることが要望されるようにな
ってきた。このようなサブチャネル交換は原理的に、そ
れぞれの（H4）チャネルをその（H3）サブチャネルに分
解するデマルチプレクサを結合装置の前に設け、またサ
ブチャネルを再び１つのチャネルに合成するマルチプレ
クサを結合装置の後に設けることにより達成される。そ
の際に結合装置自体は個々のサブチャネルをそれぞれ単
独に交換するが、このことは結合点マトリックスの入力
端および出力端の個数の相応の増大を前提としており、
いまの例では64×32の結合点の代わりにたとえば256×1
28の結合点を有していなければならない。その際に結合
点マトリックスの完全な分配サービス能力が要求される
ので、１つのこのような結合点マトリックスの（たとえ
ば256の）入力端の各々が結合点マトリックスのすべて
の（たとえば128の）出力端により同時に負荷可能でな
ければならないという問題が生ずる。このことはそれ自
体として256の過度に大きい入力ドライバ回路を必要と
し、その横電流および損失電力はこのような結合点マト
リックスモジュールの製造可能性を困難にするであろ
う。

〔発明が解決しようとする問題点〕

本発明の目的は、以上に概要を述べた要求条件に困難
なしに適合し得る広帯域信号−結合装置を提供すること
である。

〔問題点を解決するための手段〕この目的は、本発明によれば、冒頭に記載した種類の
広帯域信号結合装置において、結合点が、通過接続状態
で１つのマトリックス入力端に与えられる内部抵抗にく
らべて大きいそれぞれ１つの内部抵抗を有する結合要素
により形成されており、また出力増幅器回路が当該の出力線に挿入された少なくとも１つの否定Ｃ−
MOS論理演算要素、好ましくはＣ−MOSインバータ、およ
び１つの保持要素、好ましくはＤフリップフロップ、の
それぞれ１つの縦続回路と、主電極で否定Ｃ−MOS論理
演算要素の入力端に接続されており、１つの結合要素の
抵抗にくらべて小さい通過抵抗を有する１つのスイッチ
とを有し、スイッチの制御電極が、１つのビット通過接続時間幅
を１つの前段階および１つの本来の通過接続段階に分割
する１つの結合フィールド通過接続クロックを与えられ
ており、またスイッチを介して各前段階で結合点マトリックス
の当該の出力線が少なくとも近似的に、論理演算要素の
スイッチングしきいに相当する電位に再充電され、この
電位から出発して後続の通過接続段階でそれぞれの結合
要素を介して、それによってそれぞれ通過接続されるビ
ットに相当する電位に再充電されることを特徴とする広
帯域信号結合装置により達成される。

ここで言及すべきこととして、いわゆるオート−ゼロ
原理により作動する走査増幅器（センス増幅器）自体は
公知である（たとえば米国特許第4434381号明細書）。

広帯域信号結合装置の１つの特に有利な実施例の問題
はその際に言及されていない。本発明は、これについて
１つの道を示す。

Ｃ−MOS論理演算要素がそのスイッチングしきいの近
傍で高い電圧増幅度を有するという状態を利用する本発
明は、入力ドライバ回路およびそれらの横電流および損
失電力に過度な要求をせずに、論理演算要素のそれぞれ
の出力端に、従ってまたそこに接続されている出力線部
分にそれぞれ一方の信号状態から他方の信号状態への一
義的な移行を生じさせるため、小さい信号変化幅および
それぞれ論理演算要素入力端に通ずる出力線部分の小さ
い再充電で十分であるという利点をもたらす。

本発明の他の実施態様においては、スイッチの他の主
電極は論理演算要素の出力端に接続することができる。
またそれに換えて、スイッチの他の主電極を特別の参照
電圧発生器の出力端に接続し、この参照電圧発生器は、
本発明の他の実施態様において上述の論理演算要素が形
成されると同様の方法でディメンジョニングされフィー
ドバックされたＣ−MOSインバータによって形成するこ
とができ、場合によっては複数のスイッチを共通の参照
電圧発生器として用いることもできる。

〔実施例〕

以下、図面に示されている実施例により本発明を一層
詳細に説明する。

第１図には、本発明を理解するために必要な範囲で、
本発明による広帯域信号−空間結合装置の概要が示され
ている。１つの結合点マトリックスの列線sl…sj…snに
通ずる入力端el…ej…enには入力ドライバ回路El…Ej…
Enが設けられており、結合点マトリックスの行線zl…zi
…zmが接続されている出力端al…ai…amには出力増幅器
回路Al…Ai…Amが設けられている。結合点マトリックス
は結合点KPll…KPij…KPmnを有し、それらの結合要素
は、結合要素Kijの結合点KPijに関して詳細に説明する
ように、それぞれ１つの結合点個別の（結合点KPijにお
ける）保持メモリセルHijにより制御され、その出力端
ｓはそれぞれの結合要素（結合点KPijにおけるKij）の
制御入力端に通じている。

保持メモリセル…Hij…は２つの駆動デコーダ、すな
わち行デコーダDXおよび列デコーダDYにより相応の駆動
線xl…xi…xm;yl…yj…ynを介して２つの座標内で駆動
される。

第１図から明らかなように、両駆動デコーダDX、DYは
入力レジスタRegX、RegYからそれぞれ、結合点の１つの
マトリックス（行または列）に共通の結合点行または結
合点列アドレスを与えられ、それぞれの結合点アドレス
に相応する駆動線にそれぞれ“1"駆動信号を与え得る。
当該のマトリックス行と当該のマトリックス列との交差
点における行駆動信号“1"と列駆動信号“1"との同時生
起により、そこに位置する保持メモリセル、たとえばHi
jが能動化され、その結果として当該の保持メモリセル
（Hij）により制御される結合要素、たとえばKijが導通
状態となる。

例として考案されている結合要素Kijが当該の接続の
形成の際に再び阻止されるように、再び駆動デコーダDX
が入力レジスタRegXから当該の行アドレスを与えられ、
従って行デコーダDXが再びその出力線xi上に行駆動信号
“1"を与え、また同時に列デコーダDYがその入力レジス
タRegYからたとえば空アドレスまたは接続されていない
結合点の列アドレスを与えられ、従って列デコーダDYが
その出力線yj上に列駆動信号“0"を与える。行駆動信号
“1"と列駆動信号“0"との同時生起により保持メモリセ
ルHijがリセットされ、その結果としてそれにより制御
される結合要素Kijが阻止される。

第２図から一層明らかなように、両駆動デコーダ（第
１図中の行デコーダDXおよび列デコーダDY）により２つ
の座標内で駆動されるメモリセルHijは１つのｎチャネ
ル−トランジスタTnhおよび２つの交差結合されたイン
バータ回路Tn′、Tnl′;Tn″、Tnl″により形成されて
おり、両インバータ回路の一方（Tn,Tnl′）は入力側で
一方の駆動デコーダ（第１図中のDY）の付属のデコーダ
出力端yjとｎチャネル−トランジスタTnhを介して接続
されており、このｎチャネル−トランジスタTnhはその
制御電極に他方の駆動デコーダ（第１図中のDX）の付属
のデコーダ出力端xiの出力信号を与えられており、他方
において両インバータ回路の他方は出力側で付属の結合
要素Kijの制御入力端に通じている。

結合要素Kijはたとえば１つの３状態ドライバによ
り、または第２図中にも示されているように、ゲート電
極に、列線（入力線）sjと行線（出力線）ziとの間を通
過接続すべき信号の上側（限界）値をトランジスタ−ピ
ンチオフ電圧よりも大きい電圧だけ上回る通過接続電位
（“H"レベル）または列線（入力線）sjと行線（出力
線）ziとの間を通過接続すべき信号の下側（限界）値が
トランジスタ−ピンチオフ電圧だけ上昇することにより
生ずるレベルを下回る阻止電位（“L"レベル）を与えら
れる単一のｎチャネル−トランジスタTnkにより形成さ
れていてよい。このような保持メモリセルHijおよび結
合要素Kijの実現は既に他の文献（ドイツ連邦共和国特
許第3604605号明細書）に説明されており、従ってここ
でこれ以上説明する必要はない。ここで重要なことは、
このような結合要素の通過抵抗がそこに設けられている
入力ドライバ回路Ej（第１図）のマトリックス列線sjに
与えられている内部抵抗よりも大きいことのみである。
このことはトランジスタジオメトリの相応の設計により
容易に実現し得る。

第１図中ではそのために列デコーダDYの出力端の後に
書込みスイッチWRが接続されており、書込みスイッチWR
はレリーズ線wr上の書込み命令の出現の際にのみ閉じら
れ、またその後に場合によってはデコーダ出力端に生ず
る“1"駆動信号（“L"）およびその他のデコーダ出力端
に生ずる“0"駆動信号（“H"）を低抵抗で個々の列駆動
線yl…yj…ynに通過接続し、従って前記の仕方でそれぞ
れ駆動された結合要素が通過接続または阻止状態に到達
する。

それに対して、１つの行の結合状態が結合点マトリッ
クスの結合点から単に読出されるべきであり、そのため
に当該の行駆動線、たとえば線xiが再び、接続形成また
は接続解除の場合のように、“1"駆動信号（“H"）を与
えられるならば、書込みスイッチWRはレリーズ線wr上に
書込み命令が出現しないゆえに開かれ、その結果とし
て、列駆動線yl…yj…ynは列デコーダDYからいまは制御
電位を受けない。行駆動信号“H"によりそのゲート電極
からそれにもかかわらずアンロックされた当該の結合点
行…Kpij…の保持メモリセルHijのｎチャネル−トラン
ジスタTnh（第２図）を介して、保持メモリセルHij内の
その時の信号状態がそのつどの列駆動線（第２図中のy
j）に通過接続され、その際にエラーのない作動の際に
は１つよりも多くない列駆動線yl…yj…yn（第１図）上
に“L"電位が現れ得る。第１図中にも示されているよう
に、この列駆動線のアドレス、従ってまた当該の結合点
のアドレスはコーダーCZにより得られ、またそれから後
続のレジスタRegZに伝達され得る。

結合点マトリックスの１つの行線zi（第１図および第
２図）と後続の出力端ai（第１図）との間に設けられて
いる出力増幅器回路Aiは、第３図および第４図中に示さ
れているように、当該の出力線部分ziとaiとの間に挿入
された、２つのMOSトランジスタTp、Tnにより形成され
たＣ−MOSインバータＪと１つの縁制御されるＤフリッ
プフロップDKとの縦続回路と、１つの別のMOSトランジ
スタＳにより形成されたスイッチとを有し、このトラン
ジスタ−スイッチの通過抵抗は１つの結合要素Kij（第
１図および第２図）の通過抵抗にくらべて小さい。スイ
ッチ−トランジスタＳはその１つの主電極でインバータ
Ｊの入力端ziに接続されている。その制御電極はＤフリ
ップフロップDKのクロック入力端Ｃと一緒に、同じく第
５図中で下に示されているように１つのビット通過接続
時間幅を１つの前段階pvおよび１つの主段階phに分割す
るクロックを与えられ得るクロック線pvに接続されてい
る。

第３図に示されている出力増幅器回路Aiではスイッチ
−トランジスタＳの他方の主電極がインバータＪの出力
端、従ってまたＤフリップフロップDKの入力端Ｄに接続
されている。前段階pvの間（第５図参照）はインバータ
Ｊの出力端（Ｄ）をその入力端と接続するスイッチ−ト
ランジスタＳは導通しており、従ってインバータ入力端
に通ずるマトリックス行線ziはインバータＪのスイッチ
ングしきいに相当する電位に充電される。この状態から
出発して次いで、スイッチ−トランジスタＳが遮断され
ている後続の主段階ph（第５図参照）では付属の列線sj
から結合要素Kij（第１図および第２図）を介してイン
バータＪの入力端に通ずるマトリックス行線ziがそれに
よって通過接続されたビットに相応する電位に再充電さ
れる。インバータＪはそのスイッチングしきいの近傍で
高い電圧増幅率を有するので、場合によってはインバー
タ出力端（ＤフリップフロップDKの入力端Ｄ）にそれぞ
れ一方の信号状態から他方の信号状態への一義的な移行
を生じさせるためにマトリックス行線ziの小さい再充電
で十分であり、この信号状態が主段階の終了時にクロッ
ク縁によりＤフリップフロップDKから受け渡され、従っ
てまた結合装置の付属の出力端aiに与えられている。

マトリックス行線ziの電位がオート−ゼロ段階と呼ば
れる前段階pvの間により近くインバータＪのスイッチン
グしきいに近傍すべきであるほど、両インバータ−トラ
ンジスタTp、Tnの抵抗は低くなければならない。しかし
ながらそれと結び付くインバータ−横電流およびその結
果としての損失電力は、他方において、インバータＪが
より高い抵抗値を有するものとして設計されるならば、
減ぜられ得る。この場合には、主段階ph（第５図参照）
の開始時にインバータ入力端ziに得られた電位とインバ
ータ−スイッチングしきいとの間に電位差が残り、それ
に起因して線の再充電がスイッチングしきいを上回るま
でに余分の時間を必要とする。従って、回路のディメン
ジョニングの際に臨界的な損失電力とスイッチング時間
とのかねあいを最適化する必要がある。

第３図による出力増幅器回路Aiで得られる信号経過が
第５図に原理図で示されている。第５図はマトリックス
列線sj（第１図および第２図）上のビット列−１、０の
基礎となる曲線sjに示されている信号経過から出発して
おり、入力ドライバの作動の仕方に関係する信号経過の
変化が破線および点線で示されている。第５図中の曲線
ziによりインバータ入力端zi（第３図）に生ずる電位経
過が示されており、また第５図中の曲線Ｄにより第３図
による出力増幅器回路Ai内でインバータＪの出力端、従
ってまた後続のＤフリップフロップDKの入力端Ｄに生ず
る信号経過が示されている。第５図中で破線で示されて
いる曲線ＴによりインバータＪ（第３図）のスイッチン
グしきいが示されている。

第５図に概要を示されているものと同一の信号経過
が、第４図に示されている仕方で構成された出力増幅器
回路Aiにおいても生ずる。Ｃ−MOSインバータＪおよび
ＤフリップフロップDKの縦続回路とスイッチ−トランジ
スタＳの制御電極の接続に関して第３図による回路装置
と一致している第４図による出力増幅器回路Aiでは、ス
イッチ−トランジスタＳはその一方の主電極では同じく
インバータ入力端ziに接続されているが、その他方の主
電極では参照電圧発生器Ｂの出力端ｂに接続されてい
る。前段階pv（第５図参照）の間、インバータＪの入力
端に通ずるマトリックス行線ziは導通しているスイッチ
−トランジスタＳを介して、参照電圧発生器Ｂから発生
される、インバータＪのスイッチングしきいに相応する
電位に再充電される。この再充電経過はいまやインバー
タＪ自体により行われないので、インバータＪは、再充
電過程に不利を与えることなしに、高い抵抗値に設計さ
れ得る。後続の主段階ph（第５図参照）では、既に第３
図で説明した仕方と同一の仕方で、付属の列線sj（第１
図および第２図）から結合要素Kij（第１図）を介し
て、インバータＪの入力端に通ずるマトリックス行線zi
がそれによって通過接続されたビットに相応する電位に
再充電される。

参照電圧発生器Ｂとしては、第４図から明らかなよう
に、インバータＪと同一の仕方でディメンジョニングさ
れており低いダイナミック内部抵抗の達成のためにコン
デンサによりブロックされている負帰還されたＣ−MOS
インバータが設けられていてよい。同じく負帰還された
インバータからコンデンサに通ずる接続線に１つの反結
合された（電圧ホロワーとして接続されている）差増幅
器が挿入されている。この差増幅器は第４図中には示さ
れていない。第４図中に示されているように、複数個の
スイッチ−トランジスタＳに対して１つの共通の参照電
圧発生器Ｂが設けられていてよい。第４図中に示されて
いないが、本発明による１つの広帯域信号結合装置内に
分布して複数の参照電圧発生器が設けられていてもよ
い。

最後になお言及すべきこととして、第３図および第４
図に概要を示されている実施例では、Ｃ−MOSインバー
タおよび保持要素の縦続回路内に保持要素としてそれぞ
れ１つのＤフリップフロップ（DK）が設けられていても
よい。しかしながら本発明はこのような実施例に限定さ
れない。それどころか保持要素は他の仕方で、たとえば
１つの（別の）Ｃ−MOSインバータの入力キャパシタン
スにより実現されていてよい１つのコンデンサにより実
現されていてもよいし、また（少なくとも１つの）Ｃ−
MOSインバータの代わりに（少なくとも）１つの他の否
定Ｃ−MOS論理演算要素が設けられていてもよい。

【図面の簡単な説明】

第１図および第２図は広帯域信号結合装置およびその結
合点の概要図、第３図および第４図は本発明によるその
回路の一実施例の詳細図、第５図はその信号経過を示す
図である。 al〜ai〜am……結合点マトリックス出力端、出力端部
分、Al〜Ai〜Am……出力増幅器回路、ｂ……参照電圧発
生器出力端、Ｂ……参照電圧発生器、Ｃ……保持メモ
リ、CZ……コーダー、DK……Ｄフリップフロップ、DX…
…行デコーダ、DY……列デコーダ、el〜ej〜en……結合
点マトリックス入力線、El〜Ej〜En……入力ドライバ回
路、Hij……保持メモリセル、Ｊ……Ｃ−MOSインバー
タ、Ｋ……コンパレータ、Kij……結合要素、KPll〜KPi
j〜KPmn……結合点、pv……クロック線、R1、R2……抵
抗、RegX、RegY……入力レジスタ、RegZ……レジスタ、
sl〜sj〜sn……結合点マトリックス列線（入力列）、Ｓ
……トランジスタ−スイッチ、Ｔ……スイッチングしき
い、Tn′、Tn″、Tnl′、Tnl″……（Ｎ−MOS）インバ
ータ回路、ｎチャネルインバータ回路、Tnh、Tnk……ｎ
チャネル−トランジスタ、Tp、Tn……Ｃ−MOSトランジ
スタ、U_DD、V_CC……供給電位、WR……書込みスイッチ、
wr……レリーズ線、xl〜xi〜xm……行デコーダ出力端、
駆動線、yl〜yj〜yn……列デコーダ出力端、駆動線、zl
〜zj〜zn……結合点マトリックス行線、出力線部分。

Claims

(57)【特許請求の範囲】

【請求項１】FET技術による結合点マトリックスを有
し、その出力端（zi〜ai）にそれぞれ１つの出力増幅器
回路（Ai）が設けられている広帯域結合装置において、結合点（KPij）が、通過接続状態で１つのマトリックス
入力端（sj）に与えられる内部抵抗にくらべて大きいそ
れぞれ１つの内部抵抗を有する結合要素（Kij）により
形成されており、また出力増幅器回路（Ai）が当該の出力線（zi〜ai）に挿入された少なくとも１つの
否定Ｃ−MOS論理演算要素および１つの保持要素（DK）
のそれぞれ１つの縦続回路と、主電極で否定Ｃ−MOS論理演算要素の入力端に接続され
ており、１つの結合要素（Kij）の抵抗にくらべて小さ
い通過抵抗を有する１つのスイッチ（Ｓ）とを有し、スイッチ（Ｓ）の制御電極が、１つのビット通過接続段
時間幅を１つの前段階（pv）および１つの本来の通過接
続段階（ph）に分割する１つの結合フィールド通過接続
クロックを与えられており、またスイッチ（Ｓ）を介して各前段階（pv）で結合点マ
トリックスの当該の出力線（zi）が少なくとも近似的
に、論理演算要素（Ｊ）のスイッチングしきいに相当す
る電位に再充電され、この電位から出発して後続の通過
接続段階（ph）でそれぞれの結合要素（Kij）を介し
て、それによってそれぞれ通過接続されるビットに相当
する電位に再充電されることを特徴とする広帯域信号結
合装置。
【請求項２】論理演算要素が１つのＣ−MOSインバータ
（Ｊ）により形成されていることを特徴とする特許請求
の範囲第１項記載の広帯域信号結合装置。
【請求項３】スイッチ（Ｓ）の他方の主電極が論理演算
要素（Ｊ）の出力端に接続されていることを特徴とする
特許請求の範囲第１項または第２項記載の広帯域信号結
合装置。
【請求項４】スイッチ（Ｓ）の他方の主電極が１つの参
照電圧発生器（Ｂ）の出力端（ｂ）に接続されているこ
とを特徴とする特許請求の範囲第１項または第２項記載
の広帯域信号結合装置。
【請求項５】複数個のスイッチ（Ｓ）にそれぞれ共通の
１つ（またはそれ以上の）参照電圧発生器（Ｂ）が設け
られていることを特徴とする特許請求の範囲第４項記載
の広帯域信号結合装置。
【請求項６】参照電圧発生器（Ｂ）が１つの縦続回路の
インバータ（Ｊ）と同一の仕方でディメンジョニングお
よび負帰還されたＣ−MOSインバータにより形成されて
いることを特徴とする特許請求の範囲第２項、第４項お
よび第５項のいずれか１項に記載の広帯域信号結合装
置。
【請求項７】保持要素がクロック入力端に結合フィール
ド通過接続クロックを与えられるＤフリップフロップ
（DK）により形成されていることを特徴とする特許請求
の範囲第１項ないし第６項のいずれか１項に記載の広帯
域信号結合装置。