JPS59126319A - チヨツパ形コンパレ−タ - Google Patents
チヨツパ形コンパレ−タInfo
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- JPS59126319A JPS59126319A JP57150983A JP15098382A JPS59126319A JP S59126319 A JPS59126319 A JP S59126319A JP 57150983 A JP57150983 A JP 57150983A JP 15098382 A JP15098382 A JP 15098382A JP S59126319 A JPS59126319 A JP S59126319A
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- Japan
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- clock signal
- period
- switch
- amplification
- Prior art date
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R17/00—Measuring arrangements involving comparison with a reference value, e.g. bridge
- G01R17/02—Arrangements in which the value to be measured is automatically compared with a reference value
- G01R17/06—Automatic balancing arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高速サンプリングを行なうことができるチョッ
パ形コンパレータに関する。
パ形コンパレータに関する。
たとえば並列比較型Ａ／Ｄコンバータでは、量子化の境
界を識別する多数の比較回路を並列に設けて入力信号を
同時に比較判別し、各比較回路の出力番こ基づいて適宜
な符号を形成する。
界を識別する多数の比較回路を並列に設けて入力信号を
同時に比較判別し、各比較回路の出力番こ基づいて適宜
な符号を形成する。
従来、この種のＡ ／ Ｄコンバータでは、上記比較回
路として演算増幅器等の差動増幅回路を用いたものがあ
る。しかしながらこのような演算増幅器を用いたもので
はオフセット電圧、オフセット電流によって誤差を生じ
る。
路として演算増幅器等の差動増幅回路を用いたものがあ
る。しかしながらこのような演算増幅器を用いたもので
はオフセット電圧、オフセット電流によって誤差を生じ
る。
このために高速、高精度でかつＭＯＳ・プロセスによる
設計に適する、たとえば第１図に示すようなチョッパ型
コンパレータが知られている。すなわち、第１の入力端
子ｌに基準電圧Ｖｒｅｆ を与え、第２の入力端子２
へ比較すべき入力信号ｖＩｎを与える。そして、第１１
第２の各入力端子１．２をクロック信号φおよびφの反
転信号７でオンオフ制御する、たとえばＦＥＴアナログ
スイッチからなる第１、第２の各スイッチ３．４を介し
て並列に接続し、コンデンサ５の一端に接続する。そし
てこのコンデンサ５の他端を反転増幅器６の入力に接続
するとともに反転増幅器６の入・出力間に上記クロック
信号φでオンオフ制御される、たとえばＦＥＴアナログ
スイッチからなる第３のスイッチ７を設けている。そし
て反転増幅器６の出力を出力端子８を介して出力するよ
うにしている。
設計に適する、たとえば第１図に示すようなチョッパ型
コンパレータが知られている。すなわち、第１の入力端
子ｌに基準電圧Ｖｒｅｆ を与え、第２の入力端子２
へ比較すべき入力信号ｖＩｎを与える。そして、第１１
第２の各入力端子１．２をクロック信号φおよびφの反
転信号７でオンオフ制御する、たとえばＦＥＴアナログ
スイッチからなる第１、第２の各スイッチ３．４を介し
て並列に接続し、コンデンサ５の一端に接続する。そし
てこのコンデンサ５の他端を反転増幅器６の入力に接続
するとともに反転増幅器６の入・出力間に上記クロック
信号φでオンオフ制御される、たとえばＦＥＴアナログ
スイッチからなる第３のスイッチ７を設けている。そし
て反転増幅器６の出力を出力端子８を介して出力するよ
うにしている。
このようにすれば、第２図に示すタイムチャートのよう
にクロック信号φ（第２図（ａ））の＠Ｈ″の期間は第
１、第３の各スイッチ３．７をオンし、第２のスイッチ
４をオフして反転増幅器６の入−出力間を短絡する。し
たがって、反転増幅器６の入・出力の電圧は回路のしき
い値電圧ｖｔ ｈ ｒ ｓすなわち動作の基準となる動
作点電圧となる。一方、この場合、コンデンサ５の入力
側の電極には基準電圧ｖｒｃｌｆ を印加する。そし
てクロック信号ア（第２図（ｂ））の１Ｈ１の期間は、
第１．第３の各スイッチ３．７をオフし、第２のスイッ
チイをオンするのでコンデンサ５の入力側の電極には入
力信号Ｖｌｎを印加し、反転増幅器６の入力電圧はしき
い値電圧Ｖｔｈｒ から基準電圧Ｖｒｅｆ と入力
信号Ｖｉｎとの差電圧Ｖｒｓｆ−Ｖｌｎへ変化する。そ
してこのような反転増幅器６の入力電圧の変化を反転増
幅器６の増幅率を乗じて出力端子８から出力することが
できる。したがって、このような差電圧増幅回路を複数
組、設けてそれぞれ重み付けを行なうことにより入力信
号として与えられるアナログ値をデジタル信号に変換す
ることができる。
にクロック信号φ（第２図（ａ））の＠Ｈ″の期間は第
１、第３の各スイッチ３．７をオンし、第２のスイッチ
４をオフして反転増幅器６の入−出力間を短絡する。し
たがって、反転増幅器６の入・出力の電圧は回路のしき
い値電圧ｖｔ ｈ ｒ ｓすなわち動作の基準となる動
作点電圧となる。一方、この場合、コンデンサ５の入力
側の電極には基準電圧ｖｒｃｌｆ を印加する。そし
てクロック信号ア（第２図（ｂ））の１Ｈ１の期間は、
第１．第３の各スイッチ３．７をオフし、第２のスイッ
チイをオンするのでコンデンサ５の入力側の電極には入
力信号Ｖｌｎを印加し、反転増幅器６の入力電圧はしき
い値電圧Ｖｔｈｒ から基準電圧Ｖｒｅｆ と入力
信号Ｖｉｎとの差電圧Ｖｒｓｆ−Ｖｌｎへ変化する。そ
してこのような反転増幅器６の入力電圧の変化を反転増
幅器６の増幅率を乗じて出力端子８から出力することが
できる。したがって、このような差電圧増幅回路を複数
組、設けてそれぞれ重み付けを行なうことにより入力信
号として与えられるアナログ値をデジタル信号に変換す
ることができる。
ところでこのようなアナログ−デジタル変換器（以下Ａ
／Ｄ Ｃと略称する）を用いて、たとえばビデオ信号
をデジタル信号に変換する場合、１５ＭＨｚサンプル／
秒の変換速度を要求される。
／Ｄ Ｃと略称する）を用いて、たとえばビデオ信号
をデジタル信号に変換する場合、１５ＭＨｚサンプル／
秒の変換速度を要求される。
しかしてこのようなＡ／ＤＣの最も重唱な回路である差
電圧増幅回路に第１図に示すような構成でバルク形ＣＭ
Ｏ８素子を用いると、必要な変換速度を満足することは
できない。すなわち、現在の最新の微細加工技術によっ
て集積回路を構成しても１０ ＭＨｚサンプル／秒程度
の変換速度が限界となる。すなわちこのようなＡ／ＤＣ
の増幅手段の増幅度の時間変化率をａとすれば入力電圧
Ｖａ、Ｖｂ の差電圧を入力端子へ与えると出力電圧
は（ｖａ −Ｖｂ ） Ｘ ａ Ｘ ｔとなる。ここで
ｔは増幅動作の開始時からの経過時間である。一般に増
幅度の時間変化率ａは時間の経過とともに減少し、経３
４− ｒｌａ間との積＆ｔが飽和増幅度に達すれば以後
、時間が経過しても出力電圧は一定値となる。し ゛、
なから、たとえばビデオ信号を比較する差電圧増（、ｇ
器では、増幅期間は１０ｎＳ乃至１００ ｎｓ の短
時間になる。このために増幅器の入力信号に対応する出
力が飽和に達する以前にサンプリング期間が終了するこ
とになる。しかしてこのような短時間では、増幅度は略
、増幅期間に比例すると考えられる。したがって、増幅
期間を２倍にすれば実質的な増幅度は２倍になる。しか
しながら増幅期間を２倍にすればサンプリング周波数は
、略Ｗになり変換速度も棒になってしまう。
電圧増幅回路に第１図に示すような構成でバルク形ＣＭ
Ｏ８素子を用いると、必要な変換速度を満足することは
できない。すなわち、現在の最新の微細加工技術によっ
て集積回路を構成しても１０ ＭＨｚサンプル／秒程度
の変換速度が限界となる。すなわちこのようなＡ／ＤＣ
の増幅手段の増幅度の時間変化率をａとすれば入力電圧
Ｖａ、Ｖｂ の差電圧を入力端子へ与えると出力電圧
は（ｖａ −Ｖｂ ） Ｘ ａ Ｘ ｔとなる。ここで
ｔは増幅動作の開始時からの経過時間である。一般に増
幅度の時間変化率ａは時間の経過とともに減少し、経３
４− ｒｌａ間との積＆ｔが飽和増幅度に達すれば以後
、時間が経過しても出力電圧は一定値となる。し ゛、
なから、たとえばビデオ信号を比較する差電圧増（、ｇ
器では、増幅期間は１０ｎＳ乃至１００ ｎｓ の短
時間になる。このために増幅器の入力信号に対応する出
力が飽和に達する以前にサンプリング期間が終了するこ
とになる。しかしてこのような短時間では、増幅度は略
、増幅期間に比例すると考えられる。したがって、増幅
期間を２倍にすれば実質的な増幅度は２倍になる。しか
しながら増幅期間を２倍にすればサンプリング周波数は
、略Ｗになり変換速度も棒になってしまう。
また、従来の技術で増幅度の時間変化率ａを大きくする
ことを検討すると、通常のＭＯＳインバータでは飽和増
幅度は１００倍程度が特性上の限界となり、これを越え
るものを得ることは困難である。
ことを検討すると、通常のＭＯＳインバータでは飽和増
幅度は１００倍程度が特性上の限界となり、これを越え
るものを得ることは困難である。
また、よ１１高速変換を行なえるＳＯＳ構造（シリコン
・オン・サファイア）のＣ−Ｍｏ５素子を用いて第１図
に示すような回路構成で２０ＭＨｚサンプル／秒を達成
するものも一部には知られている。しかしながらこのよ
うなものでは製造コストが高価になるために低価格であ
ることを要求される用途には不向きであった。
・オン・サファイア）のＣ−Ｍｏ５素子を用いて第１図
に示すような回路構成で２０ＭＨｚサンプル／秒を達成
するものも一部には知られている。しかしながらこのよ
うなものでは製造コストが高価になるために低価格であ
ることを要求される用途には不向きであった。
本発明は上記の事情に鑑みてなされたものでバルク形Ｃ
−ＭＯ８素子を用いて、従来の２倍以上の変換速度、た
とえば２０ ＭＨｚサンプル／秒を達成するＡ／ＤＣを
構成し得るコストの安価なチョッパ型コンパレータを提
供することを目的とするものである。
−ＭＯ８素子を用いて、従来の２倍以上の変換速度、た
とえば２０ ＭＨｚサンプル／秒を達成するＡ／ＤＣを
構成し得るコストの安価なチョッパ型コンパレータを提
供することを目的とするものである。
すなわち本発明は、入力電圧サンプル手段と、動作点設
定手段とを有する増幅手段を２組、並列に設けて、スイ
ッチ手段により交互に入力電圧サンプル動作と動作点設
定動作とを行なうことを特徴とするものである。
定手段とを有する増幅手段を２組、並列に設けて、スイ
ッチ手段により交互に入力電圧サンプル動作と動作点設
定動作とを行なうことを特徴とするものである。
以下本発明の一実施例を第３図に示すブロック図を参照
して詳細に説明する。図中１１は入力電圧Ｖａ を与
えられるｔ５１の入力端子、１２は入力電圧’Ｖｂ
を与えられる第２の入力端子である。そしてこの第１、
第２の各入力端子１１゜１２は第１のクロック信号φ、
で制御される第１のスイッチ１３、ｔｇＬのクロック信
号φ、の反転信号■、で制御される第２のスイッチ１４
を介してコンデンサ１５の一方の電極に接続する。なお
上記第１、第２のスイッチ１３．１４およびコンデンサ
１５（こよって入力電圧サンプル手段ｖＳを構成する。
して詳細に説明する。図中１１は入力電圧Ｖａ を与
えられるｔ５１の入力端子、１２は入力電圧’Ｖｂ
を与えられる第２の入力端子である。そしてこの第１、
第２の各入力端子１１゜１２は第１のクロック信号φ、
で制御される第１のスイッチ１３、ｔｇＬのクロック信
号φ、の反転信号■、で制御される第２のスイッチ１４
を介してコンデンサ１５の一方の電極に接続する。なお
上記第１、第２のスイッチ１３．１４およびコンデンサ
１５（こよって入力電圧サンプル手段ｖＳを構成する。
そして上記コンデンサ１５の他方の端子を第２のクロッ
ク信号φ、で制御される第３のスイッチ１６、第２のク
ロック信号φ、の反転信号Ｔ、で制御される第４のスイ
ッチ１７をそれぞれ介して第１、第２の反転増幅器１８
．１９へそれぞれ与える。なお上記第３、第４のスイッ
チ１６．ＩＦによりオルタネートスイッチ手段ＳＷを構
成し、第１、第２の反転増幅器１８゜１９により増幅手
段ｏｐを構成している。
ク信号φ、で制御される第３のスイッチ１６、第２のク
ロック信号φ、の反転信号Ｔ、で制御される第４のスイ
ッチ１７をそれぞれ介して第１、第２の反転増幅器１８
．１９へそれぞれ与える。なお上記第３、第４のスイッ
チ１６．ＩＦによりオルタネートスイッチ手段ＳＷを構
成し、第１、第２の反転増幅器１８゜１９により増幅手
段ｏｐを構成している。
そして上記反転増幅器１Ｂ、ｚ９の入力間に第３のクロ
ック信号φ３ で制御される第５のスイッチ２０．第３
のクロック信号φ、の反転信号りで制御される第６のス
イッチ２１を介挿し、この第５、第６のスイッチ２０．
２１により動作点設定手段ＭＰを構成している。そして
上記各反転増幅器１８．１９の出力を出力端子２２．２
３から出力するようにしている。
ック信号φ３ で制御される第５のスイッチ２０．第３
のクロック信号φ、の反転信号りで制御される第６のス
イッチ２１を介挿し、この第５、第６のスイッチ２０．
２１により動作点設定手段ＭＰを構成している。そして
上記各反転増幅器１８．１９の出力を出力端子２２．２
３から出力するようにしている。
なお上記各スイッチは、たとえば第４図［ａ）に示すよ
うに単独のＮ形ＭＯ８ＦＥＴを用いたアナログスイッチ
、あるいは第４図（ｂ）に示すようにＮ形およびＰ形Ｍ
Ｏ９ＦＥＴを並列に接続した所謂トランスファーゲート
を用いてもよい。
うに単独のＮ形ＭＯ８ＦＥＴを用いたアナログスイッチ
、あるいは第４図（ｂ）に示すようにＮ形およびＰ形Ｍ
Ｏ９ＦＥＴを並列に接続した所謂トランスファーゲート
を用いてもよい。
このような構成において、たとえば今、各スイッチ１３
，１４，１６，１７，２０．２１は論理レベルＩＨ１で
オンし、１Ｌ１でオフするものとする。このようにすれ
ば、第１、第２の入力端子１１．１２へ与えられた電圧
Ｖ’ａ 、 Ｖｂ は、入力電圧サンプル手段ｖＳの
第１、第２のスイッチ１３．１４が第１のクロック信号
φ、に同期して交互にオンし、コンデンサＩ５の一方の
電極にサンプルホールドすることができる。したがって
、コンデンサ１５の他方の電極には入力電圧Ｖａ 、
ｖｂ の差電圧を静電誘導によって誘起する。そして
この差電圧をオルタネートスイッチ手段ＳＷのスイッチ
１６．１７により第２のクロック信号φ、に同期して交
互に第１、第２の反転増幅器１８．１９へ与える。
，１４，１６，１７，２０．２１は論理レベルＩＨ１で
オンし、１Ｌ１でオフするものとする。このようにすれ
ば、第１、第２の入力端子１１．１２へ与えられた電圧
Ｖ’ａ 、 Ｖｂ は、入力電圧サンプル手段ｖＳの
第１、第２のスイッチ１３．１４が第１のクロック信号
φ、に同期して交互にオンし、コンデンサＩ５の一方の
電極にサンプルホールドすることができる。したがって
、コンデンサ１５の他方の電極には入力電圧Ｖａ 、
ｖｂ の差電圧を静電誘導によって誘起する。そして
この差電圧をオルタネートスイッチ手段ＳＷのスイッチ
１６．１７により第２のクロック信号φ、に同期して交
互に第１、第２の反転増幅器１８．１９へ与える。
ここで第５図に示すタイムチャートのように第１のクロ
ック信号φ、に対して第２のクロック信号φ、は２倍の
周期でかつ同期し、さらに第３のクロック信号φ８ は
第２のクロック信号φ、に対して９００の遅れ位相とな
るようにしている。したがって、たとえば期間ＴＩでは
第２、第３、第６の各スイッチ１４，１６．２１がオン
し、入力電圧ｖｂ をサンプリングし、かつ期間Ｔ、
でサンプリングした入力電圧Ｖ、に対する差電圧Ｖ！Ｌ
−ｖｂ を第３のスイッチ１６を介して第１の反転
増幅器Ｉ８で増幅する。またこの期間Ｔ、では第６のス
イッチ２１はオンして第２の反転増幅器１９は動作点設
定手段ＭＰによりオートゼロ動作を行なう。そして次の
期間Ｔ。
ック信号φ、に対して第２のクロック信号φ、は２倍の
周期でかつ同期し、さらに第３のクロック信号φ８ は
第２のクロック信号φ、に対して９００の遅れ位相とな
るようにしている。したがって、たとえば期間ＴＩでは
第２、第３、第６の各スイッチ１４，１６．２１がオン
し、入力電圧ｖｂ をサンプリングし、かつ期間Ｔ、
でサンプリングした入力電圧Ｖ、に対する差電圧Ｖ！Ｌ
−ｖｂ を第３のスイッチ１６を介して第１の反転
増幅器Ｉ８で増幅する。またこの期間Ｔ、では第６のス
イッチ２１はオンして第２の反転増幅器１９は動作点設
定手段ＭＰによりオートゼロ動作を行なう。そして次の
期間Ｔ。
では、第１、第４、第６の各スイッチ１３゜１７．２１
がオンし、入力電圧Ｖａ をサンプリングし第２の反
転増幅器１９はオートゼロ動作を継続する。また第３の
スイッチ１６はオフするので第１の反転増幅器１８は増
幅動作を読ける。すなわちこの期間Ｔ、では入力電圧Ｖ
Ａ のサンプリングを行なうとともに第１の反転増幅器
１８の増幅動作を期間ＴＩに継続して行なうので充分な
増幅期間を得ることができる。そして次の期間Ｔ、では
第２のスイッチがオンして入力電圧ｖｂ をサンプリ
ングし、第４のスイッチがオンして第２の反転増幅器１
９へ差電圧Ｖａ−Ｖｂ を与えるとともに第１の反転
増幅器１Ｂは第５のスイッチがオンしてオートゼロ動作
を行ない、第２の反転増幅器１９は増幅動作を行なう。
がオンし、入力電圧Ｖａ をサンプリングし第２の反
転増幅器１９はオートゼロ動作を継続する。また第３の
スイッチ１６はオフするので第１の反転増幅器１８は増
幅動作を読ける。すなわちこの期間Ｔ、では入力電圧Ｖ
Ａ のサンプリングを行なうとともに第１の反転増幅器
１８の増幅動作を期間ＴＩに継続して行なうので充分な
増幅期間を得ることができる。そして次の期間Ｔ、では
第２のスイッチがオンして入力電圧ｖｂ をサンプリ
ングし、第４のスイッチがオンして第２の反転増幅器１
９へ差電圧Ｖａ−Ｖｂ を与えるとともに第１の反転
増幅器１Ｂは第５のスイッチがオンしてオートゼロ動作
を行ない、第２の反転増幅器１９は増幅動作を行なう。
そして次の期間Ｔ、では第１１第３、第５の各スイッチ
１３，１６．２０がオンして入力電圧Ｖａ をサンプ
リングし、第１、第２の反転増幅器１８．１９はオート
ゼロ動作および増幅動作をそれぞれ継続する。したがっ
て第２の反転増幅器１９も期間Ｔ、に継続して期間Ｔ。
１３，１６．２０がオンして入力電圧Ｖａ をサンプ
リングし、第１、第２の反転増幅器１８．１９はオート
ゼロ動作および増幅動作をそれぞれ継続する。したがっ
て第２の反転増幅器１９も期間Ｔ、に継続して期間Ｔ。
でも増幅動作を行なえ充分な増幅期間を得ることができ
る。以下期間Ｔ、＃Ｔ、 と同様の動作を期間Ｔ、、
Ｔ、−−−以降も繰り返す。
る。以下期間Ｔ、＃Ｔ、 と同様の動作を期間Ｔ、、
Ｔ、−−−以降も繰り返す。
したがって、第１のクロック信号（第５図（ａｌ（ｂ）
）によってサンプリング入力信号（第５図（ｈ））の選
択を行ない、また第３のクロック信号（第５図（ｅＨｆ
ｌ）によって第１、第２の反転増幅器１８１９の増幅動
作（ＡＭＰ）、オートゼロ動作（ＡＺ ）の切換え（第
５図（ｇＨ３））を行なう。しかして２組の増幅手段を
交互に動作するようにしているので実質的な増幅期間を
、一定のサンプリング周期のもとでは２倍にでき、充分
な増幅率を得ることができる。第６図は出力端子２２．
２３における出力電圧ＶＯＵＴｔ 、ｖｏＵ’ｒ、の変
化を示す図でそれぞれオートゼロ動作によって出力電位
はしきい値電圧Ｖｔｈｒ になる。また増幅期間では
時間の経過とともに入力される差電圧ＶＢ −Ｖｂの極
性およびレベルに応じて出力は増大する。
）によってサンプリング入力信号（第５図（ｈ））の選
択を行ない、また第３のクロック信号（第５図（ｅＨｆ
ｌ）によって第１、第２の反転増幅器１８１９の増幅動
作（ＡＭＰ）、オートゼロ動作（ＡＺ ）の切換え（第
５図（ｇＨ３））を行なう。しかして２組の増幅手段を
交互に動作するようにしているので実質的な増幅期間を
、一定のサンプリング周期のもとでは２倍にでき、充分
な増幅率を得ることができる。第６図は出力端子２２．
２３における出力電圧ＶＯＵＴｔ 、ｖｏＵ’ｒ、の変
化を示す図でそれぞれオートゼロ動作によって出力電位
はしきい値電圧Ｖｔｈｒ になる。また増幅期間では
時間の経過とともに入力される差電圧ＶＢ −Ｖｂの極
性およびレベルに応じて出力は増大する。
なお、本発明は上記実施例に限定されるものではなく、
たとえば第７図に示すように第１、第２の反転増幅器１
８．１９と同一特性の反転増幅器２４の入・出力間を短
絡した動作点電圧発生回路ＭＧを設け、この発生電圧を
第５．第６のスイッチ２０．２１を介して、第１１第２
の反転増幅器ＩＩＩ、１９の入カヘ与える動作点設定手
段ＭＰを構成するようにしてもよい。
たとえば第７図に示すように第１、第２の反転増幅器１
８．１９と同一特性の反転増幅器２４の入・出力間を短
絡した動作点電圧発生回路ＭＧを設け、この発生電圧を
第５．第６のスイッチ２０．２１を介して、第１１第２
の反転増幅器ＩＩＩ、１９の入カヘ与える動作点設定手
段ＭＰを構成するようにしてもよい。
また第８図に示すように３組以上、たとえば４組の増幅
手段ｏｐ、〜ｏｐ、を並列に設けてオルタネートスイッ
チ手段ＳＷにより順次に差電圧の信号を与えるようにし
てもよい。すなわち入力側の第１、第２のスイッチ１３
．７４は第１のクロツタ信号（第９図（ａＨｂ））で駆
動し、オル・タネートスイッチ手段ＳＷの各スイッチ２
５゜２６ 、２７ 、 、？＃は４相の第２のクロック
信号φ□、φ０．φ０．φ！４ （第９図（ｅｌ （
ｄ） （ｅ） （ｆ ｌ ）で駆動し、この選択出力を
各増幅手段ｏｐ、〜ＯＰ、へ与える。そして各増幅手段
ｏｐ、〜ＯＰ、の入出力に介挿した動作点設定用の各ス
イッチ２９，３０゜３１．３２を４相の第３のクロック
信号φ、１゜φ１３．φ、３．φ、４で駆動する。この
ようにすればサンプリング入力（第９図（ｅ））を各増
幅手段ｏｐ。
手段ｏｐ、〜ｏｐ、を並列に設けてオルタネートスイッ
チ手段ＳＷにより順次に差電圧の信号を与えるようにし
てもよい。すなわち入力側の第１、第２のスイッチ１３
．７４は第１のクロツタ信号（第９図（ａＨｂ））で駆
動し、オル・タネートスイッチ手段ＳＷの各スイッチ２
５゜２６ 、２７ 、 、？＃は４相の第２のクロック
信号φ□、φ０．φ０．φ！４ （第９図（ｅｌ （
ｄ） （ｅ） （ｆ ｌ ）で駆動し、この選択出力を
各増幅手段ｏｐ、〜ＯＰ、へ与える。そして各増幅手段
ｏｐ、〜ＯＰ、の入出力に介挿した動作点設定用の各ス
イッチ２９，３０゜３１．３２を４相の第３のクロック
信号φ、１゜φ１３．φ、３．φ、４で駆動する。この
ようにすればサンプリング入力（第９図（ｅ））を各増
幅手段ｏｐ。
〜ＯＰ４の各反転増幅器３３〜３６へ順次に与えて第９
図＆ｎ１〜（ｑ）に示すように３クロック周期は増幅期
間（ＡＭＰ）、１クロック周期はオートゼロ期間（ＡＺ
）となる。したがって実質的な増幅期間を４倍に拡大す
ることができ、逆に増幅期間を一定にすればサンプリン
グ周期を４倍に高速化することができる。
図＆ｎ１〜（ｑ）に示すように３クロック周期は増幅期
間（ＡＭＰ）、１クロック周期はオートゼロ期間（ＡＺ
）となる。したがって実質的な増幅期間を４倍に拡大す
ることができ、逆に増幅期間を一定にすればサンプリン
グ周期を４倍に高速化することができる。
また上記実施例によれば複数の増幅手段の出力から時分
割に比較結果を出力することになる。
割に比較結果を出力することになる。
したがって、この比較結果をその確定時、たとえば増幅
期間の終期２こ論理レベルに正安定化し、かつ複数出力
をマルチプレックスすることにより単一の出力線にサン
プリング周波数に対応した論理レベル出力を得ることが
できる。第１０図はこのような出力回路の一例を示すブ
ロック図で入力端子３１．３１１は、たとえば第３図に
示す出力端子２２，２：Ｉから出力される比較結果を入
力する。そして上記入力端子ｓｒ、ｓｓはそれぞれスイ
ッチ３９．４０を介して並列に反転増幅器４１に入力す
る。そしてこの反転増幅器４１の出力をさらに反転増幅
器４２で反転し出力端子４３から出力する。またこの出
力端子４３と上記反転増幅器４１の入力との間にスイッ
チ４４を介挿している。そして上記各スイッチ３９，４
０．４４は、第１１図（ａ）（ｂ） （ｃｌに示すタイ
ムチャートのようにクロック信号φ４１．φφ１３．φ
、３で駆動すればよい。すなわちクロック信号φ２．に
対してクロック信号φ４１１φ１．は同一デユーティで
かつ２倍の周期としている。そしてクロック信号φ４３
．φ６．の立下りのタイミングでスイッチ３９．４０が
オフすれば反転増幅器４１．４２による正帰還回路がス
イッチ４４のオンと同時に作動し、出力端子４３には論
理レベルまで正帰還増幅した比較結果をマルチプレクス
して出力することができる。
期間の終期２こ論理レベルに正安定化し、かつ複数出力
をマルチプレックスすることにより単一の出力線にサン
プリング周波数に対応した論理レベル出力を得ることが
できる。第１０図はこのような出力回路の一例を示すブ
ロック図で入力端子３１．３１１は、たとえば第３図に
示す出力端子２２，２：Ｉから出力される比較結果を入
力する。そして上記入力端子ｓｒ、ｓｓはそれぞれスイ
ッチ３９．４０を介して並列に反転増幅器４１に入力す
る。そしてこの反転増幅器４１の出力をさらに反転増幅
器４２で反転し出力端子４３から出力する。またこの出
力端子４３と上記反転増幅器４１の入力との間にスイッ
チ４４を介挿している。そして上記各スイッチ３９，４
０．４４は、第１１図（ａ）（ｂ） （ｃｌに示すタイ
ムチャートのようにクロック信号φ４１．φφ１３．φ
、３で駆動すればよい。すなわちクロック信号φ２．に
対してクロック信号φ４１１φ１．は同一デユーティで
かつ２倍の周期としている。そしてクロック信号φ４３
．φ６．の立下りのタイミングでスイッチ３９．４０が
オフすれば反転増幅器４１．４２による正帰還回路がス
イッチ４４のオンと同時に作動し、出力端子４３には論
理レベルまで正帰還増幅した比較結果をマルチプレクス
して出力することができる。
なお本発明のチョッパ型コンパレータによって、並列形
Ａ／ＤＣを構成する場合には、並列に設けた各コンパレ
ータの比較出力をエンコーダ回路でエンコードして複数
ビットのデジタル信号に変換してもよい。
Ａ／ＤＣを構成する場合には、並列に設けた各コンパレ
ータの比較出力をエンコーダ回路でエンコードして複数
ビットのデジタル信号に変換してもよい。
さらに第３図に示す実施例では、増幅手段を１段だけ設
けたものについて説明したが複数段の増幅手段を縦続に
接続して増幅度を高めるようにしてもよい。第１２図は
このような増幅手段の一例を示すブロック図で入力端子
４４゜４５には、たとえば８３図に示す出力端子２２゜
２３から出力される比較結果を入力する。そして上記入
力端子４４．４５はそれぞれコンデンサ４６．４’ｌを
介して反転増幅器４８．４９の入力に接続する。さらに
各反転増幅器４８゜４９の出力を出力端子５０．５１か
ら出力するとともに入−出力間にオートゼロ動作を行な
うためのスイッチ５２．５３を介挿する。
けたものについて説明したが複数段の増幅手段を縦続に
接続して増幅度を高めるようにしてもよい。第１２図は
このような増幅手段の一例を示すブロック図で入力端子
４４゜４５には、たとえば８３図に示す出力端子２２゜
２３から出力される比較結果を入力する。そして上記入
力端子４４．４５はそれぞれコンデンサ４６．４’ｌを
介して反転増幅器４８．４９の入力に接続する。さらに
各反転増幅器４８゜４９の出力を出力端子５０．５１か
ら出力するとともに入−出力間にオートゼロ動作を行な
うためのスイッチ５２．５３を介挿する。
以上詳述したように本発明によればバルク形Ｃ−ＭＯ８
素子を用いても、従来の２倍以上の、２０ ＭＨｚサン
プル／秒程度の変換速度を達成することができるアナロ
グ−デジタル変換器を得ることができそれによってコス
トも安価でビデオ信号のデジタル変換にも用いることが
できるチョッパ形コンパレータを提供することができる
。
素子を用いても、従来の２倍以上の、２０ ＭＨｚサン
プル／秒程度の変換速度を達成することができるアナロ
グ−デジタル変換器を得ることができそれによってコス
トも安価でビデオ信号のデジタル変換にも用いることが
できるチョッパ形コンパレータを提供することができる
。
第１図は従来のチョッパ形コンパレータの一例を示すブ
ロック図、第２図は第１図に示すコンパレータの動作を
説明するタイムチャート、第３図は本発明の一実施例を
示すブロック図、第４図−）（ｂ）は上記実施例の各別
のスイッチの一例を示す図、第５図（ａｔ〜ら）、第６
図は上記実施例の動作を説明するタイムチャート、第７
図、第８図は本発明の各別の他の実施例を示すブロック
図、第９図（ａ）〜（ｑｌは第８図に示す実施例の動作
を説明するタイムチャート、第１０図は上記実施例の出
力を合成する出力回路の一例を示すブロック図、第１１
図（ａｔ （ｂｌ ［ｅｌは出力回路のクロック信号を
示す波形図、第１２図は本発明のコンパレータの出力に
縦続する増幅手段の一例を示すブロック図である。 ｖＳ・・・入力電圧サンプル手段、ｓｗ・・・オルタネ
ートスイッチ手段、ｏｐ・・・増幅手段、ＭＰ・・・動
作点設定手段。 出願人代理人 弁理士 鈴 江 武 彦概 ＝１０５− レ ト 第８図 第９図 （ｔ）） １１ （ｋ）φ３４ （ｑ）％４５” ＡＭｐ ＡＺＡＭＰ ＡＺ
ＡＭＰｏ １」 特許庁長官 若 杉 和 夫 殿 １．事件の表示 揮昭５７−１５０９８３号 ２、発明の名称 チヨ’／ノや形コン４レータ ３、補正をする者 事件との関係 特許出願人 （３０７） 東京芝浦電気林式会社 ４、代理人 昭和５９年１月３１日 ６、補正の対象 ・１．１１８．１ 、明細書 ７、補正の内容 （１） 明細書第１６頁第１９行目に「第５図（ａ）
〜（３）」とあるな「＄５図」と訂正する。 （２）同書第１７貞第２行目に「第９図（ａｌ〜（ｑ）
」とあるケ「第９図」と訂正する。
ロック図、第２図は第１図に示すコンパレータの動作を
説明するタイムチャート、第３図は本発明の一実施例を
示すブロック図、第４図−）（ｂ）は上記実施例の各別
のスイッチの一例を示す図、第５図（ａｔ〜ら）、第６
図は上記実施例の動作を説明するタイムチャート、第７
図、第８図は本発明の各別の他の実施例を示すブロック
図、第９図（ａ）〜（ｑｌは第８図に示す実施例の動作
を説明するタイムチャート、第１０図は上記実施例の出
力を合成する出力回路の一例を示すブロック図、第１１
図（ａｔ （ｂｌ ［ｅｌは出力回路のクロック信号を
示す波形図、第１２図は本発明のコンパレータの出力に
縦続する増幅手段の一例を示すブロック図である。 ｖＳ・・・入力電圧サンプル手段、ｓｗ・・・オルタネ
ートスイッチ手段、ｏｐ・・・増幅手段、ＭＰ・・・動
作点設定手段。 出願人代理人 弁理士 鈴 江 武 彦概 ＝１０５− レ ト 第８図 第９図 （ｔ）） １１ （ｋ）φ３４ （ｑ）％４５” ＡＭｐ ＡＺＡＭＰ ＡＺ
ＡＭＰｏ １」 特許庁長官 若 杉 和 夫 殿 １．事件の表示 揮昭５７−１５０９８３号 ２、発明の名称 チヨ’／ノや形コン４レータ ３、補正をする者 事件との関係 特許出願人 （３０７） 東京芝浦電気林式会社 ４、代理人 昭和５９年１月３１日 ６、補正の対象 ・１．１１８．１ 、明細書 ７、補正の内容 （１） 明細書第１６頁第１９行目に「第５図（ａ）
〜（３）」とあるな「＄５図」と訂正する。 （２）同書第１７貞第２行目に「第９図（ａｌ〜（ｑ）
」とあるケ「第９図」と訂正する。
Claims (1)
- 複数組の増幅手段と、各増幅手段の動作点を設定する動
作点設定手段と、比較すべき２入力端子を与えられてサ
ンプリングしコ・ンデンサを介して両入力電圧の差電圧
を得る入力電圧サンプル手段と、この入力電圧サンプル
手段の出力を上記各増幅手段へ順次に与えるオルタネー
トスイッチ手段とを具備し、上記入力電圧サンプル手段
のサンプリング周期のすくなくとも２倍の周期で上記オ
ルタネートスイッチ手段の切換動作を行なうことを特徴
とするチョッパ形コンパレータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150983A JPS59126319A (ja) | 1982-08-31 | 1982-08-31 | チヨツパ形コンパレ−タ |
| EP83108334A EP0104439B1 (en) | 1982-08-31 | 1983-08-24 | Autozeroed comparator |
| DE8383108334T DE3370108D1 (de) | 1982-08-31 | 1983-08-24 | Autozeroed comparator |
| US06/526,821 US4560890A (en) | 1982-08-31 | 1983-08-26 | Autozeroed comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150983A JPS59126319A (ja) | 1982-08-31 | 1982-08-31 | チヨツパ形コンパレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59126319A true JPS59126319A (ja) | 1984-07-20 |
Family
ID=15508718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57150983A Pending JPS59126319A (ja) | 1982-08-31 | 1982-08-31 | チヨツパ形コンパレ−タ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4560890A (ja) |
| EP (1) | EP0104439B1 (ja) |
| JP (1) | JPS59126319A (ja) |
| DE (1) | DE3370108D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511082A (ja) * | 2002-12-19 | 2006-03-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 発光ダイオード用ドライバ |
| JP2008247393A (ja) * | 2008-07-14 | 2008-10-16 | Koito Mfg Co Ltd | 車両用灯具 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4651134A (en) * | 1984-12-13 | 1987-03-17 | American Telephone And Telegraph Company | Switched capacitor coupled line receiver circuit |
| EP0190973B1 (en) * | 1985-02-04 | 1992-06-03 | Sony Corporation | Sample-and-hold circuit |
| JPS62145906A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | 増幅回路 |
| LU86787A1 (de) * | 1986-06-19 | 1987-07-24 | Siemens Ag | Breitbandsignal-koppeleinrichtung |
| KR910009557B1 (ko) * | 1987-03-31 | 1991-11-21 | 미쓰비시 뎅끼 가부시끼가이샤 | 동기신호 처리회로 |
| DE3723919A1 (de) * | 1987-07-18 | 1989-01-26 | Philips Patentverwaltung | Vergleichsschaltung |
| EP0337368B1 (en) * | 1988-04-12 | 2001-03-07 | Canon Kabushiki Kaisha | Controller |
| US4948992A (en) * | 1988-10-31 | 1990-08-14 | International Business Machines Corporation | Static method to negate offset voltages in CMOS operational amplifiers |
| JPH03198416A (ja) * | 1989-12-26 | 1991-08-29 | Mitsubishi Electric Corp | 電圧比較器 |
| US5332931A (en) * | 1991-06-24 | 1994-07-26 | Harris Corporation | High speed differential comparator |
| JPH05196659A (ja) * | 1991-11-08 | 1993-08-06 | Yamaha Corp | チョッパ型比較器 |
| US5309112A (en) * | 1992-07-16 | 1994-05-03 | Motorola, Inc. | Switched-capacitor circuit power down technique |
| US5397936A (en) * | 1993-05-03 | 1995-03-14 | Industrial Technology Research Institute | Input voltage-induced spurious current canceler for autozero type comparator in analog-to-digital converters |
| JP3222276B2 (ja) * | 1993-07-30 | 2001-10-22 | セイコーインスツルメンツ株式会社 | コンパレータ回路およびコンパレータ回路の制御方法 |
| US5467034A (en) * | 1994-12-05 | 1995-11-14 | Delco Electronics Corporation | Oxygen sensor interface circuit with optimized gain characteristics |
| US5572153A (en) * | 1995-03-03 | 1996-11-05 | Lucent Technologies Inc. | Low offset comparators based on current copiers |
| TW293208B (ja) * | 1995-04-17 | 1996-12-11 | Matsushita Electric Ind Co Ltd | |
| US5760616A (en) * | 1995-09-05 | 1998-06-02 | Lucent Technologies, Inc. | Current copiers with improved accuracy |
| US7142030B2 (en) * | 2002-12-03 | 2006-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| US6870895B2 (en) * | 2002-12-19 | 2005-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
| US7199637B2 (en) * | 2003-09-02 | 2007-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Rectifier circuit without alternating-current feedback |
| US20050280447A1 (en) * | 2004-06-16 | 2005-12-22 | Curtis Susan A | Low voltage selection control circuit for dual power supply systems |
| US7282964B2 (en) * | 2005-05-25 | 2007-10-16 | Texas Instruments Incorporated | Circuit for detecting transitions on either of two signal lines referenced at different power supply levels |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS504969A (ja) * | 1973-05-16 | 1975-01-20 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676702A (en) * | 1971-01-04 | 1972-07-11 | Rca Corp | Comparator circuit |
| JPS5421152A (en) * | 1977-07-18 | 1979-02-17 | Toshiba Corp | Comparison circuit |
| US4191900A (en) * | 1978-01-27 | 1980-03-04 | National Semiconductor Corporation | Precision plural input voltage amplifier and comparator |
-
1982
- 1982-08-31 JP JP57150983A patent/JPS59126319A/ja active Pending
-
1983
- 1983-08-24 EP EP83108334A patent/EP0104439B1/en not_active Expired
- 1983-08-24 DE DE8383108334T patent/DE3370108D1/de not_active Expired
- 1983-08-26 US US06/526,821 patent/US4560890A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS504969A (ja) * | 1973-05-16 | 1975-01-20 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511082A (ja) * | 2002-12-19 | 2006-03-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 発光ダイオード用ドライバ |
| JP2008247393A (ja) * | 2008-07-14 | 2008-10-16 | Koito Mfg Co Ltd | 車両用灯具 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3370108D1 (de) | 1987-04-09 |
| US4560890A (en) | 1985-12-24 |
| EP0104439A1 (en) | 1984-04-04 |
| EP0104439B1 (en) | 1987-03-04 |
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