JP4917618B2 - 相関二重サンプリング装置及びイメージセンサシステム - Google Patents

Description

本発明は、相関二重サンプリング装置及びイメージセンサシステムに関し、特に低消費電力で動作し、かつ高精度に信号処理を行う相関二重サンプリング装置及びイメージセンサシステムに関する。

近年、ディジタルカメラやビデオカメラ等の高画素化が進むのにつれて、よりノイズが少なく、安定して大量の画素データを得ることが求められている。一般的に、ディジタルカメラやビデオカメラ等には、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサやＣＣＤ（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサ等のイメージセンサから出力された各画素に対応する画素データ信号をディジタル信号にＡ／Ｄ変換して出力するイメージセンサシステムが用いられている。

このイメージセンサシステムがＡ／Ｄ変換すべきアナログ電圧とは、周期毎にわずかに変動する各画素の基準電圧と、その基準電圧に対するデータ電圧との差分電圧であるため、Ａ／Ｄ変換前には、基準電圧とデータ電圧との差分電圧を高精度に捉える回路が必要となる。従って、本用途における多くのイメージセンサシステムは、高精度かつ高速に信号処理を行うことができるように相関二重サンプリング装置を設け、基準電圧とデータ電圧との差分電圧を得る相関二重サンプリングを行っている。

まず、図７を参照して、一般的な従来の相関二重サンプリング装置１０２を用いて構成されるイメージセンサシステム１００の構成を説明する。図７は、従来の相関二重サンプリング装置１０２を用いて構成されるイメージセンサシステム１００の構成を示すブロック図である。
図７に示すイメージセンサシステム１００は、ＣＣＤイメージセンサ１０１、相関二重サンプリング装置１０２、Ａ／Ｄ変換器１０３を備えて構成される。
ＣＣＤイメージセンサ１０１は、撮影対象物から発せられた光を集光レンズ等より集光し、その光の明暗に対応する電荷量に変換して電気信号として出力する代表的なイメージセンサである。

相関二重サンプリング装置１０２は、相関二重サンプリング回路部１０２ａ及びクロック生成部１０２ｂを備えて構成される。相関二重サンプリング回路部１０２ａは、ＣＣＤイメージセンサ１０１から出力された電気信号を入力信号Ｖｃｃｄとして、この入力信号Ｖｃｃｄに含まれる基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差分電圧を出力信号Ｖｎ，Ｖｐとして出力する回路である。また、クロック生成部１０２ｂは、相関二重サンプリング装置１０２の後述する各スイッチの開閉動作を制御するための３種類のクロック信号φ０，φ１，φ２を生成し、そのクロック信号φ０，φ１，φ２を各スイッチに与えることにより、各サンプリング及びホールド動作のタイミングを制御するものである。

Ａ／Ｄ変換器１０３は、相関二重サンプリング装置１０２の後段に接続され、当該相関二重サンプリング装置１０２から出力された差分電圧をアナログ信号からディジタル信号に変換するものであり、例えばパイプライン型Ａ／Ｄコンバータである。
続いて、図８を参照して、従来の相関二重サンプリング装置１０２における相関二重サンプリング回路部１０２ａの回路構成を説明する。図８は、従来の相関二重サンプリング装置１０２における相関二重サンプリング回路部１０２ａの回路構成を示す回路図である。

図８に示す相関二重サンプリング回路部１０２ａは、信号入力端子ＶＩＮｃｃｄ、ＭＯＳトランジスタＭ１〜Ｍ９、基準電圧サンプルホールドキャパシタＣｒｅｆ、データ電圧サンプルホールドキャパシタＣｄａｔ、差動増幅器ＡＭＰ、積分キャパシタＣｉＮ，ＣｉＰ、リセット信号入力端子ＶＲ、及び信号出力端子ＶＯＵＴｎ，ＶＯＵＴｐを備えて構成される。

信号入力端子ＶＩＮｃｃｄは、ＣＣＤイメージセンサ１０１から出力された基準電圧Ｖｒｅｆの発生期間とデータ電圧Ｖｄａｔの発生期間とを繰り返し含む電気信号を入力信号Ｖｃｃｄとして入力するための端子である。
ＭＯＳトランジスタＭ１〜Ｍ９は、クロック生成部１０２ｂから出力されたクロック信号φ０，φ１，φ２によって回路を接続又は切断するスイッチとして機能するものである。

基準電圧サンプルホールドキャパシタＣｒｅｆは、信号入力端子ＶＩＮｃｃｄと差動増幅器ＡＭＰの非反転入力端子との間にＭＯＳトランジスタＭ２を介して接続され、当該ＭＯＳトランジスタＭ２を制御することにより入力信号Ｖｃｃｄに含まれる基準電圧Ｖｒｅｆをサンプリング及びホールドするための素子である。この基準電圧サンプルホールドキャパシタＣｒｅｆには、基準電圧Ｖｒｅｆに対応する電荷量が蓄えられる。

データ電圧サンプルホールドキャパシタＣｄａｔは、信号入力端子ＶＩＮｃｃｄと差動増幅器ＡＭＰの反転入力端子との間にＭＯＳトランジスタＭ１を介して接続され、当該ＭＯＳトランジスタＭ１を制御することにより入力信号Ｖｃｃｄに含まれるデータ電圧Ｖｄａｔをサンプリング及びホールドするための素子である。このデータ電圧サンプルホールドキャパシタＣｄａｔには、データ電圧Ｖｄａｔに対応する電荷量が蓄えられる。

差動増幅器ＡＭＰは、その非反転入力（＋）端子に基準電圧サンプルホールドキャパシタＣｒｅｆが接続され、反転入力（−）端子にデータ電圧サンプルホールドキャパシタＣｄａｔが接続される。そして、一定の周期で、１画素分の当該基準電圧サンプルホールドキャパシタＣｒｅｆにサンプリング及びホールドされた基準電圧Ｖｒｅｆと、データ電圧サンプルホールドキャパシタＣｄａｔにサンプリング及びホールドされたデータ電圧Ｖｄａｔとの差分電圧を出力するものである。この差分電圧で示される差動信号は、差動増幅器ＡＭＰの反転出力端子と非反転出力端子とから同電位の２つ信号が正相と逆相でそれぞれ出力され、その２つ信号の差分電圧が基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差分電圧となる。

積分キャパシタＣｉＮ，ＣｉＰは、図示するように差動増幅器ＡＭＰの各入力端子と各出力端子との間にそれぞれ並列に接続され、差動増幅器ＡＭＰから出力された基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差分電圧に対応する電荷をホールドするための素子である。この積分キャパシタＣｉＮ，ＣｉＰには、差動増幅器ＡＭＰの出力電圧に対応する電荷量が蓄えられる。また、リセット信号入力端子ＶＲは、積分キャパシタＣｉＮ，ＣｉＰを所定の電圧にリセットするために、所定の電圧を有するリセット信号Ｖｒｅｓｅｔを入力するための端子である。
出力端子ＶＯＵＴｎ，ＶＯＵＴｐは、積分キャパシタＣｉＮ，ＣｉＰにホールドされた電荷に対応する基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差動電圧を出力信号Ｖｎ，Ｖｐとして出力するための端子である。基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差動電圧をＶｐｎとすると、Ｖｐｎ＝Ｖｐ−Ｖｎとなる。

なお、基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの純粋な差分電圧はＶｄａｔ−Ｖｒｅｆである。但し、基準電圧Ｖｒｅｆ及びデータ電圧Ｖｄａｔに対応する電荷は、上述したように各サンプルホールドキャパシタＣｒｅｆ，Ｃｄａｔに蓄えられた後、各サンプルホールドキャパシタＣｒｅｆ，Ｃｄａｔに蓄えられた電荷の差分が積分キャパシタＣｉＮ，ＣｉＰに転送され、蓄えられたものである。このため、この出力端子ＶＯＵＴｎ，ＶＯＵＴｐから出力される実際の出力信号Ｖｎ，Ｖｐの差動電圧Ｖｐｎは、サンプルホールドキャパシタＣｒｅｆ，Ｃｄａｔと積分キャパシタＣｉＮ，ＣｉＰとの容量の比率に応じてＶｄａｔ−Ｖｒｅｆが変化した出力値となり、Ｖｐｎ＝Ｖｄａｔ−Ｖｒｅｆとはならない。

続いて、図９を参照して、従来の相関二重サンプリング装置１０２における回路動作を以下具体的に説明する。図９は、従来の相関二重サンプリング装置１０２における出力信号波形を示すタイムチャートである。
図９に示すタイムチャートの縦軸は、信号入力端子ＶＩＮｃｃｄから入力される入力信号Ｖｃｃｄ、クロック生成部１０２ｂから出力されるクロック信号φ０，φ１，φ２、及び出力端子ＶＯＵＴｎ，ＶＯＵＴｐから出力される出力信号Ｖｎ，Ｖｐをそれぞれ示し、横軸は時間を示す。

図９のタイムチャートに示すように、信号入力端子ＶＩＮｃｃｄからＣＣＤイメージセンサ１０１から出力された入力信号Ｖｃｃｄが、例えば時間Ｔ０〜Ｔ３の期間を１周期として入力される。この入力信号Ｖｃｃｄは、１周期間に基準電圧Ｖｒｅｆ及びデータ電圧Ｖｄａｔの発生期間を１回ずつ含んでおり、時間Ｔ３以降も同様の周期で基準電圧Ｖｒｅｆ及びデータ電圧Ｖｄａｔが含まれるものである。

まず、時刻Ｔ１において、クロック信号φ０がＬ（低電位）レベルからＨ（高電位）レベルになると、ＭＯＳトランジスタＭ２，Ｍ５，Ｍ９が接続状態となる。すると、基準電圧サンプルホールドキャパシタＣｒｅｆに入力信号Ｖｃｃｄの基準電圧Ｖｒｅｆに対応する電荷が蓄積（サンプリング及びホールド（以下、サンプル／ホールドという））される。

また、このサンプル／ホールド時に積分キャパシタＣｉＰは、所定の電圧を有するリセット信号Ｖｒｅｓｅｔによって、その所定の電圧にリセットされる。
そして、クロック信号φ０が再びＬレベルになると、基準電圧サンプルホールドキャパシタＣｒｅｆに蓄積された電荷が保持されるため、この電荷に対応する基準電圧Ｖｒｅｆがホールドされる。つまり、クロック信号φ０が再びＬレベルになるまでのＨレベルである期間が、基準電圧サンプルホールドキャパシタＣｒｅｆに基準電圧Ｖｒｅｆをサンプル／ホールドする基準電圧サンプル／ホールド動作を行う基準電圧サンプル／ホールド動作期間となる。なお、クロック信号φ０は、基準電圧Ｖｒｅｆの発生期間にＨレベルとし、発生期間が終了したらＬレベルとする。

続いて、時刻Ｔ２において、クロック信号φ１がＬレベルからＨレベルになると、ＭＯＳトランジスタＭ１，Ｍ４，Ｍ６が接続状態となる。すると、データ電圧サンプルホールドキャパシタＣｄａｔに入力信号Ｖｃｃｄのデータ電圧Ｖｄａｔがサンプル／ホールドされる。また、このサンプル／ホールド時に積分キャパシタＣｉＮは、所定の電圧を有するリセット信号Ｖｒｅｓｅｔによって、その所定の電圧にリセットされる。

そして、クロック信号φ１が再びＬレベルになっても、データ電圧サンプルホールドキャパシタＣｄａｔにサンプリングされたデータ電圧Ｖｄａｔがホールドされたままとなる。つまり、クロック信号φ１が再びＬレベルになるまでのＨレベルである期間が、データ電圧サンプルホールドキャパシタＣｄａｔにデータ電圧Ｖｄａｔをサンプル／ホールドするデータ電圧サンプル／ホールド動作を行うデータ電圧サンプル／ホールド動作期間となる。なお、クロック信号φ１は、データ電圧ｄａｔの発生期間中にＨレベルとし、発生期間が終了したらＬレベルとする。

次に、時刻Ｔ３において、クロック信号φ２がＬレベルからＨレベルになると、ＭＯＳトランジスタＭ３，Ｍ７，Ｍ８が接続状態となる。すると、差動増幅器ＡＭＰから基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差動電圧が出力されると共に、基準電圧サンプルホールドキャパシタＣｒｅｆとデータ電圧サンプルホールドキャパシタＣｄａｔにそれぞれサンプル／ホールドされた電圧Ｖｒｅｆと電圧Ｖｄａｔとの差に対応する電荷が積分キャパシタＣｉＮ，ＣｉＰに転送される。

すなわち、入力信号Ｖｃｃｄの基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔの差動電圧が出力され、当該差動電圧が積分キャパシタＣｉＮ，ＣｉＰにホールドされる。積分キャパシタＣｉＮ，ＣｉＰにホールドされた差動電圧は、出力信号Ｖｎ，Ｖｐとして出力される。この出力信号Ｖｎと出力信号Ｖｐとの差分電圧（Ｖｐ−Ｖｎ）が、基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差分に比例した電圧となる。つまり、時間Ｔ３においてクロック信号φ２がＨレベルになってから時間Ｔ４で次の基準電圧サンプル／ホールド動作期間になるまでの期間のうち、クロック信号φ２が再びＬレベルになるまでの期間が、積分キャパシタＣｉＮ，ＣｉＰに基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差分電圧をホールドする差分電圧ホールド動作を行う差分電圧ホールド期間となる。なお、クロック信号φ２は、差分電圧ホールド動作が完了したらＬレベルとする。
同様に、時刻Ｔ４において、クロック信号φ０がＬレベルからＨレベルになると、基準電圧サンプル／ホールド動作が行われ、以降上述した各動作が繰り返される。

しかしながら、図９を参照して明らかであるように、相関二重サンプリング回路部１０２ａは、クロック信号φ０がＨレベルとなる期間における動作、すなわち基準電圧Ｖｒｅｆをサンプル／ホールドする基準電圧サンプル／ホールド動作と、クロック信号φ２がＨレベルとなる期間における動作、すなわち基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔの差分電圧をホールドする差分電圧ホールド動作とを同時に行うことができない。差動増幅器ＡＭＰは、その特性にもよるが、入力信号に応じた出力信号が徐々に目標出力値に近づき、目標出力値に収束するまでに所定のセットリング期間を要する。このため、図中に示すように、差動増幅器ＡＭＰのセットリング期間Ｓを十分確保することができないと、当該差動増幅器ＡＭＰの消費電力が大きくなってしまうという問題があった。

近年、ＣＣＤイメージセンサの高速化及び高精度化に伴い、当該相関二重サンプリング回路の消費電力は、そのイメージセンサシステム全体の消費電力を支配するに至っている。そのため、特に低消費電力で動作する相関二重サンプリング装置が求められている。そこで、イメージセンサシステムの前段に基準電圧をサンプリング及びホールドするサンプル／ホールド回路を設けることによって、サンプル／ホールド回路が基準電圧をサンプリング及びホールドしておくことで、相関二重サンプリング装置において基準電圧のサンプリング動作と、基準電圧とデータ電圧との差分電圧のホールド動作とを同時に行うようにしたイメージセンサシステムが提案されている。

まず、図１０を参照して、一般的な従来の相関二重サンプリング装置２０１とサンプル／ホールド回路２０２とを用いて構成されるイメージセンサシステム２００の構成を説明する。図１０は、従来の従来の相関二重サンプリング装置２０１とサンプル／ホールド回路２０２とを用いて構成されるイメージセンサシステム２００の構成を示すブロック図である。

図１０に示すイメージセンサシステム２００は、図７に示したイメージセンサシステム１００と同一の構成を有するが、ＣＣＤイメージセンサ１０１と相関二重サンプリング装置２０１との間にサンプル／ホールド回路２０２を用いている点が異なる。なお、図７に示したスイッチトキャパシタ装置１００と同じ構成要素には同じ符号を付して、各部の説明を省略する。
サンプル／ホールド回路２０２は、ＣＣＤイメージセンサ１０１から出力された電気信号に含まれる基準電圧Ｖｒｅｆをサンプリングした後、サンプリングされた基準電圧Ｖｒｅｆを一定期間ホールドする回路である。

図１０に示すイメージセンサシステム２００では、ＣＣＤイメージセンサ１０１から出力される入力信号Ｖｃｃｄに含まれる基準電圧Ｖｒｅｆをサンプル／ホールド回路２０２を介して相関二重サンプリング装置２０１の相関二重サンプリング回路部２０１ａに入力し、また入力信号Ｖｃｃｄに含まれるデータ電圧Ｖｄａｔを相関二重サンプリング回路部２０１ａに直接入力している。また、サンプリングホールド回路部２０１ａに出力すべき基準電圧サンプル／ホールド動作を行うためのクロック信号φ０をサンプル／ホールド回路２０２に出力している。これにより、入力信号Ｖｃｃｄに含まれる基準電圧Ｖｒｅｆは、サンプル／ホールド回路２０２によって一定期間ホールドされる。

また、相関二重サンプリング回路部２０１ａにはクロック信号φ１，φ２が入力され、相関二重サンプリング回路部２０１ａは相関二重サンプリング回路部１０２ａと同様に動作する。なお、イメージセンサシステム２００においては、サンプル／ホールド回路２０２により基準電圧をサンプル／ホールドするように構成されているが、相関二重サンプリング装置２００の相関二重サンプリング回路部２０１ａ及びクロック生成部２０１ｂは、図７に示した相関二重サンプリング装置１０２の相関二重サンプリング回路部１０２ａ及びクロック生成部１０２ｂと実質同様に機能する。

続いて、図１１を参照して、サンプル／ホールド回路２０２を用いて構成されるイメージセンサシステム２００の相関二重サンプリング回路部２０１ａの回路構成を説明する。図１１は、サンプル／ホールド回路２０２を用いて構成されるイメージセンサシステム２００の相関二重サンプリング回路部２０１ａの回路構成を示す回路図である。
図１１に示す相関二重サンプリング回路部２０１ａは、相関二重サンプリング回路部１０２ａと同じ素子を有して構成される。但し、上述したようにサンプル／ホールド回路２０２が基準電圧Ｖｒｅｆをサンプル／ホールドするため、クロック生成部２０１ｂから出力されるクロック信号φ０はサンプル／ホールド回路２０２に入力され、相関二重サンプリング回路部２０１ａには、クロック信号φ１，φ２のみが入力されている点が異なる。

従って、相関二重サンプリング回路部２０１ａは、図８に示した相関二重サンプリング回路部１０２ａと同じようにクロック信号φ２によってＭＯＳトランジスタＭ３，Ｍ７，Ｍ８が動作制御されるが、クロック信号φ１によってＭＯＳトランジスタＭ２，Ｍ５，Ｍ９のみならず、ＭＯＳトランジスタＭ１，Ｍ４，Ｍ６も同時に動作制御される。
続いて、図１２を参照して、サンプル／ホールド回路２０２を用いて構成されるイメージセンサシステム２００の相関二重サンプリング装置２０１における回路動作を以下具体的に説明する。図１２は、サンプル／ホールド回路２０２を用いて構成されるイメージセンサシステム２００の相関二重サンプリング装置２０１における出力信号波形を示すタイムチャートである。

図９に示したタイムチャートと同様に、図１２に示すタイムチャートの縦軸は、入力信号Ｖｃｃｄ、クロック信号φ０，φ１，φ２、及び出力信号Ｖｎ，Ｖｐをそれぞれ示し、横軸は時間を示す。
まず、時刻Ｔ１において、クロック信号φ０がＬレベルからＨレベルになると、ＣＣＤイメージセンサ１０１と相関二重サンプリング回路部２０１ａとの間に接続されたサンプル／ホールド回路２０２は、ＣＣＤイメージセンサ１０１から出力された基準電圧Ｖｒｅｆをサンプル／ホールドする。そして、クロック信号φ０をＨレベルからＬレベルになった後、サンプル／ホールド回路２０２はその基準電圧Ｖｒｅｆをホールドし続ける。

続いて、時刻Ｔ２において、クロック信号φ１がＬレベルからＨレベルになると、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ４，Ｍ５，Ｍ６，Ｍ９の全てが接続状態となる。すると、基準電圧サンプルホールドキャパシタＣｒｅｆにサンプル／ホールド回路２０２からの出力、すなわちＣＣＤイメージセンサ１０１の入力信号Ｖｃｃｄの基準電圧Ｖｒｅｆがサンプル／ホールドされると同時に、データ電圧サンプルホールドキャパシタＣｄａｔにデータ電圧Ｖｄａｔがサンプル／ホールドされる。また、このサンプリング時に積分キャパシタＣｉＮ，ＣｉＰは、所定の電圧を有するリセット信号Ｖｒｅｓｅｔによって、その所定の電圧にリセットされる。そして、クロック信号φ１がＨレベルからＬレベルになった後、各キャパシタＣｒｅｆ，Ｃｄａｔは、基準電圧Ｖｒｅｆ及びデータ電圧Ｖｄａｔをホールドし続ける。

次に、時刻Ｔ３において、クロック信号φ２がＨレベルになると、ＭＯＳトランジスタＭ３，Ｍ７，Ｍ８が接続状態となる。すると、差動増幅器ＡＭＰから基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差動電圧が出力されると共に、基準電圧サンプルホールドキャパシタＣｒｅｆとデータ電圧サンプルホールドキャパシタＣｄａｔにそれぞれサンプル／ホールドされた電荷の差が積分キャパシタＣｉＮ，ＣｉＰに転送される。
すなわち、入力信号Ｖｃｃｄの基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔの差分電圧が出力され、当該差分電圧が積分キャパシタＣｉＮ，ＣｉＰにホールドされる。積分キャパシタＣｉＮ，ＣｉＰにホールドされた差分電圧は、出力信号Ｖｎ，Ｖｐとして出力される。

図１２を参照して明らかであるように、この相関二重サンプリング回路部２０１ａにおいては、サンプル／ホールド回路２０２がＣＣＤイメージセンサ１０１から出力された基準電圧Ｖｒｅｆをサンプル／ホールドしている。このため、クロック信号φ０がＨレベルとなる期間における動作、すなわち基準電圧Ｖｒｅｆをサンプル／ホールドする基準電圧サンプル／ホールド動作と、クロック信号φ２がＨレベルとなる期間における動作、すなわち基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔの差分電圧をホールドするホールド動作とを同時に行うことができる。このため、差動増幅器ＡＭＰのセットリング期間Ｓを、図９に示したセットリング期間Ｓよりも長く、入力信号Ｖｃｃｄの１周期（例えば時間Ｔ０〜Ｔ３）のおよそ半周期確保することができる。

これにより、相関二重サンプリング回路部２０１ａでの消費電力を、図７に示した相関二重サンプリング装置１０２の消費電力より低減させることができる。しかしながら、サンプル／ホールド回路２０２を設けたことによって、サンプル／ホールド回路２０２部分での消費電力が増加するため、イメージセンサシステム２００全体での消費電力を低消費電力にすることができなかった。

そこで、低消費電力を目的とした相関二重サンプリング装置として、特許文献１に開示されるような画像捕獲回路が提案されている。当該画像捕獲回路においては、図１０に示したようにサンプル／ホールド回路を用いる代わりに、ＣＣＤイメージセンサの基準電圧をサンプリングする基準電圧サンプリング回路、及びデータ電圧をサンプリングするデータ電圧サンプリング回路を複数組み設けている。これにより、図７に示したイメージセンサシステム１００と同様の構成でありながら差動増幅器のセットリング期間をおよそ半周期確保することができるため、相関二重サンプリング装置での消費電力を低減することを実現している。

特開平１１−１６７６１８号公報

しかしながら、上述した画像捕獲回路においては、各電圧をサンプリングするサンプリング回路を複数設けたことにより、各サンプリング回路におけるキャパシタのミスマッチや、データ電圧に依存して変化する非線形なデータ電圧のサンプリングエラー等が複数のサンプリング回路で生ずる。すると、データ電圧サンプリング時における各サンプリング回路のゲインエラーミスマッチが生じ、当該画像捕獲回路としては相関二重サンプリングによって高精度な信号処理を行うことができない場合があった。

このため、画像捕獲回路で相関二重サンプリングされた出力信号のゲインエラーミスマッチを補正するための補正回路をイメージセンサシステムに搭載することが必須であった。ところが、補正精度を高めるのに伴って、より複雑かつ膨大な補正回路を必要とするため、イメージセンサシステム全体での消費電力が大きくなる場合があった。
そこで、本発明は、上記の課題に鑑み、低消費電力で動作し、かつ高精度に信号処理を行うことのできる相関二重サンプリング装置及びイメージセンサシステムを提供することを目的とする。

本発明に係る相関二重サンプリング装置及びイメージセンサシステムは、上記の目的を達成するために、次のように構成される。
本発明に係る第１の相関二重サンプリング装置は、基準電圧の発生期間とデータ電圧の発生期間とを繰り返し含む入力信号における基準電圧をサンプリング及びホールドする複数の基準電圧サンプルホールド手段と、入力信号におけるデータ電圧をサンプリング及びホールドするデータ電圧サンプルホールド手段と、複数の基準電圧サンプルホールド手段のうちいずれかの１つのサンプルホールド手段によってサンプリング及びホールドされた基準電圧と、データ電圧サンプルホールド手段によってサンプリング及びホールドされたデータ電圧との差分に比例にする電圧である差分電圧を生成する差分電圧生成手段と、差分電圧生成手段によって生成された差分電圧をホールドする差分電圧ホールド手段と、複数の基準電圧サンプルホールド手段のいずれか１つのサンプルホールド手段によって基準電圧をサンプリング及びホールドする基準電圧サンプルホールド動作と、データ電圧サンプルホールド手段によってデータ電圧をサンプリング及びホールドするデータ電圧サンプルホールド動作と、差分電圧ホールド手段によって差分電圧をホールドする差分電圧ホールド動作の各動作のタイミングを制御する動作タイミング制御手段と、を備え、動作タイミング制御手段は、基準電圧サンプルホールド動作とデータ電圧サンプルホールド動作とを交互に繰り返し行うように各動作のタイミングを制御すると共に、基準電圧サンプルホールド動作時に、複数の基準電圧サンプルホールド手段のうち直前に基準電圧サンプルホールド動作を行ったサンプルホールド手段とは別のサンプルホールド手段が基準電圧サンプルホールド動作を行うように、かつ別のサンプルホールド手段が基準電圧サンプルホールド動作を行うタイミングと同じタイミングで差分電圧ホールド手段が差分電圧ホールド動作を行うように各動作のタイミングを制御することを特徴とする。

第１の相関二重サンプリング装置によれば、複数の基準電圧サンプルホールド手段を有しているが、動作タイミング制御手段は、基準電圧サンプル／ホールド動作時に、複数の基準電圧サンプルホールド手段のうち直前にサンプル／ホールド動作を行ったサンプルホールド手段とは別のサンプルホールド手段がサンプル／ホールド動作を行うように動作のタイミングを制御することで、基準電圧サンプル／ホールド動作を行うのと同時に差分電圧ホールド動作を行うように各動作のタイミングを制御する。

このため、差動増幅器のセットリング期間を入力信号のおよそ半周期確保することができ、差動増幅器での消費電力の増加を抑えられるので、相関二重サンプリング装置全体での消費電力を抑えることが可能となる。また、相関二重サンプリング装置の前段にサンプル／ホールド回路を別途必要とすることがないため、動作時の消費電力を一層抑えることが可能となる。

さらに、基準電圧サンプルホールド手段は複数有しているが、データ電圧サンプルホールド手段の数は１つである。このため、データ電圧のサンプリングエラーミスマッチが生じず、高精度に相関二重サンプリングを行うことが可能となる。また、データ電圧のサンプリングエラーミスマッチが生じず、相関二重サンプリング装置とゲインエラーミスマッチの補正回路を別途必要とすることがないため、動作時の消費電力を一層抑えることが可能となる。

本発明に係る第２の相関二重サンプリング装置は、入力信号を入力する信号入力端子と、差分電圧を出力する信号出力端子と、を備え、複数の基準電圧サンプルホールド手段は、基準電圧をサンプリング及びホールドする基準電圧サンプルホールドキャパシタと、基準電圧サンプルホールドキャパシタと信号入力端子との間に接続された第１の基準電圧サンプルホールドスイッチと、基準電圧サンプルホールドキャパシタとコモン電位ノードとの間に接続された第２の基準電圧サンプルホールドスイッチと、をそれぞれ含み、データ電圧サンプルホールド手段は、データ電圧をサンプリング及びホールドするデータ電圧サンプルホールドキャパシタと、データ電圧サンプルホールドキャパシタと信号入力端子との間に接続された第１のデータ電圧サンプルホールドスイッチと、データ電圧サンプルホールドキャパシタとコモン電位ノードとの間に接続された第２のデータ電圧サンプルホールドスイッチと、を含み、差分電圧生成手段は、信号入力端子と信号出力端子との間に接続された演算増幅器と、複数の基準電圧サンプルホールドキャパシタの信号入力端子側の端子と、データ電圧サンプルホールドキャパシタの信号入力端子側の端子との間にそれぞれ接続された複数の第１の差分電圧取得用スイッチと、複数の基準電圧サンプルホールドキャパシタと、演算増幅器の非反転入力端子と反転入力端子のうちの一方の入力端子との間にそれぞれ接続された複数の第２の差分電圧取得用スイッチと、を含み、差分電圧ホールド手段は、演算増幅器の非反転出力端子と反転入力端子との間に接続された第１の積分キャパシタと、演算増幅器の反転出力端子と非反転入力端子との間に接続された第２の積分キャパシタと、演算増幅器の非反転出力端子と第１の積分キャパシタとの間に接続された第１の積分用スイッチと、演算増幅器の反転出力端子と第２の積分キャパシタとの間に接続された第２の積分用スイッチと、を含み、動作タイミング制御手段は、第１及び第２の基準電圧サンプルホールドスイッチの動作を制御することによって基準電圧サンプルホールド動作のタイミングを制御し、第１及び第２のデータ電圧サンプルホールドスイッチの動作を制御することによってデータ電圧サンプルホールド動作のタイミングを制御し、第１及び第２の積分用スイッチの動作を制御することによって差分電圧ホールド動作のタイミングを制御することを特徴とする。

第２の相関二重サンプリング装置によれば、上記の構成において、好ましくは、第１及び第２の基準電圧サンプルホールドスイッチを制御することにより、複数の基準電圧サンプルホールドキャパシタのうちいずれかの１つのサンプルホールドキャパシタに基準電圧をサンプル／ホールドすることが可能となる。また、第１及び第２のデータ電圧サンプルホールドスイッチを制御することにより、データ電圧サンプルホールドキャパシタにデータ電圧をサンプル／ホールドすることが可能となる。また、第１の差分電圧取得用スイッチを制御することにより、複数の基準電圧サンプルホールドキャパシタのうちいずれかの１つのサンプルホールドキャパシタとデータ電圧サンプルホールドキャパシタとをそれぞれ異なる電極方向で接続し、第２の差分電圧取得用スイッチを制御することにより、それぞれ異なる電極方向で接続されている各キャバシタを演算増幅器に接続する。これにより、複数の基準電圧サンプルホールドキャパシタのいずれか１つのサンプルホールドキャパシタによりホールドされている基準電圧と、データ電圧サンプルホールドキャパシタによりホールドされているデータ電圧との差分電圧を取得することが可能となる。また、第１及び第２の積分用スイッチを制御することにより、第１及び第２の積分キャパシタに演算増幅器から出力された差動電圧をホールドすることが可能となる。

本発明に係る第３の相関二重サンプリング装置は、差分電圧生成手段は、さらに、データ電圧サンプルホールドキャパシタと演算増幅器の非反転入力端子と反転入力端子のうちの他方の入力端子との間に接続されたダミースイッチを含み、動作タイミング制御手段は、ダミースイッチと複数の第１及び第２の差分電圧取得用スイッチとの動作を制御することによって、差分電圧ホールド動作を行うタイミングを制御することを特徴とする。

第３の相関二重サンプリング装置によれば、上記の構成において、好ましくは、複数の基準電圧サンプルホールドキャパシタと演算増幅器の一方の入力端子との間にそれぞれ接続される複数の第２の差分電圧取得用スイッチに対応して、データ電圧サンプルホールドキャパシタと演算増幅器の他方の入力端子との間に接続されるダミースイッチを設けて、複数の第１及び第２の差分電圧取得用スイッチのスイッチ制御と連動させてダミースイッチを制御する。これにより、第２の差分電圧取得用スイッチがオン状態であるときのみ、ダミースイッチもオン状態となり、差分電圧生成手段の差動性能を高め、正確な差分電圧を得ることが可能となる。

本発明に係る第４の相関二重サンプリング装置は、上記の構成において、好ましくは、差分電圧ホールド手段は、第１及び第２の積分キャパシタの一方の端子と高電位ノードとの間に接続された第１のリセットスイッチと、第１及び第２の積分キャパシタの他方の端子と低電位ノードとの間に接続された第２のリセットスイッチと、を含み、動作タイミング制御手段は、第１及び第２のリセットスイッチの動作を制御することによって、データ電圧サンプルホールド動作時に、第１及び第２の積分キャパシタにホールドされている差分電圧を所定電圧にリセットする制御を行うことを特徴とする。

第４の相関二重サンプリング装置によれば、データ電圧サンプルホールドキャパシタにデータ電圧をサンプル／ホールドするデータ電圧サンプル／ホールド動作時に、第１及び第２の積分キャパシタにホールドされている電圧が所定電圧でリセットされるため、第１及び第２の積分キャパシタに差分電圧をホールドする差分電圧ホールド動作と、基準電圧サンプル／ホールド動作とを同時に行うことが可能となる。

本発明に係る第１のイメージセンサシステムは、撮影対象物から発せられた光を、その明暗に対応する電荷量に変換して電気信号として出力するイメージセンサと、請求項１〜４のいずれか１項に記載の相関二重サンプリング装置と、相関二重サンプリング装置から出力された差分電圧をアナログ信号からディジタル信号に変換するＡ／Ｄ変換手段と、を備え、相関二重サンプリング装置は、イメージセンサから出力された電気信号を入力信号とし、当該入力信号に含まれる基準電圧とデータ電圧との差分に比例にする電圧である差分電圧を生成することを特徴とする。

第１のイメージセンサシステムによれば、上述した第１〜４のいずれか１つの相関二重サンプリング装置を備えて構成されるものであるため、低消費電力で動作し、高精度な信号を出力することが可能となる。
本発明に係る第２のイメージセンサシステムは、上記の構成において、好ましくは、相関二重サンプリング装置から出力された差分電圧を補正する差分電圧補正手段を備えることを特徴とする。
第２のイメージセンサシステムによれば、補正回路を備えることで、相関二重サンプリング装置で得られた信号の精度をより高めることが可能となる。

本発明における相関二重サンプリング装置によれば、積分キャパシタに差分電圧をホールドする差分電圧ホールド動作時に、複数の基準電圧サンプルホールドキャパシタのうち直前にサンプル／ホールド動作を行ったサンプルホールドキャパシタとは別のサンプルホールドキャパシタがサンプル／ホールド動作を行うように動作のタイミングを制御すると共に、基準電圧サンプル／ホールド動作を行うのと同時に差分電圧ホールド動作を行うように各動作のタイミングを制御する。これにより、差動増幅器のセットリング期間を十分確保することができ、差動増幅器のセットリング動作時における消費電力を低減させ、相関二重サンプリング回路全体の消費電力を抑えることができる。

また、当該相関二重サンプリング装置は、差分電圧取得用スイッチによりデータ電圧サンプルホールドキャパシタと複数の基準電圧サンプルホールドキャパシタのいずれか１つのキャパシタとをそれぞれ異なる電極方向で直列に接続するように切り替えて差分電圧を得る。これにより、基準電圧サンプルホールドキャパシタは複数有しているが、データ電圧サンプルホールドキャパシタはデータ電圧サンプルホールドキャパシタに対応して複数必要としない。このため、各サンプリング回路におけるキャパシタのミスマッチや、データ電圧に依存して変化する非線形なデータ電圧のサンプリングエラー等が生じず、データ電圧サンプリング時における各サンプリング回路のゲインエラーミスマッチを低減することができる。よって、従来技術では必須であったデータ電圧サンプリングにおけるゲインエラーミスマッチを補正するための補正回路を用いなくても、さらに低消費電力で動作すると共に、高精度に信号処理を行うことができる。

また、本発明におけるイメージセンサシステムによれば、上述した相関二重サンプリング装置を用いて構成されるものである。このため、イメージセンサシステムとしても、低消費電力で動作し、高精度な信号処理を行うことができる。
特に、相関二重サンプリング装置の前段にサンプル／ホールド回路や、後段に相関二重サンプリングからの出力信号のゲインエラーミスマッチを補正するための補正回路を別途用いる必要がないので、イメージセンサシステム全体の消費電力を抑えるのみならず、イメージセンサシステムの回路全体のサイズを小さくしたり、生産コストを安価にしたりすることができる。

本発明に係るイメージセンサシステム１０の構成を示すブロック図である。 第１実施形態に係る相関二重サンプリング装置１１における相関二重サンプリング回路部１１ａの回路構成を示す回路図である。 第１実施形態に係る相関二重サンプリング装置１１における出力信号波形を示すタイムチャートである。 第２実施形態に係る相関二重サンプリング装置１１における相関二重サンプリング回路部１１ｃの回路構成を示す回路図である。 第２実施形態に係る相関二重サンプリング装置１１の相関二重サンプリング回路部１１ｃにおける出力信号波形を示すタイムチャートである。 相関二重サンプリング装置１１及び差分電圧補正回路２１を用いて構成されるイメージセンサシステム２０の構成を示すブロック図である。 従来の相関二重サンプリング装置１０２を用いて構成されるイメージセンサシステム１００の構成を示すブロック図である。 従来の相関二重サンプリング装置１０２における相関二重サンプリング回路部１０２ａの回路構成を示す回路図である。 従来の相関二重サンプリング装置１０２における出力信号波形を示すタイムチャートである。 従来の従来の相関二重サンプリング装置２０１とサンプル／ホールド装置２０２とを用いて構成されるイメージセンサシステム２００の構成を示すブロック図である。 サンプル／ホールド回路２０２を用いて構成されるイメージセンサシステム２００の相関二重サンプリング回路部２０１ａの回路構成を示す回路図である。 サンプル／ホールド回路２０２を用いて構成されるイメージセンサシステム２００の相関二重サンプリング装置２０１における出力信号波形を示すタイムチャートである。

以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
まず、図１を参照して、本発明に係る相関二重サンプリング装置１１を適用して構成される装置の一例として、イメージセンサシステム１０の構成を説明する。図１は、本発明に係るイメージセンサシステム１０の構成を示すブロック図である。
図１に示すイメージセンサシステム１０は、ＣＣＤイメージセンサ１０１、相関二重サンプリング装置１１、及びＡ／Ｄ変換器１０３を備えて構成される。図１に示すイメージセンサシステム１０は、図７に示したイメージセンサシステム１００と同一の構成要素を備える回路であるが、相関二重サンプリング装置１０２の代わりに相関二重サンプリング装置１１が接続され、構成されている点が異なっている。また、このイメージセンサシステム１０は、図８に示したイメージセンサシステム２００のように外付けにサンプル／ホールド回路２０２を備えていない。

また、相関二重サンプリング装置１１は、相関二重サンプリング装置１０２と同様に、相関二重サンプリング回路部１１ａ及びクロック生成部１１ｂを備えて構成される。
相関二重サンプリング回路部１１ａは、図７に示した相関二重サンプリング回路部１０２ａと同様に基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差分電圧を出力信号Ｖｎ，Ｖｐとして出力する回路である。但し、基準電圧Ｖｒｅｆをサンプル／ホールドするための基準電圧サンプルホールドキャパシタとスイッチ（ＭＯＳトランジスタ）の組を複数備えている。なお、当該回路の構成については、図２を参照して詳細に説明する。

また、クロック生成部１１ｂは、図７に示したクロック生成部１０２ｂと実質同様にクロック信号を相関二重サンプリング回路部１１ａの各スイッチに与えることによって、各サンプルホールド動作のタイミングを制御するように機能する回路である。但し、クロック生成部１１ｂは、相関二重サンプリング回路部１１ａが基準電圧サンプルホールドキャパシタを複数備えているため、複数の基準電圧サンプリング回路のスイッチ制御を行うための６種類のクロック信号φ０ａ，φ０ｂ，φ１，φ２，φ２ａ，φ２ｂを生成する。各クロック信号に基づく各サンプル／ホールド動作を制御するタイミングについては、図３を参照して詳細に説明する。

続いて、図２を参照して、第１実施形態に係る相関二重サンプリング装置１１における相関二重サンプリング回路部１１ａの回路構成を説明する。図２は、第１実施形態に係る相関二重サンプリング装置１１における相関二重サンプリング回路部１１ａの回路構成を示す回路図である。
図２に示す相関二重サンプリング回路部１１ａは、信号入力端子ＶＩＮｃｃｄ、ＭＯＳトランジスタＭ１，Ｍ２ａ，Ｍ２ｂ，Ｍ３ａ，Ｍ３ｂ，Ｍ４〜Ｍ９，Ｍ１０ａ，Ｍ１０ｂ，Ｍ１１，Ｍ１２ａ，Ｍ１２ｂ，Ｍ１３、複数の基準電圧サンプルホールドキャパシタＣｒｅｆａ，Ｃｒｅｆｂ、データ電圧サンプルホールドキャパシタＣｄａｔ、差動増幅器ＡＭＰ、積分キャパシタＣｉＮ，ＣｉＰ、リセット信号入力端子ＶＲ、及び信号出力端子ＶＯＵＴｎ，ＶＯＵＴｐを備えて構成される。

図２に示す相関二重サンプリング回路部１１ａは、図８に示す相関二重サンプリング回路部１０２ａと同一の構成要素を備える回路であるが、相関二重サンプリング回路部１０２ａのＭＯＳトランジスタＭ２及び基準電圧サンプルホールドキャパシタＣｒｅｆから成る基準電圧をサンプル／ホールドする回路部分が、ＭＯＳトランジスタＭ２ａ，Ｍ１２ａ及び基準電圧サンプルホールドキャパシタＣｒｅｆａから成る第１の基準電圧サンプル／ホールド回路と、ＭＯＳトランジスタＭ２ｂ，Ｍ１２ｂ及び基準電圧サンプルホールドキャパシタＣｒｅｆｂから成る第２の基準電圧サンプル／ホールド回路との２つの基準電圧サンプル／ホールド回路から構成されている点が相違する。なお、ＭＯＳトランジスタＭ１，Ｍ１３及びデータ電圧サンプルホールドキャパシタＣｄａｔから成るデータ電圧をサンプリングするデータ電圧サンプル／ホールド回路部分は、図８に示す相関二重サンプリング装置１０２と同様に１つのみである。

各サンプル／ホールド回路のＭＯＳトランジスタＭ２ａ，Ｍ２ｂは、それぞれ相関二重サンプリング回路部１０２ａのＭＯＳトランジスタＭ２に対応し、クロック信号φ０ａ，φ０ｂにより制御され、ＭＯＳトランジスタＭ２と同様に機能するものである。また、基準電圧サンプルホールドキャパシタＣｒｅｆａ，Ｃｒｅｆｂは、それぞれ基準電圧サンプルホールドキャパシタＣｒｅｆに対応し、基準電圧サンプルホールドキャパシタＣｒｅｆと同様に機能するものである。なお、ＭＯＳトランジスタＭ１２ａ，Ｍ１２ｂも、ＭＯＳトランジスタＭ２ａ，Ｍ２ｂと同様にクロック信号φ０ａ，φ０ｂによりそれぞれ制御され、ＭＯＳトランジスタＭ２と同様に機能するものである。

また、本実施形態に係る相関二重サンプリング装置１１における相関二重サンプリング回路部１１ａは、基準電圧サンプリング回路を２つ備えたものである。このため、基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差分電圧を得る際に、複数の基準電圧サンプルホールドキャパシタＣｒｅｆａ，Ｃｒｅｆｂのいずれか１つのサンプルホールドキャパシタと、データ電圧サンプルホールドキャパシタＣｄａｔとを接続する必要がある。従って、差動増幅器ＡＭＰの非反転入力端子と反転入力端子との間で、複数の基準電圧サンプルホールドキャパシタのいずれか１つのサンプルホールドキャパシタと、データ電圧サンプルホールドキャパシタとをそれぞれ異なる電極方向で直列に接続させるためのＭＯＳトランジスタＭ３ａ，Ｍ３ｂ，Ｍ１０ａ，Ｍ１０ｂ，Ｍ１１を備えている。

図２に示すように、ＭＯＳトランジスタＭ３ａ，Ｍ３ｂは、データ電圧サンプルホールドキャパシタＣｄａｔの信号入力端子ＶＩＮｃｃｄ側のノードと、複数の基準電圧サンプルホールドキャパシタＣｒｅｆａ，Ｃｒｅｆｂのいずれか１つのキャパシタの信号入力端子ＶＩＮｃｃｄ側のノードとに接続される。ＭＯＳトランジスタＭ１０ａ，Ｍ１０ｂは、複数の基準電圧サンプルホールドキャパシタＣｒｅｆａ，Ｃｒｅｆｂと差動増幅器ＡＭＰの反転入力端子との間にそれぞれ接続される。ＭＯＳトランジスタＭ１１は、データ電圧サンプルホールドキャパシタＣｄａｔと差動増幅器ＡＭＰの非反転入力端子との間に接続される。

ＭＯＳトランジスタＭ３ａ，Ｍ３ｂは、それぞれＭＯＳトランジスタＭ３に対応し、それぞれＭＯＳトランジスタＭ３と同様に機能するスイッチである。また、ＭＯＳトランジスタＭ１０ａ，Ｍ１０ｂは、それぞれＭＯＳトランジスタＭ１０に対応し、それぞれＭＯＳトランジスタＭ１０と同様に機能するスイッチである。
また、ＭＯＳトランジスタＭ１１は、ＭＯＳトランジスタＭ３ａ，Ｍ３ｂ，Ｍ１０ａ，Ｍ１０ｂのいずれかが接続状態となるときには、同時に接続状態となり、回路を接続又は切断するスイッチとして機能して差動性能を高めるためのものである。なお、ＭＯＳトランジスタＭ１１は、差動性を高めるためにＭＯＳトランジスタＭ１０ａ，Ｍ１０ｂに対応して設けたダミートランジスタであるので、回路動作に必ずしも必要とせず、その場合にＭＯＳトランジスタＭ４，Ｍ１３は等価スイッチとなるため、いずれか１つのスイッチを省略することが可能である。

上述したように、ＭＯＳトランジスタＭ３ａ，Ｍ３ｂ，Ｍ１０ａ，Ｍ１０ｂ，Ｍ１１のいずれのＭＯＳトランジスタも、他のＭＯＳトランジスタと同様に、クロック生成部１１ｂから出力されたクロック信号φ２，φ２ａ，φ２ｂによりそれぞれ制御され、差分電圧を取得するための差分電圧取得用スイッチとして機能する。
続いて、図３を参照して、第１実施形態に係る相関二重サンプリング装置１１における回路動作を以下具体的に説明する。図３は、第１実施形態に係る相関二重サンプリング装置１１における出力信号波形を示すタイムチャートである。

図３に示すタイムチャートの縦軸は、信号入力端子ＶＩＮｃｃｄから入力される入力信号Ｖｃｃｄ、クロック生成部１１ｂから出力されるクロック信号φ０ａ，φ０ｂ，φ１，φ２，φ２ａ，φ２ｂ、出力端子ＶＯＵＴｎ，及びＶＯＵＴｐから出力される出力信号Ｖｎ，Ｖｐをそれぞれ示し、横軸は時間を示す。
図３に示すように、クロック信号φ０ａ，φ０ｂは、２つの基準電圧サンプル／ホールド回路にクロック信号φ０に相当するクロック信号を与えられるように、図９及び図１２のタイムチャートに示したクロック信号φ０のＨレベルになるタイミングをそれぞれ１周期ずつ空けて、交互に発生させるようにしたものである。同様に、クロック信号φ２ａ，φ２ｂは、差分電圧取得用スイッチとして機能する複数のＭＯＳトランジスタにクロック信号φ２に相当するクロック信号を与えられるように、クロック信号φ２のＨレベルになるタイミングをそれぞれ１周期ずつ空けて、交互に発生させるようにしたものである。

まず、時刻Ｔ１において、クロック信号φ０ａがＬレベルからＨレベルになると、ＭＯＳトランジスタＭ２ａ，Ｍ１２ａが接続状態となり、基準電圧サンプルホールドキャパシタＣｒｅｆａに入力信号Ｖｃｃｄの基準電圧Ｖｒｅｆに対応する電荷が蓄積される。
そして、クロック信号φ０が再びＬレベルになった後も、基準電圧サンプルホールドキャパシタＣｒｅｆａに基準電圧Ｖｒｅｆがホールドされる。つまり、クロック信号φ０ａがＨレベルである期間が、基準電圧サンプルホールドキャパシタＣｒｅｆａに基準電圧Ｖｒｅｆをサンプル／ホールドする基準電圧サンプル／ホールド動作を行う基準電圧サンプル／ホールド動作期間となる。

続いて、時刻Ｔ２において、クロック信号φ１がＬレベルからＨレベルになると、ＭＯＳトランジスタＭ１，Ｍ４，Ｍ５，Ｍ６，Ｍ９，Ｍ１３が接続状態となる。すると、データ電圧サンプルホールドキャパシタＣｄａｔに入力信号Ｖｃｃｄのデータ電圧Ｖｄａｔがサンプル／ホールドされる。また、このサンプル／ホールド時に積分キャパシタＣｉＮ，ＣｉＰは、所定の電圧を有するリセット信号Ｖｒｅｓｅｔによって、その所定の電圧にリセットされる。

そして、クロック信号φ１が再びＬレベルになった後も、データ電圧サンプルホールドキャパシタＣｄａｔにデータ電圧Ｖｄａｔがホールドされる。つまり、クロック信号φ１がＨレベルである期間が、データ電圧サンプルホールドキャパシタＣｄａｔにデータ電圧Ｖｄａｔをサンプル／ホールドするデータ電圧サンプル／ホールド動作を行うデータ電圧サンプル／ホールド動作期間となる。

次に、時刻Ｔ３において、クロック信号φ２，φ２ｂがＬレベルからＨレベルになると、ＭＯＳトランジスタＭ３ｂ，Ｍ７，Ｍ８，Ｍ１０ｂ，Ｍ１１が全て接続状態となる。すると、差動増幅器ＡＭＰから基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差動電圧が出力されると共に、基準電圧サンプルホールドキャパシタＣｒｅｆａとデータ電圧サンプルホールドキャパシタＣｄａｔにそれぞれサンプル／ホールドされた電荷の差が積分キャパシタＣｉＮ，ＣｉＰに転送される。
すなわち、入力信号Ｖｃｃｄの基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔの差動電圧が出力され、当該差動電圧が積分キャパシタＣｉＮ，ＣｉＰにホールドされる。積分キャパシタＣｉＮ，ＣｉＰにホールドされた差動電圧は、出力信号Ｖｎ，Ｖｐとして出力される。

相関二重サンプリング装置１１においても、相関二重サンプリング装置２０１と同様に、出力信号Ｖｎと出力信号Ｖｐとの差（＝Ｖｐ−Ｖｎ）が、基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差動電圧となる。時間Ｔ３においてクロック信号φ２，φ２ａがＬレベルからＨレベルになってから時間Ｔ５においてクロック信号φ１がＨレベルになるまでの期間のうち、クロック信号φ２，φ２ａが再びＬレベルになるまでの期間が、積分キャパシタＣｉＮ，ＣｉＰに基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差分電圧をホールドする動作を行う差分電圧ホールド動作期間となる。

なお、ＭＯＳトランジスタＭ１１は、クロック信号φ２ａ，φ２ｂがそれぞれＨレベルになるタイミングでＬレベルからＨレベルとなるクロック信号φ２によってスイッチとして動作制御されているが、上述したように差動性を高めるためのダミートランジスタであるので、必ずしもスイッチとして動作制御させなくても良く、その場合にＭＯＳトランジスタＭ４，Ｍ１３は等価スイッチとなるため、いずれか１つのスイッチを省略することが可能である。

同様に、時刻Ｔ４において、クロック信号φ２，φ２ｂがＬレベルからＨレベルである期間と並行してクロック信号φ０ｂがＨレベルになると、ＭＯＳトランジスタＭ２ｂ，Ｍ１２ｂが接続状態となる。すると、次の基準電圧Ｖｒｅｆを、基準電圧サンプルホールドキャパシタＣｒｅｆｂにサンプル／ホールドする。つまり、２回目以降に基準電圧Ｖｒｅｆをサンプル／ホールドするときは、積分キャパシタＣｉＮ，ＣｉＰに差分電圧をホールドする差分電圧ホールド動作期間中に、複数の基準電圧サンプルホールドキャパシタＣｒｅｆａ，Ｃｒｅｆｂのうち、直前に基準電圧をサンプル／ホールドした基準電圧サンプルホールドキャパシタＣｒｅｆａとは別の基準電圧サンプルホールドキャパシタＣｒｅｆｂに基準電圧をサンプル／ホールドする。

また、時刻Ｔ５において、時刻Ｔ２における動作と同様にして、クロック信号φ１がＬレベルからＨレベルになると、ＭＯＳトランジスタＭＯＳトランジスタＭ１，Ｍ４，Ｍ５，Ｍ６，Ｍ９，Ｍ１３が接続状態となる。すると、データ電圧サンプルホールドキャパシタＣｄａｔに、ＣＣＤイメージセンサ１０１のデータ電圧Ｖｄａｔがサンプル／ホールドされると共に、積分キャパシタＣｉＮ，ＣｉＰは所定の電圧にリセットされる。

次に、時刻Ｔ６において、時刻Ｔ３における動作と同様にして、クロック信号φ２，φ２ａがＬレベルからＨレベルになると、ＭＯＳトランジスタＭ３ａ，Ｍ７，Ｍ８，Ｍ１０ａ，Ｍ１１が接続状態となる。すると、差動増幅器ＡＭＰによって、基準電圧サンプルホールドキャパシタＣｒｅｆｂとデータ電圧サンプルホールドキャパシタＣｄａｔにそれぞれサンプル／ホールドされた電荷の差が積分キャパシタＣｉＮ，ＣｉＰに転送される。

すなわち、入力信号Ｖｃｃｄの基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔの差分電圧が出力され、当該差分電圧が積分キャパシタＣｉＮ，ＣｉＰにホールドされる。
そして、時刻Ｔ７において、時刻Ｔ４における動作と同様にして、クロック信号φ２，φ２ａがそれぞれＨレベルにある期間と並行してクロック信号φ０ａがＨレベルとなると、ＭＯＳトランジスタＭ２ａ，Ｍ１２ａが接続状態となり、次の基準電圧Ｖｒｅｆを基準電圧サンプルホールドキャパシタＣｒｅｆａにサンプル／ホールドし、以後上述した一連のタイミングで各サンプル／ホールド動作を繰り返す。

第１実施形態に係る相関二重サンプリング装置１１においては、当該相関二重サンプリング装置１１の前段にサンプル／ホールド回路２０２を用いなくとも、基準電圧サンプルホールドキャパシタＣｒｅｆａ，Ｃｒｅｆｂのいずれかのキャパシタに基準電圧Ｖｒｅｆをサンプル／ホールドする基準電圧サンプル／ホールド動作と、差分電圧ホールド動作とを同時に行うことができる。このため、差動増幅器ＡＭＰのセットリング期間Ｓは、図１２に示したセットリング期間Ｓと同様に入力信号Ｖｃｃｄの１周期（例えば時間Ｔ０〜Ｔ３）のおよそ半周期確保することができる。

なお、セットリング期間Ｓは、差動増幅器ＡＭＰや回路全体の特性等に応じて異なるため、各サンプル／ホールド動作やホールド動作の期間を適宜調整して、使用する差動増幅器に最適なセットリング期間Ｓを確保するようにすれば良い。
また、第１実施形態に係る相関二重サンプリング装置１１の相関二重サンプリング回路部１１ａにおいては、基準電圧サンプリング回路を２つ設け、それらを１周期ごとにタイムインターリーブ動作させて相関二重サンプリングを行う。但し、データ電圧をサンプル／ホールドするデータ電圧サンプル／ホールド回路は１つであることで、当該サンプル／ホールド回路を複数設けた場合に従来必須であった、相関二重サンプリングからの出力信号のゲインエラーミスマッチを補正するための補正回路を必要としない。このため、第１の実施形態に係る相関二重サンプリング装置１１では、信号処理の高精度化と低消費電力化の双方を同時に達成することができる。

なお、本実施形態では、最初に２つの基準電圧サンプルホールドキャパシタＣｒｅｆａ，Ｃｒｅｆｂのうち、基準電圧サンプルホールドキャパシタＣｒｅｆａに基準電圧をサンプル／ホールドしてから、差分電圧をホールドするホールド動作期間中に基準電圧サンプルホールドキャパシタＣｒｅｆｂに基準電圧をサンプル／ホールドする構成としたが、サンプル／ホールドする順番はこれに限定されない。最初に、基準電圧サンプルホールドキャパシタＣｒｅｆｂに基準電圧をサンプル／ホールドしてから、差分電圧をホールドするホールド期間中に基準電圧サンプルホールドキャパシタＣｒｅｆａに基準電圧をサンプル／ホールドする構成としても良い。

続いて、図４を参照して、第２実施形態に係る相関二重サンプリング装置１１における相関二重サンプリング回路部１１ｃの回路構成を説明する。図４は、第２実施形態に係る相関二重サンプリング装置１１における相関二重サンプリング回路部１１ｃの回路構成を示す回路図である。
図４に示す相関二重サンプリング回路部１１ｃは、図２に示した第１実施形態に係る相関二重サンプリング回路部１１ａと同一の構成要素を備える回路であるが、ＭＯＳトランジスタＭ２ｃ，Ｍ１２ｃ及び基準電圧サンプルホールドキャパシタＣｒｅｆｃから成る第３の基準電圧サンプル／ホールド回路をさらに備え、全部で基準電圧サンプル／ホールド回路を３つ設けた点が相違している。

新たに設けられた第３の基準電圧サンプル／ホールド回路のＭＯＳトランジスタＭ２ｃは、ＭＯＳトランジスタＭ２に対応し、ＭＯＳトランジスタＭ２と同様に機能するものである。また基準電圧サンプルホールドキャパシタＣｒｅｆｃは、それぞれ基準電圧サンプルホールドキャパシタＣｒｅｆに対応し、基準電圧サンプルホールドキャパシタＣｒｅｆと同様に機能するものである。

また、本実施形態に係る相関二重サンプリング回路部１１ｃは、基準電圧サンプル／ホールド回路を３つ備えているものである。このため、相関二重サンプリング回路部１１ｃは、差分電圧取得用スイッチとして機能するＭＯＳトランジスタとして、新たにＭＯＳトランジスタＭ３ｃ，Ｍ１０ｃを備えている。さらに、クロック生成部１１ｂは、相関二重サンプリング回路部１１ａが基準電圧サンプル／ホールド回路を３つ備えたことによって、新たにＭＯＳトランジスタＭ３ｃ，Ｍ１０ｃのスイッチ制御を行うための２種類のクロック信号φ０ｃ，φ２ｃを生成し、全部で８種類のクロック信号φ０ａ，φ０ｂ，φ０ｃ，φ１，φ２，φ２ａ，φ２ｂ，φ２ｃを生成する。

図５に示すように、ＭＯＳトランジスタＭ３ａ，Ｍ３ｂ，Ｍ３ｃは、データ電圧サンプルホールドキャパシタＣｄａｔの信号入力端子ＶＩＮｃｃｄ側のノードと、複数の基準電圧サンプルホールドキャパシタＣｒｅｆａ，Ｃｒｅｆｂ，Ｃｒｅｆｃのいずれか１つのサンプルホールドキャパシタの信号入力端子ＶＩＮｃｃｄ側のノードとを接続される。また、ＭＯＳトランジスタＭ１０ａ，Ｍ１０ｂ，Ｍ１０ｃは、複数の基準電圧サンプルホールドキャパシタＣｒｅｆａ，Ｃｒｅｆｂ，Ｃｒｅｆｃと差動増幅器ＡＭＰの反転入力端子との間にそれぞれ接続される。

ＭＯＳトランジスタＭ３ｃは、ＭＯＳトランジスタＭ３に対応し、ＭＯＳトランジスタＭ３と同様に機能するスイッチである。また、ＭＯＳトランジスタＭ１０ｃは、ＭＯＳトランジスタＭ１０に対応し、ＭＯＳトランジスタＭ１０と同様に機能するスイッチである。
ＭＯＳトランジスタＭ３ｃ，Ｍ１０ｃのいずれのＭＯＳトランジスタも、クロック生成部１１ｂから出力されたクロック信号φ２ｃによりそれぞれ制御され、差分電圧を取得するための差分電圧取得用スイッチとして機能する。

なお、上記以外の構成要素は、図２に示した第１実施形態に係る相関二重サンプリング回路部１１ａと同じであるため、説明を省略する。
続いて、図５を参照して、第２実施形態に係る相関二重サンプリング装置１１の相関二重サンプリング回路部１１ｃにおける回路動作を以下具体的に説明する。図５は、第２実施形態に係る相関二重サンプリング装置１１の相関二重サンプリング回路部１１ｃにおける出力信号波形を示すタイムチャートである。

第２実施形態に係る相関二重サンプリング装置１１の相関二重サンプリング回路部１１ｃは、図２に示した第１実施形態に係る相関二重サンプリング装置１１の相関二重サンプリング回路部１１ａと比較して、基準電圧サンプル／ホールド回路が１つ増えたことによって、図５の縦軸は、図３に示した信号入力端子ＶＩＮｃｃｄから入力される入力信号Ｖｃｃｄ、クロック生成部１１ｂから出力されるクロック信号φ０ａ，φ０ｂ，φ１，φ２，φ２ａ，φ２ｂ、及び出力端子ＶＯＵＴｎ，ＶＯＵＴｐから出力される出力信号Ｖｎ，Ｖｐに加えて、クロック信号φ０ｃ，φ２ｃをそれぞれ示す。また同様に横軸は時間を示す。

図５のタイムチャートに示すように、クロック信号φ０ａ，φ０ｂ，φ０ｃは、３つの基準電圧サンプル／ホールド回路にクロック信号φ０を与えられるように、図９及び図１２に示したクロック信号φ０のＨレベルになるタイミングをそれぞれ２周期ずつ空けて、交互に発生させるようにしたものである。同様に、クロック信号φ２ａ，φ２ｂ，φ２ｃは、差分電圧取得用スイッチとして機能する複数のＭＯＳトランジスタにクロック信号φ２を与えられるように、クロック信号φ２のＨレベルになるタイミングをそれぞれ２周期ずつ空けて、交互に発生させるようにしたものである。

なお、時刻Ｔ６までの動作については、図２に示した第１実施形態に係る相関二重サンプリング回路部１１ａと実質同じであるため、説明を省略し、時刻Ｔ７からの動作について説明する。
まず、時刻Ｔ７において、時刻Ｔ１，Ｔ４における動作と同様にして、クロック信号φ２，φ２ｃがＨレベルである期間と同時に、クロック信号φ０ｃがＨレベルになると、ＭＯＳトランジスタＭ２ｃ，Ｍ１２ｃが接続状態になる。すると、次の基準電圧Ｖｒｅｆを基準電圧サンプルホールドキャパシタＣｒｅｆｃにサンプル／ホールドする。

つまり、３回目の基準電圧サンプル／ホールド動作であるため、積分キャパシタＣｉＮ，ＣｉＰに差分電圧をホールドする差分電圧ホールド動作期間中に、基準電圧サンプルホールドキャパシタＣｒｅｆａ，Ｃｒｅｆｂ，Ｃｒｅｆｃのうち、直前に基準電圧をサンプル／ホールドした基準電圧サンプルホールドキャパシタＣｒｅｆｂとは別の基準電圧サンプルホールドキャパシタＣｒｅｆｃに基準電圧をサンプル／ホールドする。

続いて、時刻Ｔ８において、時刻Ｔ２，Ｔ５における動作と同様にして、クロック信号φ１をＨレベルになると、ＭＯＳトランジスタＭＯＳトランジスタＭ１，Ｍ４，Ｍ５，Ｍ６，Ｍ９，Ｍ１３が接続状態となる。
そして、クロック信号φ１が再びＬレベルになった後も、データ電圧サンプルホールドキャパシタＣｄａｔにデータ電圧Ｖｄａｔがホールドされる。すると、データ電圧サンプルホールドキャパシタＣｄａｔに、ＣＣＤイメージセンサ１０１のデータ電圧Ｖｄａｔがサンプル／ホールドされ、積分キャパシタＣｉＮ，ＣｉＰは、所定の電圧を有するリセット信号Ｖｒｅｓｅｔによって、その所定の電圧にリセットされる。

次に、時刻Ｔ９において、時刻Ｔ３，Ｔ６における動作と同様にして、クロック信号φ２，φ２ａがＨレベルになると、ＭＯＳトランジスタＭ３ａ，Ｍ７，Ｍ８，Ｍ１０ａ，Ｍ１１が接続状態となる。すると、基準電圧サンプルホールドキャパシタＣｒｅｆｃとデータ電圧サンプルホールドキャパシタＣｄａｔにそれぞれサンプル／ホールドされた電荷の差が積分キャパシタＣｉＮ，ＣｉＰに転送される。

すなわち、ＣＣＤイメージセンサ１０１の基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔの差分電圧が出力され、当該差分電圧が積分キャパシタＣｉＮ，ＣｉＰにホールドされる。積分キャパシタＣｉＮ，ＣｉＰにホールドされた差動電圧は、出力信号Ｖｎ，Ｖｐとして出力される。
そして、時刻Ｔ１０において、時刻Ｔ１，Ｔ４における動作と同様にして、クロック信号φ２，φ２ａがＨレベルである期間と並行して、φ２ａがＨレベルになると、ＭＯＳトランジスタＭ２ａ，Ｍ１２ａが接続状態になる。すると、次の基準電圧Ｖｒｅｆを基準電圧サンプルホールドキャパシタＣｒｅｆａにサンプル／ホールドする。

つまり、４回目の基準電圧サンプル／ホールド動作であるため、積分キャパシタＣｉＮ，ＣｉＰに差分電圧をホールドする差分電圧ホールド動作期間中に、複数の基準電圧サンプルホールドキャパシタＣｒｅｆａ，Ｃｒｅｆｂ，Ｃｒｅｆｃのうち、最初に基準電圧をサンプル／ホールドした基準電圧サンプルホールドキャパシタＣｒｅｆａに基準電圧をサンプル／ホールドする。以後上述した一連のタイミングで各サンプル／ホールド動作を繰り返す。

第２実施形態に係る相関二重サンプリング装置１１の相関二重サンプリング回路１１ｃにおいては、基準電圧をサンプル／ホールドする基準電圧サンプル／ホールド回路を３つ設けたものであるが、３つの基準電圧サンプル／ホールド回路を１周期ごとにタイムインターリーブ動作させることにより、相関二重サンプリングを行うものである。よって、第１実施形態に係る相関二重サンプリング回路部１１ａと同様にして、相関二重サンプリング装置１１の前段にサンプル／ホールド回路２０２を用いなくとも、基準電圧サンプル／ホールド動作と差分電圧ホールド動作とを同時に行うことができる。このため、差動増幅器ＡＭＰのセットリング期間Ｓは、図１２に示したセットリング期間Ｓと同様に入力信号Ｖｃｃｄの１周期（例えば時間Ｔ０〜Ｔ３）のおよそ半周期確保することができる。

また、相関二重サンプリング回路１１ｃにおいても、データ電圧をサンプル／ホールドするデータ電圧サンプル／ホールド回路部分は１つであることで、上述したような相関二重サンプリング装置からの出力信号のゲインエラーミスマッチを補正するための補正回路を必要としない。このため、相関二重サンプリング回路１１ｃを用いて構成される相関二重サンプリング装置１１においても、信号処理の高精度化と低消費電力化の双方を同時に達成することができる。

なお、本実施形態では、基準電圧をサンプル／ホールドする際に、基準電圧サンプルホールドキャパシタＣｒｅｆａ，Ｃｒｅｆｂ，Ｃｒｅｆｃの順にサンプル／ホールドするように説明したが、第１実施形態と同様に差分電圧ホールド動作と同時に基準電圧をサンプル／ホールドする基準電圧サンプルホールドキャパシタの選択順については上述した順番に限定されない。例えば、Ｃｒｅｆａをサンプル／ホールドした後、Ｃｒｅｆｂ、Ｃｒｅｆｃのうちいずれかを次にサンプル／ホールドするかは、ランダム信号により選択することも可能である。

さらに、信号処理の用途に応じて、ＣＣＤイメージセンサ１０１から出力される入力信号の基準電圧をサンプル／ホールドする基準電圧サンプル／ホールド回路を４つ以上設けて、それらを上述したようにタイムインターリーブ動作させる場合についても、上述したような各サンプル／ホールド動作によって実現できることは明らかである。
続いて、上記第１実施形態の変形例として、図６を参照して、相関二重サンプリング装置１１及び差分電圧補正回路２１を用いて構成されるイメージセンサシステム２０の構成を説明する。図６は、相関二重サンプリング装置１１及び差分電圧補正回路２１を用いて構成されるイメージセンサシステム２０の構成を示すブロック図である。

図６に示すイメージセンサシステム２０は、図１に示した第１実施形態に係るイメージセンサシステム１０と同一の構成要素を備えて構成されているが、相関二重サンプリング装置１１とＡ／Ｄ変換器１０３との間に差分電圧補正回路２１が接続されている点が異なる。
上述した各実施形態に係るイメージセンサシステムにおいては、上述したように相関二重サンプリング装置１１からの出力信号のゲインエラーミスマッチを補正するための補正回路が無くても、高精度に信号処理を行うことができる。但し、イメージセンサシステム２０に、相関二重サンプリング装置１１からの出力信号を補正するための差分電圧補正回路２１を設けることによって、例えば各サンプル／ホールド回路等でのオフセットエラーを補正することができるので、更に高精度に信号処理を行うことができる相関二重サンプリングを用いたイメージセンサシステムを実現することができる。

また、差分電圧補正回路２１は、相関二重サンプリング装置１１とＡ／Ｄ変換器１０３との間に接続する以外にも、Ａ／Ｄ変換器１０３の後段に接続することもできる。このような接続構成をとることで、相関二重サンプリング装置１１からの出力信号がＡ／Ｄ変換器１０３によってアナログ信号からディジタル信号に変換されているため、差分電圧補正回路２１は出力信号をより簡易かつ高精度に信号処理を行うことができる。
以上の実施形態及び変形例で説明された回路構成及びシステム構成については本発明が理解・実施できる程度に概略的に示したものにすぎず、回路を構成する素子、各サンプル／ホールド動作時間等についても例示にすぎない。

例えば、相関二重サンプリング回路は、便宜的にＮ型ＭＯＳトランジスタのみを用いて説明したが、Ｐ型ＭＯＳトランジスタまたはＣＭＯＳトランジスタを用いても実現可能である。またイメージセンサは、ＣＣＤイメージセンサ以外にも、例えばＣＭＯＳイメージセンサであっても良い。また、相関二重サンプリング回路の差動増幅器の反転入力端子に複数の基準電圧サンプルホールドキャパシタを接続し、非反転入力端子にデータ電圧サンプルホールドキャパシタを接続して、基準電圧Ｖｒｅｆとデータ電圧Ｖｄａｔとの差分電圧を得るように構成しても良い。
従って、本発明は、説明された実施形態及び変形例に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。

ディジタルカメラやビデオカメラ等のＣＭＯＳイメージセンサやＣＣＤイメージセンサ等のイメージセンサから出力された各画素に対応する画素データ信号をディジタル信号に変換して出力するイメージセンサシステム、当該イメージセンサシステムを構成する相関二重サンプリング装置として利用される。

１０，２０ イメージセンサシステム
１０１ ＣＣＤイメージセンサ
１１ 相関二重サンプリング装置
１１ａ，１１ｃ 相関二重サンプリング回路部
１１ｂ クロック生成部
２１ 差分電圧補正回路
１０３ Ａ／Ｄ変換器
ＶＩＮｃｃｄ 信号入力端子
Ｍ１，Ｍ２ａ，Ｍ２ｂ，Ｍ３ａ，Ｍ３ｂ，Ｍ３ｃ，Ｍ４〜Ｍ９，Ｍ１０ａ，Ｍ１０ｂ，Ｍ１０ｃ，Ｍ１１，Ｍ１２ａ，Ｍ１２ｂ，Ｍ１２ｃ，Ｍ１３ ＭＯＳトランジスタ
Ｃｒｅｆａ，Ｃｒｅｆｂ，Ｃｒｅｆｃ 基準電圧サンプルホールドキャパシタ
Ｃｄａｔ データ電圧サンプルホールドキャパシタ
ＡＭＰ 差動増幅器
ＣｉＮ，ＣｉＰ 積分キャパシタ
ＶＲ リセット信号入力端子
ＶＯＵＴｎ，ＶＯＵＴｐ 信号出力端子

Claims (6)

1. 基準電圧の発生期間とデータ電圧の発生期間とを繰り返し含む入力信号における前記基準電圧をサンプリング及びホールドする複数の基準電圧サンプルホールド手段と、
   前記入力信号における前記データ電圧をサンプリング及びホールドするデータ電圧サンプルホールド手段と、
   前記複数の基準電圧サンプルホールド手段のうちいずれかの１つのサンプルホールド手段によってサンプリング及びホールドされた前記基準電圧と、前記データ電圧サンプルホールド手段によってサンプリング及びホールドされた前記データ電圧との差分に比例にする電圧である差分電圧を生成する差分電圧生成手段と、
   前記差分電圧生成手段によって生成された前記差分電圧をホールドする差分電圧ホールド手段と、
   前記複数の基準電圧サンプルホールド手段のいずれか１つのサンプルホールド手段によって前記基準電圧をサンプリング及びホールドする基準電圧サンプルホールド動作と、前記データ電圧サンプルホールド手段によって前記データ電圧をサンプリング及びホールドするデータ電圧サンプルホールド動作と、前記差分電圧ホールド手段によって前記差分電圧をホールドする差分電圧ホールド動作の各動作のタイミングを制御する動作タイミング制御手段と、を備え、
   前記動作タイミング制御手段は、
   前記基準電圧サンプルホールド動作と前記データ電圧サンプルホールド動作とを交互に繰り返し行うように各動作のタイミングを制御すると共に、
   前記基準電圧サンプルホールド動作時に、前記複数の基準電圧サンプルホールド手段のうち直前に前記基準電圧サンプルホールド動作を行ったサンプルホールド手段とは別のサンプルホールド手段が前記基準電圧サンプルホールド動作を行うように、かつ前記別のサンプルホールド手段が前記基準電圧サンプルホールド動作を行うタイミングと同じタイミングで前記差分電圧ホールド手段が前記差分電圧ホールド動作を行うように各動作のタイミングを制御することを特徴とする相関二重サンプリング装置。
2. 前記入力信号を入力する信号入力端子と、
   前記差分電圧を出力する信号出力端子と、を備え、
   前記複数の基準電圧サンプルホールド手段は、
   前記基準電圧をサンプリング及びホールドする基準電圧サンプルホールドキャパシタと、
   前記基準電圧サンプルホールドキャパシタと前記信号入力端子との間に接続された第１の基準電圧サンプルホールドスイッチと、前記基準電圧サンプルホールドキャパシタとコモン電位ノードとの間に接続された第２の基準電圧サンプルホールドスイッチと、をそれぞれ含み、
   前記データ電圧サンプルホールド手段は、
   前記データ電圧をサンプリング及びホールドするデータ電圧サンプルホールドキャパシタと、前記データ電圧サンプルホールドキャパシタと前記信号入力端子との間に接続された第１のデータ電圧サンプルホールドスイッチと、前記データ電圧サンプルホールドキャパシタと前記コモン電位ノードとの間に接続された第２のデータ電圧サンプルホールドスイッチと、を含み、
   前記差分電圧生成手段は、
   前記信号入力端子と前記信号出力端子との間に接続された演算増幅器と、前記複数の基準電圧サンプルホールドキャパシタの前記信号入力端子側の端子と、前記データ電圧サンプルホールドキャパシタの前記信号入力端子側の端子との間にそれぞれ接続された複数の第１の差分電圧取得用スイッチと、前記複数の基準電圧サンプルホールドキャパシタと、前記演算増幅器の非反転入力端子と反転入力端子のうちの一方の入力端子との間にそれぞれ接続された複数の第２の差分電圧取得用スイッチと、を含み、
   前記差分電圧ホールド手段は、
   前記演算増幅器の非反転出力端子と前記反転入力端子との間に接続された第１の積分キャパシタと、前記演算増幅器の反転出力端子と前記非反転入力端子との間に接続された第２の積分キャパシタと、前記演算増幅器の前記非反転出力端子と前記第１の積分キャパシタとの間に接続された第１の積分用スイッチと、前記演算増幅器の前記反転出力端子と前記第２の積分キャパシタとの間に接続された第２の積分用スイッチと、を含み、
   前記動作タイミング制御手段は、
   前記第１及び第２の基準電圧サンプルホールドスイッチの動作を制御することによって前記基準電圧サンプルホールド動作のタイミングを制御し、前記第１及び第２のデータ電圧サンプルホールドスイッチの動作を制御することによって前記データ電圧サンプルホールド動作のタイミングを制御し、前記第１及び第２の積分用スイッチの動作を制御することによって前記差分電圧ホールド動作のタイミングを制御することを特徴とする請求項１記載の相関二重サンプリング装置。
3. 前記差分電圧生成手段は、
   さらに、前記データ電圧サンプルホールドキャパシタと前記演算増幅器の前記非反転入力端子と前記反転入力端子のうちの他方の入力端子との間に接続されたダミースイッチを含み、
   前記動作タイミング制御手段は、
   前記ダミースイッチと前記複数の第１及び第２の差分電圧取得用スイッチとの動作を制御することによって、前記差分電圧ホールド動作を行うタイミングを制御することを特徴とする請求項２記載の相関二重サンプリング装置。
4. 前記差分電圧ホールド手段は、
   前記第１及び第２の積分キャパシタの一方の端子と高電位ノードとの間に接続された第１のリセットスイッチと、
   前記第１及び第２の積分キャパシタの他方の端子と低電位ノードとの間に接続された第２のリセットスイッチと、を含み、
   前記動作タイミング制御手段は、
   前記第１及び第２のリセットスイッチの動作を制御することによって、前記データ電圧サンプルホールド動作時に、前記第１及び第２の積分キャパシタにホールドされている前記差分電圧を所定電圧にリセットする制御を行うことを特徴とする請求項２または３記載の相関二重サンプリング装置。
5. 撮影対象物から発せられた光を、その明暗に対応する電荷量に変換して電気信号として出力するイメージセンサと、
   請求項１〜４のいずれか１項に記載の相関二重サンプリング装置と、
   前記相関二重サンプリング装置から出力された前記差分電圧をアナログ信号からディジタル信号に変換するＡ／Ｄ変換手段と、
   を備え、
   前記相関二重サンプリング装置は、
   前記イメージセンサから出力された電気信号を入力信号とし、当該入力信号に含まれる基準電圧とデータ電圧との差分に比例にする電圧である差分電圧を生成することを特徴とするイメージセンサシステム。
6. 前記相関二重サンプリング装置から出力された前記差分電圧を補正する差分電圧補正手段を備えることを特徴とする請求項５記載のイメージセンサシステム。

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