CN109582073B - 一种半周期电容比例可编程带隙基准电路 - Google Patents

Abstract

一种半周期电容比例可编程带隙基准电路，属于集成电路设计领域。所述的半周期电容比例可编程带隙基准电路，可以减少功耗，降低噪声，使电路的应用范围更广。由启动电路、结电压生成电路、采样保持电路和时钟生成电路组成，采样保持电路采用可编程电容比例电路，半周期工作机制，由非对称两相不交叠时钟控制，对结电压生成电路输出的晶体管发射结电压进行乘法与加法运算，输出可编程基准电压。本发明提供的电路能够在外部信号控制下，输出不同的基准源电压，可应用于各种模拟集成电路、数模混合集成电路和集成系统。

Description

一种半周期电容比例可编程带隙基准电路

技术领域

本发明涉及模拟集成电路和数模混合集成电路设计与应用领域，特别涉及到一种电容比例高精度可编程带隙基准电路。

背景技术

带隙基准电路在消费电子、汽车电子、物联网设备和医疗电子等领域具有广泛的应用。传统的带隙基准电路采用电阻比例电路进行电压放大，电阻的热噪声和电流噪声会影响带隙基准电路的性能，而且具有额外的功率消耗。

近几年出现的电容比例带隙基准电路解决了电阻噪声问题，但是用作嵌位作用的运算放大器处于连续工作状态，其消耗的电能对于超低功耗便携式电子设备和物联网应用仍具有很大挑战。

发明内容

本发明的目的是解决传统带隙基准电路噪声大、功耗大等问题，采用半周期电容比例可编程电路结构，提供一种低噪声、低功耗、可以在使用中改变或调整基准电压值等优异功能的带隙基准电路，特别是用于物联网、便携式电子设备等领域的模拟信号处理电路，将具有广泛的应用前景。

本发明提供的一种半周期电容比例可编程带隙基准电路，由启动电路、结电压生成电路、采样保持电路和时钟生成电路组成。

所述的启动电路有两个输入端和两个输出端，其两个输入端都与外部相连；两个输出端分别与结电压生成电路的两个输入端相连；所述的结电压生成电路有四个输入端和两个输出端，其中两个输入端分别与启动电路的两个输出端相连，另外两个输入端与外部控制信号相连；其两个输出端分别与采样保持电路的两个输入端相连；所述的采样保持电路有五个输入端和一个输出端，其中两个输入端与结电压生成电路的两个输出端相连，另外三个输入端与时钟生成电路的三个输出端相连；其输出端作为可编程带隙基准电路的输出与外电路相连；所述的时钟生成电路有一个输入端和三个输出端，其输入端与外部相连，三个输出端与采样保持电路的三个输入端相连。

所述的结电压生成电路由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4，第一NMOS管MN1、第二NMOS管MN2，第一晶体管Q1、第2晶体管Q2、第三晶体管Q3，第一电容C1和第二电容C2组成；其中，第一PMOS管MP1的源极、第二PMOS管MP2的源极、以及第一电容C1和第二电容C2的一端连在一起并与电源VDD相连；第三PMOS管MP3的源极与第一PMOS管MP1的漏极相连；第四PMOS管MP4的源极与第二PMOS管MP2的漏极相连；第一PMOS管MP1的栅极、第二PMOS管MP2的栅极以及第一电容C1的另一端连在一起，并与输入信号SV1相连；第三PMOS管MP3的栅极、第四PMOS管MP4的栅极以及第二电容C2的另一端连在一起，并与输入信号SV2相连；第三PMOS管MP3的漏极与第一晶体管Q1的发射极连在一起，并作为结电压生成电路的第一路输出端与输出信号Vbe1相连；第四PMOS管MP4的漏极、第一NMOS管MN1的漏极和第二NMOS管MN2的漏极连在一起，并作为结电压生成电路的第二路输出端与输出信号Vbe2相连；第一NMOS管MN1的栅极与外部控制信号P1相连；第二NMOS管MN2的栅极与外部控制信号P2相连；第一NMOS管MN1的源极与第二晶体管Q2的发射极相连；第二NMOS管MN2的源极与第三晶体管Q3的发射极相连；第一晶体管Q1的基极和集电极连在一起、第二晶体管Q2的基极和集电极连在一起、第三晶体管Q3的基极和集电极连在一起，并与地GND相连。

所述的结电压生成电路具有可编程结构；如图2所示，第一晶体管Q1是发射结面积为5um×5um的PNP晶体管，第一晶体管Q1、第二晶体管Q2、第三晶体管Q3的发射结面积比为1:6:8；外部控制信号P1为高电平时，第三晶体管Q3接入电路；外部控制信号P2为高电平时，第二晶体管Q2接入电路；外部控制信号P1和P2都为高电平时，第二晶体管Q2和第三晶体管Q3都接入电路；通过这种编程结构，可以在线调整第二路输出信号Vbe2，改善带隙基准电路的性能。

所述的采样保持电路由第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关S6，第三电容C3、第四电容C4、第五电容C5和运算放大器5组成；其中，运算放大器5的正输入节点连接第三开关S3和第四开关S4的一端，并与结电压生成电路的第二路输出信号Vbe2相连；运算放大器5的负输入节点连接第三电容C3和第四电容C4的一端以及第三开关S3的另一端；运算放大器5的输出节点连接第五开关S5和第六开关S6的一端；第一开关S1跨接在第三电容C3、第二开关S2和第四开关S4相连的共同节点与第四电容C4和第五开关S5相连的共同节点上；第二开关S2跨接在结电压生成电路的第一路输出信号Vbe1与第三电容C3、第一开关S1和第四开关S4相连的共同节点上；第三开关S3跨接在运算放大器5正输入端节点和负输入端节点上；第四开关S4跨接在第三电容C3、第一开关S1和第二开关S2相连的共同节点与运算放大器5正输入端节点上；第五开关S5跨接在运算放大器5输出端节点与第四电容C4和第一开关S1相连的共同节点上；第六开关S6的一端与运算放大器5输出端节点连接，第六开关S6的另一端与输出信号VREF和第五电容C5的一端相连；第五电容C5的另一端接地。第一开关S1、第二开关S2和第三开关S3的控制端连在一起，与时钟生成电路的一路输出信号HC1相连；第四开关S4、第五开关S5和第六开关S6的控制端连在一起，与时钟生成电路的第二路输出信号HC2相连；运算放大器5的使能控制输入端与时钟生成电路的第三路输出信号HCEN相连。

所述的采样保持电路采用半周期工作制；其工作时钟信号波形如图4所示，时钟生成电路的第三路输出信号HCEN是运算放大器5的使能信号，HCEN高电平期间运算放大器5正常工作，HCEN低电平期间运算放大器5关闭；时钟生成电路的另外两路输出信号HC1和HC2为双相不交叠时钟。

本发明的优点和积极效果

本发明提供的半周期电容比例可编程带隙基准电路，具有可编程、半周期工作制、精度高、功耗低、噪声低等特点，能够解决传统带隙基准电路噪声大和功耗大的问题。采用开关电容结构，可以明显降低电路的噪声和功耗；采用可编程机制，通过外部控制信号调整结电压生成电路的工作状态，可以改善输出信号的精度；采用半周期工作制，可以大幅度降低运算放大器的功耗。特别是在物联网和可穿戴电子设备领域，具有很大的应用前景，可用于各种模拟集成电路与系统、数模混合集成电路与系统和集成系统等。

附图说明

图1是半周期电容比例可编程带隙基准电路结构图；

图2是结电压生成电路原理图；

图3是采样保持电路原理图；

图4是采样保持电路半周期制工作时钟波形图；

图5是采样保持电路采样阶段电路原理图；

图6是采样保持电路保持阶段电路原理图。

具体实施方式

实施例1、一种半周期电容比例可编程带隙基准电路

如图1所示，本发明提供的一种半周期电容比例可编程带隙基准电路由启动电路1、结电压生成电路2、采样保持电路3和时钟生成电路4组成。

所述的启动电路1有两个输入端和两个输出端，其两个输入端分别与外部复位信号RS和外部重新启动信号RST相连；两个输出端分别与结电压生成电路2的两个输入端相连；所述的结电压生成电路2有四个输入端和两个输出端，其中两个输入端分别与启动电路1的两个输出端相连，另外两个输入端与外部控制信号P1和P2相连；其两个输出端分别与采样保持电路3的两个输入端相连；所述的采样保持电路3有五个输入端和一个输出端，其中两个输入端与结电压生成电路2的两个输出端相连，另外三个输入端分别与时钟生成电路4的三个输出端HCEN、HC1和HC2相连，其输出端作为可编程带隙基准电路的输出与外电路相连；所述的时钟生成电路4有一个输入端和三个输出端，其输入端与外部相连，三个输出端与采样保持电路3的三个输入端相连。

实施例2、结电压生成电路的实施

如图2所示，所述的结电压生成电路2由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP5，第一NMOS管MN1、第二NMOS管MN2，第一晶体管Q1、第2晶体管Q2、第三晶体管Q3，第一电容C1和第二电容C2组成；其中，第一PMOS管MP1的源极、第二PMOS管MP2的源极、第一电容C1的一端和第二电容C2的一端连在一起并与电源VDD相连；第三PMOS管MP3的源极与第一PMOS管MP1的漏极相连；第四PMOS管MP4的源极与第二PMOS管MP2的漏极相连；第一PMOS管MP1的栅极、第二PMOS管MP2的栅极和第一电容C1的另一端连在一起，并与输入信号SV1相连；第三PMOS管MP3的栅极、第四PMOS管MP4的栅极和第二电容C2的另一端连在一起，并与输入信号SV2相连；第三PMOS管MP3的漏极与第一晶体管Q1的发射极连在一起，并作为结电压生成电路的第一路输出端与输出信号Vbe1相连；第四PMOS管MP4的漏极、第一NMOS管MN1的漏极和第二NMOS管MN2的漏极连在一起，并作为结电压生成电路的第二路输出端与输出信号Vbe2相连；第一NMOS管MN1的栅极与外部控制信号P1相连；第二NMOS管MN2的栅极与外部控制信号P2相连；第一NMOS管MN1的源极与第二晶体管Q2的发射极相连；第二NMOS管MN2的源极与第三晶体管Q3的发射极相连；第一晶体管Q1的基极和集电极连在一起、第二晶体管Q2的基极和集电极连在一起、第三晶体管Q3的基极和集电极连在一起，并与地GND相连。如图2所示，所述的结电压生成电路具有可编程结构，第一晶体管Q1是发射结面积为5um×5um的PNP晶体管，第一晶体管Q1、第二晶体管Q2、第三晶体管Q3的发射结面积比为1:6:8；外部控制信号P1为高电平时，第三晶体管Q3接入电路；外部控制信号P2为高电平时，第二晶体管Q2接入电路；外部控制信号P1和P2都为高电平时，第二晶体管Q2和第三晶体管Q3都接入电路；通过改变外部信号P1和P2的状态，可以在线调整第二路输出信号Vbe2，实现对Vbe2-Vbe1差值的编程，改善带隙基准电路的精度。

实施例3、采样保持电路的实施

如图3所示，所述的采样保持电路3由第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关S6，第三电容C3、第四电容C4、第五电容C5和运算放大器5组成；其中，运算放大器5的正输入节点连接第三开关S3和第四开关S4的一端，并与结电压生成电路的第二路输出信号Vbe2相连；运算放大器5的负输入节点连接第三电容C3和第四电容C4的一端以及第三开关S3的另一端；运算放大器5的输出节点连接第五开关S5和第六开关S6的一端；第一开关S1跨接在第三电容C3、第二开关S2和第四开关S4相连的共同节点与第四电容C4和第五开关S5相连的共同节点上；第二开关S2跨接在结电压生成电路的第一路输出信号Vbe1与第三电容C3、第一开关S1和第四开关S4相连的共同节点上；第三开关S3跨接在运算放大器5正输入端节点和负输入端节点上；第四开关S4跨接在第三电容C3、第一开关S1和第二开关S2相连的共同节点与运算放大器5正输入端节点上；第五开关S5跨接在运算放大器5输出端节点与第四电容C4和第一开关S1相连的共同节点上；第六开关S6的一端与运算放大器5输出端节点连接，第六开关S6的另一端与输出信号VREF和第五电容C5的一端相连；第五电容C5的另一端接地；第一开关S1、第二开关S2和第三开关S3的控制端连在一起，与时钟生成电路的一路输出信号HC1相连；第四开关S4、第五开关S5和第六开关S6的控制端连在一起，与时钟生成电路的第二路输出信号HC2相连；运算放大器5的使能控制输入端与时钟生成电路4的第三路输出信号HCEN相连。

实施例4、带隙基准电路半周期工作制的实施

所述的采样保持电路3采用半周期工作制，可以减小运算放大器5的功耗；如图4所示，是采样保持电路3的工作时钟信号波形图，HCEN是运算放大器5的使能信号，只有HCEN信号处于高电平期间运算放大器5才能正常工作，当HCEN处于低电平期间，运算放大器5停止工作；时钟信号HC1和HC2为双相不交叠时钟，时钟信号HC1为高电平时，第一开关S1、第二开关S2、第三开关S3为开通状态；时钟信号HC1为低电平时，第一开关S1、第二开关S2、第三开关S3为关闭状态；时钟信号HC2为高电平时，第四开关S4、第五开关S5、第六开关S6为开通状态；时钟信号HC2为低电平时，第四开关S4、第五开关S5、第六开关S6为关闭状态。

实施例5、采样保持电路的采样与保持功能实施

如图5所示，在采样阶段，时钟信号HC1为高电平，第一开关S1、第二开关S2、第三开关S3接通；时钟信号HC2为低电平，第四开关S4、第五开关S5、第六开关S6断开；第三电容C3和第四电容C4并联，其一端与输入信号Vbe1相连，另一端与输入信号Vbe2相连；第三电容C3和第四电容C4两端的电压为Vbe1-Vbe2，完成两个结电压Vbe1和Vbe2电压差的采样；在这个过程中，运算放大器5不参与工作，为了降低功耗，使HCEN为低电平，关闭运算放大器5；由第五电容C5向外输出VREF信号。

如图6所示，在保持阶段，使能信号HCEN为高电平，运算放大器5开始工作；时钟信号HC2为高电平，第四开关S4、第五开关S5、第六开关S6接通；时钟信号HC1为低电平，第一开关S1、第二开关S2、第三开关S3断开；第四电容C4的一端接运算放大器5的负向输入端，另一端接运算放大器5的输出端；运算放大器5的输出为VREF＝Vbe2+(Vbe1-Vbe2)×(1+C3/C4)。

Claims (1)

1.一种半周期电容比例可编程带隙基准电路，其特征在于该电路包括：启动电路、结电压生成电路、采样保持电路和时钟生成电路；

所述的启动电路有两个输入端和两个输出端，两个输入端都与外部相连，两个输出端分别与结电压生成电路的两个输入端相连；所述的结电压生成电路有四个输入端和两个输出端，其中两个输入端分别与启动电路的两个输出端相连，另外两个输入端与外部控制信号相连，两个输出端分别与采样保持电路的两个输入端相连；所述的采样保持电路有五个输入端和一个输出端，其中两个输入端与结电压生成电路的两个输出端相连，另外三个输入端与时钟生成电路的三个输出端相连，输出端作为可编程带隙基准电路的输出与外电路相连；所述的时钟生成电路有一个输入端和三个输出端，输入端与外部相连，三个输出端与采样保持电路的三个输入端相连；

所述的结电压生成电路由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4，第一NMOS管MN1、第二NMOS管MN2，第一晶体管Q1、第2晶体管Q2、第三晶体管Q3，第一电容C1和第二电容C2组成；其中，第一PMOS管MP1的源极、第二PMOS管MP2的源极、以及第一电容C1和第二电容C2的一端连在一起并与电源VDD相连；第三PMOS管MP3的源极与第一PMOS管MP1的漏极相连；第四PMOS管MP4的源极与第二PMOS管MP2的漏极相连；第一PMOS管MP1的栅极、第二PMOS管MP2的栅极以及第一电容C1的另一端连在一起，并与输入信号SV1相连；第三PMOS管MP3的栅极、第四PMOS管MP4的栅极以及第二电容C2的另一端连在一起，并与输入信号SV2相连；第三PMOS管MP3的漏极与第一晶体管Q1的发射极连在一起，并作为结电压生成电路的第一路输出端与输出信号Vbe1相连；第四PMOS管MP4的漏极、第一NMOS管MN1的漏极和第二NMOS管MN2的漏极连在一起，并作为结电压生成电路的第二路输出端与输出信号Vbe2相连；第一NMOS管MN1的栅极与外部控制信号P1相连；第二NMOS管MN2的栅极与外部控制信号P2相连；第一NMOS管MN1的源极与第二晶体管Q2的发射极相连；第二NMOS管MN2的源极与第三晶体管Q3的发射极相连；第一晶体管Q1的基极和集电极连在一起、第二晶体管Q2的基极和集电极连在一起、第三晶体管Q3的基极和集电极连在一起，并与地GND相连；

所述的结电压生成电路具有可编程结构；第一晶体管Q1为发射结面积为5um×5um的PNP晶体管，第一晶体管Q1、第二晶体管Q2、第三晶体管Q3的发射结面积比为1:6:8；外部控制信号P1为高电平时，第三晶体管Q3接入电路；外部控制信号P2为高电平时，第二晶体管Q2接入电路；外部控制信号P1和P2都为高电平时，第二晶体管Q2和第三晶体管Q3都接入电路；通过这种编程结构，能够在线调整第二路输出信号Vbe2，改善带隙基准电路的性能；

所述的采样保持电路由第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关S6，第三电容C3、第四电容C4、第五电容C5和运算放大器组成；其中，运算放大器的正输入节点连接第三开关S3和第四开关S4的一端，并与结电压生成电路的第二路输出信号Vbe2相连；运算放大器的负输入节点连接第三电容C3和第四电容C4的一端以及第三开关S3的另一端；运算放大器的输出节点连接第五开关S5和第六开关S6的一端；第一开关S1跨接在第三电容C3、第二开关S2和第四开关S4相连的共同节点与第四电容C4和第五开关S5相连的共同节点上；第二开关S2跨接在结电压生成电路的第一路输出信号Vbe1与第三电容C3、第一开关S1和第四开关S4相连的共同节点上；第三开关S3跨接在运算放大器正输入端节点和负输入端节点上；第四开关S4跨接在第三电容C3、第一开关S1和第二开关S2相连的共同节点与运算放大器正输入端节点上；第五开关S5跨接在运算放大器输出端节点与第四电容C4和第一开关S1相连的共同节点上；第六开关S6的一端与运算放大器输出端节点连接，第六开关S6的另一端与输出信号VREF和第五电容C5的一端相连；第五电容C5的另一端接地；第一开关S1、第二开关S2和第三开关S3的控制端连在一起，与时钟生成电路的一路输出信号HC1相连；第四开关S4、第五开关S5和第六开关S6的控制端连在一起，与时钟生成电路的第二路输出信号HC2相连；运算放大器的使能控制输入端与时钟生成电路的第三路输出信号HCEN相连；

所述的采样保持电路采用半周期工作制；时钟生成电路的第三路输出信号HCEN是运算放大器的使能信号，HCEN高电平期间运算放大器正常工作，HCEN低电平期间运算放大器关闭；时钟生成电路的另外两路输出信号HC1和HC2为双相不交叠时钟。