CN104503528B - 一种降低失调影响的低噪声带隙基准电路 - Google Patents

Abstract

本发明提供了一种降低失调影响的低噪声带隙基准电路，属于集成电路领域。包括电流镜模块、PTAT电压产生模块、带隙基准电压产生模块，所述PTAT电压产生模块包括运算放大器和至少一对三极管，所述电流镜模块用于给PTAT电压产生模块中的三极管提供成比例的电流，PTAT电压产生模块用于产生PTAT电压，带隙基准电压产生模块利用PTAT电压产生带隙基准电压，其特征在于，所述PTAT电压产生模块中的运算放大器的差分输入对管为非对称结构，使运算放大器两个输入端的电压不相等，产生一个额外的ΔV_BE，可有效降低运放失调电压对输出电压的影响，ΔV_BE为运算放大器中的非对称的差分输入对管之间的基极发射极电压差的差值。

Description

一种降低失调影响的低噪声带隙基准电路

技术领域

本发明属于集成电路领域，涉及集成电路中的带隙基准电路，具体为一种降低运放失调电压影响的低噪声带隙基准电路。

背景技术

基准电压源是集成电路中应用极为广泛的一类电路，它可为集成电路中的其他模块提供精准的电压参考信号。而“带隙(bandgap)”基准已经成为公认的电压基准技术，其基本结构如图1所示，该电路中运算放大器(operationalamplifier，OPA)的输入差分对完全对称，且通过运放OPA的“虚短”特性使得V_X＝V_Y。该带隙基准电路的具体原理如下：

三极管的电压电流关系： $V_{\mathrm{BE}}=V_T\ln \left(\frac{I_C}{I_S}\right)---\left(1\right)$

其中，V_BE为三极管的基极与发射极的电压差，一般在600mV～800mV之间，而其在室温(300°K)下的温度系数大概为-1.5mV/°K(V_BE的大小及其温度系数随工艺不同会有较大变化，这里取教科书中的示意值)；V_T为热电压，表达式为kT/q(k为玻尔兹曼常数，T为开氏温度，q为单位电荷量)，其在室温下的温度系数为+0.087mV/°K；I_C为三极管的集电极电流，I_S为三极管的反向饱和电流。图1中，R₁＝R₂，于是Q₁和Q₂的集电极电流相等，由于Q₁只有一个“单位三极管”，而Q₂为n个“单位三极管”并联，由式(1)可得到：

$V_{\mathrm{BE}1}=V_T\ln \left(\frac{I_C}{I_S}\right),V_{\mathrm{BE}2}=V_T\ln \left(\frac{I_C}{n{I}_S}\right)---\left(2\right)$

于是有 $V_{R_3}=V_{\mathrm{BE}1}-V_{\mathrm{BE}2}={\mathrm{\ΔV}}_{\mathrm{BE}}=V_T\ln n,$ 其中，ΔV_BE为不同三极管基极与发射极电压差的差值，由此得到的带隙基准电压V_BG为：

$V_{\mathrm{BG}}=V_{\mathrm{BE}2}+(1+\frac{R_2}{R_3})V_T\ln n---\left(3\right)$

其中，R₂和R₃为同种类型的电阻，n为三极管Q₁与Q₂的个数比。为了产生零温度系数的带隙电压，要求正温系数与负温系数相互抵消，即式(3)中，V_T的系数应为1.5/0.087＝17.2，即(1+R₂/R₃)ln(n)＝17.2，由此产生的带隙基准电压为V_BG≈V_BE2+17.2V_T≈1.2V。

然而，由于在集成电路制造过程中不可避免会存在工艺偏差，即使在设计时完全对称的输入晶体管对，在制作完成后也会出现不对称的现象，由此产生了运放输入为“零”而输出却不为“零”的现象，该现象通常称为“失调”。

在图1所示的带隙基准电路中，考虑运放失调后的输出电压为：

$V_{\mathrm{BG}}=V_{\mathrm{BE}2}+(1+\frac{R_2}{R_3})(V_T\ln n-V_{\mathrm{OS}})---\left(4\right)$

其中，V_OS为运放输入端的失调电压，也就是使输出为“零”的输入电压。由式(4)可以得到V_OS的系数为(1+R₂/R₃)，会导致运放的失调电压被放大(1+R₂/R₃)倍，从而在输出端引入较大的误差。如果要使V_OS对输出的影响尽可能小，则需要(1+R₂/R₃)尽可能小，而根据式(4)，在减小(1+R₂/R₃)时，必须增大ln(n)，这样才能保证“零”温系数电压的实现。当(1+R₂/R₃)＝2时，则ln(n)约为8.5，而由此计算得到的n(晶体管个数比)为4915左右。

然而，数量过多的三极管会占用很大的芯片面积，使制造成本增加，故上述计算得到的晶体管的个数(n＝4915)在集成电路设计中是不合理的(带隙基准电路中晶体管的个数大约在100以内)。通常，晶体管的个数比为8，即n＝8，由此可得ln(n)≈2.08，(1+R₂/R₃)≈8.3，会导致运放的失调电压V_OS被放大8.3倍；即使n＝100，根据式(4)，运放的失调电压V_OS也会被放大3.7倍。

采用BJT(双极结型晶体管)作为输入对管的运算放大器是降低运放失调电压的有效方法。在电路匹配良好的前提下，BJT(双极结型晶体管)作为输入对管的运放的典型失调电压值很低，约为500μV(CMOS作为输入对管的运放的典型失调电压值为5mV)。通常，带隙基准电路输出精度为1％，则输出的电压变化值在1.2V×1％＝12mV以内。若采用BJT运放，在n＝8时失调会引入0.5mV×8.3＝4.15mV的误差，在n＝100时失调会引入0.5mV×3.7＝1.85mV的误差；若采用CMOS运放，在n＝8时失调会引入5mV×8.3＝41.5mV的误差，在n＝100时失调会引入5mV×3.7＝18.5mV的误差。由此可见，CMOS运放的失调会给基准输出引入非常大的误差，对于高精度的需求，这些误差只能通过制造完成后的修调(trimming)来减小，而修调会导致制造周期的延长和成本的增加。

在考虑电阻、BJT工艺偏差及输出随温度变化之后，失调引入的误差则需要更进一步地限制。例如，对输出精度为1％的带隙基准，其输出变化不应超过12mV，该误差为综合各种误差之后的值，而失调引入的误差仅是其中一个误差源，通常典型的失调误差值控制在2mV以内，而此时，图1所示的电路即使牺牲面积(n＝100)，也难以达到该精度要求。

为了进一步减小失调对基准电路输出的影响，“模拟CMOS集成电路设计”(毕查德·拉扎维(著),陈贵灿、程军、张瑞智(译).西安交通大学出版社，2003.)中提出了一种如图2所示的电路结构，该电路采用两对PNP型三极管使ΔV_BE增加一倍，ΔV_BE为每一对的两个三极管之间的基极发射极电压差。该结构的带隙电压为：

$V_{\mathrm{BG}}=2V_{\mathrm{BE}}+(1+\frac{R_2}{R_1})(2V_T\ln n-V_{\mathrm{OS}})=2[V_{\mathrm{BE}}+(1+\frac{R_2}{R_1})(V_T\ln n-\frac{1}{2}{V}_{\mathrm{OS}})]---\left(5\right)$

由式(5)可知，该电路结构可将失调电压的影响减小一半，然而，该结构获得的基准电压值为2.4V左右，仍然不能满足低压应用场合。

目前，还有一种带斩波技术的带隙基准电路可将失调电压控制在1μV以下，但是该电路在工作时需要不断切换开关，产生显著的噪声。为了降低噪声，该基准电路在输出端串接由电阻电容形成的低通滤波器(RC滤波器)进行滤波；然而当应用于对噪声要求很高的场合时，需要很大的电阻值和电容值，导致该RC滤波器难以在芯片内部集成，需要外置于PCB板上，增大了PCB面积和元器件个数，进而增加了制作成本。此外，大的电阻电容会使电路的启动变慢，当应用于需要快速启动的场合时，需要额外设计快速启动，增加了芯片设计的复杂程度且提高了制造成本。

因此，目前还没有一种能有效降低失调影响影响的带隙基准电路。

发明内容

本发明针对背景技术存在的缺陷，提出了一种降低失调影响的低噪声带隙基准电路，本发明带隙基准电路中的运算放大器的输入对管为不对称结构，使得运放两个输入端的电压不等，从而产生一个额外的ΔV_BE，可以有效降低运放失调电压对输出电压的影响。

本发明的技术方案如下：

一种降低失调影响的低噪声带隙基准电路，包括电流镜模块、PTAT电压产生模块、带隙基准电压产生模块，所述PTAT电压产生模块包括运算放大器和至少一对三极管，所述电流镜模块用于给PTAT电压产生模块中的三极管提供成比例的电流，PTAT电压产生模块用于产生一个PTAT电压，带隙基准电压产生模块利用PTAT电压产生模块产生的PTAT电压产生带隙基准电压，其特征在于，所述PTAT电压产生模块中的运算放大器的差分输入对管为非对称结构，使得运算放大器两个输入端的电压不相等，从而产生一个额外的ΔV_BE，可有效降低运放失调电压对输出电压的影响，所述ΔV_BE为运算放大器中的非对称的差分输入对管之间的基极发射极电压差的差值。

进一步地，上述非对称输入对管的运算放大器中非对称的输入对管为第五NPN型三极管Q₅和第六NPN型三极管Q₆，所述第五NPN型三极管Q₅和第六NPN型三极管Q₆的个数比为m：1(m≥2)，即第五NPN型三极管Q₅采用m个单位NPN型三极管并联(m≥2)，第六NPN型三极管Q₆为1个单位NPN型三极管，所述第五NPN型三极管Q₅和第六NPN型三极管Q₆的发射极连接在一起，发射极再接电流大小为第五NPN型三极管Q₅的集电极电流的2倍(实施例中为2I)的电流源到地，所述第五NPN型三极管Q₅的基极为运算放大器OPA的反相输入端V_in-，所述第六NPN型三极管Q₆的基极为运算放大器OPA的同相输入端V_in+；通过合适的电路设计使得通过第五NPN型三极管Q₅和第六NPN型三极管Q₆的集电极的电流相等(实施例中均为I)。所述非对称的输入对管Q₅和Q₆可产生一个额外的ΔV_BE，使得运放失调电压对输出的影响进一步减小。

进一步地，本发明所述的PTAT电压产生模块和带隙基准电压产生模块包括四个PNP型三极管(Q₁、Q₂、Q₃、Q₄)，运算放大器(OPA)，第一电阻R₁，第二电阻R₂；所述四个PNP型三极管Q₁、Q₂、Q₃、Q₄的个数比为1:1:n:n；其中，第一PNP型三极管Q₁的基极与集电极均接地，发射极接电流镜的第1路输出和第二PNP型三极管Q₂的基极；第二PNP型三极管Q₂的集电极接地，发射极接电流镜的第2路输出以及运算放大器OPA的反相输入端V_in-，基极接第一PNP型三极管Q₁的发射极；第三PNP型三极管Q₃的集电极接地，基极接第一电阻R₁的正端，发射极接电流镜的第3路输出以及运算放大器OPA的同相输入端V_in+；第四PNP型晶体管Q₄的基极和集电极均接地，发射极接第一电阻R₁的负端；第一电阻R₁的正端接第三PNP型三极管Q₃的基极以及第二电阻R₂的负端；第二电阻R₂的负端接第三PNP型三极管Q₃的基极和第一电阻R₁的正端，正端接电流镜的第四路输出并作为带隙基准电压V_BG的输出。所述电流镜的第1路输出和第一PNP型三极管Q₁的发射极之间还设置有对称电阻R₃，所述对称电阻R₃的正端接电流镜的第1路输出，负端接第一PNP型三极管Q₁的发射极和第二PNP型三极管Q₂的基极，通过调节对称电阻R₃的阻值使第五PMOS晶体管M₅的漏极电压近似等于带隙基准输出电压V_BG，以保证共源共栅电流镜有更好的匹配，从而可进一步减小电流失配对带隙输出电压的影响。

进一步地，所述电流镜模块为共源共栅电流镜，包括八个PMOS晶体管(M₁、M₂、M₃、M₄、M₅、M₆、M₇、M₈)，所述第一PMOS晶体管M₁与第五PMOS晶体管M₅、第二PMOS晶体管M₂与第六PMOS晶体管M₆、第三PMOS晶体管M₃与第七PMOS晶体管M₇、第四PMOS晶体管M₄与第八PMOS晶体管M₈分别构成共源共栅结构，具体结构为：第一PMOS晶体管M₁、第二PMOS晶体管M₂、第三PMOS晶体管M₃和第四PMOS晶体管M₄的源极均连接电源电压V_CC，栅极均连接运算放大器OPA的输出端；第一PMOS晶体管M₁的漏极接第五PMOS晶体管M₅的源级，第二PMOS晶体管M₂的漏极接第六PMOS晶体管M₆的源级，第三PMOS晶体管M₃的漏极接第七PMOS晶体管M₇的源级，第四PMOS晶体管M₄的漏极接第八PMOS晶体管M₈的源级；第五PMOS晶体管M₅、第六PMOS晶体管M₆、第七PMOS晶体管M₇和第八PMOS晶体管M₈的栅极均连接直流偏置电压V_bias；第五PMOS晶体管M₅、第六PMOS晶体管M₆、第七PMOS晶体管M₇、第八PMOS晶体管M₈的漏极分别对应电流镜的第1、2、3、4路输出；第六PMOS晶体管M₆的漏极连接运算放大器OPA的反相输入端V_in-和第二PNP三极管Q₂的发射极，第七PMOS晶体管M₇的漏极连接运算放大器OPA的同相输入端V_in+和第三PNP三极管Q₃的发射极，第八PMOS晶体管M₈的漏极连接第二电阻R₂的正端，同时第八PMOS晶体管M₈的漏极也即带隙基准的输出端V_BG；其中，八个PMOS晶体管的衬底均接电源电压V_CC。

进一步地，第五PMOS晶体管M₅的漏极还连接对称电阻R₃的正端，对称电阻R₃的正端接电流镜的第1路输出(即第五PMOS晶体管M₅的漏极)，负端接第一PNP型三极管Q₁的发射极和第二PNP型三极管Q₂的基极，通过调节对称电阻R₃的阻值使第五PMOS晶体管M₅的漏极电压近似等于基准的输出电压V_BG，以保证共源共栅电流镜有更好的匹配，从而可进一步减小电流失配对带隙输出的影响。

进一步地，所述电流镜模块中通过第一PMOS晶体管M₁、第二PMOS晶体管M₂、第三PMOS晶体管M₃、第四PMOS晶体管M₄的电流比为k:k:1:1，具体为kI₀、kI₀、I₀、I₀，其中k＞1。

进一步地，上述电流镜模块的第1、2、3、4路输出的电流比为k:k:1:1，具体地，第1、2、3、4路输出的电流分别为kI₀、kI₀、I₀、I₀。

进一步地，本发明所述的运算放大器采用非对称结构的输入对管，使得运算放大器OPA的同相输入端电压V_in+高于反向输入端电压V_in-，两者的差为：

V_in+-V_in-＝V_Tln(m)-V_OS(6)

其中，V_T为热电压，m为第五NPN型三极管Q₅中并联的单位NPN型三极管的个数，V_OS为运放的失调电压。从而，带隙基准电路输出电压V_BG的表达式为：

$V_{\mathrm{BG}}=V_{R1}+V_{R2}+V_{\mathrm{BE}4}=\frac{V_{R1}}{R_1}(R_1+R_2)+V_{\mathrm{BE}4}=V_{R1}(1+\frac{R_2}{R_1})+V_{\mathrm{BE}4}---\left(7\right)$

由BJT的电压电流关系式(1)式有：

$V_{\mathrm{BE}1}=V_T\ln \left(\frac{k{I}_0}{I_S}\right),V_{\mathrm{BE}2}=V_T\ln \left(\frac{k{I}_0}{I_S}\right),V_{\mathrm{BE}3}=V_T\ln \left(\frac{I_0}{n{I}_S}\right),V_{\mathrm{BE}4}=V_T\ln \left(\frac{I_0}{n{I}_S}\right)---\left(8\right)$

由基尔霍夫电压定律(KVL)有：

V_in+＝V_BE4+V_R1+V_BE3(9)

V_in-＝V_BE1+V_BE2+V_OS(10)

V_in+-V_in-＝V_BE4+V_R1+V_BE3-(V_BE1+V_BE2+V_OS)＝V_Tln(m)(11)

V_R1＝(V_BE1-V_BE4)+(V_BE2-V_BE3)+V_Tln(m)-V_OS(12)

V_R1＝V_Tln(k²·n²·m)-V_OS(13)

由以上公式可得到，带隙基准电路输出电压的表达式为：

$V_{\mathrm{BG}}=(1+\frac{R_2}{R_1})[V_T\ln (k^2\·n^2\·m)-V_{\mathrm{OS}}]+V_{\mathrm{BE}4}---\left(14\right)$

通过上述分析可以看出，本发明通过两对串联的PNP型三极管(Q₁、Q₂、Q₃、Q₄)，以及非对称输入对管(Q₅、Q₆)的运放，产生了3个ΔV_BE(ΔV_BE为每一对的两个三极管之间的基极发射极电压差)，即V_BE1-V_BE4、V_BE2-V_BE3、V_Tln(m)并且采用成比例关系的电流镜，使得自然对数“ln”括号中的项达到了k²·n²·m，电阻R₂与R₁的比值减小，从而使失调电压被放大的倍数减小了，有效降低了运放失调电压对输出电压的影响。

进一步地，所述共源共栅电流镜采用成比例的宽长比的晶体管，使得流过M₁～M₄的电流依次为kI₀、kI₀、I₀、I₀，流过M₅～M₈的电流也依次为kI₀、kI₀、I₀、I₀，即M₁～M₄的宽长比关系为：(W/L)₁:(W/L)₂:(W/L)₃:(W/L)₄＝k:k:1:1，M₅～M₈的宽长比关系为：(W/L)₅:(W/L)₆:(W/L)₇:(W/L)₈＝k:k:1:1，k为比例系数。此外，M₁与M₅、M₂与M₆、M₃与M₇、M₄与M₈的宽长比不要求相等。

本发明的有益效果为：本发明带隙基准电路采用非对称输入对管的运算放大器，使得在不增加三极管个数的基础上，额外增加了一个ΔV_BE，显著降低了运放失调电压对输出电压的影响，该结构并未消除运放的失调电压，只是显著降低了运放失调对输出电压的影响；同时，本发明带隙基准电路结构简单实用，无需采用时钟开关控制，不需要输出RC低通滤波器，在降低失调影响电压影响的同时也具有低噪声的优点，可以很好地适应高精度低噪声带隙电压基准的要求。

附图说明

图1是传统的带隙基准电路的电路图。

图2为现有的一种降低失调影响的带隙基准电路的电路图。

图3为本发明实施例提供的一种降低失调影响的低噪声带隙基准电路的电路图。

图4为本发明实施例提供的一种降低失调影响的低噪声带隙基准电路中非对称输入差分对运算放大器的电路图。

具体实施方式

下面结合附图3和附图4所示的电路图给出本发明的一种降低失调影响的低噪声带隙基准电路的具体实施例。在此说明，工艺不同以及BJT晶体管的类型不同会使V_BE的温度系数差异较大，得到的零温度系数输出电压所需要的正温项V_T的系数也会有较大变化，可能从15～25不等；在本实施例中，所用工艺的V_BE的温度系数为-2mV/℃，正温项V_T的温度系数为+0.087mV/℃，因此V_T的系数为2/0.087≈23。

如图3所示为本实施提供的一种降低失调影响的低噪声带隙基准电路，包括共源共栅电流镜模块、PTAT电压产生模块、带隙基准电压产生模块和对称电阻R₃，所述电流镜模块为共源共栅电流镜，包括八个PMOS晶体管(M₁、M₂、M₃、M₄、M₅、M₆、M₇、M₈)，所述第一PMOS晶体管M₁与第五PMOS晶体管M₅、第二PMOS晶体管M₂与第六PMOS晶体管M₆、第三PMOS晶体管M₃与第七PMOS晶体管M₇、第四PMOS晶体管M₄与第八PMOS晶体管M₈分别构成共源共栅结构，具体结构为：第一PMOS晶体管M₁、第二PMOS晶体管M₂、第三PMOS晶体管M₃和第四PMOS晶体管M₄的源极均连接电源电压V_CC，栅极均连接运算放大器OPA的输出端；第一PMOS晶体管M₁的漏极接第五PMOS晶体管M₅的源级，第二PMOS晶体管M₂的漏极接第六PMOS晶体管M₆的源级，第三PMOS晶体管M₃的漏极接第七PMOS晶体管M₇的源级，第四PMOS晶体管M₄的漏极接第八PMOS晶体管M₈的源级；第五PMOS晶体管M₅、第六PMOS晶体管M₆、第七PMOS晶体管M₇和第八PMOS晶体管M₈的栅极均连接直流偏置电压V_bias；第五PMOS晶体管M₅、第六PMOS晶体管M₆、第七PMOS晶体管M₇、第八PMOS晶体管M₈的漏极分别对应电流镜的第1、2、3、4路输出，且第五PMOS晶体管M₅的漏极还连接对称电阻R₃的正端，对称电阻R₃的正端接电流镜的第1路输出(即第五PMOS晶体管M₅的漏极)，负端接第一PNP型三极管Q₁的发射极和第二PNP型三极管Q₂的基极，通过调节对称电阻R₃的阻值使第五PMOS晶体管M₅的漏极电压近似等于基准的输出电压V_BG，以保证共源共栅电流镜有更好的匹配，从而可进一步减小电流失配对带隙输出的影响；第六PMOS晶体管M₆的漏极连接运算放大器OPA的反相输入端V_in-和第二PNP三极管Q₂的发射极，第七PMOS晶体管M₇的漏极连接运算放大器OPA的同相输入端V_in+和第三PNP三极管Q₃的发射极，第八PMOS晶体管M₈的漏极连接第二电阻R₂的正端，同时第八PMOS晶体管M₈的漏极也即带隙基准的输出端V_BG。其中，八个PMOS晶体管的衬底均接电源电压V_CC。所述的PTAT电压产生模块和带隙基准电压产生模块包括四个PNP型三极管(Q₁、Q₂、Q₃、Q₄)，运算放大器(OPA)，第一电阻R₁，第二电阻R₂；所述四个PNP型三极管Q₁、Q₂、Q₃、Q₄的个数比为1:1:n:n；其中，第一PNP型三极管Q₁的基极与集电极均接地，发射极接电流镜的第1路输出和第二PNP型三极管Q₂的基极；第二PNP型三极管Q₂的集电极接地，发射极接电流镜的第2路输出以及运算放大器OPA的反相输入端V_in-，基极接第一PNP型三极管Q₁的发射极；第三PNP型三极管Q₃的集电极接地，基极接第一电阻R₁的正端，发射极接电流镜的第3路输出以及运算放大器OPA的同相输入端V_in+；第四PNP型晶体管Q₄的基极和集电极均接地，发射极接第一电阻R₁的负端；第一电阻R₁的正端接第三PNP型三极管Q₃的基极以及第二电阻R₂的负端；第二电阻R₂的负端接第三PNP型三极管Q₃的基极和第一电阻R₁的正端，正端接电流镜的第四路输出并作为基准电压V_BG的输出。所述电流镜的第1路输出和第一PNP型三极管Q₁的发射极之间还有对称电阻R₃，所述对称电阻R₃的正端接电流镜的第1路输出，负端接第一PNP型三极管Q₁的发射极和第二PNP型三极管Q₂的基极，通过调节对称电阻R₃的阻值使第五PMOS晶体管M₅的漏极电压近似等于基准的输出电压V_BG，以保证共源共栅电流镜有更好的匹配，从而可进一步减小电流失配对带隙输出的影响。

进一步地，上述PTAT电压产生模块中的运算放大器OPA为折叠共源共栅结构，如图4所示，包括由两个NMOS晶体管(M₁₃、M₁₄)和两个NPN三极管(Q₅、Q₆)构成的运放的折叠输入，由四个PMOS晶体管(M₉、M₁₀、M₁₁、M₁₂)、两个NPN三极管(Q₇、Q₈)和两个电阻(R₄、R₅)构成的运放的输出级。具体结构为：第五NPN三极管Q₅和第六NPN三极管Q₆的发射极连接在一起，发射极再接电流大小为2I(第五NPN型三极管Q₅和第六NPN型三极管Q₆的集电极的电流为I)的电流源到地；第五NPN三极管Q₅的基极为运放的反相输入端V_in-，第六NPN三极管Q₆的基极为运放的同相输入端V_in+；第五NPN三极管Q₅的集电极连接第十三NMOS晶体管M₁₃的源极，第六NPN三极管Q₆的集电极连接第十四NMOS晶体管M₁₄的源级；第十三NMOS晶体管M₁₃和第十四NMOS晶体管M₁₄的栅极均连接偏置电压V_bias3，第十三NMOS晶体管M₁₃的漏极连接第十PMOS晶体管M₁₀的漏极，第十四NMOS晶体管M₁₄的漏极连接第九PMOS晶体管M₉的漏极，第十三NMOS晶体管M₁₃和第十四NMOS晶体管M₁₄的衬底均接地；第九PMOS晶体管M₉和第十PMOS晶体管M₁₀的栅极均连接直流偏置电压V_bias1，源级和衬底均接电源电压V_CC；第九PMOS晶体管M₉的漏极接第十四NMOS晶体管M₁₄的漏极和第十一PMOS晶体管M₁₁的源级，第十PMOS晶体管M₁₀的漏极接第十三NMOS晶体管M₁₃的漏极和第十二PMOS晶体管M₁₂的源级；第十一PMOS晶体管M₁₁和第十二PMOS晶体管M₁₂的栅极均连接偏置电压V_bias2，衬底均接电源电压V_CC；第十一PMOS晶体管M₁₁的漏极连接第七NPN三极管Q₇的集电极，第十二PMOS晶体管M₁₂的漏极接第八NPN三极管Q₈的集电极；第七NPN三极管Q₇的集电极与基极短接，发射极接第四电阻R₄的一端，第四电阻R₄的另一端接地；第八NPN三极管Q₈的集电极为运算放大器的输出端V_out，第八NPN三极管Q₈的基极与第七NPN三极管Q₇的基极连接，发射机接第五电阻R₅的一端，第五电阻R₅的另一端接地。

更进一步地，上述运算放大器中输入差分为非对称结构，采用m:1的比例，即第五NPN三极管Q₅采用m个“单位NPN型三极管”并联，第六NPN三极管Q₆只采用1个“单位NPN型三极管”；其他的M₉和M₁₀、M₁₁和M₁₂、M₁₃和M₁₄、Q₇和Q₈、R₄和R₅均要求完全匹配，匹配器件的尺寸要完全一致。其中，M₁₃、M₁₄为共源共栅器件，要求完全对称以改进PSRR和降低噪声；M₉和M₁₀为完全对称的电流镜，为输出级提供直流偏置电流；M₁₁和M₁₂为共源共栅管，要求完全对称以进一步保证输出级的两条支路的电流相等；Q₇、Q₈构成电流镜且Q₇为二极管连接形式，完成差分双端输入转单端输出的功能，R₄、R₅为源级负反馈电阻，以提高电流镜的输出阻抗。

上述运算放大器中：|I_D9|＝|I_D10|，I_C7＝I_C8(所用的NPN三极管Q₇和Q₈的β(放大倍数)足够大，使得基极电流可以忽略)，由KCL有I_D13＝|I_D10|－|I_D12|＝|I_D10|－I_C8，I_D14＝|I_D9|－|I_D11|＝|I_D9|－I_C7，由此得到I_D13＝I_D14，即流过Q₅和Q₆的电流相等；而Q₅和Q₆的个数之比为m:1，由BJT的电流电压关系I_C＝I_S·exp(V_BE/V_T)可知，要使流过Q₅和Q₆的电流相等，则必有V_BE5<V_BE6，即：

$V_{\mathrm{in}+}-V_{\mathrm{in}-}=V_{\mathrm{BE}6}-V_{\mathrm{BE}5}=V_T[\ln \left(\frac{I}{I_S}\right)-\ln \left(\frac{I}{m{I}_S}\right)]=V_T\ln \left(m\right)---\left(15\right)$

由此可见，非对称差分对的运算放大器在两个输入端之间产生了一个固定的直流电压差ΔV_BE，该电压差存在于产生V_R1的环路中，使得V_R1上的电压增大。

实施例中所述降低失调影响的低噪声带隙基准电路中，流过电流镜M₁、M₂、M₃、M₄的电流依次为kI₀、kI₀、I₀、I₀，即M₁、M₂、M₃、M₄的宽长比关系为：(W/L)₁:(W/L)₂:(W/L)₃:(W/L)₄＝k:k:1:1，M₅～M₈的宽长比关系为：(W/L)₅:(W/L)₆:(W/L)₇:(W/L)₈＝k:k:1:1，k为比例系数。M₁与M₅、M₂与M₆、M₃与M₇、M₄与M₈的宽长比不要求相等。

本实施例中所述降低失调影响的低噪声带隙基准电路中的对称电阻R₃的作用为使第五PMOS晶体管M₅的漏极电压近似等于V_BG，以保证共源共栅电流镜有更好的匹配，从而减小电流失配对带隙输出的影响。R₃的值为R₃＝(V_BG－V_BE1)/(kI₀)。

本实施例中所述的降低失调影响的低噪声带隙基准电路中的第一PNP型三极管Q₁和第二PNP型三极管Q₂的个数均为1，第三PNP型三极管Q₃和第四PNP型三极管Q₄的个数均为n，第一电阻R₁位于第三PNP型三极管Q₃的基极与第四PNP型三极管Q₄的发射极之间以使输出为1.2V，而不是2.4V。

由此得到带隙基准电路输出电压为：

$V_{\mathrm{BG}}=V_{R1}+V_{R2}+V_{\mathrm{BE}4}=\frac{V_{R1}}{R_1}(R_1+R_2)+V_{\mathrm{BE}4}=V_{R1}(1+\frac{R_2}{R_1})+V_{\mathrm{BE}4}---\left(7\right)$

由BJT的电压电流关系式有：

$V_{\mathrm{BE}1}=V_T\ln \left(\frac{k{I}_0}{I_S}\right),V_{\mathrm{BE}2}=V_T\ln \left(\frac{k{I}_0}{I_S}\right),V_{\mathrm{BE}3}=V_T\ln \left(\frac{I_0}{n{I}_S}\right),V_{\mathrm{BE}4}=V_T\ln \left(\frac{I_0}{n{I}_S}\right)---\left(8\right)$

由基尔霍夫电压定律KVL有：

V_in-＝V_BE1+V_BE2+V_OS(10)

V_in+-V_in-＝V_BE4+V_R1+V_BE3-(V_BE1+V_BE2+V_OS)＝V_Tln(m)(11)

V_R1＝(V_BE1-V_BE4)+(V_BE2-V_BE3)+V_Tln(m)-V_OS(12)

V_R1＝V_Tln(k²·n²·m)-V_OS(13)

于是， $V_{\mathrm{BG}}=(1+\frac{R_2}{R_1})[V_T\ln (k^2\&CenterDot;n^2\&CenterDot;m)-V_{\mathrm{OS}}]+V_{\mathrm{BE}4}---\left(14\right)$

作为更具体的描述，取k＝2(k不宜过大，否则会显著增大功耗)，n＝48(采用7²－1以使版图更匹配)，m＝24(采用5²－1以使版图更匹配)，则有：

ln(k²·n²·m)＝ln(2²×48²×24)＝ln(221184)≈12.3

如前所述，在本实施例中，V_BE的温度系数为-2mV/℃，V_T的温度系数为+0.087mV/℃，V_T的系数为2/0.087≈23，则(1+R₂/R₁)≈23/12.3≈1.87，即V_OS只被放大了1.87倍；又由于BJT差分对的失调电压很小(一般在1mV左右，良好的设计会小于500μV)，使得运放失调电压V_OS引入的输出误差为0.935mV～1.87mV，这是相当小的一个误差。因此采用本发明的提供的带隙基准电路的结构，可显著降低运放失调电压对输出电压的影响，从而保证输出带隙基准电压的高精度。

为了更加突出本发明相比于传统结构的优势，将本实施例与传统结构进行对比。传统结构中，运放的差分对完全对称，M₁～M₄电流镜也完全对称，即k＝1，m＝1，则带隙基准电路输出电压表达式为：

$V_{\mathrm{BG}}=(1+\frac{R_2}{R_1})[V_T\ln (n^2)-V_{\mathrm{OS}}]+V_{\mathrm{BE}4}---\left(14\right)$

取相同的n值(n＝48)，得到ln(n²)＝ln(48²)＝ln(2304)≈7.74，(1+R₂/R₁)为23/7.74≈2.97，即V_OS被放大了2.97倍。相比本实施而言，V_OS在输出引入的误差多出1个V_OS左右，如果工艺失配使得V_OS大于1mV，则输出会多出1mV以上的误差，这在高精度要求的系统中，会带来非常大的不利影响。

本实施例相对传统结构增加了(m-1)个BJT和(4k-4)个PMOS晶体管，面积会有所增加，但是增加的面积完全在可以接受的范围。现在假设传统结构也消耗这么大的面积，即n变为n₁＝n+m/2＝48+12＝60，电流镜也变为本实例中的2:2:1:1的比例，则输出电压的表达式为：

$V_{\mathrm{BG}}=(1+\frac{R_2}{R_1})[V_T\ln (k^2\&CenterDot;{n_1}^2)-V_{\mathrm{OS}}]+V_{\mathrm{BE}4}$

将对应的值带入得ln(k²·n₁ ²)＝ln(2²×60²)＝ln(14400)≈9.6，相比于本实例，14400<<221184，也即采用相同的管子个数、尺寸，本实施例的电路结构可以使自然对数ln括号中的项远远大于传统结构中的对应项。因为V_T的系数为固定值23，由V_OS的放大倍数(1+R₂/R₁)可以减小。

以上实例仅为本发明的降低失调影响影响的低噪声带隙基准电路的一种电路实现形式，本发明中的比例关系并不局限于所述的k:k:1:1、n:n:1:1、m:1，采用所述的比例关系只是为了叙述方便，实际上电路采用其他比例关系也能得到同样的效果。凡在本发明的原理、准则、精神及实现电路等范围之内做的任何修改，等同替换，等效变化及改进，均应包含在本发明的范围内。

Claims (7)

1.一种降低失调影响的低噪声带隙基准电路，包括电流镜模块、PTAT电压产生模块、带隙基准电压产生模块，所述PTAT电压产生模块包括运算放大器和至少一对三极管，所述电流镜模块用于给PTAT电压产生模块中的三极管提供成比例的电流，PTAT电压产生模块用于产生一个PTAT电压，带隙基准电压产生模块利用PTAT电压产生模块产生的PTAT电压产生带隙基准电压，其特征在于，所述PTAT电压产生模块中的运算放大器的差分输入对管为非对称结构，使得运算放大器两个输入端的电压不相等，从而产生一个额外的ΔV_BE，所述ΔV_BE为运算放大器中的非对称的差分输入对管之间的基极发射极电压差的差值。

2.根据权利要求1所述的降低失调影响的低噪声带隙基准电路，其特征在于，所述运算放大器中的非对称的差分输入对管为第五NPN型三极管(Q₅)和第六NPN型三极管(Q₆)，所述第五NPN型三极管(Q₅)和第六NPN型三极管(Q₆)的个数比为m：1，第五NPN型三极管(Q₅)采用m个单位NPN型三极管并联，第六NPN型三极管(Q₆)为1个单位NPN型三极管，所述第五NPN型三极管(Q₅)和第六NPN型三极管(Q₆)的发射极连接在一起，发射极再接电流大小为第五NPN型三极管(Q₅)的集电极电流的2倍的电流源到地，所述第五NPN型三极管(Q₅)的基极为运算放大器(OPA)的反相输入端，所述第六NPN型三极管(Q₆)的基极为运算放大器(OPA)的同相输入端；所述第五NPN型三极管(Q₅)和第六NPN型三极管(Q₆)的集电极的电流相等。

3.根据权利要求1所述的降低失调影响的低噪声带隙基准电路，其特征在于，所述PTAT电压产生模块和带隙基准电压产生模块包括四个PNP型三极管(Q₁、Q₂、Q₃、Q₄)，运算放大器(OPA)，第一电阻(R₁)，第二电阻(R₂)；所述四个PNP型三极管中第一PNP型三极管(Q₁)、第二PNP型三极管(Q₂)、第三PNP型三极管(Q₃)、第四PNP型晶体管(Q₄)的个数比依次为1:1:n:n；其中，第一PNP型三极管(Q₁)的基极与集电极均接地，发射极接电流镜的第1路输出和第二PNP型三极管(Q₂)的基极；第二PNP型三极管(Q₂)的集电极接地，发射极接电流镜的第2路输出以及运算放大器(OPA)的反相输入端，基极接第一PNP型三极管(Q₁)的发射极；第三PNP型三极管(Q₃)的集电极接地，基极接第一电阻(R₁)的正端，发射极接电流镜的第3路输出以及运算放大器(OPA)的同相输入端；第四PNP型晶体管(Q₄)的基极和集电极均接地，发射极接第一电阻(R₁)的负端；第一电阻(R₁)的正端接第三PNP型三极管(Q₃)的基极以及第二电阻(R₂)的负端；第二电阻(R₂)的负端接第三PNP型三极管(Q₃)的基极和第一电阻(R₁)的正端，正端接电流镜的第四路输出并作为带隙基准电压的输出。

4.根据权利要求3所述的降低失调影响的低噪声带隙基准电路，其特征在于，所述电流镜的第1路输出和第一PNP型三极管(Q₁)的发射极之间还设置有对称电阻(R₃)，所述对称电阻(R₃)的正端接电流镜的第1路输出，负端接第一PNP型三极管(Q₁)的发射极和第二PNP型三极管(Q₂)的基极。

5.根据权利要求1所述的降低失调影响的低噪声带隙基准电路，其特征在于，所述电流镜模块为共源共栅电流镜，包括八个PMOS晶体管，分别为第一PMOS晶体管(M₁)、第二PMOS晶体管(M₂)、第三PMOS晶体管(M₃)和第四PMOS晶体管(M₄)、第五PMOS晶体管(M₅)、第六PMOS晶体管(M₆)、第七PMOS晶体管(M₇)和第八PMOS晶体管(M₈)，所述第一PMOS晶体管(M₁)与第五PMOS晶体管(M₅)、第二PMOS晶体管(M₂)与第六PMOS晶体管(M₆)、第三PMOS晶体管(M₃)与第七PMOS晶体管(M₇)、第四PMOS晶体管(M₄)与第八PMOS晶体管(M₈)分别构成共源共栅结构，具体结构为：第一PMOS晶体管(M₁)、第二PMOS晶体管(M₂)、第三PMOS晶体管(M₃)和第四PMOS晶体管(M₄)的源极均连接电源电压，栅极均连接运算放大器(OPA)的输出端；第一PMOS晶体管(M₁)的漏极接第五PMOS晶体管(M₅)的源级，第二PMOS晶体管(M₂)的漏极接第六PMOS晶体管(M₆)的源级，第三PMOS晶体管(M₃)的漏极接第七PMOS晶体管(M₇)的源级，第四PMOS晶体管(M₄)的漏极接第八PMOS晶体管(M₈)的源级；第五PMOS晶体管(M₅)、第六PMOS晶体管(M₆)、第七PMOS晶体管(M₇)和第八PMOS晶体管(M₈)的栅极均连接直流偏置电压；第五PMOS晶体管(M₅)、第六PMOS晶体管(M₆)、第七PMOS晶体管(M₇)、第八PMOS晶体管(M₈)的漏极分别对应电流镜的第1、2、3、4路输出；第六PMOS晶体管(M₆)的漏极连接运算放大器(OPA)的反相输入端和第二PNP三极管(Q₂)的发射极，第七PMOS晶体管(M₇)的漏极连接运算放大器(OPA)的同相输入端和第三PNP三极管(Q₃)的发射极，第八PMOS晶体管(M₈)的漏极连接第二电阻(R₂)的正端，同时第八PMOS晶体管(M₈)的漏极也即带隙基准的输出端；其中，八个PMOS晶体管的衬底均接电源电压。

6.根据权利要求5所述的降低失调影响的低噪声带隙基准电路，其特征在于，所述电流镜模块中通过第一PMOS晶体管(M₁)、第二PMOS晶体管(M₂)、第三PMOS晶体管(M₃)、第四PMOS晶体管(M₄)的电流比为k:k:1:1，其中k＞1。

7.根据权利要求5所述的降低失调影响的低噪声带隙基准电路，其特征在于，所述电流镜模块的第1、2、3、4路输出的电流比依次为k:k:1:1，其中k＞1。