CN103901937B - 带隙基准电压源 - Google Patents

Abstract

本发明公开了带隙基准电压源，属于集成电路的技术领域，包括：第一、第二PMOS管组成的第一共栅差分对，第六、第七PMOS管组成的第二共栅差分对，第三、第四PMOS管组成的第三共栅差分对，第八、第九PMOS管组成的第四共栅差分对，第一、第二PNP型三极管，第一、第二运放，第五、第十PMOS管，具有负温度系数的第一、第二、第三电阻，具有正温度系数的第四电阻。本发明利用不同温度系数电阻的多阶非线性温度特性分量来补偿带隙基准电压源的高阶分量，在不增加工艺成本的前提下，实现高精度和低温度系数目的；采用共源共栅结构的偏置电路，实现高电源输出抑制比的目的。

Description

带隙基准电压源

技术领域

本发明公开了带隙基准电压源，属于集成电路的技术领域。

背景技术

随着电子技术的不断发展，便携式电子产品，如笔记本电脑、手机等，由于其体积小、使用方便的特点，越来越受到人们的青睐。并且在电路集成水平不断提高以及计算机、通信和多媒体技术不断融合的情况下，越来越多的功能集成到这些产品的芯片中。

然而便携式电子产品对集成电路芯片性能如精度、功耗、稳定性及抗噪能力等提出了更高的要求，而其中模拟电路或者混合电路中需要各种基准源来提供准确的电压或者电流，这个基准必须对外部供电的电源和工艺参数的依赖程度很小，且与温度的关系是可控的，以保证内部电路稳定工作。带隙基准电压源可以精确地提供一个低温度系数的电压值，用作系统级电路的参考电压。另外，在一些高精度的系统中，如数据转换器，带隙基准电压源的电路的温度系数，PSRR(PowerSupplyRejectionRatio，电源抑制比)性能直接影响系统整体性能。随着技术的不断发展，对这些高精度系统的要求越来越高，从而对带隙基准电压源提出更高的要求。

传统的带隙基准电压源，对温度的一阶项进行补偿，其温度系数偏高，无法满足高精度系统的要求，而对温度的高阶项进行补偿的基准源产生电路，其结构复杂，功耗和面积均较大。

因而，提供一种低温度系数且结构简单、高电源抑制比、功耗小的低电源电压下工作的带隙基准源产生电路成为当前基准电压源发展所亟需解决的问题。

发明内容

本发明所要解决的技术问题是针对上述背景技术的不足，提供了带隙基准电压源。

本发明为实现上述发明目的采用如下技术方案。

带隙基准电压源，包括：第一、第二PMOS管组成的第一共栅差分对，第六、第七PMOS管组成的第二共栅差分对，第三、第四PMOS管组成的第三共栅差分对，第八、第九PMOS管组成的第四共栅差分对，第一、第二PNP型三极管，第一、第二运放，第五、第十PMOS管，具有负温度系数的第一、第二、第三电阻，具有正温度系数的第四电阻；

其中：

所述第一、第二、第三、第四、第五PMOS管源极均接电源正极；

所述第二共栅差分对的共栅极连接点、第四共栅差分对的栅极连接点、第十PMOS管栅极均接偏置电压；

所述第六PMOS管的源极接所述第一PMOS管漏极；

所述第七PMOS管的源极接所述第二PMOS管漏极；

所述第八PMOS管的源极接所述第三PMOS管漏极；

所述第九PMOS管的源极接所述第四PMOS管漏极；

所述第十PMOS管的源极接所述第五PMOS管漏极；

所述第一运放，其负输入端接所述第一PNP型三极管发射极，其正输入端连接第一电阻一端、第二运放负输入端、第七PMOS管漏极，其输出端连接第一共栅差分对的栅极连接点、第五PMOS管栅极；

所述第二运放，其正输入端连接第二电阻一端、第八PMOS管漏极，其输出端连接第三共栅差分对的栅极连接点；

所述第一电阻，其另一端接第二PNP型三极管发射极；

所述第三、第四电阻一端分别与第九PMOS管漏极连接；

所述第四电阻的另一端与第十PMOS管漏极连接；

所述第一PNP型三极管的基极以及集电极、第二PNP型三极管的基极以及集电极、第二电阻另一端、第三电阻另一端接电源负极。

作为所述带隙基准电压源的进一步优化方案，所述第一、第二、第三、第四、第五PMOS管具有相同的宽长比。

作为所述带隙基准电压源的进一步优化方案，所述第六、第七、第八、第九、第十PMOS管具有相同的尺寸。

作为所述带隙基准电压源的进一步优化方案，所述第二PNP型三极管面积是第一PNP型三极管面积的N倍，N为正整数。

本发明采用上述技术方案，具有以下有益效果：

(1)区别于传统的一阶温度补偿技术，本发明采用传统工艺中常见的几种不同温度特性的电阻，利用这些电阻的多阶非线性温度特性分量来补偿带隙基准电压源的高阶分量，可以在不增加工艺成本的前提下，实现高精度和低温度系数目的；

(2)通过采用共源共栅结构的偏置电路，实现高电源输出抑制比的目的。

附图说明

图1为具体实施例的电路图。

图2为具体实施例所示带隙基准电压源的温度系数图。

图3为具体实施例所示带隙基准电压源的电源抑制比图。

图中标号说明：M1-M10为第一至第十PMOS管，Q1、Q2为第一、第二PNP型三极管，R1-R4为第一至第四电阻，OP1、OP2为第一、第二运放。

具体实施方式

下面结合附图对发明的技术方案进行详细说明：

如图1所示的带隙基准电压源，包括：第一、第二PMOS管M1、M2组成的第一共栅差分对，第六、第七PMOS管M6、M7组成的第二共栅差分对，第三、第四PMOS管M3、M4组成的第三共栅差分对，第八、第九PMOS管M8、M9组成的第四共栅差分对，第一、第二PNP型三极管Q1、Q2，第一、第二运放OP1、OP2，第五、第十PMOS管M5、M10，具有负温度系数的第一、第二、第三电阻R1、R2、R3，具有正温度系数的第四电阻R4。

第一、第二、第三、第四、第五PMOS管M1、M2、M3、M4、M5源极均接电源正极VCC。第二共栅差分对的共栅极连接点、第四共栅差分对的栅极连接点、第十PMOS管M10栅极均接偏置电压Vbias。第六PMOS管M6的源极接第一PMOS管M1漏极。第七PMOS管M7的源极接第二PMOS管M2漏极。第八PMOS管M8的源极接第三PMOS管M3漏极。第九PMOS管M9的源极接第四PMOS管M4漏极。第十PMOS管M10的源极接第五PMOS管M5漏极。第一运放OP1，其负输入端接第一PNP型三极管Q1发射极，其正输入端连接第一电阻R1一端、第二运放OP2负输入端、第七PMOS管M7漏极，其输出端连接第一共栅差分对的栅极连接点、第五PMOS管M5栅极。第二运放OP2，其正输入端连接第二电阻R2一端、第八PMOS管M8漏极，其输出端连接第三共栅差分对的栅极连接点。第一电阻R1的另一端接第二PNP型三极管Q2发射极。第三、第四电阻R3、R4一端分别于第九PMOS管M9漏极连接。第四电阻R4的另一端与第十PMOS管M10漏极连接。第一PNP型三极管Q1的基极以及集电极、第二PNP型三极管Q2的基极以及集电极、第二电阻R2另一端、第三电阻R3另一端接电源负极GND。第十PMOS管M10漏极与第四电阻R4的连接点即为带隙基准电压源的输出端，输出基准电压Vout。

第一、第二、第三、第四、第五PMOS管M1、M2、M3、M4、M5具有相同的宽长比。第六、第七、第八、第九、第十PMOS管M6、M7、M8、M10具有相同的尺寸。第二PNP型三极管Q2面积SQ2是第一PNP型三极管Q1面积SQ1的N倍。

基准电压Vout为：

Vout＝IM5*R4+(IM4+IM5)*R3(1)，

式(1)中：IM4为流经第四PMOS管的电流，IM5为流经第五PMOS管的电流。

流经第一PMOS管的电流IM1：

IM1＝IM2＝K1*IM5(2)，

式(2)中：IM2为流经第二PMOS管的电流，K1表示M5的宽度是M1(或M2)宽度的K1倍。

流经第三PMOS管的电流IM3：

IM3＝K2*IM4(3),

式(3)中：K2表示示M4宽度是M3宽度的K2倍。

$\left\{\begin{array}{c}IQ1=Is1*e^{Vbe1/VT}\\ IQ2=Is2*e^{Vbe2/VT}\\ IQ1=IQ2\end{array}\right.---\left(4,\right)$

式(4)中：Is1、Is2是Q1、Q2的饱和电流，VT＝KT/q，q为电子电量，K是玻尔兹曼常数，T为热力学温度，Vbe1为第一PNP型三极管基极与发射极之间的电压，Vbe2为第二PNP型三极管基极与发射极之间的电压，

再结合：

ΔVbe＝Vbe1-Vbe2＝VT*ln(Is2/Is1)＝VT*ln(N)(5)，

得到：

Vout＝ΔVbe*(R4/(K1*R1))+(Vbe1/(K2×R2)+ΔVbe*R3/(K1*R1))(6)，

任意的R＝R0+a(T-T0)+b(T-T0)²(泰勒函数近似展开)，其中R0为温度是T0时对应的电阻，a、b参数与工艺有关，

则对应的变化为：

R1＝R0+a1*(T-T0)+b1*(T-T0)²

R2＝R0+a2*(T-T0)+b2*(T-T0)²(7)，

R3＝R0+a3*(T-T0)+b3*(T-T0)²

R4＝R0+a4*(T-T0)+b4*(T-T0)²

a1、b1为第一电阻的工艺参数，a2、b2为第二电阻的工艺参数，a3、b3为第三电阻的工艺参数，a4、b4为第四电阻的工艺参数，由于第一、第二、第三电阻均为负温度系数，第一、第二、第三电阻的阻值随着温度增高而减小，正温度系数的第四电阻阻值随着温度升高而升高。

将式(7)带入公式(6)，得到关于温度T的多阶函数，ΔVbe是关于温度T的一阶函数，Vbe1是关于T的多阶函数，选择第一至第四电阻的阻值以及K1、K2的取值，式(6)中关于T的高阶项可以达到最小化，线性误差也可以达到最小化。通过调整第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4的电阻值之比可调节基准电压的大小，从而产生低温度系数的基准电压。可见，利用不同温度系数电阻的多阶非线性温度特性分量来补偿带隙基准电压源的高阶分量，可以在不增加工艺成本的前提下，实现高精度和低温度系数目的。

M1和M6,M2和M7,M3和M8,M4和M9,M5和M10形成共源共栅结构，同时M1、M2、M3、M4、M5采用相同的尺寸，加上采用运算放大器1和运算放大器2提高环路增益，所以电源抑制比可以达到很高的效果。

由图2(横轴为温度，纵轴为电压)中可以看到，在-25℃～100℃的范围内，基准变化仅0.28mV，相当于3.2ppm/oC。

由图3(横轴为频率，纵轴为电源抑制比)中可以看到，采用了上述结构后，基准的PSRR(电源抑制比)具有较好的性能。在几个判别电源抑制比特性的频率点可以得出如下数据：1KHz(-108dB)，10KHz(-98dB)，100kHz(-79dB)，1MHz(-58dB),10MHz(-40dB)。

Claims (4)

1.带隙基准电压源，其特征在于：包括：第一、第二PMOS管组成的第一共栅差分对，第六、第七PMOS管组成的第二共栅差分对，第三、第四PMOS管组成的第三共栅差分对，第八、第九PMOS管组成的第四共栅差分对，第一、第二PNP型三极管，第一、第二运放，第五、第十PMOS管，具有负温度系数的第一、第二、第三电阻，具有正温度系数的第四电阻；

其中：

所述第一、第二、第三、第四、第五PMOS管源极均接电源正极；

所述第二共栅差分对的共栅极连接点、第四共栅差分对的栅极连接点、第十PMOS管栅极均接偏置电压；

所述第六PMOS管的源极接所述第一PMOS管漏极；

所述第七PMOS管的源极接所述第二PMOS管漏极；

所述第八PMOS管的源极接所述第三PMOS管漏极；

所述第九PMOS管的源极接所述第四PMOS管漏极；

所述第十PMOS管的源极接所述第五PMOS管漏极；

所述第一运放，其负输入端接所述第一PNP型三极管发射极，其正输入端连接第一电阻一端、第二运放负输入端、第七PMOS管漏极，其输出端连接第一共栅差分对的栅极连接点、第五PMOS管栅极；

所述第二运放，其正输入端连接第二电阻一端、第八PMOS管漏极，其输出端连接第三共栅差分对的栅极连接点；

所述第一电阻，其另一端接第二PNP型三极管发射极；

所述第三、第四电阻一端分别与第九PMOS管漏极连接；

所述第四电阻的另一端与第十PMOS管漏极连接；

所述第一PNP型三极管的基极以及集电极、第二PNP型三极管的基极以及集电极、第二电阻另一端、第三电阻另一端接电源负极。

2.根据权利要求1所述的带隙基准电压源，其特征在于：所述第一、第二、第三、第四、第五PMOS管具有相同的宽长比。

3.根据权利要求1或2所述的带隙基准电压源，其特征在于：所述第六、第七、第八、第九、第十PMOS管具有相同的尺寸。

4.根据权利要求3所述的带隙基准电压源，其特征在于：所述第二PNP型三极管面积是第一PNP型三极管面积的N倍，N为正整数。