CN102253684A - 一种采用电流相减技术的带隙基准电路 - Google Patents

Abstract

本发明公开了一种采用电流相减技术的带隙基准电路，以“电流相减”技术实现温度补偿，包括两个负温度系数(CTAT，Complementary To Absolute Temperature)的电流产生电路和一个电流相减电路。其中负温度系数电流产生电路各由两个PMOS管、一个放大器(OPA)、一个电阻、一个三极管构成。电流相减电路由两个PMOS管、两个NMOS管、一个电阻构成。本发明电路通过两个CTAT电流产生电路的“电流相减”，获得了比较稳定的带隙基准，具有温度系数低，所需电源电压低(可小于1V)等优点。

Description

一种采用电流相减技术的带隙基准电路

技术领域

本发明涉及带隙基准电路技术领域，涉及一种基于两个具有相同温度系数但不同幅值的电流量相减所得到的带隙基准电路。

背景技术

在集成电路设计领域，电压基准电路可以为电路与系统提供不随温度和电源电压变化的基准电压，被广泛用于各种数字电路和模拟电路，例如ADC、射频接收机、频率综合器、滤波器等电路中。

传统带隙基准电路的工作原理是基于一个正温度系数(PTAT，Proportional To Absolute Temperature)电压(两个二极管两端电压之差dV_f)与一个负温度系数(CTAT)电压(二极管两端电压V_f)权重相加，得到一个几乎不随温度改变的电压量。然而V_f并不是完全的正温度系数的电压量，而是具有一定的高阶温度特性。因此传统的带隙基准电压温度特性较差，难以满足高性能模拟电路的要求。这种缺点可以通过高阶补偿的方式进行校准。高阶补偿后，电路的温度系数有所改善，但是高阶补偿电路结构复杂，占用额外的芯片面积，增加了电路功耗，而且工艺漂移对电路影响大。

图1所示为传统的带隙基准电路原理图，图中二极管两端电压V_f可以表示为：

$V_f=V_T\·\ln \frac{I}{I_S}---\left(1\right)$

其中，V_T代表热电压，I代表通过二极管的电流，Is代表饱和电流。

Va和Vb接在理想运算放大器的两输入端从而电压相等。可得：

$d{V}_f=V_{f1}-V_{f2}$

$=V_T\·\ln \left(\frac{N\·R2}{R1}\right)---\left(2\right)$

最终输出电压：

$V_{\mathrm{ref}}=V_{f1}+\frac{R2}{R3}d{V}_f---\left(3\right)$

(3)式中，V_f1指二极管两端电压，具有负温度系数；dV_f指二极管的电压之差，具有正温度系数。当R2，R3取适当的比例时，(3)式右边第一项和第二项的正负温度系数相消，得到一个几乎不随温度改变的基准电压Vref。此时Vref的电压值为外推到绝对零度时的带隙电压值，大约为1.2V。所以传统带隙基准电路的电源电压值一般都在1.2V以上，这一特点限制了其在低电源电压电路中的应用。

随着亚微米、深亚微米CMOS工艺的不断进展，CMOS集成电路所需的供电电压越来越小。在所需供电电压小于1.2V的时候，传统结构的带隙基准电路已经不再适用，而可工作于sub-1-V电压模式下的带隙基准电路正成为人们关注的焦点。现有的sub-1-V带隙基准电路的做法是把传统带隙基准电路的PTAT电压dV_f和CTAT电压V_f转化为PTAT电流和CTAT电流，然后再权重相加，获得基准电流，基准电流乘以电阻获得基准电压。

发明内容

本发明的目的是提供一种采用电流相减技术的带隙基准电路，该电路提供的基准电压温度系数低，同时可以在小于1V的电源电压(sub-1-V)下正常工作。

为了实现上述目的，本发明采用如下技术方案：

一种采用电流相减技术的带隙基准电路，包括两个负温度系数电流产生电路和电流相减电路；其两个负温度系数电流产生电路，位于带隙基准电路的左、右边，中间为电流相减电路；其中，

负温度系数电流产生电路包括两个PMOS管、一个运算放大器(OPA)、一个电阻和一个三极管；

第一PMOS管(PM1a)和第二PMOS管(PM1b)的源极分别接电源(VDD)，第一PMOS管(PM1a)的栅极分别接第二PMOS管(PM1b)的栅极和第一运算放大器(OPA1)的输出极；第一PMOS管(PM1a)的漏极分别接第一PNP三极管(Q1)的发射极和第一运算放大器(OPA1)的正输入端；第二PMOS管(PM1b)的漏极接第一电阻(R1)的一端和第一运算放大器(OPA1)的负输入端；第一电阻(R1)的另一端，第一PNP三极管(Q1)的集电极和基极接地；

电流相减电路包括两个PMOS管、两个NMOS管和一个电阻；

第五PMOS管(PM1c)和第六PMOS管(PM2c)的源极接电源(VDD)，第五PMOS管(PM1c)的栅极接第一PMOS管(PM1a)的栅极，第六PMOS管(PM2c)的栅极接第三PMOS管(PM2a)的栅极；第五PMOS管(PM1c)的漏极接第三电阻(Rref)的一端和第一NMOS管(NMa)的漏极，第六PMOS管(PM2c)的漏极接第二NMOS管(NMb)的漏极、第二NMOS(NMb)的栅极和第一NMOS管(NMa)的栅极；第三电阻(Rref)的另一端分别与第一NMOS管(NMa)的源极，第二NMOS管(NMb)的源极连接，并接地。

本发明电路采用一种全新的带隙基准结构，不仅得到的基准电压温度系数低，而且可以在sub-1-V的低电源电压下正常工作。

本发明电路具有温度系数低，所需电源电压低等优点。基于charted0.13um CMOS工艺的仿真结果表明，未加任何高阶曲率补偿的情况下，在-10℃到110℃范围内，基准电路电压温度系数为2.5ppm/℃，所需最低电源电压为0.9V左右。同时本发明电路原理并不限于0.13um CMOS，在各种CMOS工艺尺寸下均可以使用。

附图说明

图1为传统的带隙基准电路原理图；

图2为本发明一种采用电流相减技术的带隙基准电路中负温度系数(CTAT)电流产生电路示意图；

图3本发明所述新型sub-1-V带隙基准电路原理示意图；

图4为图3所示基准电路的输出电压的温度特性图；

图5为图3所示基准电路在不同上升时间下的瞬态响应图。

具体实施方式

下面结合附图对本发明的技术方案进行详细说明。

图2为本发明的负温度系数(CTAT)电流产生电路示意图，其中，PMOS管PMa和PMb的尺寸完全相同。如果放大器OPA为理想运算放大器，那么OPA两输入端电压相等：

Va＝Vb    (4)

PMa和PMb构成电流镜，电流镜两条支路流过的电流I_Q和I_R相等：

I_Q＝I_R    (5)

在本发明中，采用三极管基极-集电极短接，基极-发射极的方式实现二极管。图2中，PNP三极管的发射极-基极电压可表示为：

$V_{\mathrm{EB}}=V_G-V_T\ln \left(\frac{I}{I_Q}\right)=V_G-V_T\ln \left(\frac{I_0}{V_{\mathrm{EB}}/R}\right)---\left(6\right)$

其中，V_G是外推到绝对零度时的带隙电压(大约为1.2V)，V_T为热电压，I₀是与工艺和几何尺寸有关的电流，V_EB是PNP三极管的发射极-基极电压。

由(6)式，把V_EB对温度T求导可得：

$\frac{d{V}_{\mathrm{EB}}}{\mathrm{dT}}=-\frac{k}{q}\ln \left(\frac{I_0}{V_{\mathrm{EB}}/R}\right)+\frac{V_T}{V_{\mathrm{EB}}}\frac{d{V}_{\mathrm{EB}}}{\mathrm{dT}}---\left(7\right)$

由于V_T＜＜V_EB，(7)式右边第二项可以忽略，因此(7)式可以简化为：

$\frac{d{V}_{\mathrm{EB}}}{\mathrm{dT}}=-\frac{k}{q}\ln \left(\frac{I_0}{V_{\mathrm{EB}}/R}\right)$

$=-\frac{V_T}{T}\ln \left(\frac{I_0}{V_{\mathrm{EB}}/R}\right)---\left(8\right)$

$=-\frac{V_G-V_{\mathrm{EB}}}{T}$

解此常微分方程，可得：

V_EB＝V_G-αT     (9)

α为常量，表示V_EB随温度变化的斜率，它与三极管发射极面积有关，发射极面积越大，α越小。流过PNP三极管发射极的电流为：

$I_Q=\frac{V_{\mathrm{EB}}}{R}=\frac{V_G-\mathrm{\αT}}{R}---\left(10\right)$

从(10)可以看出，I_Q具有负的温度系数。

图3为本发明的一种采用电流相减技术的带隙基准电路，包括两个负温度系数电流产生电路和电流相减电路。其中负温度系数电流产生电路由两个PMOS管、一个运算放大器(OPA)、一个电阻和一个三极管构成，电流相减电路由两个PMOS管、两个NMOS管和一个电阻构成。

图3中包含两个如图2所示的CTAT电流产生电路，分布在图3的左边和右边，中间为电流相减电路。这两个负温度系数电流产生电路中，Q2的发射极面积等于Q1发射极面积的N倍，为了版图的匹配方便，N可取8，24，48等。它通过把具有负温度系数的三极管基极与发射极电压V_EB转化成负温度系数电流，再利用温度系数相同但幅值不同的负温度系数电流相减，获得基准电流，基准电流乘以电阻获得基准电压。

其中，负温度系数电流产生电路1：第一PMOS管PM1a和第二PMOS管PM1b的源极分别接电源VDD，第一PMOS管PM1a的栅极分别接第二PMOS管PM1b的栅极和第一运算放大器OPA1的输出极。第一PMOS管PM1a的漏极分别接第一PNP三极管Q1的发射极和第一运算放大器OPA1的正输入端。第二PMOS管PM1b的漏极接第一电阻R1的一端和第一运算放大器OPA1的负输入端。第一电阻R1的另一端，第一PNP三极管Q1的集电极和基极接地。

负温度系数电流产生电路2：第三PMOS管PM2a和第四PMOS管PM2b的源极分别接电源(VDD)，第三PMOS管PM2a的栅极分别接第四PMOS管PM2b的栅极和第二运算放大器OPA2的输出极。第三PMOS管PM2a的漏极分别接第二PNP三极管Q2的发射极和第二运算放大器OPA2的正输入端。第四PMOS管PM2b的漏极接第二电阻R2的一端和第二运算放大器OPA2的负输入端。第二电阻R2的另一端，第二PNP三极管Q2的集电极和基极接地。

电流相减电路：第五PMOS管PM1c和第六PMOS管PM2c的源极接电源VDD。第五PMOS管PM1c的栅极接第一MOS管PM1a的栅极。第六PMOS管PM2c的栅极接第三PMOS管PM2a的栅极。第五PMOS管PM1c的漏极接第三电阻Rref的一端和第一NMOSNMa的漏极。第六PMOS管PM2c的漏极接第二NMOSNMb的漏极、第二NMOSNMb的栅极和第一NMOS管NMa的栅极。第三电阻的另一端分别与第一NMOS管的源极，第二NMOS管的源极连接接地。

由(10)可得：

$I_{R1}=\frac{V_{\mathrm{EB}1}}{R1}=\frac{V_G-{\mathrm{\α}}_{1}T}{R1}$

$I_{R2}=\frac{V_{\mathrm{EB}2}}{R2}=\frac{V_G-{\mathrm{\α}}_{2}T}{R2}---\left(11\right)$

由于Q1，Q2发射极面积不同，所以两个CTAT电流随温度变化的斜率α₁和α₂不同。PM1c和PM1a长度相同，宽度为PM1a的2倍。PM2c和PM2a的长度相同，宽度为PM2a的2倍，所以：

I₁＝2I_R1

I₂＝2I_R2    (12)

两个NMOS的尺寸相同，形成一个电流镜。通过NMOS电流镜的作用，I2被镜像到PM1c漏极的一条输出支路中。PM1c漏极的另一条输出支路，也就是流过Iref的电流为I₁-I₂。

$I_{\mathrm{ref}}=I_1-I_2=2(\frac{V_G-{\mathrm{\α}}_{1}T}{R1}-\frac{V_G-{\mathrm{\α}}_{2}T}{R2})---\left(13\right)$

如果通过合理选取R1和R2的阻值使得下式成立：

$\frac{{\mathrm{\α}}_1}{R1}=\frac{{\mathrm{\α}}_2}{R2}---\left(14\right)$

那么：

$I_{\mathrm{ref}}=2(\frac{V_G-{\mathrm{\α}}_{1}T}{R1}-\frac{V_G-{\mathrm{\α}}_{2}T}{R2})=2(\frac{V_G}{R1}-\frac{V_G}{R2})+2(\frac{{\mathrm{\α}}_{2}T}{R2}-\frac{{\mathrm{\α}}_{1}T}{R1})$

$=2(\frac{V_G}{R1}-\frac{V_G}{R2})---\left(15\right)$

从而：

$\mathrm{Vref}=I_{\mathrm{ref}}{R}_{\mathrm{ref}}=V_G\·2(\frac{1}{R1}-\frac{1}{R2})R_{\mathrm{ref}}---\left(16\right)$

Vref即为本发明所示电路的输出带隙基准电压。从(16)式可以看出，Vref与温度无关，而只与电阻R1、R2、Rref的比例有关。

由于此电路输出为两个电流相减，在三极管匹配的情况下，电流随工艺漂移的影响在输出处相减而得以减弱，所以此电路具有较好的抗工艺飘移影响能力。

两个负温度系数电流具有相似的高阶温度特性。在输出处，这两个负温度系数电流量的高阶温度特性相减，可以得到一个温度特性很低的基准电压量。即使没有任何高阶温度补偿，该电路也可以达到较好的温度系数。

从图3中可以看出，本电路所需最小电源电压为三极管最大发射极-基极电压加上PMOS的过驱动电压，所以在小于1V的电源电压下，此电路仍可正常工作。

图4为图3所示电路的仿真输出温度特性图，输出电压Vref＝601mV，在-10℃到110℃温度范围内温度系数为2.5ppm/℃。

图5为仿真所得输出电压随电源电压的变化曲线图。从图中可以看出，在低至0.9V左右的电源电压下，此电路仍然可以正常工作。

Claims (1)

1.一种采用电流相减技术的带隙基准电路，包括两个负温度系数电流产生电路和电流相减电路；其特征在于，两个负温度系数电流产生电路，位于带隙基准电路的左、右边，中间为电流相减电路；其中：

负温度系数电流产生电路包括两个PMOS管、一个运算放大器(OPA)、一个电阻和一个三极管；

第一PMOS管(PM1a)和第PMOS管(PM1b)的源极分别接电源(VDD)，第一PMOS管(PM1a)的栅极分别接第PMOS管(PM1b)的栅极和第一运算放大器(OPA1)的输出极；第一PMOS管(PM1a)的漏极分别接第一PNP三极管(Q1)的发射极和第一运算放大器(OPA1)的正输入端；第PMOS管(PM1b)的漏极接第一电阻(R1)的一端和第一运算放大器(OPA1)的负输入端；第一电阻(R1)的另一端，第一PNP三极管(Q1)的集电极和基极接地；

电流相减电路包括两个PMOS管、两个NMOS管和一个电阻；

第五PMOS管(PM1c)和第六PMOS管(PM2c)的源极接电源(VDD)，第五PMOS管(PM1c)的栅极接第一PMOS管(PM1a)的栅极，第六PMOS管(PM2c)的栅极接第三PMOS管(PM2a)的栅极；第五PMOS管(PM1c)的漏极接第三电阻(Rref)的一端和第一NMOS管(NMa)的漏极，第六PMOS管(PM2c)的漏极接第NMOS管(NMb)的漏极、第二NMOS(NMb)的栅极和第一NMOS管(NMa)的栅极；第三电阻(Rref)的另一端分别与第一NMOS管(NMa)的源极，第NMOS管(NMb)的源极连接，并接地。

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