CN101533288B - 一种闭环曲率补偿cmos带隙基准电压源 - Google Patents

Abstract

本发明公开了一种闭环曲率补偿CMOS带隙基准电压源，属于电源及微电子技术领域。所述基准电压源包括：)；CTAT电流产生电路，于产生PTAT电流(I_PTAT)；闭环补偿电流产生I)；参考于产生闭环补偿电流(I_CL电压产生电路，用于产生参考电压源(Vref)；PTAT电流产生电路与CTAT电流产生电路相连，CTAT电流产生电路与闭环补偿电流产生电路相连，参考电压产生电路与CTAT电流产生电路和闭环补偿电流产生电路相连。本发明提供的闭环曲率补偿CMOS带隙基准电压源结构，可以有效地提高补偿电流的精确度，进而提高输出参考电压的温度稳定性。

Description

一种闭环曲率补偿CMOS带隙基准电压源 

技术领域

本发明涉及电源及微电子技术领域，特别涉及一种闭环曲率补偿CMOS带隙基准电压源。 

背景技术

一般来说，从芯片外部引入的供电电压都存在一定的波动，而高精度的模拟电路对偏置电压的稳定性要求较高，因此，在模拟电路中我们一般会使用一个参考电压源，它可以将电源电压转化为一个具有良好电压稳定性和温度稳定性的电压，为电路的其它部分提供良好的参考电压。 

基准电压源通常是指在电路中做电压基准的精确、稳定的电压源。随着集成电路规模的不断增大，尤其是系统集成技术的发展，基准电压源成为大规模、超大规模集成电路和几乎所有数字模拟系统中不可缺少的基本电路模块。 

电压基准电路以其输出参考电压的精确性和稳定性，被广泛地应用于高精度模拟电路及数模混合电路中，例如高精度比较器、高精度A/D和D/A转换器、线性稳压器，以及DC/DC变换器。在A/D和D/A转换器，数据采集系统以及各种测量设备中，都需要高精度、高稳定性基准电压源，并且基准电压源的精度和稳定性决定了整个系统的工作性能。电压基准源主要有基于正向V_BE的电压基准、基于齐纳二极管反向击穿特性的电压基准、带隙电压基准等多种实现方式，其中带隙基准电压源具有低温度系数、高电压抑制比、低基准电压等优点，因而得到了广泛的应用。 

一种传统的CMOS带隙基准工作源的工作原理是：利用双极性晶体管的基极-发射极电压V_BE(具有负温度系数)和它们的差值ΔV_BE(具有正温度系数)进行相互补偿，从而达到电路的温度系数为零的目的。图1示出了这种现有技术的CMOS带隙基准工作源的电路图。在图1中，运算放大器OTA的作用是使电路处于深度负反馈状态，从而让运算放大器OTA两输入端电压相等。因此，在电路稳定输出时： 

I₁R₁+V_BE1＝V_BE2        (1) 

Vref＝V_BE3+I₃R₂        (2) 

由于基准电压输出电路镜像了基础电路的电流，因此该基准电压输出电路的电流I₃满足下列关系式： 

I₁＝I₃        (3) 

通常，温度对二极管的伏安特性有较大的影响，温度升高，保持二极管电流不变时所需要的正向偏压减小，即： 

V_BE＝V_Tln(I/Is)        (4) 

其中，V_T表示温度的电压当量，Is为三极管的反向饱和电流。 

由上式(1)、(2)、(3)可以进一步地推导出： 

I₁＝(V_BE2-V_BE1)/R₁＝V_T/R₁ln(I₁/I₂)        (5) 

Vref＝V_BE3+R₂/R₁×V_T×ln(I₁/I₂)        (6) 

其中，I₁和I₂的比值也应当为三极管Q1和Q2的发射区面积的比值。可见，一方面，三极管Q1和Q2的两个PN结电压差在电阻R1上产生了与绝对温度成正比的电流I_PTAT；另一方面，基准电压只与PN结的正向压降、电阻的比值以及三极管Q1和Q2的发射极面积的比值有关，所以，在实际的工艺制作中将会有很高的精度。VBE3具有负的温度系数，在室温时大约为-2mV/℃；V_T具有正的温度系数，在室温时大约为+0.085mV/℃。通过设定合适的工作点，可以使两项之和在某一温度下达到零温度系数，从而得到具有较好温度特性的基准电压。适当地选取R₁和R₂，以及Q1和Q2发射区面积的比值即可得到具有零温度系数的基准电压。 

事实上，从实际的工作环境考虑，电源电压的变化范围是1.6V～2.0V，温度变化范围是-20℃～100℃，让所输出的基准电压工作在零温度系数的状态下也是理想的目标。通常，基准电压的温度系数应尽可能地小。 

但是，这种传统的带隙基准电压源仅仅利用了PN结电压V_BE的负温度特性和不同电流密度下的两个PN结电压差ΔV_BE的正温度系数相互补偿，使输出电压达到很低的温度漂移，在一定程度上抑制了由于温度变化所引起的基准电压的变化。由于V_BE负温度系数具有非线性，ΔV_BE＝KT线性正温度特性仅能抵消一阶负温度系数，因此在实际的工作环境中，现有技术的带隙基准电压源无法使基准电压得到有效的补偿，无法满足高精度模拟电路和数模混合电路对基准电压的要求。 

发明内容

为了解决带隙基准电压源的基准电压在实际的工作环境下温度稳定性不够高的问题，本发明提供了一种闭环曲率补偿CMOS带隙基准电压源，所述基准电压源包括： 

PTAT电流产生电路，用于产生PTAT电流I_PTAT； 

CTAT电流产生电路，用于产生CTAT电流I_CTAT； 

闭环补偿电流产生电路，用于产生闭环补偿电流I_CL； 

参考电压产生电路，用于产生参考电压源Vref； 

所述PTAT电流产生电路包括：第一MOS管、第二MOS管、第一晶体管、第二晶体管、第一电阻和第一运算放大器；所述第一MOS管的源极和衬底接电源，所述第一MOS管的漏极通过第一电阻与第一晶体管的发射极相连，所述第一晶体管的基极与集电极接地，所述第一运算放大器的同相输入端与第一MOS管的漏极相连，所述第一运算放大器的反相输入端与第二MOS管的漏极相连，所述第一运算放大器的输出端与第一MOS管和第二MOS管的栅极相连，所述第二晶体管的发射极与第二MOS管的漏极相连，所述第二晶体管的基极与集电极接地，所述第二MOS管的源极和衬底接电源； 

所述CTAT电流产生电路包括第三MOS管、第四MOS管、第三晶体管、第二电阻和第二运算放大器；所述第三MOS管的源极和衬底接电源，所述第三MOS管的漏极与第二电阻的一端相连，所述第二电阻的另一端接地，所述第四MOS管的源极和衬底接电源，所述第四MOS管的漏极与第三晶体管的发射极相连，所述第三晶体管的基极与集电极接地，所述第二运算放大器的同相输入端与第三MOS管的漏极相连，所述第二运算放大器的反相输入端与第四MOS管的漏极相连，所述第二运算放大器的输出端与第三MOS管的栅极相连，所述第四MOS管的栅极与第一运算放大器的输出端相连； 

所述闭环补偿电流产生电路包括第五MOS管、第六MOS管、第十MOS管、第三电阻、第五电阻、第四晶体管、第三运算放大器和第四运算放大器；所述第十MOS管的源极和衬底接电源，所述第十MOS管的漏极与第五电阻的一端相连，所述第五电阻的另一端接地，所述第五MOS管的源极和衬底接电源，所述第五MOS管的漏极与第三电阻的一端相连，所述第三电阻的另一端接地，所述第六MOS管的源极和衬底接电源，所述第六MOS管的漏极与第四晶体管的发射极相连，所述第四晶体管的基极与集电极接地，所述第三运算放大器的同相输入端与第五MOS管的漏极相连，所述第三运算放大器的反相输入端与第六MOS管的漏极相连，所述第三运算放大器的输出端与第五MOS管的栅极相连，所述第四运算放大器的同相输入端与第十MOS管的漏极相连，所述第四运算放大器的反相输入端与参考电压相连，所述第四运算放大器的输出端分别与第六MOS管和第十MOS管的栅极相连； 

所述参考电压产生电路包括第七MOS管、第八MOS管、第九MOS管、第十一MOS管、第十二MOS管、第四电阻、第六电阻和第七电阻；所述第七MOS管的源极和衬底接电源，所述第七MOS管的漏极与第十一MOS管的漏极相连，所述第十一MOS管的源极接地，所述第十一MOS管的栅极和漏极相连，所述第十一MOS管的栅极与第十二 MOS管的栅极相连，所述第十二MOS管的源极接地，所述第七MOS管的栅极与第三运算放大器的输出端相连，所述第八MOS管的源极和衬底接电源，所述第八MOS管的漏极与第十二MOS管的漏极相连，所述第八MOS管的栅极与第二运算放大器的输出端相连，所述第九MOS管的源极和衬底接电源，所述第九MOS管的漏极与第四电阻的一端相连，所述第四电阻的另一端接地，所述第九MOS管的栅极与第一运算放大器的输出端相连，所述第六电阻的一端与第八MOS管的漏极相连，所述第六电阻的另一端与第七电阻的一端相连，所述第七电阻的另一端与第九MOS管的漏极相连，所述第六电阻和第七电阻相连的一端与第四运算放大器的反向输入端相连，并作为参考输出电压； 

所述PTAT电流产生电路与CTAT电流产生电路相连，所述CTAT电流产生电路与闭环补偿电流产生电路相连，所述参考电压产生电路与CTAT电流产生电路和闭环补偿电流产生电路相连。 

所述第一MOS管和第二MOS管为P沟道MOS管；所述第一晶体管和第二晶体管为PNP型三极管。 

所述第三MOS管和第四MOS管为P沟道MOS管；所述第三晶体管为PNP型三极管。 

所述第五MOS管、第六MOS管和第十MOS管为P沟道MOS管；所述第四晶体管为PNP型三极管。 

所述第七MOS管、第八MOS管和第九MOS管为P沟道MOS管；所述第十一MOS管和第十二MOS管为N沟道MOS管。 

有益效果：本发明提供的闭环曲率补偿CMOS带隙基准电压源结构，可以有效地提高补偿电流的精确度，进而提高输出参考电压的温度稳定性；本发明提供的闭环曲率补偿CMOS带隙基准电压源结构，可以采用标准CMOS工艺即可实现带隙基准电压，有效地降低了对工艺的要求，容易在各种CMOS集成电路(如参考电压芯片、电能计量芯片、电压调整芯片、数据转换芯片)中使用，具有很高的实用价值。 

附图说明

图1是现有技术的一阶温度补偿的带隙基准电压源的电路原理图； 

图2是本发明实施例闭环曲率补偿CMOS带隙基准电压源的电路原理图。 

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。 

参见图2，本发明实施例提供了一种闭环曲率补偿CMOS带隙基准电压源，该电压源是在现有一阶温度补偿带隙基准电压源电路的基础之上，利用与绝对温度成正比的电流I_PTAT产生电流I_CTAT，同时利用输出参考电压Vref反馈回去产生闭环补偿电流I_CL。电流I_CL的准确性取决于参考电压Vref的稳定性；参考电压Vref的稳定性越高，电流I_CL的准确性也就越高，这样输出参考电压Vref的稳定性也就会更高，进而形成了一种正反馈，因此可以通过不断地调节补偿电阻R₂和R₃，从而得到很高精度的输出参考电压Vref。本发明实施例提供的闭环曲率补偿CMOS带隙基准电压源包括： 

PTAT电流产生电路，用于产生PTAT电流I_PTAT； 

CTAT电流产生电路，用于产生CTAT电流I_CTAT； 

闭环补偿电流产生电路，用于产生闭环补偿电流I_CL； 

参考电压产生电路，用于产生参考电压源Vref； 

PTAT电流产生电路与CTAT电流产生电路相连，CTAT电流产生电路与闭环补偿电流产生电路相连，参考电压产生电路与CTAT电流产生电路和闭环补偿电流产生电路相连； 

其中，PTAT电流产生电路包括第一MOS管M1、第二MOS管M2、第一晶体管Q1、第二晶体管Q2、第一电阻R₁和第一运算放大器OTA1；第一MOS管M1的源极和衬底接电源VDD，第一MOS管M1的漏极通过第一电阻R₁与第一晶体管Q1的发射极相连，第一晶体管Q1的基极与集电极接地，第一运算放大器OTA1的同相输入端与第一MOS管M1的漏极相连，第一运算放大器OTA1的反相输入端与第二MOS管M2的漏极相连，第一运算放大器OTA1的输出端与第一MOS管M1和第二MOS管M2的栅极相连，第二晶体管Q2的发射极与第二MOS管M2的漏极相连，第二晶体管Q2的基极与集电极接地，第二MOS管M2的源极和衬底接电源VDD； 

其中，CTAT电流产生电路包括第三MOS管M3、第四MOS管M4、第三晶体管Q3、第二电阻R₂和第二运算放大器OTA2；第三MOS管M3的源极和衬底接电源VDD，第三MOS管M3的漏极与第二电阻R₂的一端相连，第二电阻R₂的另一端接地，第四MOS管M4的源极和衬底接电源VDD，第四MOS管M4的漏极与第三晶体管Q3的发射极相连，第三晶体管Q3的基极与集电极接地，第二运算放大器OTA2的同相输入端与第三MOS管M3的漏极相连，第二运算放大器OTA2的反相输入端与第四MOS管M4的漏极相连，第二运算放大器OTA2的输出端与第三MOS管M3的栅极相连，第四MOS管M4的栅极与第一运算放大器OTA1的输出端相连； 

其中，闭环补偿电流产生电路包括第五MOS管M5、第六MOS管M6、第十MOS 管M10、第三电阻R₃、第五电阻R₅、第四晶体管Q4、第三运算放大器OTA3和第四运算放大器OTA4；第十MOS管M10的源极和衬底接电源VDD，第十MOS管M10的漏极与第五电阻R₅的一端相连，第五电阻R₅的另一端接地，第五MOS管M5的源极和衬底接电源VDD，第五MOS管M5的漏极与第三电阻R₃的一端相连，第三电阻R₃的另一端接地，第六MOS管M6的源极和衬底接电源VDD，第六MOS管M6的漏极与第四晶体管Q4的发射极相连，第四晶体管Q4的基极与集电极接地，第三运算放大器OTA3的同相输入端与第五MOS管M5的漏极相连，第三运算放大器OTA3的反相输入端与第六MOS管M6的漏极相连，第三运算放大器OTA3的输出端与第五MOS管M5的栅极相连，第四运算放大器OTA4的同相输入端与第十MOS管M10的漏极相连，第四运算放大器OTA4的反相输入端与参考电压Vref相连，第四运算放大器OTA4的输出端分别与第六MOS管M6和第十MOS管M10的栅极相连； 

其中，参考电压产生电路包括第七MOS管M7、第八MOS管M8、第九MOS管M9、第十一MOS管M11、第十二MOS管M12、第四电阻R₄、第六电阻R₆和第七电阻R₇；第七MOS管M7的源极和衬底接电源VDD，第七MOS管M7的漏极与第十一MOS管M11的漏极相连，第十一MOS管M11的源极接地，第十一MOS管M11的栅极和漏极相连，第十一MOS管M11的栅极与第十二MOS管M12的栅极相连，第十二MOS管M12的源极接地，第七MOS管M7的栅极与第三运算放大器OTA3的输出端相连，第八MOS管M8的源极和衬底接电源VDD，第八MOS管M8的漏极与第十二MOS管M12的漏极相连，第八MOS管M8的栅极与第二运算放大器OTA2的输出端相连，第九MOS管M9的源极和衬底接电源VDD，第九MOS管M9的漏极与第四电阻R₄的一端相连，第四电阻R₄的另一端接地，第九MOS管M9的栅极与第一运算放大器OTA1的输出端相连，第六电阻R₆的一端与第八MOS管M8的漏极相连，第六电阻R₆的另一端与第七电阻R₇的一端相连，第七电阻R₇的另一端与第九MOS管M9的漏极相连，第六电阻R₆和第七电阻R₇相连的一端与第四运算放大器OTA4的反向输入端相连，并作为参考输出电压Vref。 

在实际应用中，第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9和第十MOS管M10为P沟道MOS管；第十一MOS管M11和第十二MOS管M12为N沟道MOS管；第一晶体管Q1、第二晶体管Q2、第三晶体管Q3和第四晶体管Q4为PNP型三极管。 

本实施例中，运算放大器OTA1、OTA2、OTA3和OTA4都工作在负反馈状态，其 作用都是保证运算放大器的两个输入端(同相输入端和反相输入端)的电压相等。由于运算放大器OTA1的两个输入端的电压相等，因此第一电阻R₁和第二晶体管Q2产生的与绝对温度成正比的电流I_PTAT为： 

$I_{\mathrm{PTAT}}=\frac{V_{\mathrm{BE}2}-V_{\mathrm{BE}1}}{R_1}=\frac{{\mathrm{\ΔV}}_{\mathrm{BE}}}{R_1}=\frac{V_T\ln n}{R_1}\frac{\mathrm{kT}}{q}\frac{\ln n}{R_1}---\left(7\right)$

上式中n是第一晶体管Q1和第二晶体管Q2发射极面积的比值，k是波尔兹曼常数，T是绝对温度，q是电子的电荷。 

电流I_PTAT经电流镜M2和M4镜像到第三晶体管Q3支路，根据表达式(7)和第二运算放大器OTA2的两个输入端的电压相等，第二电阻R₂和第三晶体管Q3产生的电流I_CTAT为： 

$I_{\mathrm{CTAT}}=\frac{1}{R_2}(V_G\left(T_r\right)-\frac{T}{T_r}{V}_G\left(T_r\right)+\frac{T}{T_r}{V}_{\mathrm{BE}}\left(T_r\right)-\mathrm{\η}\left(\frac{\mathrm{kT}}{q}\right)\ln \frac{T}{T_r}+\left(\frac{\mathrm{kT}}{q}\right)\ln [\frac{I_{C3}\left(T\right)}{I_{C3}\left(T_r\right)}\left]\right)---\left(8\right)$

上式中I_C3为第三晶体管Q3支路的电流，因为它等于I_PTAT，所以电流I_CTAT也是与绝对温度成正比的电流，因此表达式(8)可以化简为： 

$I_{\mathrm{CTAT}}=\frac{1}{R_2}(V_G\left(T_r\right)-\frac{T}{T_r}{V}_G\left(T_r\right)+\frac{T}{T_r}{V}_{\mathrm{BE}}\left(T_r\right)-\mathrm{\η}\left(\frac{\mathrm{kT}}{q}\right)\ln \frac{T}{T_r}+\left(\frac{\mathrm{kT}}{q}\right)\ln \frac{T}{T_r})---\left(9\right)$

同时，如图2中的闭环反馈回路，第四运算放大器OTA4和第五电阻R₅将输出电压转换成电流，这个电流经过电流镜M10和M6反馈回第四晶体管Q4支路。由于运算放大器OTA3的两个输入端的电压相等，第三电阻R₃和第四晶体管Q4产生的电流I_CL为： 

$I_{\mathrm{CL}}=\frac{1}{R_3}(V_G\left(T_r\right)-\frac{T}{T_r}{V}_G\left(T_r\right)+\frac{T}{T_r}{V}_{\mathrm{BE}}\left(T_r\right)-\mathrm{\η}\left(\frac{\mathrm{kT}}{q}\right)\ln \frac{T}{T_r}+\left(\frac{\mathrm{kT}}{q}\right)\ln [\frac{I_{C4}\left(T\right)}{I_{C4}\left(T_r\right)}\left]\right)---\left(10\right)$

上式中，I_C4为第四晶体管Q4支路的电流，它由输出参考电压Vref产生，表达式为： 

$I_{C4}=I_{M10}=\frac{V_{\mathrm{ref}}}{R_5}---\left(11\right)$

在表达式(11)中，第五电阻R₅是个常数。假设输出参考电压Vref与温度无关，则I_C4就是一个常数，因此表达式(10)中的最后一项就为0，此时表达式(10)简化为： 

$I_{\mathrm{CL}}=\frac{1}{R_3}(V_G\left(T_r\right)-\frac{T}{T_r}{V}_G\left(T_r\right)+\frac{T}{T_r}{V}_{\mathrm{BE}}\left(T_r\right)-\mathrm{\η}\left(\frac{\mathrm{kT}}{q}\right)\ln \frac{T}{T_r})---\left(12\right)$

为了抵消掉 

用I_CTAT与I_CL相减得到： 

$I_{\mathrm{CTAT}}-I_{\mathrm{CL}}=(\frac{1}{R_2}-\frac{1}{R_3})V_G\left(T_r\right)+(\frac{1}{R_2}-\frac{1}{R_3})\frac{T}{T_r}(V_{\mathrm{BE}}\left(T_r\right)-V_G\left(T_r\right))-(\frac{\mathrm{\η}-1}{R_2}-\frac{\mathrm{\η}}{R_3})\frac{\mathrm{kT}}{q}\ln \frac{T}{T_r}---\left(13\right)$

上式中η为与温度无关的常数，通过设置适当的第二电阻R₂和第三电阻R₃可以抵消掉表达式(13)中的对数项，即表达式(13)变为： 

$I_{\mathrm{CTAT}}-I_{\mathrm{CL}}=(\frac{1}{R_2}-\frac{1}{R_3})V_G\left(T_r\right)+(\frac{1}{R_2}-\frac{1}{R_3})\frac{T}{T_r}(V_{\mathrm{BE}}\left(T_r\right)-V_G\left(T_r\right))---\left(14\right)$

从表达式(14)可以看出，电流差中只有关于温度的一次项，可以通过电流I_PTAT进行抵消，输出参考电压Vref为： 

$V_{\mathrm{ref}}=(\frac{1}{R_2}-\frac{1}{R_3})V_G\left(T_r\right)(R_4+R_7)+(\frac{1}{R_2}-\frac{1}{R_3})\frac{T}{T_r}(V_{\mathrm{BE}}\left(T_r\right)-V_G\left(T_r\right))(R_4+R_7)+\frac{\mathrm{kT}}{q}\frac{\ln n}{R_1}{R}_4---\left(15\right)$

表达式(15)对温度求一阶导数得到： 

$f\left(T\right)=\frac{{\∂V}_{\mathrm{ref}}}{\∂T}=(\frac{1}{R_2}-\frac{1}{R_3})\frac{1}{T_r}(V_{\mathrm{BE}}\left(T_r\right)-V_G\left(T_r\right))(R_4+R_7)+\frac{k}{q}\frac{\ln n}{R_1}{R}_4---\left(16\right)$

通过选取适当的第四电阻R₄和第七电阻R₇，可以使表达式(16)为零，进而得到输出参考电压Vref为： 

$V_{\mathrm{ref}}=(\frac{1}{R_2}-\frac{1}{R_3})V_G\left(T_r\right)(R_4+R_7)---\left(17\right)$

从表达式(17)可以看出，输出参考电压Vref与温度无关，从而满足了在化简表达式(10)时的假设条件。在实际设计中，可以通过不断模拟仿真确定各晶体管参数和准确的电阻值。 

本发明实施例提供的闭环曲率补偿CMOS带隙基准电压源结构，可以有效地提高补偿电流的精确度，进而提高输出参考电压的温度稳定性；本发明实施例提供的闭环曲率补偿CMOS带隙基准电压源结构，可以采用标准CMOS工艺即可实现带隙基准电压，有效地降低了对工艺的要求，容易在各种CMOS集成电路(如参考电压芯片、电能计量芯片、电压调整芯片、数据转换芯片)中使用，具有很高的实用价值。 

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。 

Claims (5)

1.一种闭环曲率补偿CMOS带隙基准电压源，其特征在于，所述基准电压源包括：

PTAT电流产生电路，用于产生PTAT电流(I_PTAT)；

CTAT电流产生电路，用于产生CTAT电流(I_CTAT)；

闭环补偿电流产生电路，用于产生闭环补偿电流(I_CL)；

参考电压产生电路，用于产生参考电压源(Vref)；

所述PTAT电流产生电路包括：第一MOS管、第二MOS管、第一晶体管、第二晶体管、第一电阻和第一运算放大器；所述第一MOS管的源极和衬底接电源，所述第一MOS管的漏极通过第一电阻与第一晶体管的发射极相连，所述第一晶体管的基极与集电极接地，所述第一运算放大器的同相输入端与第一MOS管的漏极相连，所述第一运算放大器的反相输入端与第二MOS管的漏极相连，所述第一运算放大器的输出端与第一MOS管和第二MOS管的栅极相连，所述第二晶体管的发射极与第二MOS管的漏极相连，所述第二晶体管的基极与集电极接地，所述第二MOS管的源极和衬底接电源；

所述CTAT电流产生电路包括第三MOS管、第四MOS管、第三晶体管、第二电阻和第二运算放大器；所述第三MOS管的源极和衬底接电源，所述第三MOS管的漏极与第二电阻的一端相连，所述第二电阻的另一端接地，所述第四MOS管的源极和衬底接电源，所述第四MOS管的漏极与第三晶体管的发射极相连，所述第三晶体管的基极与集电极接地，所述第二运算放大器的同相输入端与第三MOS管的漏极相连，所述第二运算放大器的反相输入端与第四MOS管的漏极相连，所述第二运算放大器的输出端与第三MOS管的栅极相连，所述第四MOS管的栅极与第一运算放大器的输出端相连；

所述闭环补偿电流产生电路包括第五MOS管、第六MOS管、第十MOS管、第三电阻、第五电阻、第四晶体管、第三运算放大器和第四运算放大器；所述第十MOS管的源极和衬底接电源，所述第十MOS管的漏极与第五电阻的一端相连，所述第五电阻的另一端接地，所述第五MOS管的源极和衬底接电源，所述第五MOS管的漏极与第三电阻的一端相连，所述第三电阻的另一端接地，所述第六MOS管的源极和衬底接电源，所述第六MOS管的漏极与第四晶体管的发射极相连，所述第四晶体管的基极与集电极接地，所述第三运算放大器的同相输入端与第五MOS管的漏极相连，所述第三运算放大器的反相输入端与第六MOS管的漏极相连，所述第三运算放大器的输出端与第五MOS管的栅极相连，所述第四运算放大器的同相输入端与第十MOS管的漏极相连，所述第四运算放大器的反相输入端与参考电压相连，所述第四运算放大器的输出端分别与第六MOS管和第十MOS管的栅极相连；

所述参考电压产生电路包括第七MOS管、第八MOS管、第九MOS管、第十一MOS管、第十二MOS管、第四电阻、第六电阻和第七电阻；所述第七MOS管的源极和衬底接电源，所述第七MOS管的漏极与第十一MOS管的漏极相连，所述第十一MOS管的源极接地，所述第十一MOS管的栅极和漏极相连，所述第十一MOS管的栅极与第十二MOS管的栅极相连，所述第十二MOS管的源极接地，所述第七MOS管的栅极与第三运算放大器的输出端相连，所述第八MOS管的源极和衬底接电源，所述第八MOS管的漏极与第十二MOS管的漏极相连，所述第八MOS管的栅极与第二运算放大器的输出端相连，所述第九MOS管的源极和衬底接电源，所述第九MOS管的漏极与第四电阻的一端相连，所述第四电阻的另一端接地，所述第九MOS管的栅极与第一运算放大器的输出端相连，所述第六电阻的一端与第八MOS管的漏极相连，所述第六电阻的另一端与第七电阻的一端相连，所述第七电阻的另一端与第九MOS管的漏极相连，所述第六电阻和第七电阻相连的一端与第四运算放大器的反向输入端相连，并作为参考输出电压；

所述PTAT电流产生电路与CTAT电流产生电路相连，所述CTAT电流产生电路与闭环补偿电流产生电路相连，所述参考电压产生电路与CTAT电流产生电路和闭环补偿电流产生电路相连。

2.如权利要求1所述的闭环曲率补偿CMOS带隙基准电压源，其特征在于，所述第一MOS管和第二MOS管为P沟道MOS管；所述第一晶体管和第二晶体管为PNP型三极管。

3.如权利要求1所述的闭环曲率补偿CMOS带隙基准电压源，其特征在于，所述第三MOS管和第四MOS管为P沟道MOS管；所述第三晶体管为PNP型三极管。

4.如权利要求1所述的闭环曲率补偿CMOS带隙基准电压源，其特征在于，所述第五MOS管、第六MOS管和第十MOS管为P沟道MOS管；所述第四晶体管为PNP型三极管。

5.如权利要求1所述的闭环曲率补偿CMOS带隙基准电压源，其特征在于，所述第七MOS管、第八MOS管和第九MOS管为P沟道MOS管；所述第十一MOS管和第十二MOS管为N沟道MOS管。

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