CN109491434B

CN109491434B - 应用于5g毫米波基站的cmos集成电路带隙基准源

Info

Publication number: CN109491434B
Application number: CN201811616031.4A
Authority: CN
Inventors: 马顺利; 任俊彦; 魏继鹏; 李宁; 叶凡
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2018-12-27
Filing date: 2018-12-27
Publication date: 2021-07-23
Anticipated expiration: 2038-12-27
Also published as: CN109491434A

Abstract

本发明属于集成电路技术领域，具体为一种应用于5G基站的CMOS集成电路带隙基准源。本发明电路结构包括带隙基准核心模块、带隙基准补偿模块、电压电流转换模块以及启动电路模块；带隙基准核心模块、带隙基准补偿模块、电压电流转换模块通过PMOS晶体管的栅端电压偏置连接构成带隙基准源的核心电路。本发明通过加入NMOS晶体管和电阻来提高带隙基准的精度。该带隙基准源在室温下输出1.2V的电压，且具有较低的温度系数和较高的电源抑制比；由晶体管和电阻组成的混合高阶矫正网络，使得该电路在超过120度的温度下仍然具有很好的线性度，特别适合用作5G基站的CMOS集成电路带隙基准源。

Description

应用于5G毫米波基站的CMOS集成电路带隙基准源

技术领域

本发明属于集成电路技术领域，具体地涉及一种应用于5G毫米波基站的CMOS集成电路带隙基准源。

背景技术

基准源是模拟电路设计中一个关键的单元模块，它为系统提供直流参考基准。它的精度、温度稳定性以及电源电压抑制比影响到整个系统的精度和性能。传统基准电压源如齐纳基准源和掩埋型齐纳基准源由于其高电压、高功耗而且与CMOS制造工艺不兼容，所以不适用于当今CMOS集成电路的设计。带隙基准电压源的性能较其它基准有了很大的飞跃。带隙基准输出电压受温度和电源电压影响小，并且其精度高。基准的初始精度、温度系数、长期漂移、噪声电压等性能指标从低到高覆盖面较宽，适用于多种不同精度要求的系统中。该类基准既有为通常目的设计的类型，也有静态电流小至几十微安，输入输出电压差较低而适用于电池供电场合的产品，因而应用范围很宽。

带隙基准电压源的核心思想是将具有正温度系数的组件（ΔVbe）和具有负温度系数的组件（Vbe）进行适当的组合，得出在特定温度下，均有零温度系数的基准电压。因为其典型值为1.25V，非常接近硅的带隙电压1.205V而得名。带隙基准源使用了运算放大器进行钳位，提高了基准源输出电压的精度。

对ADC来说一个精确的参考电压由基准电压源供给，输入电压与之比较输出一个高低电平，在数字电路中用二进制数0或1表示；对DAC来说一个精确的参考电压由基准电压源提供，根据输入的数字信号输出一个与参考电压成比例的模拟电压。对于低压差线性稳压器(LDO)来说，基准电压源输出一个参考电压与输出反馈回来的电压相比较形成负反馈回路稳定输出电压。对于锁相环(PLL)中的电荷泵来说，基准输出电压作为上拉或者下拉电流源的控制电压，其大小决定了电荷泵充放电电流的大小，从而决定了PLL的增益。由此可以看出基准电压源对于电路其他模块来说有着至关重要的作用，其精度决定了整个系统的精度，因此设计出一款高性能的基准电压源成为必要。

发明内容

本发明的目的在于提出一种具有高温补偿、精度高的可应用于5G毫米波基站的CMOS集成电路带隙基准源。

本发明提供的应用于5G毫米波基站CMOS集成电路带隙基准源，其电路结构包括四个模块：带隙基准核心模块101、带隙基准补偿模块102、电压电流转换模块103以及启动电路模块200。

本发明中，所述带隙基准核心模块101、带隙基准补偿模块102、电压电流转换模块103通过PMOS晶体管的栅端电压偏置连接，构成带隙基准源的核心电路。参见图1所示。

本发明中，所述带隙基准核心模块101包括6个PMOS晶体管、2个PNP双极型晶体管、2个电阻以及2个高增益运算放大器300；PNP双极型晶体管有成比例的面积比以产生加在电阻R1上的电压差，进而产生与温度成正比的电流；2个运算放大器连接在A、B、C三个节点以保证这些节点具有相同的电位，由于PNP管的基极-发射极电压与温度近似成反比，因此，流经电阻R2的电流与温度成反比。

本发明中，所述带隙基准补偿模块102包括4个PMOS晶体管、1个NMOS晶体管、1个电阻以及一个PNP管；其中，NMOS晶体管工作在深线性区作为一个大电阻使用，NMOS晶体管的源端与温度补偿电阻的一个端口与带隙基准核心模块的电阻R2的一端相连接，NMOS晶体管的漏端与温度补偿电阻的另一个端口与带隙基准补偿模块的PNP晶体管的发射极相连接。NMOS晶体管MC和电阻RC共同组成混合高阶矫正网络，用以补偿双极型晶体管的基极—发射极电压Vbe引入的二阶及以上的非线性。

本发明中，所述电压电流转换模块103包括4个PMOS晶体管、一个电阻；

本发明中，所述启动电路200包括4个反相器结构、3个PMOS晶体管以及2个NMOS晶体管。其中一个反相器的输入连接带隙基准的输出VREF。启动电路中还加入控制信号PD以控制该带隙基准电路是否工作。

优选地，本发明中，所述运算放大器模块300采用两个PMOS晶体管作为输入。运算放大器包括6个PMOS晶体管与6个 NMOS晶体管。

优选地，本发明中，所述晶体管均为MOSFET，即场效应管。

优选地，本发明中，所述PNP管均为双极型晶体管。

优选地，本发明中，所述电阻均为多晶硅电阻。

本发明提供带隙基准源，相比于传统带隙电压源，可进行高阶矫正。通过加入NMOS晶体管和电阻来提高带隙基准的精度。该带隙基准源在室温下输出1.2V的电压，且具有较低的温度系数和较高的电源抑制比，同时由于晶体管和电阻组成的混合高阶矫正网络，使得该电路在超过摄氏120度的温度下仍然具有很好的线性度，特别适合用作5G基站的CMOS集成电路带隙基准源。

附图说明

图1为本发明带隙基准源的核心电路示意图。

图2为本发明带隙基准源的启动电路示意图。

图3为本发明带隙基准源的运算放大器电路示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

图1示出带隙基准源电路示意图。

如图1所示，带隙基准源电路包括带隙基准核心模块101、带隙基准补偿模块102、电压电流转换模块103。

带隙基准核心模块101中包括：6个PMOS晶体管MP1-MP6，2个PNP双极型晶体管Q1、Q2，2个电阻R1、R2，以及2个高增益运算放大器OP1、OP2；两个双极型晶体管Q1、Q2基极相连，晶体管Q1与Q2的宽长比值为1：N，两个晶体管Q1、Q2的集电极也与基极相连并接地；晶体管Q2的发射极接电阻R1，电阻R1另一端接运放OP1的正向输入端，并且与运放OP2的负向输入端相接，连接点记为节点B，同时与场效应管MP4的漏极相接。晶体管Q1的源极相接运放OP1的负向输入端，并且与场效应管MP3的漏极相接，连接点记为节点A。MP3的源极与场效应管MP1的漏极相连，MP4的源极与场效应管MP2的漏极相连。场效应管MP3、MP4的栅极互相连接，连接点记为节点Vcp1，场效应管MP1、MP2的栅极互相连接，连接点记为节点Vbp1，场效应管MP1、MP2的源极连接到电源VDD上。运放OP1的输出端接到节点Vbp1。电阻R2一端接地，另一端连接运放OP2的正向输入端，记为节点C，场效应管MP6的漏极连接到节点C，场效应管MP6的栅极连接到节点Vcp2，场效应管MP6的源极与场效应管MP5的漏极相连，MP5的源极接电源VDD，其栅极与运放OP2的输出相接，连接点记为节点Vbp2。

带隙基准补偿模块102种包括：4个PMOS晶体管MP7-MP10，1个NMOS晶体管MC，1个电阻RC，以及一个PNP双极型管Q3；

电阻R2一端接地，另一端与带隙基准补偿模块102的电阻RC和场效应管MC的源极相连，电阻RC的另一端和场效应管MC的漏极相连并连接双极性晶体管Q3的发射极，场效应管MC的栅极接输入控制信号VCT。带隙基准补偿102中双极性晶体管Q3的基极与集电极相连并接地。双极性晶体管Q3的发射极与场效应管MP9、MP10的漏极相连。场效应管MP9栅极连到节点Vcp1，场效应管MP10栅极连到节点Vcp2。场效应管MP9源极与场效应管MP7漏极相连，场效应管MP10源极与场效应管MP8漏极相连。场效应管MP7的栅极接节点Vbp1，源极接电源VDD，效应管MP8的栅极接节点Vbp2，源极接电源VDD。

电压电流转换103中包括：4个PMOS晶体管MP11-MP14，一个电阻R3；电阻R3一端接地，另一端与场效应管MP13、MP14的漏极相连并与参考电压节点VREF相连接。场效应管MP13栅极连到节点Vcp1，场效应管MP14栅极连到节点Vcp2。场效应管MP13源极与场效应管MP11漏极相连，场效应管MP14源极与场效应管MP12漏极相连。场效应管MP11的栅极接节点Vbp1，源极接电源VDD，效应管MP12的栅极接节点Vbp2，源极接电源VDD。

图2示出带隙基准电路的启动电路示意图。

如图2所示，启动电路200具体包括13个场效应管MS1-MS13。其中，场效应管MS1和MS2、场效应管MS4和MS5、场效应管MS10和MS11、场效应管MS12和MS13分别构成四个反相器。场效应管MS3源极接地，漏极接场效应管MS2的源极。场效应管MS2的漏极与场效应管MS1的漏极相连记为节点Vbp1，两个场效应管MS2、MS1的栅极也相连，连接点记为节点PDN。场效应管MS1源极接电源VDD。场效应管MS3栅极与场效应管MS6栅极相连，并与场效应管MS10、MS11漏极相连。场效应管MS6源极接地，漏极接场效应管MS5的源极。场效应管MS4的漏极与场效应管MS5的漏极相连，连接点记为节点Vbp2，两个场效应管MS4、MS5的栅极相连并与节点PDN相接。场效应管MS4源极接电源VDD。场效应管MS11源极接地，栅极与场效应管MS10栅极相连并连接到参考电平VREF上。场效应管MS10的源极与场效应管MS9的漏极、栅极相接。场效应管MS9的源极与场效应管MS8的漏极、栅极相接。场效应管MS8的源极与场效应管MS7的漏极、栅极相接。场效应管MS7源极接电源VDD。场效应管MS13源极接地，场效应管MS13的漏极与场效应管MS12的漏极相连并连接到节点PDN，两个场效应管MS12、MS13的栅极也相连记为节点PD。

图3示出带隙基准电路的运算放大器电路示意图。

如图3所示，运算放大器300包括：6个NMOS晶体管MNa1、MNa2、 MNa3、MNa4、 MNa5和MNa6；6个PMOS晶体管MPa1、MPa2、 MPa3、MPa4、 MPa5和MPa6。场效应管MNa2源极接地。场效应管MNa2漏极与其栅极相接，并与场效应管MNa4和MNa6的栅极相接，并与场效应管MNa1的源极相连。场效应管MNa1漏极与其栅极相接，并与场效应管MNa3和MNa5的栅极相接，并与场效应管MPa6的漏极相连。场效应管MPa6的源极接电源VDD，栅极接偏置电压BIAS。场效应管MNa4源极接地，漏极与差分对管MPa2的漏极相连，并与场效应管MNa3的源极相连。差分对管MPa2、MPa3的源极互相连接，并与MPa1的漏极相连，场效应管MPa1的源极接电源VDD，栅极接偏置电压BIAS。场效应管MNa6源极接地，漏极与差分对管MPa3的漏极相连，并与场效应管MNa5的源极相连。差分对管MPa2栅极接INP，差分对管MPa3栅极接INN。两个场效应管MNa5与MPa5漏极相连并作为输出节点VOP。两个场效应管MNa3、MPa4的漏极相互连接，并与场效应管MPa4、MPa5的栅极相接，场效应管MPa4、MPa5的源极接电源VDD。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语"包括"、"包含"或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句"包括一个……"限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims

1.一种应用于5G毫米波基站CMOS集成电路带隙基准源，其特征在于，电路结构包括四个模块：带隙基准核心模块（101）、带隙基准补偿模块（102）、电压电流转换模块（103）以及启动电路模块（200）；其中，所述带隙基准核心模块（101）、带隙基准补偿模块（102）、电压电流转换模块（103）通过PMOS晶体管的栅端电压偏置连接，构成带隙基准源的核心电路；带隙基准核心模块（101）中使用两个高增益运算放大器（300）；

所述带隙基准核心模块（101）包括： 6个PMOS晶体管MP1-MP6，2个PNP双极型晶体管Q1、Q2，2个电阻R1、R2，以及2个高增益运算放大器OP1、OP2；其中，两个双极型晶体管Q1、Q2基极相连，晶体管Q1与Q2的面积比值为1：N，两个晶体管Q1、Q2的集电极也与基极相连并接地；晶体管Q2的发射极接电阻R1的一端，电阻R1另一端接运放OP1的正向输入端，并且与运放OP2的负向输入端相接，连接点记为节点B，同时与场效应管MP4的漏极相接；晶体管Q1的发射极连接运放OP1的负向输入端，并且与场效应管MP3的漏极相接，连接点记为节点A；MP3的源极与场效应管MP1的漏极相连，MP4的源极与场效应管MP2的漏极相连；场效应管MP3、MP4的栅极互相连接，连接点记为节点Vcp1，场效应管MP1、MP2的栅极互相连接，连接点记为节点Vbp1，场效应管MP1、MP2的源极连接到电源VDD上；运放OP1的输出端连接到节点Vbp1；电阻R2一端接地，另一端连接运放OP2的正向输入端，记为节点C，场效应管MP6的漏极连接到节点C，场效应管MP6的栅极连接到节点Vcp2，场效应管MP6的源极与场效应管MP5的漏极相连，MP5的源极接电源VDD，其栅极与运放OP2的输出相接，连接点记为节点Vbp2；

所述的带隙基准补偿模块（102）包括：4个PMOS晶体管MP7-MP10，1个NMOS晶体管MC，1个电阻RC，以及一个PNP双极型晶体管Q3；其中：电阻R2同运放OP2的正向输入端连接的一端还与带隙基准补偿模块（102）的电阻RC和场效应管MC的源极相连，电阻RC的另一端和场效应管MC的漏极相连并连接双极性晶体管Q3的发射极，场效应管MC的栅极接输入控制电压VCT；带隙基准补偿（102）中双极性晶体管Q3的基极与集电极相连并接地；双极型晶体管Q3的发射极与场效应管MP9、MP10的漏极相连；场效应管MP9栅极连到节点Vcp1，场效应管MP10栅极连到节点Vcp2；场效应管MP9源极与场效应管MP7漏极相连，场效应管MP10源极与场效应管MP8漏极相连；场效应管MP7的栅极接节点Vbp1，源极接电源VDD，效应管MP8的栅极接节点Vbp2，源极接电源VDD；

所述的电压电流转换模块（103）包括：4个PMOS晶体管MP11-MP14，一个电阻R3；其中，电阻R3一端接地，另一端与场效应管MP13、MP14的漏极相连并与输出参考电压节点VREF相连接；场效应管MP13栅极连到节点Vcp1，场效应管MP14栅极连到节点Vcp2；场效应管MP13源极与场效应管MP11漏极相连，场效应管MP14源极与场效应管MP12漏极相连；场效应管MP11的栅极接节点Vbp1，源极接电源VDD，效应管MP12的栅极接节点Vbp2，源极接电源VDD；

所述的启动电路模块（200）具体包括13个场效应管MS1-MS13；其中，场效应管MS3源极接地，漏极接场效应管MS2的源极；场效应管MS2的漏极与场效应管MS1的漏极相连记为节点Vbp1，两个场效应管MS2、MS1的栅极也相连，连接点记为节点PDN；场效应管MS1源极接电源VDD；场效应管MS3栅极与场效应管MS6栅极相连，并与场效应管MS10、MS11漏极相连；场效应管MS6源极接地，漏极接场效应管MS5的源极；场效应管MS4的漏极与场效应管MS5的漏极相连，连接点记为节点Vbp2，两个场效应管MS4、MS5的栅极相连并与节点PDN相接；场效应管MS4源极接电源VDD；场效应管MS11源极接地，栅极与场效应管MS10栅极相连并连接到输出参考电平VREF上；场效应管MS10的源极与场效应管MS9的漏极、栅极相接；场效应管MS9的源极与场效应管MS8的漏极、栅极相接；场效应管MS8的源极与场效应管MS7的漏极、栅极相接；场效应管MS7源极接电源VDD；场效应管MS13源极接地，场效应管MS13的漏极与场效应管MS12的漏极相连并连接到节点PDN，两个场效应管MS12、MS13的栅极也相连记为节点PD。

2.根据权利要求1所述的带隙基准源，其特征在于，所述的运算放大器包括：6个PMOS晶体管MPa1- MPa6，与6个 NMOS晶体管MNa1- MNa6；其中，场效应管MNa2源极接地，场效应管MNa2漏极与其栅极相接，并与场效应管MNa4和MNa6的栅极相接，并与场效应管MNa1的源极相连；场效应管MNa1漏极与其栅极相接，并与场效应管MNa3和MNa5的栅极相接，并与场效应管MPa6的漏极相连；场效应管MPa6的源极接电源VDD，栅极接偏置电压BIAS；场效应管MNa4源极接地，漏极与差分对管MPa2的漏极相连，并与场效应管MNa3的源极相连；差分对管MPa2、MPa3的源极互相连接，并与MPa1的漏极相连，场效应管MPa1的源极接电源VDD，栅极接偏置电压BIAS；场效应管MNa6源极接地，漏极与差分对管MPa3的漏极相连，并与场效应管MNa5的源极相连；差分对管MPa2栅极接INP，差分对管MPa3栅极接INN；两个场效应管MNa5与MPa5漏极相连并作为输出节点VOP；两个场效应管MNa3、MPa4的漏极相互连接，并与场效应管MPa4、MPa5的栅极相接，场效应管MPa4、MPa5的源极接电源VDD。