CN108227819B

CN108227819B - 一种具有直流失调校准功能的低压带隙基准电路

Info

Publication number: CN108227819B
Application number: CN201611133933.3A
Authority: CN
Inventors: 况立雪; 豆玉娇; 朱永成; 孙志亮; 霍俊杰
Original assignee: Ziguang Tongxin Microelectronics Co Ltd
Current assignee: Ziguang Tongxin Microelectronics Co Ltd
Priority date: 2016-12-10
Filing date: 2016-12-10
Publication date: 2021-04-09
Anticipated expiration: 2036-12-10
Also published as: CN108227819A

Abstract

本发明提供一种具有直流失调校准功能的低压带隙基准电路。所述低压带隙基准电路包括PNP三极管、电阻、PMOS晶体管、NMOS晶体管、放大器电路、逻辑电路、启动电路和开关，其中，逻辑电路将外部使能信号和外部时钟信号转换为第一内部信号、第二内部信号和第三内部信号，提供给具有直流失调校准功能的放大器电路，所述放大器电路，在闭环状态下存储输入失调电压，在开环状态下进行实时校准，以保证低压带隙基准电路输出参考电压VREF的精确度。与现有的低压带隙基准电路相比，本发明低压带隙基准电路的代价仅为两个外部数字信号，以及少量的额外器件和功耗，即能够消除放大器电路失调电压的影响，以保证低压带隙基准电路输出参考电压VREF的精确度。

Description

一种具有直流失调校准功能的低压带隙基准电路

技术领域

本发明属于模拟集成电路领域，涉及一种具有直流失调校准功能的低压带隙基准电路。

背景技术

互补金属-氧化物半导体(CMOS)工艺的日益发展为片上系统(SOC)的全集成以及混合信号电路设计提供了有力的技术支持。低压带隙基准电路是全集成芯片的一个重要基本电路，为芯片中的其他电路提供不随工艺、电源电压和温度变化的参考电压。参考电压的精确度会影响整个芯片的功能和性能，尤其是在涉及到模数转化器(ADC)和数模转化器(DAC)的系统应用，对参考电压的精确度要求比较高。

在现有的低压带隙基准电路中，影响输出参考电压精确度的主要有两个方面的因素，一个因素是放大器电路的输入失调电压，另一个因素是三极管主支路电流镜的失配。然而随着金属-氧化物半导体(MOS)晶体管的特征频率不断提高，芯片的电源电压逐渐下降，可提供给主支路电流镜的电压裕度受到低电源电压的限制。而且，采用共源共栅电流镜技术来降低电流镜的失配不适用于低压结构。因此，在低压带隙基准电路中，如何降低放大器电路的输入失调电压对输出电压的影响，成为了更为严峻的设计挑战。

如图1所示，为现有的低压带隙基准电路。其中，PMOS管P1、P2和P3具有相同的尺寸，构成1∶1∶1的电流镜，I₁＝I₂＝I₃，电阻R1＝R2。

考虑带输入失调电压V_OS的非理想放大器电路A1的“虚短”特性，有：

V_A+V_OS＝V_B (1)

从而PNP三极管PNP1与PNP2的发射集电压之差为：

ΔV_E＝V_A-V_E2＝(V_B-V_OS)-V_E2＝V_R3-V_OS (2)

PNP三极管PNP1与PNP2的发射集电流之比为：

PNP三极管的电压与电流关系为：

PNP三极管PNP1与PNP2的面积比为1∶N，则：

由I₃＝I₂＝I_E2+I_R2可知，输出参考电压为：

在(7)式中，V_EB1与温度成反比，而V_T与温度成正比，V_OS可正可负，随温度的变化而随机变化。通过设置V_T的系数R2/R3*ln(N)，可以将负温度系数电压V_EB1和正温度系数电压R2/R3*1n(N)*V_T进行补偿，若忽略V_OS的影响，则能够得到与温度无关的参考电压V_REF。补偿系数R2/R3*ln(N)根据V_EB1的温度系数确定，这个值完全由工艺决定。在标准CMOS工艺中，补偿后的V_EB1+R2/R3*ln(N)*V_T约为1.2V。因此，上式右边第一项的相乘因子R4/R2约为V_REF与1.2V的比值，这个因子由系统对参考电压取值的需求决定。

从(7)式可以看出，R2/R3*V_OS叠加在补偿后约为1.2V的电压(V_EB1+R2/R3*ln(N)*V_T)上，造成输出电压的随机失配。为了减小输出电压随机失配的影响，目前业界已有的技术有如下几类：

1、采用两对PNP三极管，则(7)中的V_EB1和V_T的系数均变为原来的两倍，而V_OS的系数不变，等效于将V_OS的影响降低为原来的一半。这种技术要求的最小电源电压为2V_EB再叠加电流镜的电压裕度，在低温下达到1.8V以上，因此这种技术不适用于低压带隙基准电路。

2、用面积比为M:1的一对NPN型三极管代替放大器电路中的对称MOS输入差分对，这种做法等效于增大ln(N)，从而可减小R2/R3，降低放大器电路输入失调电压V_OS对输出电压的影响。然而NPN三极管不是标准CMOS工艺的器件，导致这种技术的工艺兼容性受限。

3、在放大器电路的输入端、输出端和放大器电路内部增加多个由双相时钟控制的开关，在两个时钟相位内，V_OS对输出电压分别呈现正的和负的影响。在参考电压的输出端串联一个低通滤波器将V_OS的影响滤除后，可以得到低失调的输出参考电压。但是额外的低通滤波器会增大电路的面积。

4、将放大器电路的输入失调电压转化为失调电流信号，再将失调电流信号镜像到输出支路，对输出电流进行补偿。但整个补偿电路工作在开环状态，失调电流信号的转化过程和镜像过程均可能引入新的输出失调电压。

发明内容

针对上述现有技术中存在的不足，本发明的目的是提出一种适用于低电源电压，具有直流失调校准功能的低压带隙基准电路，其中的放大器电路受外部数字信号控制，在闭环状态下存储输入失调电压，在开环状态下进行实时校准，以保证低压带隙基准电路输出参考电压的精确度，而且其输出端无需额外的低通滤波器。

为了达到上述技术目的，本发明所采用的技术方案是：

一种具有直流失调校准功能的低压带隙基准电路，包括PNP三极管、电阻、PMOS晶体管、NMOS晶体管、放大器电路、逻辑电路、启动电路和开关；

所述PNP三极管包括第一PNP三极管和第二PNP三极管，第一PNP三极管与第二PNP三极管的尺寸比例为1：N，第一PNP三极管与第二PNP三极管的基级相连并接地，第一PNP三极管与第二PNP三极管的集电极相连并接地；

所述电阻包括第一电阻、第二电阻、第三电阻和第四电阻，第一电阻与第二电阻大小相等，第一电阻的一端接地，另一端接第一PNP三极管的发射极，第二电阻的一端接地，另一端接第三电阻的一端，第三电阻的另一端接第二PNP三极管的发射极，第四电阻的一端接地，另一端接参考电压输出端；

所述PMOS晶体管包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3和第四PMOS晶体管MP4，以及第一PMOS管P1、第二PMOS管P2和第三PMOS管P3，其中，第一PMOS管P1、第二PMOS管P2和第三PMOS管P3构成电流镜电路，电流比例为1:1:1，第一PMOS管P1、第二PMOS管P2和第三PMOS管P3的栅端相连并接至放大器电路的输出端，第一PMOS管P1、第二PMOS管P2和第三PMOS管P3的源端相连并接至电源电压VDD，第一PMOS管P1的漏端连接第一PNP三极管的发射极，第二PMOS管P2的漏端连接第二电阻与第三电阻的中间节点，第三PMOS管P3的漏端连接第四电阻的接参考电压V_REF输出端的一端；

所述NMOS晶体管包括第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管和第十NMOS晶体管；

所述放大器电路由折叠共源共栅放大器、差分校准输入电路和偏置电压产生电路构成，具有直流失调校准功能，所述放大器电路的反相输入端连接第一PNP三极管的发射极，所述放大器电路的正向输入端连接第二电阻与第三电阻的中间节点，所述放大器电路的输出端连接第一PMOS管P1、第二PMOS管P2和第三PMOS管P3的栅端，所述放大器电路的三个数字输入端均连接逻辑电路；

所述逻辑电路由一个二输入与非门和三个反相器构成，所述逻辑电路连接至电源电压VDD和地，其使能输入端和时钟输入端都来自低压带隙基准电路的外部信号，所述逻辑电路的三个数字输出端均连接所述放大器电路，所述逻辑电路将外部使能信号和外部时钟信号转换为第一内部信号、第二内部信号和第三内部信号，都提供给放大器电路，外部使能信号初始状态为低电平，经过启动时间后翻转为高电平，进入低压带隙基准电路的校准时间；

所述启动电路连接至电源电压VDD和地，以及第一PMOS管P1、第二PMOS管P2和第三PMOS管P3的栅端；

所述开关包括第一开关、第二开关、第三开关、第四开关和第五开关；

在低压带隙基准电路的启动时间内，外部时钟信号被屏蔽，第二内部信号被置为高电平，第三内部信号被置为低电平；

在低压带隙基准电路的校准时间，第二内部信号始终保持与外部时钟信号信号反相，第三内部信号始终保持与外部时钟信号信号同相，外部使能信号始终为高电平，当第二内部信号受外部时钟信号控制而周期性翻转时，第三内部信号始终保持与第二内部信号反相；

在低压带隙基准电路的校准时间里，当第三内部信号为高电平，第二内部信号为低电平时，第一开关、第三开关、第五开关断开，第二开关和第四开关闭合，放大器电路工作在闭环状态，此时，第一NMOS晶体管和第二NMOS晶体管之间的失调电压被转化为失调电流，注入第一PMOS晶体管MP1和第三PMOS晶体管MP3之间的节点，以及注入第二PMOS晶体管MP2和第四PMOS晶体管MP4之间的节点，进一步产生输出电压V_OUT，输出电压V_OUT通过第四开关给第二电容充电，此时，第三开关断开，偏置电压的值被第一电容保持，不再受输出电压V_OUT的影响，低压带隙基准电路除放大器电路以外的其它部分工作点保持不变，从而低压带隙基准电路的输出参考电压V_REF被维持，输出电压V_OUT与偏置电压之间的差值被差分校准输入电路对第八NMOS晶体管和第九NMOS晶体管转化为差分补偿电流，以反馈的形式注入第一PMOS晶体管MP1和第三PMOS晶体管MP3之间的节点，以及注入第二PMOS晶体管MP2和第四PMOS晶体管MP4之间的节点，对输出电压V_OUT进行调节，以存储第一NMOS晶体管和第二NMOS晶体管之间的失调电压信息；

在低压带隙基准电路的校准时间里，当第二内部信号为高电平，第三内部信号为低电平时，第一开关和第三开关闭合，第二开关、第四开关和第五开关断开，折叠共源共栅放大器和差分校准输入电路工作在开环状态，共同决定折叠共源共栅放大器的输出电压V_OUT，第二开关断开，第一NMOS晶体管的栅端通过第一开关连接至低压带隙基准电路第二电阻与第三电阻的中间节点，折叠共源共栅放大器输出电压V_OUT，此时，放大器电路通过反馈作用对带隙基准的工作点进行钳制，使得第一NMOS晶体管和第二NMOS晶体管的栅端电压相等，差分校准输入电路的失调电压对低压带隙基准电路的输出参考电压V_REF的影响被消除，保证低压带隙基准电路输出参考电压V_REF的精确度。

优选地，所述放大器电路中，折叠共源共栅放大器由折叠共栅放大管、差分输入单元、电流源管和电流镜负载单元构成。

优选地，所述放大器电路中，差分校准输入电路由第八NMOS晶体管、第九NMOS晶体管和第十NMOS晶体管构成。

优选地，所述折叠共源共栅放大器中，折叠共栅放大管由第三PMOS晶体管MP3和第四PMOS晶体管MP4构成，用于提高输出节点的阻抗。

优选地，所述折叠共源共栅放大器中，差分输入单元由第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管构成，用于将失调电压差转化为差分电流注入PMOS晶体管之间的节点。

优选地，所述折叠共源共栅放大器中，电流源管由第一PMOS晶体管MP1和第二PMOS晶体管MP2构成，用于为折叠共源共栅放大器和差分校准输入电路提供偏置电流。

优选地，所述折叠共源共栅放大器中，电流镜负载单元由第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管和第七NMOS晶体管构成，用于将差分电流转化为单端电压输出。

本发明由于采用了上述具有直流失调校准功能的放大器电路，所获得的有益效果是，在低压带隙基准电路的启动时间里，低压带隙基准电路完成建立过程，输出电压V_REF为理论设计值叠加上失调偏移值。随着外部使能信号由低电平翻转为高电平，低压带隙基准电路交替工作在闭环和开环状态；在闭环工作期间，放大器电路的失调信息被存储，此时输出电压V_REF保持不变；在开环工作期间，放大器电路通过反馈作用对带隙基准的工作点进行钳制，差分输入单元的失调电压对带隙基准输出电压V_REF的影响被消除，同时差分校准输入电路的失调电压也不会引入的新的输出失调电压，由于V_REF电压不存在周期性变化，因此，输出端无需额外的低通滤波器。在偏置电压节点通常电容存在对地电容用于保证带隙基准的相位裕度，因此，放大器电路中的电容无需额外添加。与现有的低压带隙基准电路相比，本发明低压带隙基准电路的代价仅为两个外部数字信号，以及少量的额外器件和功耗，即能够消除放大器电路失调电压的影响，以保证低压带隙基准电路输出参考电压V_REF的精确度。

下面结合附图和具体实施方式对本发明做进一步说明。

附图说明

图1是现有的低压带隙基准电路图。

图2是本发明具有直流失调校准功能的低压带隙基准电路图。

图3是本发明具体实施的逻辑电路图及其数字输入输出信号波形图。

图4是本发明具体实施的具有直流失调校准功能的放大器电路电路图。

具体实施方式

下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。

如图2所示，为本发明具有直流失调校准功能的低压带隙基准电路图。具体包括：第一PNP三极管PNP1、第二PNP三极管PNP2、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、放大器电路A_DCOC、逻辑电路L1以及启动电路S1。第一PNP三极管PNP1与第二PNP三极管PNP2的基级相连并接地，第一PNP三极管PNP1与第二PNP三极管PNP2的集电极相连并接地；第一PNP三极管PNP1与第二PNP三极管PNP2的尺寸比例为1：N。

第一电阻R1的一端接地，另一端接第一PNP三极管PNP1的发射极V_A，第二电阻R2的一端接地，另一端接第三电阻R3的一端V_B，第三电阻R3的另一端接第二PNP三极管PNP2的发射极，第四电阻R4的一端接地，另一端接参考电压输出端V_REF；第一电阻R1与第二电阻R2大小相等。

第一PMOS管P1、第二PMOS管P2和第三PMOS管P3的栅端相连并接至放大器电路A_DCOC的输出端V_BP，第一PMOS管P1、第二PMOS管P2和第三PMOS管P3的源端相连并接至电源电压VDD，第一PMOS管P1的漏端连接第一PNP三极管PNP1的发射极V_A，第二PMOS管P2的漏端连接第二电阻R2与第三电阻R3的中间节点V_B，第二PMOS管P2的漏端连接第四电阻R4的一端V_REF；第一PMOS管P1、第二PMOS管P2和第三PMOS管P3构成电流镜电路，电流比例为1:1:1。

放大器电路A_DCOC的反相输入端连接第一PNP三极管PNP1的发射极V_A，放大器电路A_DCOC的正向输入端连接第二电阻R2与第三电阻R3的中间节点V_B，放大器电路A_DCOC的输出端连接第一PMOS管P1、第二PMOS管P2和第三PMOS管P3的栅端V_BP，放大器电路A_DCOC的三个数字输入端EN_C、PHASE_C和PHASE_N均连接逻辑电路L1。

逻辑电路L1由一个二输入与非门和三个反相器构成，逻辑电路L1的使能输入端EN_CAL和时钟输入端来自低压带隙基准电路外部信号，三个数字输出端EN_C、PHASE_C和PHASE_N均连接放大器电路A_DCOC，此外，逻辑电路L1还连接至电源电压VDD和地。

启动电路S1连接至电源电压VDD和地，以及第一PMOS管P1、第二PMOS管P2和第三PMOS管P3的栅端V_BP。

如图3所示，为本发明具体实施的逻辑电路图及其数字输入输出信号波形图。所述逻辑电路包含一个二输入与非门和三个反相器。外部使能信号EN_CAL初始状态为低电平，经过一段启动时间后翻转为高电平，进入低压带隙基准电路的校准时间。在低压带隙基准电路的启动时间内，外部时钟信号CLK_CAL被屏蔽，内部信号PHASE_C被置为高电平，PHASE_N被置为低电平；在低压带隙基准电路的校准时间内，PHASE_C信号与CLK_CAL信号反相，PHASE_N信号与CLK_CAL信号同相。

如图4所示，为本发明具体实施的具有直流失调校准功能的放大器电路电路图。低压带隙基准电路内部信号EN_C、PHASE_C和PHASE_N控制，在闭环状态下存储输入失调电压，在开环状态下进行实时校准，该技术的工作原理具体如下：

在低压带隙基准电路的启动时间，EN_CAL为低电平，PHASE_C为高电平，PHASE_N为低电平，第一CMOS开关SW1、第三CMOS开关SW3和第五CMOS开关SW5闭合，第二CMOS开关SW2和第四CMOS开关SW4断开。放大器电路A_DCOC由折叠共源共栅放大器、差分校准输入电路和偏置电压产生电路构成。其中折叠共源共栅放大器包括折叠共栅放大管、差分输入单元、电流源管和电流镜负载单元，其中，NMOS晶体管第一NMOS晶体管MN1、第二NMOS晶体管MN2和第三NMOS晶体管MN3构成折叠共源共栅放大器的差分输入单元，将V_A，V_B的电压差转化为差分电流注入PMOS晶体管之间的V_X和V_Y节点；PMOS晶体管的第三PMOS晶体管MP3和第四PMOS晶体管MP4构成折叠共栅放大管，用于提高输出节点的阻抗；NMOS晶体管的第四NMOS晶体管MN4、第五NMOS晶体管MN5、第六NMOS晶体管MN6和第七NMOS晶体管MN7构成折叠共源共栅放大器的电流镜负载单元，将差分电流转化为单端电压V_OUT输出；PMOS晶体管的第一PMOS晶体管MP1和第二PMOS晶体管MP2作为电流源管，为折叠共源共栅放大器和外部的差分校准输入电路提供偏置电流。折叠共源共栅放大器的输出端V_OUT通过第三CMOS开关SW3连接到节点V_BP，为电流源管第一PMOS晶体管MP1、第二PMOS晶体管MP2，偏置电压产生电路B1以及低压带隙基准电路的其它部分提供偏置电压。

NMOS晶体管的第八NMOS晶体管MN8、第九NMOS晶体管MN9和第十NMOS晶体管MN10构成差分校准输入电路，该差分校准输入电路的差分输入端被第五CMOS开关SW5短接。在低压带隙基准电路的启动时间里，该差分校准输入电路从电流源管第一PMOS晶体管MP1、第二PMOS晶体管MP2抽取两路相同的电流，对折叠共源共栅放大器的差分信号没有影响。

在低压带隙基准电路的启动时间里，折叠共源共栅放大器的失调电压未校准，低压带隙基准电路完成建立过程，输出参考电压V_REF为理论设计值叠加上失调偏移值，而第一电容C1和第二电容C2被预充电至电压V_BP。

在低压带隙基准电路的校准时间，外部使能信号EN_CAL始终为高电平，内部信号PHASE_C受外部时钟信号CLK_CAL控制而周期性翻转时，内部信号PHASE_N始终保持与内部信号PHASE_C反相。

在低压带隙基准电路的校准时间内，第五CMOS开关SW5始终保持断开状态。

在低压带隙基准电路的校准时间里，当内部信号PHASE_N为高电平，内部信号PHASE_C为低电平时，第一CMOS开关SW1、第三CMOS开关SW3、第五CMOS开关SW5断开，第二CMOS开关SW2、第四CMOS开关SW4闭合，此时，V_AB＝V_A，NMOS晶体管的第一NMOS晶体管MN1、第二NMOS晶体管MN2之间的失调电压V_OS1被转化为失调电流注入PMOS晶体管之间V_X和V_Y节点，进一步产生输出电压V_OUT。V_OUT通过第四CMOS开关SW4给第二电容C2充电，V_C2＝V_OUT。此时，第三CMOS开关SW3断开，偏置电压V_BP的值被第一电容C1保持，不再受V_OUT的影响，低压带隙基准电路除放大器电路A_DCOC以外的其它部分工作点保持不变，从而带隙基准的输出电压V_REF被维持。V_OUT与V_BP之间的差值被差分校准输入对第八NMOS晶体管MN8和第九NMOS晶体管MN9转化为差分补偿电流，以反馈的形式注入PMOS晶体管之间的V_X和V_Y节点，对V_OUT电压进行调节。由此可见，折叠共源共栅放大器和差分校准输入单元共同构成了一个闭合反馈环路。

在放大器电路A_DCOC闭环状态下，假设差分主输入对第一NMOS晶体管MN1和第二NMOS晶体管MN2的等效跨导为G_m1，输出节点V_OUT的阻抗为R，差分校准输入电路对第八NMOS晶体管MN8和第九NMOS晶体管MN9的等效跨导为G_m2，将差分输入单元和差分校准输入电路的失调电压V_OS1和V_OS2均考虑在内，有：

[G_m1 V_OS1-G_m2(V_OUT-V_BP-V_OS2)]·R＝V_OUT-V_BP (8)

这个包含V_OS1和V_OS2和直流工作点V_BP信息的输出电压被存储在第二电容C2上：

在低压带隙基准电路的校准时间内，当内部信号PHASE_C为高电平，内部信号PHASE_N为低电平时，第一CMOS开关SW1、第三CMOSSW3闭合，第二CMOS开关SW2、第四CMOS开关SW4、第五CMOS开关SW5断开；折叠共源共栅放大器和差分校准输入电路工作在开环状态，共同决定折叠共源共栅放大器的输出V_OUT。第二CMOS开关SW2断开，NMOS晶体管的第一NMOS晶体管MN1的栅端通过第一CMOS开关SW1连接至V_B，此时的折叠共源共栅放大器的输出V_OUT为：

V_OUT＝[G_m1(V_A+V_OS1-V_B)-G_m2(V_C2-V_BP-V_OS2)]·R+V_BP (11)

由(10)和(11)可知，在放大器电路A_DCOC开环状态下，

V_OUT＝[G_m1(V_A-V_B)]·R+V_BP (12)

即折叠共源共栅放大器的输出V_OUT与失调电压V_OS1和V_OS2均无关系，放大器电路A_DCOC将低压带隙基准电路的工作点钳制在V_A＝V_B的状态。(1)式不再成立，即差分校准输入电路的失调电压V_OS1对低压带隙基准电路的输出电压V_REF影响被消除。

如图4所示，为本发明具体实施的具有直流失调校准功能的放大器电路电路图。所述具有直流失调校准功能的放大器电路A_DCOC具体包括：第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4、第五NMOS晶体管MN5、第六NMOS晶体管MN6、第七NMOS晶体管MN7、第八NMOS晶体管MN8、第九NMOS晶体管MN9、第十NMOS晶体管MN10、第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第一电容C1、第二电容C2、第一CMOS开关SW1、第二CMOS开关SW2、第三CMOS开关SW3、第四CMOS开关SW4、第五CMOS开关SW5和偏置电压产生电路B1。

具体的，第一NMOS晶体管MN1、第二NMOS晶体管MN2和第三NMOS晶体管MN3构成差分输入单元，第一NMOS晶体管MN1和第二NMOS晶体管MN2源端连接第三NMOS晶体管MN3漏端，第三NMOS晶体管MN3源端接地；第一NMOS晶体管MN1栅端连接第一CMOS开关SW1和第二CMOS开关SW2的中间节点V_AB，第二NMOS晶体管MN2栅端连接放大器电路A_DCOC的反相输入端V_A，第三NMOS晶体管MN3栅端连接偏置电压产生电路B1的V_BN输出端；第一NMOS晶体管MN1漏端连接第一PMOS晶体管MP1和第三PMOS晶体管MP3的中间节点V_X，第二NMOS晶体管MN2漏端连接第二PMOS晶体管MP2和第四PMOS晶体管MP4的中间节点V_Y；该差分输入单元的直流失调电压V_OS已标注在电路图中。

第四NMOS晶体管MN4、第五NMOS晶体管MN5、第六NMOS晶体管MN6和第七NMOS晶体管MN7共同构成共源共栅的电流镜负载单元；第四NMOS晶体管MN4和第五NMOS晶体管MN5的源端相连并接地，第六NMOS晶体管MN6源端接第四NMOS晶体管MN4漏端，第七NMOS晶体管MN7源端接第五NMOS晶体管MN5漏端；第四NMOS晶体管MN4和第五NMOS晶体管MN5的栅端相连并接至第六NMOS晶体管MN6漏端，第六NMOS晶体管MN6和第七NMOS晶体管MN7的栅端相连并接至偏置电压产生电路B1的V_BN2输出端；第六NMOS晶体管MN6漏端连接第三PMOS晶体管MP3漏端，第七NMOS晶体管MN7漏端连接第四PMOS晶体管MP4漏端V_OUT。

第八NMOS晶体管MN8、第九NMOS晶体管MN9和第十NMOS晶体管MN10构成差分校准输入电路，第八NMOS晶体管MN8和第九NMOS晶体管MN9源端连接第十NMOS晶体管MN10漏端，第十NMOS晶体管MN10源端接地；第八NMOS晶体管MN8栅端连接第四CMOS开关SW4和第二电容C2的中间节点V_C2，第九NMOS晶体管MN9栅端连接第一PMOS晶体管MP1和第二PMOS晶体管MP2的栅端V_BP，第十NMOS晶体管MN10栅端连接偏置电压产生电路B1的V_BN输出端；第八NMOS晶体管MN8漏端连接第二PMOS晶体管MP2和第四PMOS晶体管MP4的中间节点V_Y，第九NMOS晶体管MN9漏端连接第一PMOS晶体管MP1和第三PMOS晶体管MP3的中间节点V_X；该差分校准输入电路的直流失调电压V_OS2已标注在电路图中。

第一PMOS晶体管MP1和第二PMOS晶体管MP2的源端相连并接电源电压VDD，第三PMOS晶体管MP3源端接第一PMOS晶体管MP1漏端V_X，第四PMOS晶体管MP4源端接第二PMOS晶体管MP1漏端V_Y；第一PMOS晶体管MP1和第二PMOS晶体管MP2的栅端相连并通过第三CMOS开关SW3与第四PMOS晶体管MP4漏端V_OUT相连，第三PMOS晶体管MP3和第四PMOS晶体管MP4的栅端相连并接至偏置电压产生电路B1的V_BP2输出端；第三PMOS晶体管MP3漏端连接第六NMOS晶体管MN6漏端，第四PMOS晶体管MP4漏端连接第七NMOS晶体管MN7漏端V_OUT。

第一电容C1的一端接地，另一端接第一PMOS晶体管MP1和第二PMOS晶体管MP2的栅端V_BP；第二电容C2的一端接地，另一端接第八NMOS晶体管MN8栅端V_C2。

第一CMOS开关SW1一端接放大器电路A_DCOC的同相输入端V_B，另一端接第一NMOS晶体管MN1栅端V_AB；第二CMOS开关SW2一端连接放大器电路A_DCOC的反相输入端V_A，另一端接第一NMOS晶体管MN1栅端V_AB；第三CMOS开关SW3一端接第四PMOS晶体管MP4和第七NMOS晶体管MN7的中间节点V_OUT，另一端接第一PMOS晶体管MP1和第二PMOS晶体管MP2的栅端V_BP；第四CMOS开关SW4一端接第四PMOS晶体管MP4和第七NMOS晶体管MN7的中间节点V_OUT，另一端接第八NMOS晶体管MN8栅端V_C2；第五CMOS开关SW5一端接第八NMOS晶体管MN8栅端V_C2，另一端接第一PMOS晶体管MP1和第二PMOS晶体管MP2的栅端V_BP。

偏置电压产生电路B1连接至电源电压VDD和地，其输入电压为第一PMOS晶体管MP1和第二PMOS晶体管MP2的栅端V_BP，三个输出电压V_BN，V_BN2和V_BP2为放大器电路A_DCOC的其它部分提供偏置电压。

本发明并不限于上文讨论的实施方式，以上对具体实施方式的描述旨在于为了描述和说明本发明涉及的技术方案。基于本发明启示的显而易见的变换或替代也应当被认为落入本发明的保护范围；以上的具体实施方式用来揭示本发明的最佳实施方法，以使得本领域的普通技术人员能够应用本发明的多种实施方式以及多种替代方式来达到本发明的目的。

Claims

1.一种具有直流失调校准功能的低压带隙基准电路，包括PNP三极管、电阻、PMOS晶体管、NMOS晶体管、放大器电路、逻辑电路、启动电路和开关，其特征在于，

2.如权利要求1所述的具有直流失调校准功能的低压带隙基准电路，其特征在于，所述放大器电路中，折叠共源共栅放大器由折叠共栅放大管、差分输入单元、电流源管和电流镜负载单元构成。

3.如权利要求1所述的具有直流失调校准功能的低压带隙基准电路，其特征在于，所述放大器电路中，差分校准输入电路由第八NMOS晶体管、第九NMOS晶体管和第十NMOS晶体管构成。

4.如权利要求2所述的具有直流失调校准功能的低压带隙基准电路，其特征在于，所述折叠共源共栅放大器中，折叠共栅放大管由第三PMOS晶体管MP3和第四PMOS晶体管MP4构成，用于提高输出节点的阻抗。

5.如权利要求2所述的具有直流失调校准功能的低压带隙基准电路，其特征在于，所述折叠共源共栅放大器中，差分输入单元由第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管构成，用于将失调电压差转化为差分电流注入PMOS晶体管之间的节点。

6.如权利要求2所述的具有直流失调校准功能的低压带隙基准电路，其特征在于，所述折叠共源共栅放大器中，电流源管由第一PMOS晶体管MP1和第二PMOS晶体管MP2构成，用于为折叠共源共栅放大器和差分校准输入电路提供偏置电流。

7.如权利要求2所述的具有直流失调校准功能的低压带隙基准电路，其特征在于，所述折叠共源共栅放大器中，电流镜负载单元由第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管和第七NMOS晶体管构成，用于将差分电流转化为单端电压输出。