CN101226413B - 抑止失调的cmos能隙基准电路 - Google Patents

Abstract

本发明提供一种可改善失调的CMOS能隙基准电路。该能隙基准电路具备：PMOS管构成的输入差分对；NMOS管构成的电流镜；电容C1，电阻R4构成的频率补偿网络；电容C2，电阻R5构成的滤波网络；PMOS管，电容C3构成的启动电路；向所述差分对供给电流的电流源I1；电阻与晶体管构成的加法电路；切换控制输入端的输入变换电路，输入变换电路具有：连接加法电路与差分输入对的NMOS管；连接差分输入级与共射放大级的NMOS管。由于输入变换电路可以使差分输入对之间不断变换，所以此电路可以改善失调带来的基准误差。

Description

抑止失调的CMOS能隙基准电路

技术领域

本发明涉及一种控制电路，具体地说是一种抑止失调的CMOS能隙基准电路。

背景技术

基准电压源广泛应用于各种模拟集成电路、数模混合信号集成电路和系统集成芯片(SOC)中，是集成电路中一个重要的单元模块，是A/D、D/A转换器以及通信电路中的一个基本元件。它的温度稳定性以及抗噪声能力是影响A/D、D/A转换精度的关键因素，甚至影响到整个系统的精度和性能。随着集成电路工业的发展，SOC将成为今后集成电路设计的主流，而数字CMOS工艺在VLSI制造中占有绝对主导地位。因此，设计与标准数字CMOS工艺兼容的高精度能隙基准电压源具有重大的意义。

过去，人们常用反向击穿的齐纳二极管作为参考的基准电压源。它与限流电阻配合，并通过调节流过自身的电流来抵消电源电压的变化对它造成的影响。但这需要较高的电源电压才能使二极管反向击穿，对于电源电压在5V以下的电路设计就不适合。

还有一种技术是在MOS工艺中基于增强型MOS管和耗尽型MOS管之间的阈值电压差来产生基准电压，它具有较低的温度系数，但工艺中离子注入的浓度将直接影响MOS管的阈值电压，使得输出的参考电压值不易控制，而且耗尽型的MOS管也不兼容主流的CMOS工艺。

1971年，Robert Widlar提出了一种带隙参考电压源技术。带隙基准源电路由于具有低温度系数、低电源电压以及可与标准CMOS工艺兼容等优点而获得了广泛的应用。

晶体管的VBE具有负温度系数，而不同电流密度的晶体管之间的ΔVBE具有正温度系数，将它乘以合适的系数后，在一定范围内就可以抵消VBE的温度漂移效应，而得到低温漂的输出电压。如图1所示。

一般能隙基准电路结构如图2所示，两个阻值相等的电阻R₁和R₂的一端与运算放大器输出端连接，另一端则分别接在运算放大器的两个输入端，所以，流过电阻R₁和R₂的电流相等，两个晶体管接成二极管的形式，且晶体管Q₂的面积为Q₁的8倍，即J₁＝8J₂。

V_REF＝V_EB1+IR₁           (1)

$I=\frac{V_{\mathrm{EB}1}-V_{\mathrm{EB}2}}{R_3}---\left(2\right)$

由(1)、(2)式，得：

V_REF＝V_EB1+KΔV_EB        (3)

式中

$K=\frac{R_1}{R_3},$ ΔV_EB＝V_EB1-V_EB2

$\frac{{\mathrm{dV}}_{\mathrm{REF}}}{\mathrm{dT}}{|}_{T=T0}=\frac{{\mathrm{dV}}_{\mathrm{EB}1}}{\mathrm{dT}}{|}_{T=T0}+K\frac{\mathrm{d\Δ}{V}_{\mathrm{EB}}}{\mathrm{dT}}{|}_{T=T0}$

对于一个正向偏置的晶体管，它的集电极电流I_C和V_BE存在如下关系：

$I_C=I_S{e}^{{\mathrm{qV}}_{\mathrm{BE}}/\mathrm{kT}}---\left(4\right)$

又由于(3)式：

$V_{\mathrm{BE}}=V_{G0}(1-\frac{T}{T_0})+V_{\mathrm{BE}0}\frac{T}{T_0}+\frac{\mathrm{mkT}}{q}\ln \left(\frac{T}{T_0}\right)+\frac{\mathrm{kT}}{q}\ln \left(\frac{J_C}{J_{C0}}\right)---\left(5\right)$

式中，V_G0是绝对零度时S_i的能隙电压，近似等于1.206V，k是Boltzman常数，m＝2.3，J_C和T分别是集电极的电流密度和相应的温度，T₀和J_C0则是T₀下的集电极电流密度，V_BE0是T₀下的结电压，V_BE则是温度T下的结电压，故由(4)式可得：

${\mathrm{\ΔV}}_{\mathrm{EB}}=\frac{\mathrm{kT}}{q}\ln \frac{J_1}{J_2}---\left(6\right)$

T₀为室温300K时，

代入(5)、(6)两式，计算得：

$V_{\mathrm{REF}0}=V_{G0}+(m-1)\frac{{\mathrm{kT}}_0}{q}=V_{\mathrm{EB}1}\left(T_0\right)+8*0.0258K---\left(7\right)$

取m＝2.3，T₀＝300K，V_G0＝1.206，代入(7)式，得：V_REF0＝1.24V。

$K\≈\frac{1.24-V_{\mathrm{EB}1}\left(T_0\right)}{0.054}---\left(8\right)$

所以，确定流过晶体管的合适的电流，并根据T₀时V_EB1的值，就可以计算出电阻的值和电阻间的比值K。这里取每路的电流I＝10uA，经过计算和仿真，得：

R₁＝R₂＝54KΩ，R₃＝5.4KΩ， $K=\frac{R_1}{R_3}=10$

基准源中运放的设计非常重要，运放的失调是基准源的一个主要误差源。设输入端的失调为V_OS，可以表示为V_BE1-V_OS≈V_BE2+R₃I_C2(如果A很大)和V_ref＝V_BE2+(R₃+R₂)I_C2，这样

$V_{\mathrm{ref}}=V_{\mathrm{BE}2}+\frac{V_{\mathrm{BE}1}-V_{\mathrm{BE}2}-V_{\mathrm{OS}}}{R_3}(R_3+R_2)=V_{\mathrm{BE}2}+(1+\frac{R2}{R3})(V_T\ln n-V_{\mathrm{OS}})---\left(9\right)$

这里失调电压被放大了1+R₂/R₃倍，它将造成基准电压值较大的偏离，同时还严重影响了基准源的温度特性。为了减少失调对参考电压的影响，运放的失调就要尽可能地小。而引起失调的因素有很多，如电阻间的不匹配，晶体管的不匹配，运放输入级管子阈值电压的不匹配，运放的有限增益，等等。

减小失调的一般措施有：仔细选择版图布局，提高运放的增益等。

在能隙基准版图设计中，在绘制面积比为8∶1的两个PNP晶体管时，采用3X3的阵列，Q1放置在阵列的中央，同时，8个等面积的并联PNP管环绕着Q1组成Q2，以增强Q1与Q2的匹配性，减小引起的失调。集成电路制造中，电阻值的误差很大，而从(3)式可以知道，电阻间的比值误差对电路的温度补偿特性具有很大的影响，所以，为了减小电阻比值的误差，对电阻进行了对称的排列。将R1和R2分列在R3的两边，并保持和R3等距，同时，为了防止边际环境的影响，在电阻的周围加了dummy，这样就提高了电阻的匹配度。

由于运放的失调是影响电路性能的最主要因素之一。而输入差分对的匹配度很大程度上决定失调的大小。所以，在版图中将差分对管进行M1M2M1M2...…的交叉耦合，以减少器件的失调。

为了保证N阱电压和衬底电压在各自的区域范围内尽可能地一致，阱内和衬底上都尽可能多的打了连接孔，并分别连接电源电压和地。

对于版图布局上的改善措施一般都会考虑，但对于工艺上本身存在的系统误差却无法得到改善。

另一个措施是提高运放增益，办法有增加差放的级数，从而提高运放的增益。如采用两级差分结构的cascode运放，但这种办法只是在一定程度上提高了运放的增益，只能改善由于运放的有限增益带来的失调，对于运放输入级管子的不匹配带来的失调却没有实质性的改善。

发明内容

本发明的目的在于设计一种抑止失调的CMOS能隙基准电路，利用时钟信号来彻底改善运放失调等问题。

按照本发明提供的技术方案，抑止失调的CMOS能隙基准电路，包括偏置电路、启动电路、电压加法电路、运算放大器、滤波电路；其特征是：启动电路与偏置电路相连，为偏置电路提供启动电流；偏置电路与运算放大器的电流源相连，为运算放大器提供偏置；电压加法电路两输出端与运算放大器两个输入端即第一节点和第二节点通过四个开关管N1～N4相连，其中，第一开关管N1和第二开关管N2的漏极共同连接第三节点，第三开关管N3和第四开关管N4的漏极共同连接第四节点，第一开关管N1和第三开关管N3的源极共同连接第一节点，第二开关管N2和第四开关管N4的源极共同连接第二节点，第二开关管N2和第三开关管N3的栅极接时钟信号cp，第一开关管N1、第四开关管N4的栅极接时钟反相信号cn；运算放大器输出端与滤波电路输入相连；运算放大器具有相同导电类型的MOS管，按照提供给所述MOS管的栅极端的差动输入信号，从差动输出端输出差动输出信号；电压加法电路具有分压电阻和相同导电类型的双极型晶体管，按照提供给分压电阻的电流，从分压电阻节点输出电压；通过同时连接到运算放大器的两个输入端和电压加法器的四个开关管N1～N4，对运算放大器的两个输入端提供不断切换的差分信号；

所述电压加法电路包括：第一电阻R1和第一晶体管Q1的发射极连接第三节点，第一电阻R1的另一端连接运算放大器的输出端Vref，第一晶体管Q1的基极和集电极接地；第二电阻R2和第三电阻R3连接第四节点，第二电阻R2另一端连接运算放大器的输出端Vref，第三电阻R3另一端连接第二晶体管Q2的发射极，第二晶体管Q2的基极和集电极接地；

所述运算放大器包括：第三PMOS管P3的栅极连接第一节点，第四PMOS管P4的栅极连接第二节点，第三PMOS管P3和第四PMOS管P4的源极连接第一开关管P1的漏极，第三PMOS管P3的漏极连接第五节点，连接第五节点的还有第五开关管N5的漏极、第六开关管N6的漏极、第九开关管N9的漏极，第四PMOS管P4的漏极连接第六节点，连接第六节点的还有第七开关管N7的源极、第八开关管N8的源极、第十开关管N10的漏极，第六开关管N6、第七开关管N7的栅极接时钟信号cp，第五开关管N5、第八开关管N8的栅极接时钟反相信号cn；第九开关管N9和第十开关管N10栅极相连至第七节点，第六开关管N6源极和第八开关管N8漏极相连至第七节点，第五开关管N5源极和第七开关管N7漏极相连至第八节点，差分输出由第八节点单端引出至第十一开关管N11的栅极，并通过第四电阻R4和第一电容C1连接第十一开关管N11的漏极，第十一开关管N11漏极接第二开关管P2的漏极和运算放大器输出端Vref，第一开关管P1和第二开关管P2源极接电源电压，栅极接第十一节点；第九开关管N9、第十开关管N10、第十一开关管N11源极接地；第三开关管P3、第四开关管P4作为运算放大器的差分输入，第三开关管P3、第四开关管P4、第九开关管N9、第十开关管N10构成运算放大器的第一级放大：差分放大级；第一开关管P1、第二开关管P2作为电流源给运算放大器提供电流；第一电容C1、第四电阻R4作为频率补偿电容、电阻；

在所述运算放大器中采用了电流镜，所述电流镜包括第九开关管N9和第十开关管N10，通过连接到所述电流镜中开关管漏极和栅极的开关管N5～N8，在时钟控制下对所述电流镜的连接方式进行变换；

所述运算放大器的第一级放大的两个输出端：第五节点和第六节点，通过连接到所述第一级放大的两个输出端的开关管N5～N8，在时钟控制下轮流从不同的输出端输出信号；

所述偏置电路包括：第七开关管P7和第八开关管P8栅极相连接第十一节点，第十一节点通过第四电容C4接电源电压，第七开关管P7和第八开关管P8的源极接电源电压，第七开关管P7漏极接第十节点，第十二开关管N12漏极、栅极以及第十三开关管N13的栅极相连至第十节点，第八开关管P8栅极、漏极以及第十三开关管N13的漏极相连至第十一节点，第十三开关管N13的源极通过约束电阻Rs接第四双极晶体管Q4，第十二开关管N12的源极接第三双极晶体管Q3的发射极，第四双极晶体管Q4基极、集电极接地，第三双极晶体管Q3基极、集电极接地；

所述启动电路包括：第五开关管P5栅极接第十一节点，第五开关管P5漏极、第六开关管P6栅极接第九节点并通过第三电容C3接地，第五开关管P5和第六开关管P6源极接电源电压，第六开关管P6漏极接第十节点；

所述滤波电路为RC滤波器，输入接运算放大器的输出端Vref，输出为整个CMOS能隙基准电路的输出。输入接运算放大器的输出端(Vref)，输出为整个CMOS能隙基准电路的输出。

本发明的优点在于在电压加法电路模块两个输出端和运算放大器模块两个输入端之间设置了NMOS开关管，使开关管在时钟信号控制下轮流导通，从而使电压加法电路两个输出端在运算放大器的两个输入端(同相端和反相端)之间来回切换，克服了一般能隙基准中存在的输入失调等问题。另外在运算放大器的第一级差分放大的两个输出和第二级共射放大之间设置了NMOS开关管，使得差分放大的两个输出在时钟控制下轮流输出到共射放大级，从而克服了运算放大器输出失调的问题。

附图说明

图1是一般能隙基准源示意图。

图2是一般能隙基准原理图。

图3是本发明中的偏置电路。

图4是本发明中的启动电路。

图5是本发明中的电压加法电路。

图6是本发明中的运算放大器。

图7是本发明中的滤波电路。

图8是本发明的整体电路图。

具体实施方式

如图8所示：所述抑止失调的CMOS能隙基准电路包括偏置电路、启动电路、电压加法电路、运算放大器、滤波电路；其特征是：启动电路与偏置电路相连，为偏置电路提供启动电流；偏置电路与运算放大器的电流源相连，为运算放大器提供偏置；电压加法电路两输出端与运算放大器两个输入端通过开关管N1～N4相连，其中，N2、N3的栅极接时钟信号cp，N1、N4的栅极接时钟反相信号cn；电压加法电路两输入端与运算放大器输出端相连；运算放大器输出端与滤波电路输入相连；运算放大器具有相同导电类型的MOS管，按照提供给所述MOS管的栅极端的差动输入信号，从差动输出端输出差动输出信号；电压加法电路具有分压电阻和相同导电类型的双极型晶体管，按照提供给分压电阻的电流，从分压电阻节点输出电压；

通过同时连接到运算放大器的差分输入对和电压加法器的开关管，对该差分输入对提供不断切换的差分信号。

运算放大器的开关管使电压加法电路产生的差分信号在运算放大器的两个输入之间切换。

在所述运算放大器中采用了电流镜，通过连接到所述电流镜中MOS管漏极和栅极的开关管，在时钟控制下对所述电流镜的连接方式进行变换。

所述运算放大器的第一级差分放大的两个输出端，通过连接到该差分放大输出端的开关管，在时钟控制下轮流从不同的输出端输出信号。

各部分组成及功能说明如下。

偏置电路如图3所示，我们在偏置电路中将与电源无关的偏置电路和双极晶体管Q3、Q4结合，从而改善偏置电路的温度特性。N12和N13、P7和P8构成两个镜像电流源，Rs作为约束电阻接在N13的源极，假设流过N12管的电流为I1，流过N13管的电流为I2，可知I1＝I2。由图可知，

V_GS(N12)＝V_GS(N13)+I₂Rs    (10)

$I_D=\frac{1}{2}{\mathrm{\μ}}_n{C}_{\mathrm{ox}}\frac{W}{L}{(V_{\mathrm{GS}}-V_{\mathrm{TH}})}^2---\left(11\right)$

由(10)、(11)式可得

$\sqrt{\frac{{2I}_1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{N12}}}+V_{\mathrm{TH}1}=\sqrt{\frac{{2I}_2}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}K{\left(\frac{W}{L}\right)}_{N12}}}+V_{\mathrm{TH}2}+I_2\mathrm{Rs}---\left(12\right)$

式中， $K=\frac{{(W/L)}_{N13}}{{(W/L)}_{N12}}.$

忽略体效应，可得

$\sqrt{\frac{{2I}_2}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{(W/L)}_{N12}}}(1-\frac{1}{\sqrt{K}})=I_2\mathrm{Rs}---\left(13\right)$

因此

$I_2=\frac{2}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{(W/L)}_{N12}}\frac{1}{R_S^2}{(1-\frac{1}{\sqrt{K}})}^2---\left(14\right)$

本偏置电路提供偏置电流为6uA。

启动电路也是带隙基准源中一个比较重要的部分。由于在与电源无关的偏置电路中存在“简并”偏置点(即电流为零的偏置点)的问题，当电路上电时，偏置电路不能正常工作，流过偏置电路的电流为零，从而整个电路都不能工作，因此就需要启动电路来完成整个电路的启动。

如图4所示，启动电路主要由P5、P6、C3构成。其工作原理为：当电路上电并出现上述异常情况时，电路截止；这时，P5管截止，节点9为低电平，则P6管导通，电流经P6管流向N12管，这时从电源经P6、N12、Q3到地的电流通路建立，节点10电位升高，直到N13导通，此时，从电源经P8、N13、Rs、Q4到地的电流建立，偏置电路进入工作状态。节点11偏置电位建立，P5管导通，电源经P5管对C3充电，节点9电位升高，并最终使P6管截止；电路的启动过程完成。

电压加法电路如图5所示，电压加法电路由R1、R2、R3、Q1、Q2组成，节点Vref为输入端，节点3、4为输出端。

运算放大器如图6所示，P3、P4作为运放的差分输入，差分输入采用PMOS管，这样可以减小输入噪声。P3、P4、N9、N10构成运放的第一级放大：差分放大级；N11接成共射放大结构，P1、P2作为电流源给运放提供电流；C1、R4作为频率补偿电容、电阻；在节点5、6、7之间增加开关N5～N8管，其中，N6、N7的栅极接时钟信号cp，N5、N8的栅极接时钟反相信号cn。差分输出由节点8单端引出。

滤波电路如图7所示，滤波电路由R5和C2组成。由于在电路中引入了时钟信号，使得基准输出上出现了随时钟频率变化的纹波，由于纹波的频率单一，只要采用一般的RC滤波器就可以对其滤除，所以这里通过R5和C2组成的低通滤波器滤除基准信号上的纹波干扰，从而得到一个高精度的基准电位，消除了运放失调造成的基准漂移。

能隙基准电路设计思路为：

由时钟信号来控制运放的两端输入间不断切换，差分输出也在两端输出间不断切换。当由于差分输入对管不对称造成两边电流不等，造成差分输出两端电位不等时，通过开关管控制从双端轮流输出，运放输出Vref又反过来驱动电阻R1、R2，从而使基准输出在中心值附近左右切换，消除失调带来的基准误差，这样就提高了基准的稳定性和精度。

该能隙基准电路具备：PMOS管(P3、P4)构成的输入差分对；NMOS管(N9、N10)构成的电流镜；电容C1，电阻R4构成的频率补偿网络；电容C2，电阻R5构成的滤波网络；PMOS管(P5、P6)，电容C3构成的启动电路；向所述差分对供给电流的电流源I1；电阻(R1、R2、R3)与晶体管(Q1、Q2)构成的加法电路；切换控制输入端的输入变换电路，输入变换电路具有：连接加法电路与差分输入对的NMOS管(N1、N2、N3、N4)；连接差分输入级与共射放大级的NMOS管(N5、N6、N7、N8)。由于输入变换电路可以使差分输入对之间不断变换，所以此电路可以改善失调带来的基准误差。

能隙基准电路的工作原理为：

基准工作时，假设运放出现失调，流过P3、P4管的电流不等，造成节点5、6电位(V5和V6)不等，相差ΔV，即V5＝V6+ΔV。当cp为高电平时，N2、N3、N6、N7管导通，N1、N4、N5、N8管截止，节点3电位从运放2端输入，节点4电位从运放1端输入。并且节点5、7相连，差分放大级输出从节点6(V6)取出，经第二级共射放大在节点Vref得到基准电位Vref1。当cp为低电平时，N1、N4、N5、N8管导通，N2、N3、N6、N7管截止，节点3电位从运放1端输入，节点4电位从运放2端输入。并且节点6、7相连，差分放大级输出从节点5(V5)取出，经第二级共射放大在节点Vref得到基准电位Vref2。这样，在输出端得到一个随时钟信号在Vref1和Vref2之间微小变化的基准电压，不会因为运放的失调导致基准输出偏向一边，从而消除了失调带来的影响。

Claims (1)

1.一种抑止失调的CMOS能隙基准电路，包括偏置电路、启动电路、电压加法电路、运算放大器、滤波电路；其特征是：启动电路与偏置电路相连，为偏置电路提供启动电流；偏置电路与运算放大器的电流源相连，为运算放大器提供偏置；电压加法电路两输出端与运算放大器两个输入端即第一节点和第二节点通过第一～第四NMOS开关管(N1～N4)相连，其中，第一NMOS开关管(N1)和第二NMOS开关管(N2)的漏极共同连接第三节点，第三NMOS开关管(N3)和第四NMOS开关管(N4)的漏极共同连接第四节点，第一NMOS开关管(N1)和第三NMOS开关管(N3)的源极共同连接第一节点，第二NMOS开关管(N2)和第四NMOS开关管(N4)的源极共同连接第二节点，第二NMOS开关管(N2)和第三NMOS开关管(N3)的栅极接时钟信号(cp)，第一NMOS开关管(N1)、第四NMOS开关管(N4)的栅极接时钟反相信号(cn)；运算放大器输出端与滤波电路输入相连；运算放大器按照提供给第三PMOS开关管(P3)和第四PMOS开关管(P4)的栅极端的差动输入信号，从差动输出端输出差动输出信号；电压加法电路具有分压电阻和相同导电类型的双极型晶体管，按照提供给分压电阻的电流，从分压电阻节点输出电压；通过同时连接到运算放大器的两个输入端和电压加法器的第一～第四NMOS开关管(N1～N4)，对运算放大器的两个输入端提供不断切换的差分信号；

所述电压加法电路包括：第一电阻(R1)的一端和第一晶体管(Q1)的发射极连接第三节点，第一电阻(R1)的另一端连接运算放大器的输出端(Vref)，第一晶体管(Q1)的基极和集电极接地；第二电阻(R2)的一端和第三电阻(R3)的一端连接第四节点，第二电阻(R2)另一端连接运算放大器的输出端(Vref)，第三电阻(R3)另一端连接第二晶体管(Q2)的发射极，第二晶体管(Q2)的基极和集电极接地；

所述运算放大器包括：第三PMOS开关管(P3)的栅极连接第一节点，第四PMOS开关管(P4)的栅极连接第二节点，第三PMOS开关管(P3)和第四PMOS开关管(P4)的源极连接第一PMOS开关管(P1)的漏极，第三PMOS开关管(P3)的漏极连接第五节点，连接第五节点的还有第五NMOS开关管(N5)的漏极、第六NMOS开关管(N6)的漏极、第九NMOS开关管(N9)的漏极，第四PMOS开关管(P4)的漏极连接第六节点，连接第六节点的还有第七NMOS开关管(N7)的源极、第八NMOS开关管(N8)的源极、第十NMOS开关管(N10)的漏极，第六NMOS开关管(N6)、第七NMOS开关管(N7)的栅极接时钟信号(cp)，第五NMOS开关管(N5)、第八NMOS开关管(N8)的栅极接时钟反相信号(cn)；第九NMOS开关管(N9)和第十NMOS开关管(N10)栅极相连至第七节点，第六NMOS开关管(N6)源极和第八NMOS开关管(N8)漏极相连至第七节点，第五NMOS开关管(N5)源极和第七NMOS开关管(N7)漏极相连至第八节点，差分输出由第八节点单端引出至第十一NMOS开关管(N11)的栅极，并通过第四电阻(R4)和第一电容(C1)连接第十一NMOS开关管(N11)的漏极，第十一NMOS开关管(N11)漏极接第二PMOS开关管(P2)的漏极和运算放大器输出端(Vref)，第一PMOS开关管(P1)和第二PMOS开关管(P2)源极接电源电压，栅极接第十一节点；第九NMOS开关管(N9)、第十NMOS开关管(N10)、第十一NMOS开关管(N11)源极接地；第三PMOS开关管(P3)、第四PMOS开关管(P4)作为运算放大器的差分输入，第三PMOS开关管(P3)、第四PMOS开关管(P4)、第九NMOS开关管(N9)、第十NMOS开关管(N10)构成运算放大器的第一级放大：差分放大级；第一PMOS开关管(P1)、第二PMOS开关管(P2)作为电流源给运算放大器提供电流；第一电容(C1)、第四电阻(R4)作为频率补偿电容、电阻；

在所述运算放大器中采用了电流镜，所述电流镜包括第九NMOS开关管(N9)和第十NMOS开关管(N10)，通过第五～第八NMOS开关管(NS～N8)，在时钟控制下对所述电流镜的连接方式进行变换；

所述运算放大器的第一级放大的两个输出端：第五节点和第六节点，通过第五～第八NMOS开关管(N5～N8)，在时钟控制下轮流从不同的输出端输出信号；

所述偏置电路包括：第七PMOS开关管(P7)和第八PMOS开关管(P8)栅极相连接第十一节点，第十一节点通过第四电容(C4)接电源电压，第七PMOS开关管(P7)和第八PMOS开关管(P8)的源极接电源电压，第七PMOS开关管(P7)漏极接第十节点，第十二NMOS开关管(N12)漏极、栅极以及第十三NMOS开关管(N13)的栅极相连至第十节点，第八PMOS开关管(P8)栅极、漏极以及第十三NMOS开关管(N13)的漏极相连至第十一节点，第十三NMOS开关管(N13)的源极通过约束电阻(Rs)接第四双极晶体管(Q4)发射极，第十二NMOS开关管(N12)的源极接第三双极晶体管(Q3)的发射极，第四双极晶体管(Q4)基极、集电极接地，第三双极晶体管(Q3)基极、集电极接地；

所述启动电路包括：第五PMOS开关管(P5)栅极接第十一节点，第PMOS开关管(P5)漏极、第六PMOS开关管(P6)栅极接第九节点并通过第三电容(C3)接地，第五PMOS开关管(P5)和第六PMOS开关管(P6)源极接电源电压，第六PMOS开关管(P6)漏极接第十节点；

所述滤波电路为RC滤波器，输入接运算放大器的输出端(Vref)，输出为整个CMOS能隙基准电路的输出。

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