KR101939859B1 - 전압 발생 회로 - Google Patents

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Abstract

전압 발생 회로는, 제1 바이폴라 트랜지스터(Q2)와, 이미터가 제1 전위 노드측에서 Q2의 이미터측과 동일 전위가 되고, 베이스가 Q2의 콜렉터측에 배치되는 제2 바이폴라 트랜지스터(Q1)와, 일단부가 Q2의 콜렉터측에 배치되고 타단부가 Q2의 베이스측에 배치되는 제1 저항 소자(R2)와, 일단부가 Q1의 콜렉터측에 배치되고 타단부가 R2의 타단부에 접속되는 제2 저항 소자(R1)와, Q2의 베이스와 제1 전위 노드의 사이에 설치되는 제3 저항 소자(R3)와, Q1과 Q2의 콜렉터측의 전압의 차 전압에 따른 전압을 출력하는 증폭기부(A1)와, 증폭기부의 출력 전압을 전류로 변환하여 R1과 R2의 접속 노드에 공급하고, 생성한 전류를 출력하는 전압 전류 변환부(MP1, MP2)와, 생성된 전류에 기초하여 전압을 출력하는 전압 생성부(R4)를 갖는다.

Description

전압 발생 회로{VOLTAGE GENERATING CIRCUIT}
본 발명은 전압 발생 회로에 관한 것으로, 특히 반도체 집적 회로에서의 기준 전압 발생 회로에 적용하여 유효한 기술에 관한 것이다.
시스템 LSI 등의 반도체 집적 회로에서는, LSI 내부의 A/D 컨버터(ADC), D/A 컨버터(DAC), 레귤레이터 및 온도 센서 등에 대하여 기준 전압을 공급하기 위한 기준 전압 발생 회로가 형성된다. 상기의 기능부의 성능은 기준 전압의 정밀도에 크게 의존하기 때문에, 기준 전압 발생 회로는 반도체 제조 프로세스의 의존성이 낮고, 온도 의존성이 낮은 것이 요구된다. 또한, 낮은 전원 전압에서의 동작도 요구된다. 이와 같은 요구로부터, 실리콘의 밴드 갭 값에 기초하는 전압을 생성하는 밴드 갭 레퍼런스(이하, "BGR(Bandgap reference)"이라고 칭함) 회로가 기준 전압 발생 회로에 많이 이용되고 있다.
종래의 BGR 회로의 일례로서, 비특허문헌 1 및 특허문헌 1에 개시가 있다. 또한, 저전원 전압화에 대응한 BGR 회로에 대하여 특허문헌 2에 개시가 있다.
BGR 회로의 기본적 구성 요소인 바이폴라 트랜지스터(BJT(Bipolar junction transistor)라고도 함)의 베이스·이미터간 전압의 온도 의존성이 비선형인 것으로 알려지고 있고(예를 들어, 비특허문헌 2를 참조), 비특허문헌 3에는 출력 전압의 비선형인 온도 의존성을 개선한 BGR 회로가 개시되어 있다. 또한, 비특허문헌 4 내지 6에는, 특허문헌 1의 BGR 회로 등에 대하여 비선형인 온도 의존성을 보정하기 위한 보정 회로의 일례가 개시되어 있다. 또한, 비특허문헌 7에는 절대 온도의 2승에 비례하는 전류(IPTAT 2)에 의해 온도 특성을 보정하는 방법이 개시되어 있다.
미국 특허 제3887863호 명세서 미국 특허 제6160391호 명세서
Kuijk, K.E, "A precision reference voltage source", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.sc-8, No.3, JUNE 1973 Tsividis, Y. P., "Accurate analysis of temperature effects in Ic-VBE characteristics with application to bandgap reference sources", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.sc-15, No.6, DECEMBER 1980) P. Malcovati, "Curvature-Compensated BiCMOS Bandgap with 1-V Supply Voltage", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.sc-36, No.7, JULY 2001 Pease, R. A., "A new Fahrenheit temperature sensor", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.sc-19, No.6, DECEMBER 1984 Paul, R. Patra, A., "A temperature-compensated bandgap voltage Reference circuit for high precision applications", India Annual Conference, 2004. Proceedings of the IEEE INDICON 2004. First Publication Date: 20-22 Dec. 2004 Paul, R. Patra, A. Baranwal, S. Dash, K., "Design of second-order sub-bandgap mixed-mode voltage reference circuit for low voltage applications", VLSI Design, 2005. 18th International Conference onIssue Date: 3-7 Jan. 2005 Sundar, Siddharth, "A low power high power supply rejection ratio bandgap reference for portable applications", Massachusetts Institute of Technology, 2008
최근 들어, BGR 회로는, BGR 회로의 구성 요소의 하나인 증폭기부의 오프셋이나 커런트 미러 회로의 미스매치의 영향이 작고, 1V 이하의 전원 전압으로 동작하고, 또한 광범위한 온도 범위(예를 들어, -55℃도 내지 160℃)에서 전압의 변동이 적은 것이 요구되어 오고 있다.
그러나, 종래의 BGR 회로에서는, 예를 들어 이하와 같은 문제가 있다고 본원 발명자들은 생각하였다.
BGR 회로 중에서 고전적인 구성인 비특허문헌 1에 기재된 BGR 회로는, 증폭기의 오프셋에 의한 영향을 받아, 출력 전압의 편차가 큰 특징이 있다. 또한, 출력 전압은 약 1.2V이며, BGR 회로의 저전원 전압화도 곤란한 구성이다. 또한 온도 의존성에 대해서도 절대 온도에 비례한 온도 보정만을 행하고 있기 때문에, 광범위한 온도 범위에서 출력 전압의 편차를 억제하는 것이 곤란하다.
마찬가지로 BGR 회로 중에서는 고전적인 구성인 특허문헌 1에 기재된 BGR 회로는, 비특허문헌 1의 BGR 회로에 비해 증폭기의 오프셋에 의한 영향을 받기 어렵지만, 출력 전압은 약 1.2V이며, 저전원 전압화가 곤란한 구성이다. 온도 의존성에 대해서도 절대 온도에 비례한 온도 보정만을 행하고 있기 때문에, 광범위한 온도 범위에서 출력 전압의 편차를 억제하는 것이 곤란하다.
특허 문헌 2에 기재된 BGR 회로는, 비특허문헌 1의 BGR 회로를 베이스로 하고, 1V 이하의 저전원 전압 동작을 가능하게 하는 회로 구성이 되지만, 비특허문헌 1의 BGR 회로와 마찬가지로, 출력 전압의 증폭기의 오프셋에 대한 의존성과 온도 의존성이 높다.
비특허문헌 3에 기재된 BGR 회로는, 특허문헌 2의 BGR 회로의 비선형인 온도 의존성을 개선한 구성이며, 저전원 전압화와 온도 의존성의 저감을 가능하게 하고 있지만, 증폭기의 오프셋에 대한 의존성이 높다.
비특허문헌 7에 의한 온도 보정 방법은, 절대 온도 0K부터 변화하는 전류(IPTAT 2)를 사용한 보정이며, 보정하고자 하는 원하는 온도 범위에서 온도 특성을 개선시키는 것은 용이하지 않다. 가령 비특허문헌 7에 의한 온도 보정 방법을 채용했다고 해도, 전류(IPTAT 2)를 생성하는데 비특허문헌 4 내지 6에 기재된 IPTAT 2 전류 생성 회로를 사용하면, 회로 규모 및 소자 수가 클 뿐 아니라, 회로 구성이 복잡해서, 저전원 전압화에 적합하지 않다.
본 발명의 목적은, 구성 요소인 증폭기의 오프셋의 출력 전압에 대한 영향을 저감한 전압 발생 회로를 제공하는 데 있다.
본 발명이 다른 목적은, 보다 낮은 전원 전압으로 동작 가능한 전압 발생 회로를 제공하는 데 있다.
본 발명의 또 다른 목적은, 출력 전압의 온도 의존성을 보다 저감한 전압 발생 회로를 제공하는 데 있다.
본 발명의 상기 및 다른 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.
즉, 본 전압 발생 회로는, 이미터 단자가 제1 전위 노드측에 배치된 제1 바이폴라 트랜지스터와, 상기 제1 바이폴라 트랜지스터보다 큰 이미터 면적이며, 이미터 단자가 상기 제1 바이폴라 트랜지스터의 이미터 단자와 동일 전위가 됨과 함께 베이스 단자가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 배치되는 제2 바이폴라 트랜지스터와, 일단부가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 배치되고, 타단부가 상기 제1 바이폴라 트랜지스터의 베이스측에 배치되는 제1 저항 소자와, 일단부가 상기 제2 바이폴라 트랜지스터의 콜렉터측에 배치되고, 타단부가 상기 제1 저항 소자의 타단부에 접속되는 제2 저항 소자와, 상기 제1 바이폴라 트랜지스터의 베이스 단자와 상기 제1 전위 노드의 사이에 설치되는 제3 저항 소자와, 상기 2개의 바이폴라 트랜지스터의 콜렉터측의 전압을 입력하고, 입력한 2개의 전압의 차 전압에 따른 전압을 출력하는 증폭기부와, 전압 전류 변환부는 상기 증폭기부의 출력 전압을 입력하여 전류로 변환해서 상기 제1 저항 소자와 상기 제2 저항 소자가 접속되는 노드에 공급하는 전압 전류 변환부를 갖는 전류 생성부에 의해, 2개의 바이폴라 트랜지스터의 베이스·이미터간 전압의 차 전압에 따른 전류와 PN 접합의 순방향 전압에 따른 전류를 가산한 전류를 생성한다. 본 전압 발생 회로는, 상기 생성한 전류를 전압으로 변환하여 출력한다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 하기와 같다.
즉, 본 전압 발생 회로는, 구성 요소인 증폭기의 오프셋의 출력 전압에 대한 영향을 저감하고, 또한, 보다 낮은 전원 전압으로 동작 가능하게 된다.
도 1은, 실시 형태 1에 관한 기준 전압 발생 회로의 일례를 나타내는 블록도이다.
도 2는, 실시 형태 1에 관한 기준 전압 발생 회로의 구체적인 구성의 일례를 나타내는 회로도이다.
도 3은, 기준 전압 발생 회로(1)에서의 BGR 코어 회로(10)의 일례를 나타내는 회로도이다.
도 4는, 비특허문헌 1에 기초하여 검토한 해석용의 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 5는, 특허문헌 1에 기초하여 검토한 해석용의 BGR 코어 회로의 일례이다.
도 6은, 출력 전압(VBGR)의 입력 오프셋 전압 의존성을 정량적으로 나타낸 설명도이다.
도 7은, 도 6의 확대도이다.
도 8은, 각각의 BGR 코어 회로의 시뮬레이션 결과를 도시하는 설명도이다.
도 9는, 베이스·이미터간 전압(VBE)의 온도에 대한 비선형 의존성에 관한 설명도이다.
도 10은, 기준 전압 회로(1)에 의한 비선형 온도 특성의 보정 방법의 원리를 도시하는 설명도이다.
도 11은, 특허문헌 1을 기초로 검토한 BGR 회로에 대한 비선형 특성의 보정의 원리를 도시하는 설명도이다.
도 12는, 기준 전압 발생 회로의 온도 의존성의 시뮬레이션 결과를 도시하는 설명도이다.
도 13은, BGR 코어 회로(10)에서의 바이폴라 트랜지스터(Q1, Q2)의 레이아웃의 일례를 나타내는 설명도이다.
도 14는, 기준 전압 발생 회로(1)의 증폭기(A1)의 일례를 나타내는 회로도이다.
도 15는, 스타트 업 회로를 구비한 기준 전압 발생 회로(1)의 일례를 나타내는 회로도이다.
도 16은, 전원 라인(Vcc)에 저역 통과 필터(LPF)를 삽입한 회로 구성예를 도시하는 설명도이다.
도 17은, 기준 전압 발생 회로(10)를 적용한 시스템의 일례를 나타내는 설명도이다.
도 18은, 기준 전압 발생 회로(10)를 적용한 반도체 집적 회로 장치의 일례를 나타내는 블록도이다.
도 19는, 실시 형태 2에 관한 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
도 20은, 기준 전압 발생 회로(2)에 의한 비선형 온도 특성의 보정 방법의 원리를 도시하는 설명도이다.
도 21은, 실시 형태 3에 관한 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
도 22는, 기준 전압 발생 회로(3)에 의한 비선형 온도 특성의 보정 방법의 원리를 도시하는 설명도이다.
도 23은, 실시 형태 4에 관한 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
도 24는, 기준 전압 발생 회로(4)에 의한 비선형 온도 특성의 보정 방법의 원리를 도시하는 설명도이다.
도 25는, 실시 형태 5에 관한 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
도 26은, 기준 전압 발생 회로(5)에 의한 비선형 온도 특성의 보정 방법의 원리를 도시하는 설명도이다.
도 27은, 실시 형태 6에 관한 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
도 28은, 실시 형태 7에 관한 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 29는, 절대 온도에 비례한 전압(VPTAT)을 생성하는 전압 생성부를 구비한 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 30은, BGR 코어 회로(10E)와 비선형 보정 회로로 구성되는 기준 전압 발생 회로를 적용한 반도체 집적 회로 장치의 일례를 나타내는 블록도이다.
도 31은, 실시 형태 8에 관한 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 32는, 실시 형태 9에 관한 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 33은, 절대 온도에 비례한 전압(VPTAT)을 생성하는 전압 생성부를 구비한 BGR 코어 회로의 다른 일례를 나타내는 회로도이다.
도 34는, 실시 형태 10에 관한 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 35는, 실시 형태 11에 관한 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 36은, 실시 형태 12에 관한 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 37은, 실시 형태 13에 관한 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 38은, BGR 코어 회로(10L)의 증폭기(A3)의 일례를 나타내는 회로도이다.
도 39는, 실시 형태 14에 관한 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 40은, 실시 형태 15에 관한 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 41은, 실시 형태 16에 관한 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 42는, 실시 형태 17에 관한 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 43은, 실시 형태 18에 관한 BGR 코어 회로의 일례를 나타내는 회로도이다.
도 44는, 실시 형태 19에 관한 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
도 45는, 기준 전압 회로(7)에 의한 비선형 온도 특성의 보정 방법의 원리를 도시하는 설명도이다.
도 46은, 실시 형태 20에 관한 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
도 47은, 실시 형태 21에 관한 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
도 48은, 실시 형태 22에 관한 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
1. 실시 형태의 개요
우선, 본원에서 개시되는 발명의 대표적인 실시 형태에 대하여 개요를 설명한다. 대표적인 실시 형태에 따른 개요 설명에서 괄호를 붙여 참조하는 도면 중의 참조 부호는, 그것이 붙여진 구성 요소의 개념에 포함되는 것을 예시하는 것에 지나지 않는다.
〔1〕(BGR 코어 회로(도 2, 도 34, 도 40 등))
본 발명의 대표적인 실시 형태에 따른 전압 발생 회로(1)는, 이미터 면적이 상이한 2개의 바이폴라 트랜지스터(Q1, Q2)의 베이스·이미터간 전압의 차전압(ΔVBE)에 따른 전류와 PN 접합의 순방향 전압에 따른 전류를 가산한 전류를 생성하는 전류 생성부(Q1, Q2, R1, R2, R3, A1, MP1 및 MP2)와, 입력된 전류를 전압으로 변환하여 출력하는 출력부(R4)를 갖는다. 상기 전류 생성부는, 이미터 단자가 제1 전위 노드(전원(Vcc) 노드/접지 노드)측에 배치된 제1 바이폴라 트랜지스터(Q2)와, 상기 제1 바이폴라 트랜지스터의 이미터 면적보다 큰 이미터 면적을 갖고, 이미터 단자가 상기 제1 바이폴라 트랜지스터의 이미터 단자와 동일 전위가 되고, 베이스 단자가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 배치되는 제2 바이폴라 트랜지스터(Q1)와, 일단부가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 배치되고, 타단부가 상기 제1 바이폴라 트랜지스터의 베이스측에 배치되는 제1 저항 소자(R2)와, 일단부가 상기 제2 바이폴라 트랜지스터의 콜렉터측에 배치되고, 타단부가 상기 제1 저항 소자의 타단부에 접속되는 제2 저항 소자(R1)와, 상기 제1 바이폴라 트랜지스터의 베이스 단자와 상기 제1 전위 노드의 사이에 설치되는 제3 저항 소자(R3)와, 상기 제1 바이폴라 트랜지스터의 콜렉터측의 전압과 상기 제2 바이폴라 트랜지스터의 콜렉터측의 전압을 입력하고, 입력한 2개의 전압의 차 전압에 따른 전압을 출력하는 증폭기부(A1)와, 상기 증폭기부의 출력 전압을 입력하여 전류로 변환하고, 변환한 전류를 상기 제1 저항 소자와 상기 제2 저항 소자가 접속되는 노드(전압(V3)의 노드)에 공급함과 함께, 출력부에 공급하는 전압 전류 변환부(MP1, MP2)를 갖는다.
항 1의 전압 발생 회로에 있어서, 상기 전류 생성부를 상기의 구성으로 함으로써, 상기 제1 바이폴라 트랜지스터와 상기 제2 바이폴라 트랜지스터의 베이스·이미터간 전압의 차 전압에 따른 전류에 대한 증폭기부의 오프셋의 영향을 작게 할 수 있기 때문에, 전압 생성부에 의해 생성되는 출력 전압에 대한 증폭기부의 오프셋의 영향을 보다 작게 할 수 있다.
상술한 특허문헌 1 및 비특허문헌 1의 BGR 회로는, 바이폴라 트랜지스터의 베이스·이미터간 전압(VBE)에 대하여 절대 온도에 비례(이하, "PTAT"(Propotional To Absolute Temperature)라고도 함)한 전압(VPTAT)을 가산함으로써 온도에 비례한 계수(1차 계수)를 캔슬하는 구성이다. 이에 의해, VBE가 0.6V 정도인 것을 고려하면, 출력 전압은 1.2V 정도가 되어, 예를 들어 전원 전압이 1V 이하와 같은 저전원 전압 구동·저출력 전압화에는 적합하지 않다. 한편, 항 1의 전압 발생 회로는, 상기 제3 저항 소자에 흐르는 상기 제1 바이폴라 트랜지스터의 베이스·이미터간 전압(VBE)에 따른 전류와, 상기 차 전압에 따른 전류(PTAT 전류)를 가산함으로써 온도에 비례한 계수를 캔슬하고, 가산한 전류를 전압으로 변환하여 출력하기 때문에, 저전원 전압 구동·저전압 출력이 가능하게 된다. 또한, 전류 생성부의 상기 구성에 대하여 상기 제3 저항 소자를 상기 제1 바이폴라 트랜지스터의 베이스 단자와 상기 제1 전위 노드의 사이에 설치함으로써, 용이하게 베이스·이미터간 전압의 차 전압에 따른 전류를 생성하는 것을 가능하게 한다.
〔2〕(R5가 있는 BGR 코어 회로(도 2, 도 42, 도 43 등))
항 1의 전압 발생 회로에 있어서, 상기 전류 생성부는, 상기 제1 바이폴라 트랜지스터의 이미터 단자와 상기 제1 전위 노드의 사이에 저항 소자(R5)를 갖는다.
이것에 의하면, 상기 저항 소자에 의해 증폭기부의 코먼 입력 전압을 높게 하는 것이 가능하게 된다.
〔3〕(R7이 있는 BGR 코어 회로(도 35, 도 36, 도 41, 도 42))
항 1 또는 2의 전압 발생 회로에 있어서, 상기 전압 전류 변환부로부터의 상기 제1 저항 소자와 상기 제2 저항 소자가 접속되는 노드에 대한 전류 공급은, 저항 소자(R7)를 통해 행해진다.
이것에 의하면, 상기 저항 소자에 의해 증폭기부의 코먼 입력 전압을 낮게 하는 것이 가능하게 된다.
〔4〕(증폭기에 분압하여 입력(BGR 코어 회로(10L))(도 37))
항 1 내지 3 중 어느 하나의 전압 발생 회로에 있어서, 상기 증폭기부에 입력되는 2개의 전압은, 상기 제1 바이폴라 트랜지스터의 콜렉터 단자의 전압을 분압한 전압과, 상기 제2 바이폴라 트랜지스터의 콜렉터 단자의 전압을 분압한 전압이다.
이것에 의하면, 증폭기부의 코먼 입력 전압을 낮게 할 수 있기 때문에, 예를 들어 증폭기부를 PMOS 차동 입력의 증폭기로 할 수 있어, 증폭기의 설계가 용이하게 된다.
〔5〕(소스·디제너레이션 구성의 전압 전류 변환부(도 39))
항 1 내지 4 중 어느 하나의 전압 발생 회로에 있어서, 상기 전압 전류 변환부는, 소스 단자가 저항 소자(R16)를 통해 상기 제1 전위 노드와 다른 전위의 제2 전위 노드(접지 노드/전원(Vcc) 노드)에 접속되고, 드레인 단자가 상기 제1 저항 소자 및 상기 제2 저항 소자가 접속되는 노드에 접속되는 제1 MOS 트랜지스터(MP1)와, 소스측이 저항 소자(R17)를 통해 상기 제2 전위 노드에 접속되고, 드레인측이 상기 출력부의 입력측에 접속되는 제2 MOS 트랜지스터(MP2)를 갖고, 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 게이트 단자에는, 상기 증폭기부의 출력 전압이 입력된다.
이것에 의하면, 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 각각의 소스측에 접속된 디제너레이션(degeneration) 저항에 의해, 상기 제1 MOS 트랜지스터의 전류와 상기 제2 MOS 트랜지스터의 전류의 미스매치를 저감할 수 있다.
〔6〕(IPTAT 전류를 독립적으로 생성 가능한 BGR 코어 회로(도 28, 도 29, 도 31 내지 도 33))
본 발명의 대표적인 다른 실시 형태에 따른 전압 발생 회로(10D 내지 10H)는, 이미터 면적이 상이한 2개의 바이폴라 트랜지스터의 베이스·이미터간 전압의 차 전압에 따른 제1 전류를 생성하는 전류 생성부(MP1, MP2, MP5, R1, R2, Q1, Q2)와, 상기 제1 전류에 기초하여 PN 접합의 순방향 전압에 따른 제2 전류를 생성함과 함께, 상기 제1 전류와 상기 제2 전류에 기초하여 전압을 생성하여 출력하는 출력부를 갖는다. 상기 전류 생성부는, 이미터 단자가 제1 전위 노드측에 배치된 제1 바이폴라 트랜지스터(Q2)와, 상기 제1 바이폴라 트랜지스터의 이미터 면적보다 큰 이미터 면적을 갖고, 이미터 단자가 상기 제1 바이폴라 트랜지스터의 이미터 단자와 동일 전위가 되고, 베이스 단자가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 배치되는 제2 바이폴라 트랜지스터(Q1)와, 일단부가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 배치되고, 타단부가 상기 제1 바이폴라 트랜지스터의 베이스측에 배치되는 제1 저항 소자(R2)와, 일단부가 상기 제2 바이폴라 트랜지스터의 콜렉터측에 배치되고, 타단부가 상기 제1 저항 소자의 타단부에 접속되는 제2 저항 소자(R1)와, 상기 제1 바이폴라 트랜지스터의 콜렉터측의 전압과 상기 제2 바이폴라 트랜지스터의 콜렉터측의 전압을 입력하고, 입력한 2개의 전압의 차 전압에 따른 전압을 출력하는 증폭기부(A1)와, 상기 증폭기부의 출력 전압을 입력하여 전류로 변환하고, 변환한 전류를 상기 제1 저항 소자와 상기 제2 저항 소자가 접속되는 노드(전위(V3)의 노드)에 공급함과 함께, 출력부에 공급하는 전압 전류 변환부(MP1, MP2)를 갖는다.
이것에 의하면, 항 1과 마찬가지로, 출력 전압에 대한 증폭기부의 오프셋의 영향을 보다 작게 할 수 있고, 또한 저전원 전압 구동·저전압 출력이 가능하게 된다. 또한 이하의 작용·효과가 있다. 예를 들어 항 1의 전압 발생 회로에서는, 전류 생성부는 이미터 면적이 상이한 2개의 바이폴라 트랜지스터의 베이스·이미터간 전압의 차 전압에 따른 전류(항 6에서의 상기 제1 전류)와, PN 접합의 순방향 전압에 따른 전류(항 6에서의 상기 제2 전류)를 생성하여, 2개의 전류를 가산한 전류를 출력하는데, 항 6의 전압 발생 회로에서는, 전류 생성부는 상기 제1 전류를 출력한다. 즉, 항 6의 전압 발생 회로에 의하면, 절대 온도에 비례한 전류(상기 제1 전류)를 단독으로 출력할 수 있기 때문에, 용이하게 PTAT 전압을 생성할 수 있다.
〔7〕(BGR 코어 회로(10D)의 출력단 구성(도 28))
항 6의 전압 발생 회로에 있어서, 상기 출력부는, 일단부가 상기 제1 전위 노드에 접속되고, 타단부에 입력되는 전류에 기초하여 PN 접합의 순방향 전압에 따른 전압을 생성하는 전압 생성부(Q4)와, 일단부가 상기 제1 전위 노드에 접속되는 제3 저항 소자(R9)와, 상기 전압 생성부의 타단부측과 상기 제3 저항 소자의 타단부측의 사이에 설치된 제4 저항 소자(R8)를 갖고, 상기 제4 저항 소자가 접속되는 노드에 상기 제1 전류가 각각 공급된다.
이것에 의하면, 순방향 전압에 기초하는 전류와 상기 제1 전류를 상기 제3 저항 소자에 흘림으로써 출력 전압을 생성하기 때문에, 저전원 전압 구동·저전압 출력이 용이하게 된다.
〔8〕(BGR 코어 회로(10) 등의 출력단 구성(도 2 등))
항 1 내지 5 중 어느 하나의 전압 발생 회로에 있어서, 상기 출력부는, 일단부가 상기 제1 전위 노드에 접속되고, 타단부에 전류가 입력되는 제4 저항 소자(R4)이다.
이것에 의하면, 용이하게 출력 전압을 생성할 수 있다.
〔9〕(NPN형 바이폴라 트랜지스터를 이용한 BGR 코어 회로(도 2 등))
항 1 내지 8 중 어느 하나의 전압 발생 회로에 있어서, 상기 제1 바이폴라 트랜지스터 및 상기 제2 바이폴라 트랜지스터는, NPN형의 바이폴라 트랜지스터이다.
〔10〕(PNP형 바이폴라 트랜지스터를 이용한 BGR 코어 회로(도 40 내지 도 43))
항 1 내지 8 중 어느 하나의 전압 발생 회로에 있어서, 상기 제1 바이폴라 트랜지스터 및 상기 제2 바이폴라 트랜지스터는, PNP형의 바이폴라 트랜지스터이다.
〔11〕(BGR 코어 회로+온도 보정 회로(도 2 등))
항 1 내지 10 중 어느 하나의 전압 발생 회로에 있어서, 상기 출력부에 의해 생성된 전압(VBGR)과 PN 접합의 순방향 전압의 차분에 따른 보정 전류(ICOMP)를 생성하고, 상기 보정 전류를 상기 전류 생성부으로 귀환시키는 보정 회로(20, 20A, 20B)를 더 갖는다.
항 1 등의 전압 발생 회로는, 상기 제3 저항 소자에 흐르는 상기 제1 바이폴라 트랜지스터의 베이스·이미터간 전압(VBE)에 따른 전류와, 상기 차 전압에 따른 전류(PTAT 전류)를 가산함으로써 온도에 비례한 계수를 캔슬하고, 가산한 전류를 출력 전압으로 변환함으로써 출력 전압의 온도 특성을 개선하고 있다. 그러나, 상술한 바와 같이 베이스·이미터간 전압의 온도 의존성은 비선형이므로, 출력 전압은 비선형 온도 의존성을 갖는다. 따라서, 항 11의 전압 발생 회로는, 전압 생성부의 출력 전압과 PN 접합의 순방향 전압의 차분에 따라서 비선형 온도 특성을 갖는 보정 전류를 생성하여, 상기 전류 생성부으로 귀환시킴으로써 상기 전류 생성부의 출력 전류의 비선형 온도 의존성을 개선한다. 이에 의해, 출력 전압의 비선형 온도 의존성이 개선되어, 보다 광범위한 온도 범위에서의 출력 전압의 편차를 저감시킬 수 있다. 또한, 온도 의존성이 있는 2개의 전압(출력 전압과 순방향 전압)의 차분에 따른 전류를 생성함으로써, 온도 특성을 보정하고자 하는 온도 범위에서 변화하는 보정 전류의 생성이 가능하게 된다. 이것에 의하면, 절대 온도 0K를 기점으로 한 PTAT 전류나 PTAT2 전류(절대 온도의 2승에 비례한 전류)를 사용하여 온도 특성을 보정하는 경우에 비해 보정이 용이하게 된다.
〔12〕(보정 회로의 구체적 구성(도 2, 도 21, 도 23, 도 25))
항 11의 전압 발생 회로에 있어서, 상기 보정 회로는, 이미터 단자가 제5 저항 소자(R6)를 통해 상기 제1 전위 노드에 접속되고, 베이스 단자가 상기 전압 생성부의 출력측에 접속되는 제3 바이폴라 트랜지스터(Q3)와, 상기 제3 바이폴라 트랜지스터의 콜렉터 단자에 흐르는 전류에 따른 전류를 출력하는 커런트 미러부(MP3, MP4)를 갖는다.
이것에 의하면, 상기 보정 전류를 용이하게 생성할 수 있다.
〔13〕(보정 전류의 귀환처가 R3(도 19, 도 21))
항 11 또는 12의 전압 발생 회로에 있어서, 상기 보정 전류는, 상기 제3 저항 소자로 귀환된다.
이것에 의하면, 상기 전류 생성부에 대한 상기 보정 전류의 귀환이 용이하게 된다.
〔14〕(보정 전류의 귀환처가 R5(도 2, 도 27))
항 11 또는 12의 전압 발생 회로에 있어서, 상기 제1 바이폴라 트랜지스터의 이미터 단자는, 저항 소자(R5)를 통해 상기 제1 전위 노드에 접속되고, 상기 보정 전류는, 상기 제1 바이폴라 트랜지스터의 이미터 단자로 귀환된다.
이것에 의하면, 상기 전류 생성부에 대한 상기 보정 전류의 귀환이 용이해지는 동시에, 상기 저항 소자에 의해 증폭기부의 코먼 입력 전압을 높게 하는 것 가능하게 된다.
〔15〕(보정 전류의 귀환처가 전위(VB)측(도 23))
항 11 또는 12의 전압 발생 회로에 있어서, 상기 보정 전류는, 상기 제2 저항 소자의 일단부로 귀환된다.
이것에 의하면, 상기 전류 생성부에 대한 상기 보정 전류의 귀환이 용이하게 된다.
〔16〕(보정 전류의 귀환처가 저항(R4)(도 25))
항 8의 전압 발생 회로에 있어서, 상기 출력부에 의해 생성된 전압과 PN 접합의 순방향 전압의 차분에 따른 보정 전류를 생성하고, 상기 보정 전류를 상기 제4 저항 소자(R4)로 귀환시키는 보정 회로를 더 갖는다.
이것에 의하면, 상기 전압 생성부에 대한 상기 보정 전류의 귀환이 용이하게 된다.
〔17〕(볼티지 폴로워(A2)의 추가(도 2 등))
항 12의 전압 발생 회로에 있어서, 상기 보정 회로는, 상기 전압 생성부의 출력 전압을 입력하고, 버퍼하여 상기 제3 바이폴라 트랜지스터의 베이스 단자에 출력하는 버퍼 회로(A2)를 더 갖는다.
이것에 의하면, 상기 제3 바이폴라 트랜지스터의 베이스 전류에 의한 상기 전압 생성부의 출력 전압에 대한 영향을 방지할 수 있다.
〔18〕(커런트 미러부의 그 밖의 실시예(도 23))
항 12 또는 17의 전압 발생 회로에 있어서, 상기 커런트 미러부는, 저전원 전압(low power supply voltage)형의 커런트 미러 회로(MP3, MP4, MN3, MN4)이다.
이것에 의하면, 상기 보정 회로의 저전원 전압화에 이바지한다.
〔19〕(BGR 코어 회로(1.2V 출력도 포함함)+비선형 보정 회로)(도 44, 도 46, 도 47, 도 48, 도 2 등)
본 발명의 대표적인 다른 실시 형태에 따른 전압 발생 회로(1 내지 9, 11)는, 서로 다른 전류 밀도에서 동작하는 2개의 바이폴라 트랜지스터(Q1, Q2)의 베이스·이미터간 전압의 차 전압과 PN 접합의 순방향 전압을 소정의 비율로 가산한 전압을 생성하여 출력하는 전압 생성부(10, 10A 내지 10Q, 71, 75)와, 상기 전압 생성부에 의해 생성된 전압과 PN 접합의 순방향 전압의 차분에 따른 보정 전류(ICOMP)를 생성하고, 상기 보정 전류를 상기 전압 생성부로 귀환시키는 보정 회로(20, 20A, 20B)를 갖는다.
이것에 의하면, 항 11과 마찬가지로, 출력 전압의 비선형 온도 의존성이 개선되어, 보다 광범위한 온도 범위에서의 출력 전압의 편차를 저감시킬 수 있고, 또한 절대 온도 0K를 기점으로 한 PTAT 전류나 PTAT2 전류(절대 온도의 2승에 비례한 전류)를 사용하여 온도 특성을 보정하는 경우에 비해 보정이 용이하게 된다.
〔20〕(1.2V 출력에 대응한 비선형 보정 회로(도 44, 도 46))
항 19의 전압 발생 회로에 있어서, 상기 보정 회로는, 이미터 단자가 제1 저항 소자(R6, R62)를 통해 제1 전위 노드(접지 노드)에 접속되고, 다이오드 접속된 제1 바이폴라 트랜지스터(Q5)와, 이미터 단자가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 접속되고, 다이오드 접속된 콜렉터 단자와 베이스 단자가 상기 전압 생성부의 출력측에 접속되는 제2 바이폴라 트랜지스터(Q7)와, 상기 제1 저항 소자에 흐르는 전류에 따른 전류를 출력하는 전류 출력부(Q6, Q8, MP1, MP2)를 갖는다.
이것에 의하면, 상기 제1 바이폴라 트랜지스터와 상기 제2 바이폴라 트랜지스터를 2단 쌓기로 함으로써, 예를 들어 상기 전압 생성부의 출력 전압이 1.2V 정도인 경우에도 상기 보정 전류의 생성이 용이하게 된다.
〔21〕(1.2V 출력에 대응한 비선형 보정 회로(도 47))
항 19의 전압 발생 회로에 있어서, 상기 보정 회로는, 이미터 단자가 제1 저항 소자(R6)를 통해 제1 전위 노드에 접속되고, 다이오드 접속된 제1 바이폴라 트랜지스터(Q9)와, 이미터 단자가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 접속되고, 베이스 단자가 상기 전압 생성부의 출력측에 접속되는 제2 바이폴라 트랜지스터(Q10)와, 상기 제2 바이폴라 트랜지스터의 콜렉터측으로 흘르는 전류에 따른 전류를 출력하는 커런트 미러 회로(MP11, MP12)를 갖는다.
이것에 의하면, 상기 제1 바이폴라 트랜지스터와 상기 제2 바이폴라 트랜지스터를 2단 쌓기로 함으로써, 예를 들어 상기 전압 생성부의 출력 전압이 1.2V 정도인 경우에도 상기 보정 전류의 생성이 용이하게 된다.
〔22〕(1.2V 출력의 BGR 코어 회로(71)(도 44, 도 46, 도 47))
항 19 내지 21 중 어느 하나의 전압 발생 회로에 있어서, 상기 전압 생성부는, 콜렉터 단자가 제2 저항 소자(R22)를 통해 상기 제1 전위 노드에 접속되는 제3 바이폴라 트랜지스터(Q2)와, 상기 제3 바이폴라 트랜지스터의 이미터 면적보다 큰 이미터 면적을 갖고, 콜렉터 단자가 제3 저항 소자(R21)를 통해 제1 전위 노드에 접속되는 제4 바이폴라 트랜지스터(Q1)와, 상기 제3 바이폴라 트랜지스터의 이미터 단자와 상기 제4 바이폴라 트랜지스터의 이미터 단자의 사이에 설치된 제4 저항 소자(R20)와, 상기 제2 바이폴라 트랜지스터의 이미터 단자와 제2 전위 노드의 사이에 설치된 제5 저항 소자(R23)를 갖고, 상기 보정 전류는, 상기 제5 저항 소자로 귀환된다.
이것에 의하면, 1.2V 정도를 출력하는 BGR 회로에 대해서도, 비선형 온도 특성의 보정이 용이하게 실현 가능해진다.
〔23〕(BGR 코어 회로+온도 보정 회로(MOSTr)(도 27))
항 1 내지 10 중 어느 하나의 전압 발생 회로(6)에 있어서, 상기 출력부(10)에 의해 생성된 전압과 서브 스레시홀드 영역에서 동작되는 MOS 트랜지스터(MN5, MN6)의 게이트·소스간 전압의 차분에 따른 보정 전류(ICOMP)를 생성하고, 상기 보정 전류를 상기 전류 생성부로 귀환시키는 보정 회로(20C)를 더 갖는다.
MOS 트랜지스터의 서브스레쉬홀드 영역의 특성은, 바이폴라 트랜지스터의 IC-VBE 특성에 가까운 특성이 되기 때문에, 항 23의 전압 발생 회로에 의하면, 온도 의존성이 있는 2개의 전압(출력 전압과 VGS 전압)의 차분에 따른 전류를 생성함으로써, 온도 특성을 보정하고자 하는 온도 범위에서 변화하는 보정 전류의 생성이 가능하게 된다. 이에 의해, 항 11 등과 마찬가지로, 출력 전압의 비선형 온도 의존성이 개선되어, 보다 광범위한 온도 범위에서의 출력 전압의 편차를 저감시킬 수 있고, 또한, 절대 온도 0K를 기점으로 한 PTAT 전류나 PTAT2 전류(절대 온도의 2승에 비례한 전류)를 사용하여 온도 특성을 보정하는 경우에 비해 보정이 용이하게 된다. 또한, 상기 보정 회로에 바이폴라 트랜지스터를 사용하지 않기 때문에, CMOS 프로세스에서 보정 회로를 실현할 수 있다.
〔24〕(온도 보정 회로(MOSTr)의 구체적 구성)
항 23의 전압 발생 회로에 있어서, 상기 보정 회로는, 게이트 단자가 상기 출력부의 출력측에 배치되는 제1 MOS 트랜지스터(MN6)와, 일단부가 상기 제1 전위 노드에 접속되는 제4 저항 소자(R6)와, 상기 제1 MOS 트랜지스터의 소스 단자와 상기 제4 저항 소자의 타단부의 사이에 설치되고, 게이트 단자와 드레인 단자가 동일 전위가 되는 1개 또는 복수의 제2 MOS 트랜지스터(MN5)와, 상기 제1 MOS 트랜지스터의 드레인측으로 흘르는 전류에 따른 전류를 출력하는 커런트 미러부(MP3, MP4)를 갖는다.
이것에 의하면, 예를 들어 상기 제2 MOS 트랜지스터의 단수를 조정함으로써, MOS 트랜지스터를 서브스레쉬홀드 영역에서 동작시킬 수 있어, 상기 보정 전류의 생성이 용이하게 된다.
2. 실시 형태의 상세
실시 형태에 대하여 더욱 상세하게 설명한다.
≪실시 형태 1≫
도 1은, 본 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타내는 블록도이다.
동 도에 나타내는 기준 전압 발생 회로(1)는, 기준 전압(VBGR)을 생성하여 출력하는 전압 생성 회로(이하, BGR 코어 회로라고도 함)(10)와, 기준 전압(VBGR)에 따라, 기준 전압(VBGR)의 온도 특성을 보정하기 위한 보정 전류를 생성하고, BGR 코어 회로로 귀환시키는 비선형 보정 회로(이하, 간단히 보정 회로라고도 함)(20)를 구비한다.
도 2는, 기준 전압 발생 회로(1)의 구체적인 회로 구성의 일례를 나타내는 회로도이다. 동 도에 나타내는 기준 전압 발생 회로(1)는 특별히 제한되지 않지만, 공지의 CMOS 집적 회로의 제조 기술에 의해 1개의 단결정 실리콘과 같은 반도체 기판에 형성되어 있다.
동 도에 나타내는 BGR 코어 회로(10)는, 이미터 면적이 상이한 2개의 바이폴라 트랜지스터(Q1, Q2)의 베이스·이미터간 전압의 차전압(ΔVBE)에 따른 전류와 바이폴라 트랜지스터(Q2)의 베이스·이미터간 전압(VBE2)에 따른 전류를 가산한 전류를 전류 생성부(101)에 의해 생성하고, 생성한 전류를 전압 출력부(102)에 의해 전압(VBGR)으로 변환하여 출력한다.
전류 생성부(101)는 예를 들어, NPN형의 바이폴라 트랜지스터(Q1, Q2)와, 저항(R1, R2, R3 및 R5)과, 차동 증폭기(A1)와, P 채널형의 MOS 트랜지스터(MP1, MP2)로 구성되며, 전압 출력부(102)는 예를 들어, 저항(R4)으로 구성된다. 각각의 소자의 접속 관계는 이하와 같다.
바이폴라 트랜지스터(Q1, Q2)는 이미터 단자가 공통으로 접속된다. 바이폴라 트랜지스터(Q1)의 이미터 면적은, 바이폴라 트랜지스터(Q2)의 n(n은 2 이상의 정수)배로 커진다. 즉, 바이폴라 트랜지스터(Q1)와 (Q2)에 동일한 전류를 흘리도록 했을 때, 바이폴라 트랜지스터(Q2)의 이미터 전류 밀도가 트랜지스터(Q1)의 이미터 전류 밀도의 n배가 되도록 설정된다. 저항(R1)은, 일단부가 바이폴라 트랜지스터(Q2)의 베이스 단자에 접속되고, 타단부가 바이폴라 트랜지스터(Q1)의 콜렉터 단자에 접속된다. 저항(R2)은, 일단부가 저항(R1)의 일단부에 접속되고, 타단부가 바이폴라 트랜지스터(Q2)의 콜렉터 단자에 접속된다. 저항(R5)은, 바이폴라 트랜지스터(Q1, Q2)의 공통으로 접속된 이미터 단자와 접지 노드의 사이에 설치된다. 저항(R3)은, 바이폴라 트랜지스터(Q2)의 베이스 단자와 접지 노드의 사이에 설치된다. 차동 증폭기(A1)는, 바이폴라 트랜지스터(Q1, Q2)의 콜렉터측의 전위를 각각 입력한다. MOS 트랜지스터(MP1, MP2)는 모두, 차동 증폭기(A1)의 출력 전압을 게이트 단자에 입력하고, 소스 단자는 전원 노드(Vcc)에 접속된다. MOS 트랜지스터(MP1)의 드레인 단자가 상기 저항(R1) 및 (R2)의 접속 노드에 접속됨으로써, 피드백 루프가 형성된다. 또한, MOS 트랜지스터(MP2)의 드레인 단자가 저항(R4)에 접속됨으로써, 전류(I)가 저항(R4)에 공급된다. BGR 코어 회로(10)의 상세한 동작 원리에 대해서는 후술한다.
도 2에 도시되는 보정 회로(20)는, BGR 코어 회로(10)의 출력 전압(VBGR)을 입력하고, 볼티지 폴로워를 구성하는 증폭기(A2)와, 베이스 단자가 증폭기(A2)의 출력 단자에 접속되는 바이폴라 트랜지스터(Q3)와, 바이폴라 트랜지스터(Q3)의 이미터 단자와 접지 노드의 사이에 설치된 저항(R6)과, 바이폴라 트랜지스터(Q3)의 콜렉터측으로 흐르는 전류에 따라서 보정 전류(ICOMP)를 출력하는 커런트 미러 회로를 구성하는 P 채널형의 MOS 트랜지스터(MP3, MP4)를 구비한다. 특별히 제한되지 않지만, 보정 전류(ICOMP)는 저항(R5)으로 귀환된다. 이렇게 피드백 방식으로 함으로써, 보정 회로에 사용하는 증폭기나 커런트 미러와 같은 요소 회로에 높은 정밀도가 필요하지 않고, 큰 면적이나 전류를 추가하지 않고 정밀도의 향상이 가능하게 된다. 또한, 증폭기(A2)는 바이폴라 트랜지스터(Q3)의 베이스 전류를 공급하기 위해 설치한 것이며, MOS 트랜지스터(MP2)로부터 직접 베이스 전류를 공급함으로 인한 출력 전압(VBGR)에 대한 영향을 무시할 수 있는 경우에는 생략해도 된다. 보정 회로(20)의 상세한 동작 원리에 대해서는 후술한다.
이하, 기준 전압 발생 회로(1)의 동작 원리에 대해서, BGR 코어 회로(10)와 보정 회로(20)로 나누어서 상세하게 설명한다.
(1) BGR 코어 회로(10)
BGR 코어 회로(10)에 관한 이해를 용이하게 하기 위해서, BGR 코어 회로(10)만을 나타낸 도 3을 사용하여 상세하게 설명한다.
도 3은, 기준 전압 발생 회로(1)에서의 BGR 코어 회로(10)의 일례를 나타내는 회로도이다. 동 도에서는, 증폭기의 오프셋을 입력 오프셋 전압(VOS)으로서 증폭기(A1)의 플러스측 입력에 삽입하여 등가적으로 표현했을 경우를 일례로서 나타내고 있다.
동 도에서, 저항(R1)에 흐르는 전류를 I1, 저항(R2)에 흐르는 전류를 I2, MP1, MP2에 흐르는 전류를 I, 저항(R1)과 저항(R2)의 접속점의 전압을 V3으로 하고, R1=R2=R12를 가정한다. 또한, 이후의 설명에서는, 커런트 미러 회로 등의 미러비를 1:1로 해서 설명하지만, 특별히 한정되지 않고 미러비를 바꾸는 것도 가능하다.
또한, 이후의 설명에서는 이해를 용이하게 하기 위해 바이폴라 트랜지스터의 베이스 전류는 무시하고 계산하지만, 실제의 설계에서의 시뮬레이션 등에서는 베이스 전류를 포함한 계산을 행한다.
바이폴라 트랜지스터의 포화 전류 밀도를 Js, 단위 면적을 A, 열 전압(VT)=kT/q, k를 볼츠만 상수, T를 절대 온도, q를 기본 전하량으로 하면, Q1의 베이스·이미터간 전압(VBE1)과 Q2의 베이스·이미터간 전압(VBE2)에 대해서 (식 1)이 성립한다.
Figure 112013091237910-pct00001
증폭기(A1)에 의한 귀환이 정상적으로 동작하고 있으면, (식 2)가 성립한다.
Figure 112013091237910-pct00002
(식 2)에 (식 1)을 대입하면, (식 3)이 성립한다.
Figure 112013091237910-pct00003
또한, 전위(V3)의 노드부터 증폭기(A1)의 입력까지의 키르히호프 전압 법칙으로부터 (식 4)가 성립하고, 정리하면 전류(I1)와 (I2)의 관계로서 (식 5)가 성립한다. (식 3)과 (식 5)로부터 전류(I2)를 소거하면 (식 6)과 같이 근사할 수 있다. 단, VOS/I1·R12<<1을 가정하고 있다.
Figure 112013091237910-pct00004
Figure 112013091237910-pct00005
Figure 112013091237910-pct00006
여기서, (식 6)의 I1에 대한 2차 방정식을 풀면, I1은 (식 7A)가 된다. 단, D는 (식 7B)이다.
Figure 112013091237910-pct00007
따라서, 출력 전압(VBGR)은 (식 8)로 나타낼 수 있다. 또한, 동 식으로부터 명백해진 바와 같이 저항비 R4<R3으로 함으로써 출력 전압(VBGR)은 저출력 전압화(약 1.0V 이하)로 하는 것이 가능하게 된다.
Figure 112013091237910-pct00008
(식 8)에 기초하여, 출력 전압(VBGR)의 VOS=0으로부터의 오차를 나타내는 ΔVBGR를 구하면, (식 9)가 된다.
Figure 112013091237910-pct00009
(식 9)에서, 예를 들어 R3=315kΩ, R4=160kΩ, R12=66kΩ, n=8, VT=26mV(온도가 27℃인 경우)로 하면, VOS=10mV일 때 ΔVBGR은 약 2.54mV가 된다.
여기서, 본 실시 형태에 따른 BGR 코어 회로(10)의 작용·효과를 종래의 BGR 회로와 비교하기 위해서, 종래의 BGR 회로의 동작 원리에 대해 도 4 및 도 5를 사용하여 설명한다.
도 4는, 상기 비특허문헌 1에 기초하여 검토한 해석용의 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에서는, 오프셋 전압(VOS)을 증폭기(A)의 플러스측 입력에 삽입했을 경우를 일례로서 나타내고 있다. 동 도에서, 바이폴라 트랜지스터(Q1, Q2)의 이미터 면적비는 1:n이며, 전류를 I1, I2, 바이폴라 트랜지스터의 포화 전류 밀도를 Js, 단위 면적을 A, R1=R2=R12라 가정한다.
동 도에서, Q1의 베이스·이미터간 전압(VBE1)과 Q2의 베이스·이미터간 전압(VBE2)에 대해서 (식 10)이 성립한다.
Figure 112013091237910-pct00010
증폭기에 의한 귀환이 정상적으로 동작하고 있으면, (식 11)이 성립한다.
Figure 112013091237910-pct00011
(식 11)에 (식 10)을 대입하면, (식 12A), 즉, (식 12B)가 성립한다.
Figure 112013091237910-pct00012
또한, 전원(VBGR)에서부터 증폭기(A)의 입력까지의 키르히호프 전압 법칙으로부터 (식 13)이 성립하고, 전류(I1)와 (I2)의 관계로부터 (식 14)가 성립하기 때문에, (식 15)와 같이 근사할 수 있다. 단, VOS/I1·R12<<1을 가정하고 있다.
Figure 112013091237910-pct00013
Figure 112013091237910-pct00014
Figure 112013091237910-pct00015
여기서, (식 15)는 간단한 2차 방정식으로 변형할 수 있으므로, I2에 대해서 2차 방정식을 풀면, I2는 (식 16A)가 된다. 단, D는 (식 16B)이다.
Figure 112013091237910-pct00016
따라서, 출력 전압(VBGR)은 (식 17)로 나타낼 수 있다.
Figure 112013091237910-pct00017
(식 17)에 나타낸 바와 같이, 출력 전압(VBGR)은, VBE에 대하여 제2항목 이후를 가산함으로써 온도에 비례한 1차 계수를 캔슬하고 있다. 따라서, 비특허문헌 1에 기재된 BGR 회로는, 출력 전압(VBGR)은 약 1.2V가 되고, 예를 들어 전원 전압이 1V 이하가 저전원 전압 동작 및 저출력 전압화에는 적합하지 않음을 알 수 있다. 또한, (식 8)과 (식 17)에서, 바이폴라 트랜지스터(Q1, Q2)의 베이스·이미터간 전압(VBE)의 차 전압에 따른 전류(I1)(I2)를 나타내는 제2항목을 비교하면, 도 4의 BGR 코어 회로에서는, 오프셋 전압(VOS)이 가산되는 방향인 것에 반해, 본 실시 형태에 따른 BGR 코어 회로(10)에서는 오프셋 전압(VOS)이 감산되는 방향으로 되어 있다. 즉, 본 실시 형태에 따른 BGR 코어 회로(10)가, 출력 전압(VBGR)에 대한 오프셋 전압(VOS)의 영향이 더 적은 것으로 이해된다. 구체적으로, 도 4의 BGR 코어 회로의 출력 전압(VBGR)의 VOS=0으로부터의 오차를 나타내는 ΔVBGR을 구하면, (식 18)이 된다.
Figure 112013091237910-pct00018
(식 18)에서, 예를 들어 R12=827.45kΩ, R0=100kΩ, n=8, VT=26mV(온도가 27℃ 경우)로 하면, VOS=10mV일 때 ΔVBGR은 약 91.8mV가 된다. 이것으로부터도, 오프셋 전압(VOS)에 의한 출력 전압(VBGR)의 오차는, 본 실시 형태에 따른 BGR 코어 회로(10)보다 커지는 것으로 이해된다.
도 5는, 다른 종래예로서, 상기 특허문헌 1에 기초하여 검토한 해석용의 BGR 코어 회로의 일례이다.
동 도에서는, 오프셋 전압(VOS)을 증폭기(A)의 플러스측 입력에 삽입했을 경우를 일례로서 나타내고 있다. 전류를 바이폴라 트랜지스터(Q1)의 콜렉터측으로 흐르는 전류를 I1, 바이폴라 트랜지스터(Q2)의 콜렉터측으로 흐르는 전류를 I2, 바이폴라 트랜지스터의 포화 전류 밀도를 Js, 단위 면적을 A라 하고, R2=R3=R을 가정하면, Q1의 베이스·이미터간 전압(VBE1)과 Q2의 베이스·이미터간 전압(VBE2)에 대해서 (식 19)가 성립한다.
Figure 112013091237910-pct00019
증폭기에 의한 귀환이 정상적으로 동작하고 있으면, (식 20)이 성립한다.
Figure 112013091237910-pct00020
또한, 전원(Vcc)에서부터 증폭기(A)의 입력까지의 키르히호프 전압 법칙으로부터 (식 21)이 성립하고, 전류(I1)와 (I2)의 관계로부터 (식 22)가 성립하기 때문에 (식 23)과 같이 근사할 수 있다. 단, VOS/I1·R<<1을 가정하고 있다.
Figure 112013091237910-pct00021
Figure 112013091237910-pct00022
Figure 112013091237910-pct00023
여기서, 마찬가지로 I1에 대해서 2차 방정식을 풀면, I1은 (식 24A)가 된다. 단, D는 (식 24B)이다.
Figure 112013091237910-pct00024
따라서, 출력 전압(VBGR)는 (식 25)로 나타낼 수 있다.
Figure 112013091237910-pct00025
(식 25)에 나타낸 바와 같이, 출력 전압(VBGR)은, VBE에 대하여 제2항목 이후를 가산함으로써 온도에 비례한 1차 계수를 캔슬하고 있다. 따라서, 도 4의 BGR 회로와 마찬가지로, 특허문헌 1에 기재된 BGR 회로는, 출력 전압(VBGR)은 약 1.2V가 되고, 예를 들어 전원 전압이 1V 이하가 되는 저전원 전압 동작 및 저출력 전압화에는 적합하지 않음을 알 수 있다.
여기서, 출력 전압(VBGR)의 VOS=0으로부터의 오차를 나타내는 ΔVBGR을 구하면, (식 26)이 된다.
Figure 112013091237910-pct00026
(식 26)에서, 예를 들어 R=540kΩ, R0=38kΩ, n=8, VT=26mV(온도가 27℃인 경우)로 하면, VOS=10mV일 때 ΔVBGR=7.01mV가 되고, 출력 전압(VBGR)의 오차는 도 4의 BGR 코어 회로와 비교해서 1/10 이하가 된다.
도 6은, 각 BGR 코어 회로의 출력 전압(VBGR)의 입력 오프셋 전압 의존성을 정량적으로 나타낸 설명도이다.
동 도에서의 각 BGR 코어 회로의 특성선은, (식 9), (식 18)) 및 (식 26)에서의 오프셋 전압(VOS)을 변화시켰을 때의 각각의 ΔVBGR의 특성을 나타낸다. 또한, (식 9), (식 18) 및 (식 26)에서의 저항값 등의 상수에는, 상술한 각각의 BGR 코어 회로의 설명에서 나타낸 수치 예를 적용하고 있다.
동 도에 도시된 바와 같이, 본 실시 형태에 따른 BGR 코어 회로(10)는, 도 4의 회로 토폴로지에 비교하여 입력 오프셋 전압 의존성이 낮은 것으로 이해된다.
도 7은, 도 6의 확대도이다. 동 도에는, BGR 코어 회로(10)와 특허문헌 1에 기초하는 BGR 코어 회로(도 5)의 특성선이 표시되어 있다.
도 7에 도시된 바와 같이, 본 실시 형태에 따른 BGR 코어 회로(10)는, 도 5의 회로 토폴로지에 비교해도 입력 오프셋 전압 의존성이 낮은 것으로 이해된다. (식 9)로부터도 명확한 바와 같이, 저항값, 바이폴라 트랜지스터의 이미터 면적비(n)에 적절한 값을 선택함으로써 도 5의 BGR 코어 회로보다 출력 전압(VBGR)의 편차를 억제할 수 있다.
도 8은, 상기 3개의 BGR 코어 회로의 시뮬레이션 결과이다. 시뮬레이션에서의 소자 조건은, CMOS 프로세스의 게이트 길이 90nm, MOS 트랜지스터, 저항 및 용량은 Typ 모델이다. 동 도에서는, 정션 온도(Tj)는 25℃일 때에 전원 전압(Vcc)을 0V부터 5.5V까지 변화시켰을 때의 출력 전압(VBGR)이 나타난다.
동 도에 도시된 바와 같이, 도 4의 BGR 코어 회로와 도 5의 BGR 코어 회로의 출력 전압(VBGR)은 약 1.2V이기 때문에, 전원 전압(Vcc)은 약 2.0V부터 동작 가능하게 된다. 이것은, (식 17) 및 (식 25)에 나타낸 바와 같이, 출력 전압(VBGR)이, VBE에 PTAT 전압을 가산함으로써 온도에 비례한 1차 계수를 캔슬한 구성으로 되어 있는 점에서도 용이하게 이해된다.
한편, 본 실시 형태에 따른 BGR 코어 회로(10)는, 동 도에 도시된 바와 같이, 출력 전압(VBGR)이 1.0V 이하로 되고, 전원 전압(Vcc)은 약 1.0V부터 동작 가능하게 되는 것으로 이해된다. 이것은 (식 8)로부터도 용이하게 이해된다. 즉, 본 실시 형태에 따른 BGR 코어 회로(10)는, 저항(R3)에 흐르는 바이폴라 트랜지스터(Q2)의 VBE에 따른 전류와, 절대 온도에 비례한 PTAT 전류를 가산함으로써 온도에 비례한 계수를 캔슬하고, 가산한 전류를 저항(R4)에 의해 전압으로 변환하여 출력하는 구성이기 때문에, 저항(R3)과 저항(R4)의 비를 조정하면 저전압 출력이 가능하게 된다.
이상에 나타낸 바와 같이, 본 실시 형태에 따른 BGR 코어 회로(10)에 의하면, 출력 전압(VBGR)에 대한 증폭기(A1)의 오프셋의 영향을 저감할 수 있다. 또한, 저항(R3)과 저항(R4)의 비를 조정함으로써보다 낮은 출력 전압(VBGR)가 생성 가능하게 되기 때문에, 보다 낮은 전원 전압(Vcc)에서 동작이 가능하게 된다. 또한, 도 2 및 도 3에 도시된 바와 같이, 바이폴라 트랜지스터(Q1, Q2)의 이미터 단자와 접지 노드의 사이에 저항(R5)이 삽입됨으로써 증폭기(A1)의 코먼 입력 전압을 높이 시프트시킬 수 있어, 설계가 용이하게 된다.
(2) 보정 회로(20)
보정 회로(20)에 의한 온도 보정의 원리에 대하여 설명한다.
우선, 바이폴라 트랜지스터의 베이스·이미터간 전압(VBE)의 온도 의존성에 대하여 설명한다. 베이스·이미터간 전압의 온도 의존성은, 상술한 비특허문헌 2에 나타낸 바와 같이, 콜렉터 전류(IC)의 온도 의존성을 (식 27)로 했을 때, (식 28)로 표현된다.
Figure 112013091237910-pct00027
Figure 112013091237910-pct00028
여기서 TR은 참조 온도이다. 또한, η은 바이폴라 트랜지스터의 디바이스 구조에 의존하는 상수이며, 값은 약 3.6 내지 4.0이다. VG0는 밴드 갭 전압의 절대 온도 0K에 외삽치이다. 상술한 바와 같이, m은 콜렉터 전류(IC)가 절대 온도에 비례하고 있는 경우에는 "1"이 된다. (식 28)을 변형되면, (식 29)가 된다.
Figure 112013091237910-pct00029
(식 29)에서, 제1항목이 온도에 의존하지 않는 상수이며, 제2항목이 절대 온도에 비례하는 항이다. 또한, 제3항목이 절대 온도에 대하여 비례가 아니라, 비선형 의존성을 나타내는 항이다. 즉, 베이스·이미터간 전압(VBE)은 온도에 대하여 비선형 의존성을 나타낸다.
도 9는, 베이스·이미터간 전압(VBE)의 온도에 대한 비선형 의존성에 관한 설명도이다.
동 도에 도시된 바와 같이, (식 29)의 제3항목의 특성은 비선형인 특성이 된다. 또한, 참조 부호 300의 직선은 비교를 위해 나타낸 것이며, 온도에 비례한 특성의 일례이다.
상기 (1) BGR 코어 회로(10)에서 나타낸 BGR 회로의 일반식(예를 들어, (식 8), (식 17), (식 25))은, 저항비로 의해 정해지는 상수를 K, L이라 하면, (식 30A) 또는 (식 30B)와 같이 나타낼 수 있다. 여기서, ΔVBE는, 2개의 바이폴라 트랜지스터(Q1, Q2)의 베이스·이미터간 전압(VBE)의 차 전압이다.
Figure 112013091237910-pct00030
(식 30A) 및 (식 30B)로부터도 알 수 있는 바와 같이, 제1항목의 베이스·이미터간 전압(VBE)의 온도 의존성이 비선형성을 가지므로, 절대 온도에 비례한 제2항목만으로는, 비선형 온도 의존을 보정하는 것은 이론상 불가능한 것을 알 수 있다. 따라서, 본 실시 형태에 따른 기준 전압 회로(1)에서는, 이하의 방법에 의해 출력 전압(VBGR)의 비선형 온도 의존의 보정을 행한다.
도 2에서, 저항(R5)과 바이폴라 트랜지스터(Q1, Q2)의 이미터 단자의 접속점의 전위를 V2로 하고, 보정 전류를 ICOMP로 한다. 또한, 이해를 용이하게 하기 위해서, R1=R2=R12, I1=I2=IPTAT라 가정한다. 이때, IPTAT는, VBE2=VBE1+R12·IPTAT로부터, (식 31)로 나타낼 수 있다.
Figure 112013091237910-pct00031
다음으로 전류(I)는, 키르히호프 전류 법칙으로부터 (식 32)가 되고, 저항(R3)에 흐르는 전류(IR3)는 (식 33)으로 표현되기 때문에, 전류(I)는 (식 34)가 된다.
Figure 112013091237910-pct00032
Figure 112013091237910-pct00033
Figure 112013091237910-pct00034
따라서, 출력 전압(VBGR)은 (식 35)가 된다.
Figure 112013091237910-pct00035
저항(R3)과 저항(R4)을 조정함으로써 출력 전압(VBGR)을 저전압화할 수 있는 것은, 상술한 도 3의 BGR 코어 회로(10)와 마찬가지이다.
또한, 보정 전류(ICOMP)는, MP3과 MP4의 미러비를 1:1로 하면, (식 36)으로 나타낼 수 있다.
Figure 112013091237910-pct00036
(식 36)에 나타낸 바와 같이, 보정 전류(ICOMP)는, 출력 전압(VBGR)과 바이폴라 트랜지스터(Q3)의 베이스·이미터간 전압(VBE3)의 차 전압에 기초하여 생성된다. 저온측에서는 VBGR≤VBE3이므로 보정 전류(ICOMP)는 흐르지 않고, 고온측에서는 VBGR=VBE3이 되는 온도부터 보정 전류(ICOMP)가 가산된다. 이에 의해, 보정 전류(ICOMP)는 (식 37)과 같이 표현된다.
Figure 112013091237910-pct00037
따라서, 기준 전압 발생 회로(1)에서는, (식 35)의 제1항목 베이스·이미터 단자(VBE)의 비선형성을, 제2항의 IPTAT에서 선형 보정함과 함께, 제3항목의 보정 전류(ICOMP)에 의해 비선형 보정을 행한다. 또한, 온도 의존성이 있는 2개의 전압(출력 전압(VBGR)과 베이스·이미터간 전압(VBE3))의 차분에 따라서 보정 전류(ICOMP)를 생성함으로써, VBGR=VBE3이 되는 온도부터 보정 전류(ICOMP)가 가산되도록 구성할 수 있다. 또한, 보정 전류(ICOMP)의 기울기는 저항(R6)의 값에 의해 제어할 수 있다. 이에 의해, 온도 특성을 보정하고자 하는 원하는 온도 범위에서 VBGR=VBE3이 되도록 VBGR의 특성을 조정하면, 비선형 온도 특성을 보정하는 것이 가능하게 된다.
또한, 상기의 계산은 근사 계산이며, 실제는 BGR 코어 회로(10)와 보정 회로(20)의 사이에서 루프가 형성되어, 귀환이 걸려 있으므로, 저항이나 보정 전류(ICOMP) 등의 값은 상기 계산으로부터 다소의 어긋남이 발생한다. 정확한 값은 시뮬레이션에 의해 구하는 것이 가능하다. 또한, 이 예에서는 전원 전압(Vcc)이 1.0V 정도이고, 출력 전압(VBGR)을 약 0.63V로 설정하는 경우를 상정하고 있기 때문에, 보정 회로(20)의 바이폴라 트랜지스터(Q3)를 1단 구성으로 하고 있지만, 후술하는 바와 같이, 출력 전압이 1.2V 정도인 경우에는, 보정 회로(20)의 바이폴라 트랜지스터(Q3)를 2단 구성으로 하는 것이 바람직하다.
도 10은, 기준 전압 회로(1)에 의한 비선형 온도 특성의 보정 방법의 원리를 도시하는 설명도이다.
동 도에서, VBGR_PTAT는, 보정 전류(ICOMP)를 무시했을 때의 베이스·이미터간 전압(VBE)에 절대 온도에 비례한 전압(VPTAT)에 의한 보정만을 행한 경우의 파형의 일례를 나타내고 있다. 또한, 전압(VBGR_PTAT)은, 공기 그릇 형상이며, 저온측에서 온도 계수가 제로가 되는 온도가 되도록 저항값 등의 회로 상수가 조정된 경우가 나타나 있다. 또한 Vth는, (식 35)의 제3항목에 대응하는 전압의 파형의 일례이다. 동 도에 도시된 바와 같이 기준 전압 회로(1)에서는, VBGR=VBE3이 되는 온도(T1)부터 고온측에서 커지는 전압(Vth)을 가산함으로써 출력 전압(VBGR)의 온도 의존성의 저감을 도모할 수 있다.
여기서, 본 실시 형태에 따른 비선형 보정 회로(20)의 작용·효과를 종래의 BGR 회로와 비교하기 위해, 종래의 온도 보정 방법에 대하여 설명한다.
도 11은, 특허문헌 1을 기초로 검토한 BGR 회로에 대한 비선형 특성의 보정의 원리를 도시하는 설명도이다.
동 도에서, 저항(R1)을 2개의 저항(R11)과 저항(R12)으로 나누고, 그 사이의 노드의 전위를 V2라 하고, R11, R12의 각각의 전류를 IR11, IR12라 한다.
보정 전류(ICOMP)가 가산되지 않는 경우의 출력 전압(VBGR)는, (식 38)로 표현된다.
Figure 112013091237910-pct00038
당해 회로에서는, 비선형 특성의 보정을 위해, 절대 온도 비례하지 않는 보정 전류(ICOMP)를 전위(V2)의 노드에 공급한다. 여기에서는, 보정 전류(ICOMP)로서, 절대 온도의 2승에 비례하는 전류(IPTAT 2)를 가정한다. 이 경우, 테브난의 정리에 의해 (식 39)가 성립되기 때문에, 동 도에 도시한 바와 같이, 전위(V1)의 노드와 접지 노드의 사이의 회로는, 저항(Rth)과 전압원(Vth)의 직렬 접속으로 다시 그릴 수 있다.
Figure 112013091237910-pct00039
즉, 테브난 등가 전압(VTH)은, 고온측에서 증대하는 특성(비선형 특성)이 된다. 따라서, 보정 전류(ICOMP)(IPTAT 2)를 가산했을 경우의 출력 전압(VBGR)은 (식 40)이 된다.
Figure 112013091237910-pct00040
(식 40)에 나타낸 바와 같이, 절대 온도의 2승에 비례한 전류(IPTAT 2)에 기초하는 비선형 보정의 항(제3항목)이 더하여지면, VBGR의 온도 특성이 3차 곡선적이 되어, 온도 드리프트가 저감되는 것으로 이해된다. 상술한 바와 같이, 기준 전압원은 일반적으로 소정의 온도 범위(예를 들어 -55℃ 내지 160℃)에서 편평한 온도 특성이 요구된다. 그로 인해, 온도 보정을 행하는 경우, 요구되는 온도 범위에서 보정을 행하는 것이 바람직하다. 그러나, 예를 들어 비특허문헌 3 내지 5에 기재된 IPTAT 2 전류 생성 회로에 의해, 전류(IPTAT 2)를 생성했을 경우, 그 전류는 절대 온도 0K부터 변화하는 전류이다. 그 때문에 (식 40)에 나타낸 바와 같이, 출력 전압(VBGR)은, 절대 온도 0K부터 비선형 보정의 항(ICOMP·R12)이 가산되게 된다. 이것은, 소정의 온도 범위에서의 온도 특성을 개선시키는 경우에는 적합한 방법이 아니다. 실제로 본원 발명자들이 사전에 검토를 행한 결과, 상기의 IPTAT 2 전류 생성 회로를 사용하여 IPTAT 2를 가산하는 보정 방법에서는, 적절한 온도 보정의 실현이 곤란하였다. 또한, 상기의 IPTAT 2 전류 생성 회로에서는, 회로 규모 및 소자 수가 모두 커질 뿐 아니라, 회로 구성이 복잡하여 저전압화에는 적합하지 않다. 한편, 본 실시 형태에 따른 비선형 보정 회로(20)에 의하면, 소자 수가 적고 간단한 회로 구성으로 보정 전류(ICOMP)를 생성할 수 있고, 또한 소정의 온도 이상에서 변화되도록 보정 전류(ICOMP)를 생성할 수 있기 때문에, 목적으로 하는 온도 범위에서 출력 전압(VBGR)의 비선형 보정을 용이하게 행하는 것이 가능하게 된다.
도 12는, 시뮬레이션에 의한 기준 전압 발생 회로의 온도 의존성의 일례를 나타내는 도이다. 동 도에는, 기준 전압 발생 회로(1)와, 비특허문헌 1에 기초하는 BGR 회로(도 4)와, 특허문헌 1에 기초하는 BGR 회로(도 5)의 각각의 출력 전압(VBGR)의 시뮬레이션 결과가 나타난다.
동 도의 (A)에는, 상기 3개의 회로의 특성 파형이 나타나고, 동 도의 (B)에는, 온도 계수(TC)(ppm/℃)와 온도 변화에 의한 전압 변동인 온도 드리프트(ΔVBGR)(mV)의 값이 나타난다. 온도 계수(TC)는 BOX법에 의해 (식 41A)로 정의되고, 온도 드리프트(ΔVBGR)는 (식 41B)로 정의된다.
Figure 112013091237910-pct00041
시뮬레이션에는, 특정한 게이트 길이 90nm CMOS 프로세스에 의해 표준적으로 제조된, MOS 트랜지스터, 저항 및 용량 등의 소자를 상정한 디바이스 모델을 사용하고 있다. 전원 전압(Vcc)은, 비특허문헌 1에 기초하는 BGR 회로(도 4) 및 특허문헌 1에 기초하는 BGR 회로(도 5)에 대해서는 저전원 전압화가 곤란하기 때문에, 3.0V로 하고, 기준 전압 발생 회로(1)에 대해서는 1.0V로 하였다. 온도의 가변 범위는 -40℃ 내지 125℃이다. 또한, 기준 전압 발생 회로(1)의 출력 전압(VBGR)은 1.0V 이하(약 0.63V)이므로, 도 12의 (A)에서는 비교를 위해, 기준 전압 발생 회로(1)의 출력 전압(VBGR)의 특성선을 종축의 상측 방향으로 평행 이동시키고 있다.
동 도에 도시된 바와 같이, 비특허문헌 1에 기초하는 BGR 회로(도 4) 및 특허문헌 1에 기초하는 BGR 회로(도 5)는 선형 보정만이므로, 온도 드리프트(ΔVBGR)는 2.6mV부터 3.2mV 정도로 크지만, 기준 전압 발생 회로(1)에서는, 0.25mV 정도로 1/10 정도로 억제되어 있는 것을 알 수 있다.
다음으로 기준 전압 발생 회로(1)에서의 구성 요소 등에 대하여 상세하게 설명한다.
도 13은, BGR 코어 회로(10)에서의 바이폴라 트랜지스터(Q1, Q2)의 레이아웃의 일례를 나타내는 설명도이다. 특별히 제한되지 않지만, 동 도에서는 콜렉터를 n형 딥 웰(dwel)을 사용하여 세로 방향으로 형성하고, 바이폴라 트랜지스터(Q1, Q2)의 주위를 n형 딥 웰(dwel)로 둘러싸도록 형성한 경우가 일례로서 나타나 있다. 또한, 특별히 제한되지 않지만, 동 도의 (C)를 제외하고, 바이폴라 트랜지스터(Q1)와 (Q2)의 이미터 면적비를 8:1로 했을 경우가 일례로서 나타나 있다.
동 도의 (A)에는, 2개의 바이폴라 트랜지스터(Q1)와 (Q2)에 콜렉터를 구성하는 n형 딥 웰(dwel)의 크기를 동일하게 형성한 경우가 나타난다. 이렇게 형성함으로써, 용량 결합에 의해 반도체 기판으로부터 전파하는 잡음의 영향을 Q1과 Q2에서 동일하게 하여, 동상 잡음으로서 캔슬할 수 있다.
동 도의 (B)에는, 동 도의 (A)에 나타낸 n형 딥 웰(dwel)의 형성 외에도, 이미터 면적이 작은 쪽의 바이폴라 트랜지스터(Q2)가 형성되는 딥 웰(dwel)에 더미를 포함한 8개의 바이폴라 트랜지스터를 Q1과 마찬가지로 배치한 경우가 나타난다. 이 경우, Q2가 형성되는 영역의 8개의 트랜지스터 중 1개에 배선을 행함으로써, Q1과 Q2의 크기 비를 8:1로 한다. 이에 의해, 도 13의 (A)의 효과 외에도, 트랜지스터의 형성시의 치수 편차의 영향을 저감할 수 있다.
동 도의 (C)에는, 동 도의 (A)에 나타낸 n형 딥 웰(dwel)의 형성 외에도, 바이폴라 트랜지스터(Q1, Q2)가 형성되는 딥 웰(dwel)의 각각에 더미를 포함한 9개의 바이폴라 트랜지스터를 배치한 경우가 나타난다. 예를 들어 Q1과 Q2의 크기 비가 9:1과 같이, 한쪽이 2의 거듭제곱 승이 되는 경우에는, Q1과 동일 개수 배치된 트랜지스터 군의 중심부의 트랜지스터를 Q2로 하면, 더욱 치수 편차를 저감할 수 있다.
동 도의 (D)에는, 동 도의 (A)에 나타낸 n형 딥 웰(dwel)의 형성 외에도, 1개의 딥 웰(dwel)에 더미를 포함한 9개의 바이폴라 트랜지스터를 배치한 경우가 나타난다. 이 경우, 딥 웰(dwel) 영역에 형성된 트랜지스터 군의 중심에 있는 트랜지스터(B)를 Q2로 하고, 그 밖의 8개의 트랜지스터(A)를 Q1로 하면, 치수 편차를 저감할 수 있고, 또한, 동 도의 (C)보다 작은 면적으로 형성할 수 있다.
도 14는, 기준 전압 발생 회로(1)에서의 증폭기(A1)의 일례를 나타내는 회로도이다.
동 도의 (A)는 N 채널형 MOS 트랜지스터를 입력단으로 하는 증폭기(A1)의 일례이다. 동 도의 증폭기는, 초단부와 출력단부로 구성된다. 초단부는, 차동 입력단을 구성하는 2개의 N 채널형 MOS 트랜지스터(M1, M2)와, 그 소스 단자와 접지 노드의 사이에 설치된 전류원(i1)과, 상기 M1, M2의 드레인 단자와 전원 전압(Vcc)의 사이에 설치되고, 커런트 미러 회로에 의해 액티브 부하를 구성하는 2개의 P 채널형 MOS 트랜지스터(M3, M4)로 구성된다. 또한, 출력단부는, 초단의 출력 신호를 게이트 단자에 입력하고, 소스가 전원 전압(Vcc)의 노드에 접속된 P 채널형 MOS 트랜지스터(M3)와, 그 드레인 단자와 접지 노드의 사이에 설치된 전류원(i3)을 부하로 하는 반전 증폭 회로로 구성된다. M3의 게이트 단자와 드레인 단자의 사이에는, 위상 보상 회로로서의 캐패시터(Cf)와 저항(Rf)이 설치된다.
동 도의 (B)는, N 채널형 MOS 트랜지스터를 입력단으로 하는 증폭기(A1)의 다른 일례이다. 동 도의 증폭기는, 초단부, 출력단부 및 전류원부로 구성된다. 기준 전압 발생 회로(1)를 구성하는 경우, 소비 전력을 내리는 것이 필요하지만, 그 폐해로서 증폭기의 이득이 필요 이상으로 높아져, 위상 보상이 곤란해질 우려가 있다. 동 도에 나타내는 증폭기는, 소비 전력의 저감을 목적으로 한 회로 구성이며, N 채널 MOS 트랜지스터에 의한 차동 입력의 초단 증폭부, P 채널 MOS 트랜지스터로 구성되는 소스 접지의 반전 증폭 회로로 이루어지는 출력단, 및 이것들을 구동하는 전류원으로 구성된다. 전류원부는, 미소 전류를 안정적으로 공급하기 위해 n채널 MOS 트랜지스터(M12)와 (M13)의 게이트·소스간 전압의 차 전압을 저항(Rref)에 의해 전류 변환하여, 변환한 전류(Iref)를 발생한다. 전류(Iref)는, MOS 트랜지스터(M14, M15)에서 전류 미러 형태로서 초단부와 출력단부의 바이어스 전류(i1, i3)를 정한다. 전류(i1)의 전류값을 작게 설정하는 경우, 초단의 증폭기의 이득이 높아져 위상 보상이 어려워지는 것을 방지하기 위해서, 이득을 정하는 요인이 되는 커런트 미러를 구성하는 MOS 트랜지스터(M4, M5) 각각에 대하여 일정 전류(i2)를 흘리는 전류원(M6)과 (M7)을 병렬 접속하여 구성한다. 상기 일정 전류(Iref)는, MOS 트랜지스터(M13, M11) 및 다이오드 접속의 M9로 흘러, MOS 트랜지스터(M6 내지 M9)가 전류 미러 형태로 됨으로써, 정전류(i3)를 형성할 수 있다. 이에 의해, 위상 보상이 용이해진다. 즉, 종래 사용되는 미러 보상 외에, 설계가 용이한 폴-제로 보상(Rf와 Cf를 출력단에 직렬로 접속)이 가능하게 된다.
상기 도 2의 설명에서는, 기준 전압 발생 회로(1)의 동작 원리의 이해를 용이하게 하기 위하여 기동 회로(스타트 업 회로)를 제외한 회로 구성을 나타냈지만, 기준 전압 발생 회로(1)는 스타트 업 회로를 더 구비한다.
도 15는, 스타트 업 회로를 구비한 기준 전압 발생 회로(1)의 일례를 나타내는 회로도이다.
기준 전압 발생 회로(1)는, 전원 전압 투입 등의 기동시에 출력 전압(VBGR)이 0V로 안정되어버리는 경우가 있다. 이 대책으로서, 기준 전압 회로(1)에 스타트 업 회로(30)를 설치하여, 강제적으로 전류를 유입함으로써 기동을 건다.
이하 스타트 업 회로(30)의 동작에 대하여 설명한다. 예를 들어, MOS 트랜지스터(MP1)의 게이트 전위(V1)가 Vcc일 때, MP1은 오프되어 있어 전류는 흐르지 않는다. 이때, MOS 트랜지스터(MP2)도 오프되어 있으므로, 출력 전압(VBGR)은 접지 전위가 되고, MOS 트랜지스터(MN1)는 오프되어 있다. MOS 트랜지스터(MN1)의 드레인 단자가 접속되는 노드의 전위(V4)는, MOS 트랜지스터(MP7)의 임계값 전압을 VTHP로 하면, Vcc-|VTHP|가 되고, MOS 트랜지스터(MN2)가 온으로 된다. 이에 의해, MP1의 게이트 전위(V1)는, Vcc로부터 하강하고, BGR 코어 회로(10)는 정상인 바이어스로 동작 가능하게 된다.
상기 스타트 업 회로(30)에 의해, 전원 투입시나 슬립 해제시 등에 오류가 없이 출력 전압(VBGR)을 발생시키는 것이 가능하게 된다. 또한, 통상 동작시에 외란 등이 있었을 경우에도 바로 복귀하여 출력 전압(VBGR)이 안정적으로 생성된다. 또한, 스타트 업 회로(30)의 회로 구성에 의하면, MOS 트랜지스터(MP7), MN1 및 MN2의 트랜지스터 크기를 적절하게 선택함으로써, MOS 트랜지스터(MN2)의 게이트 전위(V4)를, MOS 트랜지스터(MN2)의 임계값 전압(VTHN) 이하로 할 수 있으므로, MOS 트랜지스터(MN2)의 전류는 무시할 수 있어, BGR 코어 회로(10)의 동작에 영향을 주지 않도록 할 수 있다. 또한, 상기 스타트 업 회로(30)는 일례이며, 기준 전압 발생 회로(1)에는 다른 회로 구성의 스타트 업 회로를 설치해도 된다.
도 16은, 전원(Vcc) 라인에 저역 통과 필터(LPF)를 삽입한 회로 구성예를 도시하는 설명도이다.
본 실시 형태에 따른 BGR 코어 회로(10) 및 보정 회로(20)는, 회로 규모 및 소비 전력이 작기 때문에, 동 도에 도시된 바와 같이 전원(Vcc) 라인에 저역 통과 필터(60)를 삽입하고, 저역 통과 필터(60)의 출력 전압(Vcc_LPF)을 BGR 코어 회로(10), 보정 회로(20), 레귤레이터 회로(기준 전류원)(70) 등에 공급하는 구성으로 할 수 있다. 이에 의해, PSRR(power supply rejection ratio)을 저감시켜, 전원 전압 변동에 대한 내성을 높일 수 있다. 저역 통과 필터(60)는, 예를 들어 저항 소자와 용량 소자에서 실현되지만, 저역 투과 특성이 얻어진다면 다른 회로 구성이어도 된다.
이어서, 기준 전압 발생 회로(1)를 적용한 시스템에 대하여 설명한다.
도 17은, 기준 전압 발생 회로(1)를 적용한 시스템의 일례를 나타내는 설명도이다.
동 도의 (A)에는, AD 변환기에 대한 적용예가 나타난다. AD 변환기가 기준 전압 발생 회로(1)에 의해 생성한 VBGR 전압이나 VBGR 전압을 기준으로 생성된 전압에 기초하여, 아날로그 입력 신호를 디지털 신호로 변환하여 출력한다.
동 도의 (B)에는, DA 변환기에 대한 적용예가 나타난다. DA 변환기가 기준 전압 발생 회로(1)에 의해 생성한 VBGR 전압이나 VBGR 전압을 기준으로 생성된 전압에 기초하여, 디지털 입력 신호를 아날로그 신호로 변환하여 출력한다.
동 도의 (C)에는, 기준 전류원에 대한 적용예가 나타난다. 기준 전류원이 기준 전압 발생 회로(1)에 의해 생성한 VBGR 전압이나 VBGR 전압을 기준으로 생성된 전압에 기초하여, 기준 전류(IREF)를 생성하여 출력한다.
동 도의 (D)에는, 온도 센서에 대한 적용예가 나타난다. 온도 센서는, 온도에 비례하는 VPTAT 전압과 온도 의존성이 낮은 VBGR 전압에 기초하여 온도를 측정하고, 측정 결과를 출력한다. VPTAT 전압의 생성 방법은 후술한다.
도 18은, 기준 전압 발생 회로(1)를 적용한 반도체 집적 회로 장치의 일례를 나타내는 블록도이다.
특별히 제한되지 않지만, 반도체 집적 회로 장치(100)는, 예를 들어 전원 회로를 내장한 시스템 LSI이다.
반도체 집적 회로 장치(100)는, 예를 들어 전원 회로(50), CPU(중앙 처리 장치)(45), 레지스터(46), 불휘발성 기억 소자(47), 그 밖의 주변 회로(48) 및 입출력 회로(49)로 구성된다. 전원 회로(50)는, 예를 들어 기준 전압 발생 회로(1), 참조 전압용 버퍼 회로(42), 주전원으로서의 메인 레귤레이터(43), 스탠바이용 전원으로서의 서브 레귤레이터(44) 및 전원 제어부(41)로 구성된다. 이들 회로는, 외부 단자로부터 공급된 전원 전압(VCC)을 받아서 동작하고, 그것을 강압시킨 내부 전압(Vint)을 생성하여, 시스템 LSI를 구성하는 CPU(45), 레지스터(46), 불휘발성 기억 소자(47) 및 기타 주변 회로(48)의 동작 전압으로서 공급한다.
예를 들어 상기 시스템 LSI(100)가 배터리 구동되는 경우에는, 저전원 전압·저소비 전력이 요구된다. 그러나, 저전원 전압화에 의해 각 회로는 충분한 마진을 확보할 수 없게 되기 때문에, 보다 고정밀도의 특성의 요구가 예상된다. 따라서, 본 실시 형태에 따른 기준 전압 발생 회로(1)를 상기 시스템 LSI에 적용하면, 저전원 전압 동작·저출력 전압이 가능하여 유효하다. 또한, 보다 고정밀도화하기 위해서, 기준 전압 발생 회로(1)는, CMOS 프로세스로 구성하는 것이 바람직하다. 특히 차동 증폭기(A1)의 오프셋의 영향이 작은(전류의 미스매치와 등가) 것은 SOC(System on a chip)용 메모리, 마이크로프로세서에 탑재할 때에 바람직하다. 또한, 증폭기(A1)의 소자 미스매치를 저감시키기 위하여 초퍼를 채용하거나, MOS 트랜지스터의 매칭을 개선하기 위하여 DEM(Dynamic Element Matching)을 채용해도 된다.
이상 실시 형태 1에 관한 기준 전압 발생 회로(1)에 의하면, BGR 코어 회로(10)를 상기의 회로 구성으로 함으로써, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다. 또한, 비선형 보정 회로(20)에 의해 보정 전류(ICOMP)를 생성하여 BGR 코어 회로(10)로 귀환시킴으로써, 출력 전압(VBGR)의 온도 의존성을 보다 저감시킬 수 있다.
≪실시 형태 2≫
도 19는, 본 발명이 다른 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
동 도에 나타내는 기준 전압 발생 회로(2)는, BGR 코어 회로(10A)와 비선형 보정 회로(20)를 구비한다. BGR 코어 회로(10A)는, 실시 형태 1에 관한 BGR 코어 회로(10)에서 저항(R5)을 제거한 구성이다.
기준 전압 발생 회로(2)에서, 보정 전류(ICOMP)의 귀환처는, 저항(R3)이 된다. 특별히 제한되지 않지만, 본 실시 형태에서는, 저항(R3)을 저항(R31)과 저항(R32)으로 나누고, 각각의 저항의 접속 노드에 전류(ICOMP)를 귀환시키는 구성으로 한다.
기준 전압 발생 회로(2)에 의한 출력 전압(VBGR)은 이하가 된다.
실시 형태 1과 마찬가지로 R1=R2=R12로 하면, 전위(V3)의 노드에서의 키르히호프 전류 법칙으로부터 (식 42)가 성립한다.
Figure 112013091237910-pct00042
또한, 테브난의 정리로부터 (식 43)이 성립한다.
Figure 112013091237910-pct00043
또한, 보정 전류(ICOMP)는 (식 44)가 된다. 여기서, 보정 전류(ICOMP)의 방향은, 도 19에 도시한 바와 같이 MOS 트랜지스터(MP4)에서 저항(R3)으로 흘러가는 방향을 플러스로 한다.
Figure 112013091237910-pct00044
또한, 그랜드(접지 노드)로부터 전압(V3)의 노드까지의 키르히호프 전압 법칙으로부터 (식 45A)가 성립하기 때문에, IPTAT 전류는 (식 45B)가 된다.
Figure 112013091237910-pct00045
(식 42)에 (식 43)과 (식 45B)를 대입하여 출력 전압(VBGR)을 구하면, (식 46)이 된다. 여기서, (식 46)의 제3항목(VCOMP)이 마이너스의 값인 것에 주의한다.
Figure 112013091237910-pct00046
도 20은, 기준 전압 발생 회로(2)에 의한 비선형 온도 특성의 보정 방법의 원리를 도시하는 설명도이다.
기준 전압 발생 회로(2)는, 바이폴라 트랜지스터(Q2)의 베이스·이미터간 전압(VBE)의 마이너스의 온도 의존성(제1항목: VCTAT)을, 절대 온도에 비례하는 전압(제2항목: VPTAT)과 비선형 보정 전압(제3항목: VCOMP)에 의해 보정한다. 보정 전류(ICOMP)는, 기준 전압 발생 회로(1)와 마찬가지로 소정 온도(T1)를 경계로 고온측에서 증가하는 특성이 되지만, 비선형 보정 전압(제3항목: VCOMP)은 고온측에서 마이너스가 되는 특성이다. 따라서, 기준 전압 발생 회로(2)에서는, 도 20에 도시된 바와 같이, 제1항목과 제2항목의 합(VBGR_PTAT)이 고온측에서 온도 계수가 제로가 되도록 최적화를 행한다. 이에 의해, 출력 전압(VBGR)의 온도 드리프트를 저감하는 것이 가능하게 된다.
또한 상기 계산은, 실시 형태 1과 마찬가지로 근사 계산이며, 저항값이나 보정 전류값 등의 정확한 값은 시뮬레이션에 의해 구해진다. 그 밖의 스타트 업 회로나 저역 통과 필터의 추가나 시스템 LSI 등에 대한 응용은, 실시 형태 1과 마찬가지로 적용 가능하다.
이상 실시 형태 2에 관한 기준 전압 발생 회로(2)에 의하면, 기준 전압 발생 회로(1)와 마찬가지로, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다. 또한, 출력 전압(VBGR)의 온도 의존성을 보다 저감시킬 수 있다.
≪실시 형태 3≫
도 21은, 본 발명의 다른 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
동 도에서, 실시 형태 1 및 2와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
동 도에 나타내는 기준 전압 발생 회로(3)는, BGR 코어 회로(10A)와 비선형 보정 회로(20A)를 구비한다. 비선형 보정 회로(20A)는, 생성한 보정 전류(ICOMP)를 되접어서 출력하는 구성이다.
기준 전압 발생 회로(3)에서, 보정 전류의 귀환처는 저항(R3)이 된다. 특별히 제한되지 않지만, 본 실시 형태에서는, 저항(R3)을 저항(R31)과 저항(R32)으로 나누고, 각각의 저항의 접속 노드로 귀환시키는 구성으로 한다.
기준 전압 발생 회로(3)에 의한 출력 전압(VBGR)은 이하가 된다.
보정 전류(ICOMP)의 방향을, 도 21에 도시한 바와 같이 저항(R3)에서 MOS 트랜지스터(MP4)로 흘러가는 방향을 플러스로 하고, 실시 형태 2에 관한 기준 전압 발생 회로(2)와 마찬가지의 방법에 의해 계산하면, 출력 전압(VBGR)은 (식 47)로 표현된다. 여기서 (식 47)의 제3항목(VCOMP)이 고온측에서 플러스의 값인 것에 주의한다.
Figure 112013091237910-pct00047
도 22는, 기준 전압 발생 회로(3)에 의한 비선형 온도 특성의 보정 방법의 원리를 도시하는 설명도이다.
기준 전압 발생 회로(3)는, 바이폴라 트랜지스터(Q2)의 베이스·이미터간 전압(VBE)의 마이너스의 온도 의존성(제1항목: VCTAT)을 절대 온도에 비례하는 전압(제2항목: VPTAT)과 비선형 보정 전압(제3항목: VCOMP)에 의해 보정한다. 보정 전류(ICOMP)는, 기준 전압 발생 회로(1)와 마찬가지로 소정 온도(T1)를 경계로 고온측에서 증가하는 특성이 되지만, MOS 트랜지스터(MN3) 및 (MN4)로 이루어지는 커런트 미러 회로에서 보정 전류(ICOMP)가 되접혀 있기 때문에, 보정 전류(ICOMP)는 저항(R31)과 (R32)의 접속 노드로부터 빠져나가게 된다. 그로 인해, 비선형 보정 전압(제3항목: VCOMP)은 고온측에서 플러스가 된다. 따라서, 기준 전압 발생 회로(2)에서는, 도 22에 도시된 바와 같이, 제1항목과 제2항목의 합(VBGR_PTAT)이, 저온측에서 온도 계수가 제로가 되도록 최적화를 행한다. 이에 의해, 출력 전압(VBGR)의 온도 드리프트를 저감하는 것이 가능하게 된다. 또한, 상기 계산은, 실시 형태 1과 마찬가지로 근사 계산이며, 저항값이나 보정 전류값 등의 정확한 값은 시뮬레이션에 의해 구해진다.
그 밖의 스타트 업 회로나 저역 통과 필터의 추가나 시스템 LSI 등에 대한 응용은, 실시 형태 1과 마찬가지로 적용 가능하다.
이상 실시 형태 3에 관한 기준 전압 발생 회로(3)에 의하면, 기준 전압 발생 회로(1)와 마찬가지로, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다. 또한, 출력 전압(VBGR)의 온도 의존성을 보다 저감시킬 수 있다.
≪실시 형태 4≫
도 23은, 본 발명의 다른 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
동 도에서, 실시 형태 1 내지 3과 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
동 도에 나타내는 기준 전압 발생 회로(4)는, BGR 코어 회로(10B)와 비선형 보정 회로(20B)를 구비한다. BGR 코어 회로(10B)는, BGR 코어 회로(10)에서 저항(R5)을 제거한 구성이다. 비선형 보정 회로(20B)는, 비선형 보정 회로(20)의 커런트 미러 회로를 폴디드형의 커런트 미러 회로로 한 구성이다. 폴디드형의 커런트 미러 회로를 구성하는 MOS 트랜지스터(MP3, MP4)의 게이트 단자에는 바이어스 전압(Vbias)이 공급되며, 예를 들어 도시되지 않은 셀프 바이어스 회로 등으로부터 공급된다.
기준 전압 발생 회로(4)에서, 보정 전류(ICOMP)의 귀환처는, 저항(R2)과 바이폴라 트랜지스터(Q2)의 콜렉터 단자의 접속 노드가 된다.
기준 전압 발생 회로(4)의 출력 전압(VBGR)은 이하가 된다. 또한, 특별히 제한되지 않지만, 간단화를 위해 보정 전류(ICOMP)의 미러비는 1:1로 한다.
실시 형태 1과 마찬가지로 R1=R2=R12로 하면, 바이폴라 트랜지스터의 근사식으로부터 (식 48A) 및 (식 48B)가 성립한다.
Figure 112013091237910-pct00048
그랜드(접지 노드)로부터 전위(V3)의 노드까지의 키르히호프 전압 법칙에 의해, (식 49)가 성립하므로, 전류(I1)는 (식 50)으로 근사할 수 있다. 단, ICOMP/I1<<1을 가정하고 있다.
Figure 112013091237910-pct00049
Figure 112013091237910-pct00050
(식 50)은 간단한 2차식이 되므로, 이것을 풀면 (식 51)이 되고, 출력 전압(VBGR)은 (식 52)가 된다. 단, (식 53)을 가정하고 있다.
Figure 112013091237910-pct00051
Figure 112013091237910-pct00052
Figure 112013091237910-pct00053
따라서, 출력 전압(VBGR)은, (식 54)로 나타낼 수 있다.
Figure 112013091237910-pct00054
도 24는, 기준 전압 발생 회로(4)에 의한 비선형 온도 특성의 보정 방법의 원리를 도시하는 설명도이다.
기준 전압 발생 회로(4)는, 바이폴라 트랜지스터(Q2)의 베이스·이미터간 전압(VBE)의 마이너스의 온도 의존성(제1항목: VCTAT)을 절대 온도에 비례하는 전압(제2항목: VPTAT)과 비선형 보정 전압(제3항목: VCOMP)에 의해 보정한다. 보정 전류(ICOMP)는, 기준 전압 발생 회로(1)와 마찬가지로, 소정 온도(T1)를 경계로 고온측에서 증가하는 특성이 되고, 비선형 보정 전압(제3항목: VCOMP)은 고온측에서 플러스가 된다. 따라서, 기준 전압 발생 회로(4)에서는, 도 24에 도시된 바와 같이, 제1항목과 제2항목의 합(VBGR_PTAT)이 저온측에서 온도 계수가 제로가 되도록 최적화를 행한다. 이에 의해, 출력 전압(VBGR)의 온도 드리프트를 저감하는 것이 가능하게 된다. 또한, 상기 계산은, 실시 형태 1과 마찬가지로 근사 계산이며, 저항값이나 보정 전류값 등의 정확한 값은 시뮬레이션에 의해 구해진다.
그 밖의 스타트 업 회로나 저역 통과 필터의 추가나 시스템 LSI 등에 대한 응용은, 실시 형태 1과 마찬가지로 적용 가능하다.
이상 실시 형태 4에 관한 기준 전압 발생 회로(4)에 의하면, 기준 전압 발생 회로(1)와 마찬가지로, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다. 또한, 출력 전압(VBGR)의 온도 의존성을 보다 저감시킬 수 있다. 또한, 보정 회로(20B)는, 보정 회로(20) 등과 같이 바이폴라 트랜지스터(Q3)에 커런트 미러 회로를 쌓은 회로 구성이 아니므로, 보다 낮은 전원 전압으로 동작이 가능하다. 보정 회로(20B)는, 다른 실시 형태에 따른 기준 전압 발생 회로에도 적용 가능하다.
≪실시 형태 5≫
도 25는, 본 발명의 다른 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
동 도에서, 실시 형태 1 내지 4와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
동 도에 나타내는 기준 전압 발생 회로(5)는, BGR 코어 회로(10C)와 비선형 보정 회로(20)를 구비한다. BGR 코어 회로(10C)는, BGR 코어 회로(10)로부터 저항(R4)을 저항(R41)과 저항(R42)으로 나눈 구성이다. 기준 전압 발생 회로(5)와는, 보정 전류(ICOMP)의 귀환처를 저항(R41)과 저항(R42)의 접속 노드로 하고 있는 것이 기준 전압 발생 회로(1)와는 상이하다.
기준 전압 발생 회로(5)에 의한 출력 전압(VBGR)은 이하가 된다.
실시 형태 1과 마찬가지로 R1=R2=R12로 하면, 전위(V3)의 노드에서의 키르히호프 전류 법칙으로부터 (식 55)가 구성된다.
Figure 112013091237910-pct00055
또한, (식 56)이 성립한다.
Figure 112013091237910-pct00056
또한, 보정 전류(ICOMP)는 (식 57)이 된다. 여기서, 보정 전류(ICOMP)의 방향은, 도 25에 도시한 바와 같이 MOS 트랜지스터(MP4)에서 저항(R4)으로 흘러가는 방향을 플러스로 한다.
Figure 112013091237910-pct00057
또한, 그랜드(접지 노드)에서 전압(V3)의 노드까지의 키르히호프 전압 법칙으로부터 (식 58A)가 성립하기 때문에, IPTAT 전류는 (식 58B)가 된다.
Figure 112013091237910-pct00058
(식 55)에 (식 56)과 (식 58B)를 대입하고, 테브난의 정리로부터 출력 전압(VBGR)을 구하면, (식 59)가 된다.
Figure 112013091237910-pct00059
도 26은, 기준 전압 발생 회로(5)에 의한 비선형 온도 특성의 보정 방법의 원리를 도시하는 설명도이다.
기준 전압 발생 회로(5)는, 바이폴라 트랜지스터(Q2)의 베이스·이미터간 전압(VBE)의 마이너스의 온도 의존성(제1항목: VCTAT)을 절대 온도에 비례하는 전압(제2항목: VPTAT)과 비선형 보정 전압(제3항목: VCOMP)에 의해 보정한다. 보정 전류(ICOMP)는, 기준 전압 발생 회로(1)와 마찬가지로 소정 온도(T1)를 경계로 고온측에서 증가하는 특성이 되기 때문에, 비선형 보정 전압(제3항목: VCOMP)이 고온측에서 플러스가 되고, 테브난 전압분으로서 가산된다. 따라서, 기준 전압 발생 회로(5)에서는, 도 26에 도시된 바와 같이, 제1항목과 제2항목의 합(VBGR_PTAT)이, 저온측에서 온도 계수가 제로가 되도록 최적화를 행한다. 이에 의해, 출력 전압(VBGR)의 온도 드리프트를 저감하는 것이 가능하게 된다.
또한 상기 계산은, 실시 형태 1과 마찬가지로 근사 계산이며, 저항값이나 보정 전류값 등의 정확한 값은 시뮬레이션에 의해 구해진다.
그 밖의 스타트 업 회로나 저역 통과 필터의 추가나 시스템 LSI 등에 대한 응용은, 실시 형태 1과 마찬가지로 적용 가능하다.
이상 실시 형태 5에 관한 기준 전압 발생 회로(5)에 의하면, 기준 전압 발생 회로(1)와 마찬가지로, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다. 또한, 출력 전압(VBGR)의 온도 의존성을 보다 저감시킬 수 있다. 또한, 본 실시 형태에 나타낸 출력 전압(VBGR)을 생성하는 저항(R4)에 보정 전류를 가산하는 방법은, 예를 들어 특허문헌 2와 같이 전류를 전압으로 변환하여 출력하는 구성의 BGR 회로에도 적용할 수 있고, 마찬가지로 출력 전압(VBGR)의 온도 의존성을 저감시키는 것이 가능하다.
≪실시 형태 6≫
도 27은, 본 발명의 다른 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
동 도에 나타내는 기준 전압 발생 회로(6)는, BGR 코어 회로(10)와 비선형 보정 회로(20C)를 구비한다. 비선형 보정 회로(20C)는, 실시 형태 1에 관한 비선형 보정 회로(20)와 달리, MOS 트랜지스터의 서브스레쉬홀드 영역의 특성을 사용하여 보정 전류(ICOMP)를 생성한다. 보정 회로(20C)는, BGR 코어 회로(10)의 출력 전압(VBGR)을 입력하고, 버퍼하여 출력하는 증폭기(A2)와, 증폭기(A2)의 출력 전압을 게이트 단자에 입력하는 N형의 MOS 트랜지스터(MN6)와, 게이트 단자와 동일 전위가 되는 드레인 단자가 MN6의 소스 단자와 접속되는 N형의 MOS 트랜지스터(MN5)와, MN5의 소스 단자와 접지 노드의 사이에 설치된 저항(R6)과, MN6에 흐르는 전류에 기초하여 보정 전류를 출력하기 위한 커런트 미러 회로를 구성하는 P형의 MOS 트랜지스터(MP3, MP4)로 구성된다.
보정 전류(ICOMP)는, MN5와 MN6의 게이트·소스간 전압을 VGS5, VGS6으로 하면, (식 60)으로 표현된다.
Figure 112013091237910-pct00060
MOS 트랜지스터의 서브스레쉬홀드 영역의 특성은, 바이폴라 트랜지스터의 IC-VBE 특성에 가까운 특성이 되기 때문에, MOS 트랜지스터(MN5, MN6)가 서브스레쉬홀드 영역에서 동작함으로써, 보정 회로(20) 등과 마찬가지로, 소정 온도를 경계로 고온측에서 증가하는 보정 전류(ICOMP)를 생성할 수 있다. 이에 의해, 실시 형태 1 등과 마찬가지로, 출력 전압의 비선형 온도 의존성을 개선시키는 것이 가능하게 된다.
MOS 트랜지스터의 단수는, MOS 트랜지스터의 서브스레쉬홀드 영역의 특성에 따라서 변경 가능하다. 도 27에서는, 1개의 MOS 트랜지스터(MN5)를 삽입하고, 2단의 MOS 트랜지스터에서 보정 전류를 생성하는 경우를 일례로서 나타내고 있다. 또한, 도 27에서는 증폭기(A2)를 버퍼로서 삽입하고 있지만, BGR 코어 회로(10)의 출력 전압(VBGR)을 직접 MN6의 게이트측에 입력해도 된다.
본 실시 형태에 따른 방법에서 생성된 보정 전류(ICOMP)의 귀환처는, 저항(R5)에 한정되지 않고, 다른 실시 형태에 나타낸 바와 같이 저항(R3)이나 전위(VB)의 노드 등이어도 된다.
그 밖의 스타트 업 회로나 저역 통과 필터의 추가나 시스템 LSI 등에 대한 응용은, 다른 실시 형태와 마찬가지로 적용 가능하다.
이상 실시 형태 6에 관한 기준 전압 발생 회로(6)에 의하면, 기준 전압 발생 회로(1)와 마찬가지로, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다. 또한, 출력 전압(VBGR)의 온도 의존성을 보다 저감시킬 수 있다.
≪실시 형태 7≫
도 28은, 본 발명의 다른 실시 형태에 따른 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 BGR 코어 회로(10D)는, 상술한 기준 전압 발생 회로(1)에서의 BGR 코어 회로의 다른 회로 형태의 일례이다. 동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
BGR 코어 회로(10D)는, BGR 코어 회로(10)에서 저항(R5) 및 저항(R3)을 제거함과 함께, 출력 전압(VBGR)을 생성하는 출력단의 회로를 변경한 구성이다. 구체적으로, 출력단의 회로는, 이미터 단자가 접지되고, 다이오드 접속된 바이폴라 트랜지스터(Q4)와, 일단부가 접지된 저항(R9)과, 바이폴라 트랜지스터(Q4)의 콜렉터측과 저항(R9)의 타단부의 사이에 설치된 저항(R8)과, 저항(R8)의 양단이 접속되는 노드에 드레인측이 접속되고, 게이트 단자가 MOS 트랜지스터(MP1)의 게이트 단자와 동일 전위가 되는 MOS 트랜지스터(MP2, MP5)로 구성된다.
BGR 코어 회로(10D)의 출력 전압(VBGR)은 이하가 된다.
실시 형태 1과 마찬가지로 R1=R2=R12로 하면, 동 도에서, (식 61), (식 62A) 및 (식 62B)가 성립된다.
Figure 112013091237910-pct00061
Figure 112013091237910-pct00062
(식 61), (식 62A) 및 (식 62B)로부터, 전류(IPTAT)는 (식 63)으로 표현된다. 또한, 전류(I)는, 키르히호프의 전류 법칙으로부터 (식 64)가 된다.
Figure 112013091237910-pct00063
Figure 112013091237910-pct00064
도 28의 출력단에 키르히호프의 전류 법칙을 적용하면, 전류(IR8)는 (식 65)가 된다. 또한, 전류(IR8)와 MP5의 드레인 전류(I)의 합의 전류가 저항(R9)에 흐르기 때문에, VBGR은 (식 66)이 된다.
Figure 112013091237910-pct00065
Figure 112013091237910-pct00066
따라서, (식 63) 내지 (식 66)으로부터, (식 67)이 되고, 이것을 정리하면, 출력 전압(VBGR)은 (식 68)이 된다.
Figure 112013091237910-pct00067
Figure 112013091237910-pct00068
(식 68)에서, R4/(R3+R4)<1로 하면, 출력 전압(VBGR)을 1.0V 이하로 할 수 있다. 따라서, BGR 코어 회로(10D)에 의하면, BGR 코어 회로(10)와 마찬가지로, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다.
또한, 상기 (식 64)로부터 이해되는 바와 같이, MOS 트랜지스터(MP1)로부터 출력되는 전류(I)는 베이스·이미터간 전압(VBE)에 기초하는 비선형 온도 특성을 갖는 전류를 포함하지 않는다. 즉, BGR 코어 회로(10D)에 의하면, 온도에 비례하는 IPTAT 전류를 생성하고, 출력할 수 있다.
도 29는, 절대 온도에 비례한 전압(VPTAT)을 생성하는 전압 생성부를 구비한 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 BGR 코어 회로(10E)는, BGR 코어 회로(10D) 외에, 소스 전위와 게이트 전위가 MP1과 동일하게 되는 P 채널 MOS 트랜지스터(MP6)와, MP6의 드레인 단자와 접지 노드의 사이에 설치된 저항(R10)으로 이루어지는 PTAT 전압 생성부를 구비한다. 이것에 의하면, 용이하게 PTAT 전압을 생성할 수 있다.
도 30은, BGR 코어 회로(10E)와 비선형 보정 회로로 구성되는 기준 전압 발생 회로를 적용한 반도체 집적 회로 장치의 일례를 나타내는 블록도이다.
특별히 제한되지 않지만, 반도체 집적 회로 장치(101)는, 예를 들어 전원 회로를 내장한 시스템 LSI이다.
반도체 집적 회로 장치(101)는, 상술한 도 18의 반도체 집적 회로 장치(시스템 LSI)(100)에 온도 센서(52)를 추가한 구성이다. 온도 센서(52)는, 기준 전압 발생 회로(54)와 AD 변환기(53)로 구성된다. 기준 전압 발생 회로(54)는, 예를 들어 BGR 코어 회로(10E)와 상술한 비선형 보정 회로(20)로 구성된다.
이상 실시 형태 7에 관한 BGR 코어 회로(10D, 10E)에 의하면, 실시 형태 1에 관한 BGR 회로(10)와 마찬가지로, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다. 또한, 용이하게 PTAT 전압을 생성할 수 있다.
≪실시 형태 8≫
도 31은, 본 발명의 다른 실시 형태에 따른 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 BGR 코어 회로(10F)는, 상술한 기준 전압 발생 회로(1)에서의 BGR 코어 회로의 다른 회로 형태의 일례이다. 동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
BGR 코어 회로(10F)는, BGR 코어 회로(10D)에 대하여 바이폴라 트랜지스터(Q4)의 콜렉터측에 저항(R81)을 추가한 구성이다.
이것에 의하면, BGR 회로(10D)와 마찬가지로, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다. 또한, 용이하게 VPTAT 전압을 생성할 수 있다.
≪실시 형태 9≫
도 32는, 본 발명의 다른 실시 형태에 따른 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 BGR 코어 회로(10G)는, 상술한 기준 전압 발생 회로(1)에서의 BGR 코어 회로의 다른 회로 형태의 일례이다. 동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
BGR 코어 회로(10G)는, BGR 코어 회로(10)에서 저항(R5) 및 저항(R3)을 제거함과 함께, 출력 전압(VBGR)을 생성하는 출력단의 회로를 변경한 구성이다. 구체적으로는, 출력단의 회로는, 이미터 단자가 접지되고, 다이오드 접속된 바이폴라 트랜지스터(Q4)와, 일단부가 접지된 저항(R9)과, 바이폴라 트랜지스터(Q4)의 콜렉터측과 저항(R9)의 타단부의 사이에 설치된 저항(R11)과, 저항(R11)과 저항(R9)이 접속되는 노드에 드레인측이 접속되고, 게이트 단자가 MOS 트랜지스터(MP1)의 게이트 단자와 동일 전위가 되는 MOS 트랜지스터(MP5)로 구성된다.
BGR 코어 회로(10G)의 출력 전압(VBGR)은 (식 69)가 된다.
Figure 112013091237910-pct00069
도 33에, 도 32의 BGR 코어 회로(10G)에 절대 온도에 비례한 전압(VPTAT)을 생성하는 전압 생성부를 구비한 회로의 일례를 나타낸다.
동 도에 나타내는 BGR 코어 회로(10H)는, BGR 코어 회로(10G) 외에, 소스 전위와 게이트 전위가 MP1과 동일하게 되는 P 채널 MOS 트랜지스터(MP6)와, MP6의 드레인 단자와 접지 노드의 사이에 설치된 저항(R10)으로 이루어지는 PTAT 전압 생성부를 구비한다. 이것에 의하면, 용이하게 PTAT 전압을 생성할 수 있다.
이상 실시 형태 9에 관한 BGR 코어 회로(10H)에 의하면, BGR 코어 회로(10D)와 마찬가지로, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다. 또한, 용이하게 PTAT 전압을 생성할 수 있다.
≪실시 형태 10≫
도 34는, 본 발명의 다른 실시 형태에 따른 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 BGR 코어 회로(10I)는, 상술한 기준 전압 발생 회로(1)에서의 BGR 코어 회로의 다른 회로 형태의 일례이다. 동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
BGR 코어 회로(10I)는, BGR 코어 회로(10)에서 저항(R5)을 제거한 구성이다. 이에 의해, 증폭기(A1)의 코먼 입력 전압은 BGR 코어 회로(10)보다 낮아진다. BGR 코어 회로(10I)의 출력 전압(VBGR)은, BGR 코어 회로(10)와 마찬가지이며, BGR 코어 회로(10I)에 의하면, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다.
≪실시 형태 11≫
도 35는, 본 발명의 다른 실시 형태에 따른 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 BGR 코어 회로(10J)는, 상술한 기준 전압 발생 회로(1)에서의 BGR 코어 회로의 다른 회로 형태의 일례이다. 동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
BGR 코어 회로(10J)는, BGR 코어 회로(10)에서 저항(R5)을 제거함과 함께, MOS 트랜지스터(MP1)의 드레인 단자와 저항(R1, R2)의 접속 노드의 사이에 저항(R7)을 설치한 구성이다. 이에 의해, 증폭기(A1)의 코먼 입력 전압을 조정할 수 있다. BGR 코어 회로(10J)의 출력 전압(VBGR)은, BGR 코어 회로(10)와 마찬가지이며, BGR 코어 회로(10J)에 의하면, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다.
≪실시 형태 12≫
도 36은, 본 발명의 다른 실시 형태에 따른 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 BGR 코어 회로(10K)는, 상술한 기준 전압 발생 회로(1)에서의 BGR 코어 회로의 다른 회로 형태의 일례이다. 동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
BGR 코어 회로(10K)는, BGR 코어 회로(10)에 대하여 MOS 트랜지스터(MP1)의 드레인 단자와 저항(R1, R2)의 접속 노드의 사이에 저항(R7)을 더 설치한 구성이다. 이에 의해, 증폭기(A1)의 코먼 입력 전압을 조정할 수 있다. BGR 코어 회로(10K)의 출력 전압(VBGR)은, BGR 코어 회로(10)와 마찬가지이며, BGR 코어 회로(10K)에 의하면, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다.
≪실시 형태 13≫
도 37은, 본 발명의 다른 실시 형태에 따른 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 BGR 코어 회로(10L)는, 상술한 기준 전압 발생 회로(1)에서의 BGR 코어 회로의 다른 회로 형태의 일례이다. 동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
BGR 코어 회로(10L)는, BGR 코어 회로(10)에서 저항(R5)을 제거함과 함께, 바이폴라 트랜지스터(Q1, Q2)의 콜렉터측의 전압을 분압하여 증폭기(A3)에 입력하는 구성이다. 동 도에는, 일례로서, 저항(R12) 및 (R13)과 저항(R14) 및 (R15)에 의해 분압하는 방법이 나타나 있다. 이에 의해, 증폭기(A3)의 코먼 입력 전압을 낮게 하는 것이 가능하게 되고, 증폭기(A3)의 설계가 용이하게 된다.
도 38은, 증폭기(A3)의 일례를 나타내는 회로도이다.
동 도에 도시된 바와 같이, 증폭기의 코먼 입력 전압이 낮아짐으로써, 증폭기(A3)로서 P 채널 MOS 트랜지스터를 입력단으로 하는 차동 증폭기를 사용하는 것이 가능하게 된다. 또한, 동 도에서의 전압(Vbp)은 바이어스 전압이다.
BGR 코어 회로(10L)의 출력 전압(VBGR)은 BGR 코어 회로(10)와 마찬가지이며, BGR 코어 회로(10L)에 의하면, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다.
분압하여 증폭기(A3)(A1)의 코먼 입력 전압을 조정하는 방법은, 다른 실시 형태에 따른 BGR 코어 회로에도 적용 가능하다. 또한, 본 실시 형태에서는 저항(R5)을 제거한 구성예를 나타냈지만, 저항(R5)은 접속된 상태이어도 된다.
≪실시 형태 14≫
도 39는, 본 발명의 다른 실시 형태에 따른 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 BGR 코어 회로(10M)는, 상술한 기준 전압 발생 회로(1)에서의 BGR 코어 회로의 다른 회로 형태의 일례이다. 동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
BGR 코어 회로(10M)는, BGR 코어 회로(10)에서 저항(R5)을 제거하고, MOS 트랜지스터(MP1)의 소스 단자와 전원(Vcc)의 사이에 저항(R16)을 설치함과 함께, MOS 트랜지스터(MP2)의 소스 단자와 전원(Vcc)의 사이에 저항(R17)을 설치한 구성이다. 이것에 의하면, 소스·디제너레이션에 의해, MOS 트랜지스터(MP1)의 전류와 MOS 트랜지스터(MP2)의 전류의 미스매치를 저감할 수 있다.
BGR 코어 회로(10L)의 출력 전압(VBGR)은 BGR 코어 회로(10)와 마찬가지이며, BGR 코어 회로(10L)에 의하면, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다.
상기의 디제너레이션 저항(R16, R17)을 삽입하는 방법은, 다른 실시 형태에 따른 BGR 코어 회로에도 적용 가능하다. 또한, 본 실시 형태에서는 저항(R5)을 제거한 구성예를 나타냈지만, 저항(R5)은 접속된 상태이어도 된다.
≪실시 형태 15≫
도 40은, 본 발명의 다른 실시 형태에 따른 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 BGR 코어 회로(10N)는, 상술한 기준 전압 발생 회로(1)에서의 BGR 코어 회로의 다른 회로 형태의 일례이다. 동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
BGR 코어 회로(10N)는, BGR 코어 회로(10)와 달리, PNP 바이폴라 트랜지스터를 사용하여 구성한 회로이다. 구체적인 회로 구성은 이하와 같다. 도 40에 도시된 바와 같이, BGR 코어 회로(10N)는, 이미터 단자가 공통으로 접속되는 한 쌍의 PNP형의 바이폴라 트랜지스터(Q1P, Q2P)와, 일단부가 공통으로 접속되어 바이폴라 트랜지스터(Q2P)의 베이스 단자에 접속되고, 타단부가 바이폴라 트랜지스터(Q1P, Q2P)의 콜렉터 단자에 접속되는 저항(R1, R2)과, 바이폴라 트랜지스터(Q2P)의 베이스 단자와 전원(Vcc)의 사이에 설치된 저항(R3)을 구비한다. 또한, BGR 코어 회로(10)는, 바이폴라 트랜지스터(Q1, Q2)의 콜렉터측의 전위를 각각 입력하는 차동 증폭기(A1)와, 차동 증폭기(A1)의 출력 전압을 게이트 단자에 입력하고, 소스 단자가 접지 노드에 접속되는 N 채널형의 MOS 트랜지스터(MN7, MN8)와, MOS 트랜지스터(MN8)의 드레인 단자와 전원(Vcc)의 사이에 설치된 저항(R4)을 구비한다. MOS 트랜지스터(MN7)의 드레인 단자가 상기 저항(R1) 및 (R2)의 접속 노드에 접속됨으로써, 피드백 루프를 형성하고 있다. 상기 바이폴라 트랜지스터(Q1P)와 (Q2P)는, 바이폴라 트랜지스터(Q1P)의 이미터 면적이 바이폴라 트랜지스터(Q2P)의 n(n은 2 이상의 정수)배로 커진다. 즉, 바이폴라 트랜지스터(Q1P)와 (Q2P)에 동일한 전류를 흘리도록 했을 때, 바이폴라 트랜지스터(Q2P)의 이미터 전류 밀도가 트랜지스터(Q1P)의 이미터 전류 밀도의 n배가 되도록 설정된다.
여기서, R1=R2=R12로 하면, IPTAT는 (식 70)이 되기 때문에, BGR 코어 회로(10N)의 출력 전압(VBGR)은 (식 71)이 된다.
Figure 112013091237910-pct00070
Figure 112013091237910-pct00071
BGR 코어 회로(10)를 반전시킨 구성인 BGR 코어 회로(10N)에 의하면, BGR 코어 회로(10)와 마찬가지로, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다.
≪실시 형태 16≫
도 41은, 본 발명의 다른 실시 형태에 따른 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 BGR 코어 회로(10O)는, 상술한 기준 전압 발생 회로(1)에서의 BGR 코어 회로의 다른 회로 형태의 일례이다. 동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
BGR 코어 회로(10O)는, 실시 형태 15에 관한 BGR 코어 회로(10N)에 대하여 저항(R1)과 저항(R2)이 접속되는 노드와 MN7의 드레인 단자의 사이에 저항(R5)을 삽입한 구성이다. 이것에 의하면, 증폭기(A1)의 코먼 입력 전압을 높게 하는 조정을 행하는 것이 가능하게 된다. BGR 코어 회로(10O)의 출력 전압(VBGR)은, BGR 코어 회로(10N)와 마찬가지이며, BGR 코어 회로(10O)에 의하면, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다.
≪실시 형태 17≫
도 42는, 본 발명의 다른 실시 형태에 따른 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 BGR 코어 회로(10P)는, 상술한 기준 전압 발생 회로(1)에서의 BGR 코어 회로의 다른 회로 형태의 일례이다. 동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
BGR 코어 회로(10P)는, 실시 형태 15에 관한 BGR 코어 회로(10N)에 대하여 저항(R1)과 저항(R2)이 접속되는 노드와 MN7의 드레인 단자의 사이에 저항(R5)을 삽입하고, 바이폴라 트랜지스터(Q1P)와 (Q2P)가 접속되는 노드와 전원(Vcc)의 사이에 저항(R7)을 삽입한 구성이다. 이것에 의하면, 증폭기(A1)의 코먼 입력 전압을 조정하는 것이 가능하게 된다. BGR 코어 회로(10P)의 출력 전압(VBGR)은, BGR 코어 회로(10N)와 마찬가지이며, BGR 코어 회로(10P)에 의하면, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다.
≪실시 형태 18≫
도 43은, 본 발명의 다른 실시 형태에 따른 BGR 코어 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 BGR 코어 회로(10Q)는, 상술한 기준 전압 발생 회로(1)에서의 BGR 코어 회로의 다른 회로 형태의 일례이다. 동 도에서, 실시 형태 1에 관한 기준 전압 발생 회로(1)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
BGR 코어 회로(10Q)는, 실시 형태 15에 관한 BGR 코어 회로(10N)와 달리, MN8에 흐르는 전류를 되접은 전류에 기초하여 출력 전압(VBGR)을 생성하는 구성이다. 구체적으로는, BGR 코어 회로(10Q)는, MN8의 전류에 기초하여 전류(I)를 생성하여 저항(R4)에 공급하는 커런트 미러 회로(MP8, MP9)를 더 구비한다.
실시 형태 15 내지 17의 BGR 코어 회로는, 전원(VCC) 기준의 출력 전압(VBGR)을 얻는 방식이었던 것에 반해, 본 실시 형태에 따른 BGR 코어 회로(10Q)에 의하면, 접지 기준의 출력 전압을 얻는 것이 가능하게 된다. 또한, BGR 코어 회로(10N) 등과 마찬가지로, 저전압 출력 및 저전원 전압 동작이 가능하게 되고, 또한 출력 전압(VBGR)에 대한 증폭기의 오프셋의 영향을 저감시킬 수 있다.
본 실시 형태에서는 저항(R5) 및 (R6)을 삽입한 구성예를 나타냈지만, 저항(R5)과 (R6) 중 어느 한쪽 또는 양쪽을 제거한 구성으로 해도 된다.
≪실시 형태 19≫
도 44는, 본 발명의 다른 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 기준 전압 발생 회로(7)는, 약 1.2V 출력의 BGR 코어 회로에 비선형 보정을 실시한 구성이다. 특별히 제한되지 않지만, 동 도에서는 약 1.2V 출력의 BGR 코어 회로의 일례로서 상기 도 5에 도시한 BGR 코어 회로를 나타내고 있다.
동 도에 나타내는 기준 전압 발생 회로(7)는, BGR 코어 회로(71)와 비선형 보정 회로(72)를 구비한다.
BGR 코어 회로(71)는, 상술한 바와 같이 도 5의 BGR 코어 회로를 베이스로 한 회로 구성이다. 구체적인 구성은 이하와 같다. 도 44에 나타내는 BGR 코어 회로(71)는, 베이스 단자가 공통으로 접속되는 한 쌍의 NPN형의 바이폴라 트랜지스터(Q1, Q2)와, 바이폴라 트랜지스터(Q2)의 콜렉터 단자와 전원(Vcc)의 사이에 설치된 저항(R22)과, 바이폴라 트랜지스터(Q1)의 콜렉터 단자와 전원(Vcc)의 사이에 설치된 저항(R21)과, 바이폴라 트랜지스터(Q1)의 이미터 단자와 바이폴라 트랜지스터(Q2)의 이미터 단자의 사이에 설치된 저항(R20)과, 바이폴라 트랜지스터(Q2)의 이미터 단자와 그랜드(접지 노드)의 사이에 설치된 저항(R23)을 구비한다. 또한, 당해 BGR 코어 회로는, 바이폴라 트랜지스터(Q1, Q2)의 콜렉터측의 전위를 각각 입력하고, 출력이 바이폴라 트랜지스터(Q1, Q2)의 베이스측에 접속되는 차동 증폭기(A1)를 구비한다. 상기 바이폴라 트랜지스터(Q1)와 (Q2)는, 바이폴라 트랜지스터(Q1)의 이미터 면적이 바이폴라 트랜지스터(Q2)의 n(n은 2 이상의 정수)배로 커진다. 즉, 바이폴라 트랜지스터(Q1)와 (Q2)에 동일한 전류를 흘리도록 했을 때, 바이폴라 트랜지스터(Q2)의 이미터 전류 밀도가 트랜지스터(Q1)의 이미터 전류 밀도의 n배가 되도록 설정된다. 또한, 저항(R23)은 저항(R23A)과 저항(R23B)으로 분할되어, 양쪽 저항의 접속 노드에 보정 전류(ICOMP)가 공급된다.
보정 회로(72)는, 출력 전압(VBGR)에 기초하여 바이폴라 트랜지스터(Q5 내지 Q8) 및 저항(R6)으로부터 보정 전류(ICOMP)를 생성하고, MP11, MP12로 이루어지는 커런트 미러 회로에 의해 보정 전류(ICOMP)를 BGR 코어로 귀환시키는 구성이다. 보정 회로(72)에 의한 보정 전류(ICOMP)는, (식 72)가 된다.
Figure 112013091237910-pct00072
보정 전류(ICOMP) 생성의 원리는, 실시 형태 1에 관한 보정 회로(20)와 마찬가지이지만, BGR 코어 회로(71)의 경우, 출력 전압(VBGR)이 약 1.2V이기 때문에, 바이폴라 트랜지스터(Q5)와 (Q7)(Q6, Q8)을 2단 쌓기로 함으로써 베이스·이미터간 전압(VBE)을 2배로 하여, 적합한 보정 전류(ICOMP)를 생성한다. 또한, VBE를 2배로 한 것은, 바이폴라 트랜지스터의 VBE가 저온에서 0.7V 정도, 고온에서 0.35V 정도인 경우를 상정한 것이며, 출력 전압(VBGR)의 값과 VBE의 값에 따라, 바이폴라 트랜지스터(Q5)와 (Q7)(Q6, Q8)의 단수는 조정된다.
또한 상기의 계산은 근사 계산이며, 실제는 BGR 코어 회로(71)와 보정 회로(72)의 사이에서 루프가 형성되어, 귀환이 걸려 있으므로, 저항이나 보정 전류(ICOMP) 등의 값은 상기 계산으로부터 다소의 어긋남이 발생한다. 정확한 값은 시뮬레이션에 의해 구하는 것이 가능하다.
도 45는, 기준 전압 회로(7)에 의한 비선형 온도 특성의 보정 방법의 원리를 도시하는 설명도이다.
동 도의 (A)에 나타내는 VBGR_PTAT는, 보정 전류(ICOMP)를 무시했을 때의 베이스·이미터간 전압(VBE)에 절대 온도에 비례한 전압(VPTAT)의 보정만을 고려한 경우의 파형의 일례를 나타내고 있다. 또한, 전압(VBGR_PTAT)은, 공기 그릇 형상이며, 저온측에서 온도 계수가 제로가 되는 온도가 되도록 각 소자의 상수를 조정한 경우가 나타나 있다. 동 도의 (B)에는, 보정 전류(ICOMP)가 나타난다. 동 도의 (C)에는, 출력 전압(VBGR_PTAT)에 대하여 보정 전압(VCOMP)을 가산했을 경우의 파형의 일례가 나타난다.
상술한 바와 같이, 비선형인 온도 의존성을 갖는 전압(VBGR_PTAT)의 온도 드리프트를 저감시키기 위해서는, 절대 온도의 2승에 비례하는 전류(IPTAT 2)를 가산하는 등의 보정 방법을 생각할 수 있다. 그러나, 절대 온도 0K를 기점으로 한 전류(IPTAT 2)를 가산하는 비선형 보정 방법에서는, 보정하고자 하는 온도 범위(예를 들어, 사양서에서 요구되는 온도 범위 등)에서 급준하게 변화하는 전류나 전압을 얻는 것이 곤란하다. 따라서, 본 실시 형태에 따른 기준 전압 발생 회로(7)에서는, 기준 전압 발생 회로(1)와 마찬가지로, 소정 온도(T1)를 경계로 특성이 변화하는 보정 전류(ICOMP)를 생성하고, 보정 전류(ICOMP)에 따른 보정 전압(VCOMP)을 전압(VBGR_PTAT)에 가산함으로써 비선형 보정을 행한다. 이것에 의하면, 도 45의 (D)에 도시된 바와 같이, 소정의 온도 범위에서 온도 드리프트를 저감시키는 것이 가능하게 된다. 또한, 도 45에 도시된 바와 같이, 보정 전류(ICOMP)의 기울기는 저항(R6)의 값에 의해 제어할 수 있다.
또한 도 45의 (C)의 파형예는, 비선형 보정 후의 출력 전압(VBGR)의 파형을 강조하기 위해 그린 것이며, 실제로 "VBGR"과 "2VBE5 ,7"의 대소 관계가 바뀌는 온도(T1)는 불연속이 아니라 연속이기 때문에, 출력 전압(VBGR)은 도 45의 (D)에 도시된 바와 같이 매끄러운 곡선이 된다.
또한, (식 72)의 "VBGR-2VBE5 ,7"의 항은, 근사적으로 표현하면, 선형(PTAT) 보정된 전압(VBGR)에서 비선형인 온도 특성의 베이스·이미터간 전압(VBE)을 뺀 특성이며, 보다 높은 차원의 항도 포함하는 곡선을 그린다. 또한 소정의 온도 범위에서 온도 드리프트를 저감시키기 위해서는, 도 45의 (B)에서의 실선 또는 점선으로 나타내지는 특성과 같이 단조 증가하고 있으면 되고, 특별히 직선적이지 않아도 상관없다.
이상 실시 형태 19에 관한 기준 전압 발생 회로(7)에 의하면, 비선형 보정 회로(72)에 의해 보정 전류(ICOMP)를 생성하여 BGR 코어 회로(71)로 귀환시킴으로써, 출력 전압(VBGR)의 온도 의존성을 보다 저감시킬 수 있다. 또한, 후술하는 실시 형태 21과 비교하여 저항(R6)의 값을 작게 하는 것이 가능하다.
상기 비선형 보정 회로(72)에 의한 온도 보정 방법은, 다른 토폴로지의 BGR 회로에도 적용 가능하다. 또한, 비선형 보정 회로(72)의 커런트 미러 회로(MP11, MP12)는, 동작 전압에 여유가 있으면 캐스코드화하거나, 상술한 도 39와 같이 소스측에 디제너레이트 저항을 삽입함으로써, 전류의 미스매치를 방지할 수 있다.
≪실시 형태 20≫
도 46은, 본 발명의 다른 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
동 도에서, 실시 형태 19에 관한 기준 전압 발생 회로(7)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
동 도에 나타내는 기준 전압 발생 회로(8)는, BGR 코어 회로(71)와 비선형 보정 회로(73)를 구비한다. 비선형 보정 회로(73)는, 실시 형태 20에 관한 비선형 보정 회로(72)의 저항(R6)을 분할하고, 바이폴라 트랜지스터(Q5)의 이미터 단자와 접지 노드의 사이에 저항(R62)을 설치함과 함께, 바이폴라 트랜지스터(Q6)의 이미터 단자와 접지 노드의 사이에 저항(R61)을 설치한 구성이다. 보정 회로(73)에 의한 보정 전류(ICOMP)는, R61=R62로 하면, (식 73)이 된다.
Figure 112013091237910-pct00073
실시 형태 20에 관한 기준 전압 발생 회로(8)에 의하면, 기준 전압 발생 회로(7)와 마찬가지로, 출력 전압(VBGR)의 온도 의존성을 보다 저감시킬 수 있다.
상기 비선형 보정 회로(73)에 의한 온도 보정 방법은, 다른 토폴로지의 BGR 회로에도 적용 가능하다. 또한, 비선형 보정 회로(73)의 커런트 미러 회로(MP11, MP12)는, 동작 전압에 여유가 있으면 캐스코드화하거나, 상술한 도 39와 같이 소스측에 디제너레이트 저항을 삽입함으로써, 전류의 미스매치를 방지할 수 있다.
≪실시 형태 21≫
도 47은, 본 발명의 다른 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
동 도에서, 실시 형태 19에 관한 기준 전압 발생 회로(7)와 마찬가지의 구성 요소 등에 대해서는, 동일한 부호를 부여하고, 그 상세한 설명을 생략한다.
동 도에 나타내는 기준 전압 발생 회로(9)는, BGR 코어 회로(71)와 비선형 보정 회로(74)를 구비한다. 비선형 보정 회로(74)는, BGR 코어 회로의 출력이 베이스측에 입력되는 바이폴라 트랜지스터(Q10)와, 다이오드 접속되고, 콜렉터측이 바이폴라 트랜지스터(Q10)의 이미터측과 접속되는 바이폴라 트랜지스터(Q9)와, 바이폴라 트랜지스터(Q9)의 이미터 단자와 접지 노드의 사이에 설치된 저항(R6)과, 보정 전류(ICOMP)를 생성하는 커런트 미러 회로(MP11, MP12)로 구성된다. 바이폴라 트랜지스터(Q9, Q10)를 2단 쌓기로 하고 있는 것은, 실시 형태 20에 관한 비선형 보정 회로(72)와 마찬가지의 이유이다.
실시 형태 21에 관한 기준 전압 발생 회로(9)에 의하면, 기준 전압 발생 회로(7)와 마찬가지로, 출력 전압(VBGR)의 온도 의존성을 보다 저감시킬 수 있다. 또한, 비선형 보정 회로(74)는, 비선형 보정 회로(72, 73)와 달리 커런트 미러 회로를 캐스코드화한 구성이 아니고 소자 수가 적으므로, 칩 면적을 보다 저감시킬 수 있다.
상기 비선형 보정 회로(74)에 의한 온도 보정 방법은, 다른 토폴로지의 BGR 회로에도 적용 가능하다. 또한, 비선형 보정 회로(73)의 커런트 미러 회로(MP11, MP12)는, 동작 전압에 여유가 있으면 캐스코드화하거나, 상술한 도 39와 같이 소스측에 디제너레이트 저항을 삽입함으로써, 전류의 미스매치를 방지할 수 있다.
≪실시 형태 22≫
도 48은, 본 발명의 다른 실시 형태에 따른 기준 전압 발생 회로의 일례를 나타내는 회로도이다.
동 도에 나타내는 기준 전압 발생 회로(11)는, BGR 코어 회로(75)와 비선형 보정 회로(76)를 구비한다. BGR 코어 회로(75)는, 베이스 단자가 공통으로 접속되는 한 쌍의 NPN형의 바이폴라 트랜지스터(Q1, Q2)와, 일단부가 공통으로 접속되어 바이폴라 트랜지스터(Q2)의 베이스 단자에 접속되고, 바이폴라 트랜지스터(Q1)의 이미터측과 바이폴라 트랜지스터(Q2)의 이미터측의 사이에 설치된 저항(R20)과, 저항(R23A)과 저항(R23B)으로 분할되고, 바이폴라 트랜지스터(Q1, Q2)의 이미터 단자와 접지 노드의 사이에 설치된 저항(R23)과, 커런트 미러 회로를 구성하는 MOS 트랜지스터(MP13 내지 MP15)와, 다이오드 접속되어 이미터측이 접지 노드에 접속되는 NPN형의 바이폴라 트랜지스터(Q11)와, 바이폴라 트랜지스터(Q1, Q2)의 베이스 단자와 바이폴라 트랜지스터(Q11)의 콜렉터 단자의 사이에 설치된 저항(R33)으로 구성된다. 또한, 상기 바이폴라 트랜지스터(Q11)는, 저항(R34)과 PNP형 바이폴라 트랜지스터(Q11P)와 함께 비선형 보정 회로(76)를 구성한다. 비선형 보정 회로(76)에서, 저항(R34)은, MOS 트랜지스터(MP3)의 드레인 단자와 바이폴라 트랜지스터(Q1, Q2)의 베이스 단자의 접속 노드에 일단부가 접속된다. 또한, 바이폴라 트랜지스터(Q11P)는, 베이스 단자가 바이폴라 트랜지스터(Q11)의 베이스 단자와 접속되고, 이미터 단자가 저항(R4)의 타단부에 접속되고, 콜렉터 단자가 저항(R11)과 (R12)의 접속 노드에 접속된다.
보정 회로(75)에 의한 보정 전류(ICOMP)는 (식 74)가 된다.
Figure 112013091237910-pct00074
BGR 코어 회로(75)의 경우, 출력 전압(VBGR)이 약 1.2V이기 때문에, 바이폴라 트랜지스터(Q11)와 (Q11P)를 2단 쌓기로 함으로써 베이스·이미터간 전압(VBE)을 2배로 하여, 적합한 보정 전류(ICOMP)를 생성한다. 또한, VBE를 2배로 한 것은, 바이폴라 트랜지스터의 VBE가 저온에서 0.7V 정도, 고온에서 0.35V 정도인 경우를 상정한 것이다.
실시 형태 22에 관한 기준 전압 발생 회로(11)에 의하면, 기준 전압 발생 회로(7)와 마찬가지로, 출력 전압(VBGR)의 온도 의존성을 보다 저감시킬 수 있다. 또한, BGR 코어 회로(75)와 비선형 보정 회로(76)의 구성 소자를 공유화시키도록 구성함으로써, 소자 수가 적어지고, 칩 면적을 보다 저감시킬 수 있다.
상기 비선형 보정 회로(75)에 의한 온도 보정 방법은, 다른 유사한 토폴로지의 BGR 회로에도 적용 가능하다. 또한, 비선형 보정 회로(75)의 커런트 미러 회로(MP1, MP2, MP3)는, 동작 전압에 여유가 있으면 캐스코드화하거나, 상술한 도 39와 같이 소스측에 디제너레이트 저항을 삽입함으로써, 전류의 미스매치를 방지할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 거기에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 말할 필요도 없다.
예를 들어, 상기 실시 형태 1 내지 22에서 나타낸 BGR 코어 회로와 비선형 보정 회로의 조합의 종류는 상기의 예에 한정되지 않고, BGR 코어 회로에 보정 전류(ICOMP)를 적절하게 귀환시킬 수 있으면, 다른 조합이어도 비선형 보정이 가능하다. 예를 들어, 실시 형태 2에 관한 기준 전압 발생 회로(2)에서, BGR 코어 회로(10A) 대신에 BGR 코어 회로(10I 내지 10Q) 중 어느 하나를 적용하는 것도 가능하다.
또한, 실시 형태 1에서 기준 전압 발생 회로(1)에 스타트 업 회로(30)와 저역 통과 필터(60)를 추가하는 예를 나타냈지만, 이것에 한정되지 않고, 다른 실시 형태에 따른 기준 전압 발생 회로에도 추가할 수 있다.
본 발명은 전압 발생 회로에 관한 것으로, 특히 반도체 집적 회로에서의 기준 전압 발생 회로에 널리 적용할 수 있다.
1 내지 9, 11 : 기준 전압 발생 회로
10, 10A 내지 10Q, 71, 75 : BGR 코어 회로
20, 20A 내지 20C, 72 내지 74 : 비선형 보정 회로
A, A1 내지 A3 : 증폭기 300 : 비교를 위한 직선
30 : 스타트 업 회로 41 : 전원 제어부
42 : 참조 버퍼 43 : 메인 레귤레이터
44 : 서브 레귤레이터 45 : CPU
46 : 레지스터 47 : 불휘발성 기억 소자
48 : 기타 주변 회로 49 : 입출력 회로
50 : 전원 회로 51 : AD 변환기
52 : DA 변환기 60 : 저역 통과 필터(LPF)
70 : 레귤레이터 회로(기준 전류원)
100, 101 : 반도체 집적 회로 장치(시스템 LSI)
51 : 전원 회로 52 : 온도 센서
53 : AD 변환기 54 : 기준 전압 발생 회로

Claims (24)

  1. 이미터 면적이 상이한 2개의 바이폴라 트랜지스터의 베이스·이미터간 전압의 차 전압에 따른 전류와 PN 접합의 순방향 전압에 따른 전류를 가산한 전류를 생성하는 전류 생성부와,
    입력된 전류를 전압으로 변환하여 출력하는 출력부를 갖는 전압 발생 회로로서,
    상기 전류 생성부는, 이미터 단자가 제1 전위 노드측에 배치된 제1 바이폴라 트랜지스터와,
    상기 제1 바이폴라 트랜지스터의 이미터 면적보다 큰 이미터 면적을 갖고, 이미터 단자가 상기 제1 바이폴라 트랜지스터의 이미터 단자와 동일 전위가 되고, 베이스 단자가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 배치되는 제2 바이폴라 트랜지스터와,
    일단부가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 배치되고, 타단부가 상기 제1 바이폴라 트랜지스터의 베이스측에 배치되는 제1 저항 소자와,
    일단부가 상기 제2 바이폴라 트랜지스터의 콜렉터측에 배치되고, 타단부가 상기 제1 저항 소자의 타단부에 접속되는 제2 저항 소자와,
    상기 제1 바이폴라 트랜지스터의 베이스 단자와 상기 제1 전위 노드의 사이에 설치되는 제3 저항 소자와,
    상기 제1 바이폴라 트랜지스터의 콜렉터측의 전압과 상기 제2 바이폴라 트랜지스터의 콜렉터측의 전압을 입력하고, 입력한 2개의 전압의 차 전압에 따른 전압을 출력하는 증폭기부와,
    상기 증폭기부의 출력 전압을 입력하여 전류로 변환하고, 변환한 전류를 상기 제1 저항 소자와 상기 제2 저항 소자가 접속되는 노드에 공급함과 함께 출력부에 공급하는 전압 전류 변환부를 갖는 전압 발생 회로.
  2. 제1항에 있어서,
    상기 전류 생성부는, 상기 제1 바이폴라 트랜지스터의 이미터 단자와 상기 제1 전위 노드의 사이에 저항 소자를 갖는, 전압 발생 회로.
  3. 제1항에 있어서,
    상기 전압 전류 변환부로부터의 상기 제1 저항 소자와 상기 제2 저항 소자가 접속되는 노드에의 전류 공급은, 저항 소자를 통해 행해지는, 전압 발생 회로.
  4. 제1항에 있어서,
    상기 증폭기부에 입력되는 2개의 전압은, 상기 제1 바이폴라 트랜지스터의 콜렉터 단자의 전압을 분압한 전압과, 상기 제2 바이폴라 트랜지스터의 콜렉터 단자의 전압을 분압한 전압인, 전압 발생 회로.
  5. 제1항에 있어서,
    상기 전압 전류 변환부는, 소스 단자가 저항 소자를 통해 상기 제1 전위 노드와 다른 전위의 제2 전위 노드에 접속되고, 드레인 단자가 상기 제1 저항 소자 및 상기 제2 저항 소자가 접속되는 노드에 접속되는 제1 MOS 트랜지스터와,
    소스측이 상기 저항 소자와 다른 저항 소자를 통해 상기 제2 전위 노드에 접속되고, 드레인측이 상기 출력부의 입력측에 접속되는 제2 MOS 트랜지스터를 갖고,
    상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 게이트 단자에는, 상기 증폭기부의 출력 전압이 입력되는, 전압 발생 회로.
  6. 이미터 면적이 상이한 2개의 바이폴라 트랜지스터의 베이스·이미터간 전압의 차 전압에 따른 제1 전류를 생성하는 전류 생성부와,
    상기 제1 전류에 기초하여 PN 접합의 순방향 전압에 따른 제2 전류를 생성함과 함께, 상기 제1 전류와 상기 제2 전류에 기초하여 전압을 생성하여 출력하는 출력부를 갖고,
    상기 전류 생성부는, 이미터 단자가 제1 전위 노드측에 배치된 제1 바이폴라 트랜지스터와,
    상기 제1 바이폴라 트랜지스터의 이미터 면적보다 큰 이미터 면적을 갖고, 이미터 단자가 상기 제1 바이폴라 트랜지스터의 이미터 단자와 동일 전위가 되고, 베이스 단자가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 배치되는 제2 바이폴라 트랜지스터와,
    일단부가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 배치되고, 타단부가 상기 제1 바이폴라 트랜지스터의 베이스측에 배치되는 제1 저항 소자와,
    일단부가 상기 제2 바이폴라 트랜지스터의 콜렉터측에 배치되고, 타단부가 상기 제1 저항 소자의 타단부에 접속되는 제2 저항 소자와,
    상기 제1 바이폴라 트랜지스터의 콜렉터측의 전압과 상기 제2 바이폴라 트랜지스터의 콜렉터측의 전압을 입력하고, 입력한 2개의 전압의 차 전압에 따른 전압을 출력하는 증폭기부와,
    상기 증폭기부의 출력 전압을 입력하여 전류로 변환하고, 변환한 전류를 상기 제1 저항 소자와 상기 제2 저항 소자가 접속되는 노드에 공급함과 함께 출력부에 공급하는 전압 전류 변환부를 갖는 전압 발생 회로.
  7. 제6항에 있어서,
    상기 출력부는, 일단부가 상기 제1 전위 노드에 접속되고, 타단부에 입력되는 전류에 기초하여 PN 접합의 순방향 전압에 따른 전압을 생성하는 전압 생성부와,
    일단부가 상기 제1 전위 노드에 접속되는 제3 저항 소자와,
    상기 전압 생성부의 타단부측과 상기 제3 저항 소자의 타단부측의 사이에 설치된 제4 저항 소자를 갖고,
    상기 제4 저항 소자가 접속되는 노드에 상기 제1 전류가 각각 공급되는, 전압 발생 회로.
  8. 제1항에 있어서,
    상기 출력부는, 일단부가 상기 제1 전위 노드에 접속되고, 타단부에 전류가 입력되는 제4 저항 소자인, 전압 발생 회로.
  9. 제1항에 있어서,
    상기 제1 바이폴라 트랜지스터 및 상기 제2 바이폴라 트랜지스터는, NPN형의 바이폴라 트랜지스터인, 전압 발생 회로.
  10. 제1항에 있어서,
    상기 제1 바이폴라 트랜지스터 및 상기 제2 바이폴라 트랜지스터는, PNP형의 바이폴라 트랜지스터인, 전압 발생 회로.
  11. 제1항에 있어서,
    상기 출력부에 의해 생성된 전압과 PN 접합의 순방향 전압의 차분에 따른 보정 전류를 생성하고, 상기 보정 전류를 상기 전류 생성부로 귀환시키는 보정 회로를 더 갖는, 전압 발생 회로.
  12. 제11항에 있어서,
    상기 보정 회로는, 이미터 단자가 제5 저항 소자를 통해 상기 제1 전위 노드에 접속되고, 베이스 단자가 상기 출력부의 출력측에 접속되는 제3 바이폴라 트랜지스터와,
    상기 제3 바이폴라 트랜지스터의 콜렉터 단자에 흐르는 전류에 따른 전류를 출력하는 커런트 미러부를 갖는, 전압 발생 회로.
  13. 제12항에 있어서,
    상기 보정 전류는, 상기 제3 저항 소자로 귀환되는, 전압 발생 회로.
  14. 제12항에 있어서,
    상기 제1 바이폴라 트랜지스터의 이미터 단자는, 저항 소자를 통해 상기 제1 전위 노드에 접속되고,
    상기 보정 전류는, 상기 제1 바이폴라 트랜지스터의 이미터 단자로 귀환되는, 전압 발생 회로.
  15. 제12항에 있어서,
    상기 보정 전류는, 상기 제2 저항 소자의 일단부로 귀환되는, 전압 발생 회로.
  16. 제8항에 있어서,
    상기 출력부에 의해 생성된 전압과 PN 접합의 순방향 전압의 차분에 따른 보정 전류를 생성하고, 상기 보정 전류를 상기 제4 저항 소자로 귀환시키는 보정 회로를 더 갖는, 전압 발생 회로.
  17. 제12항에 있어서,
    상기 보정 회로는, 상기 출력부의 출력 전압을 입력하고, 버퍼하여 상기 제3 바이폴라 트랜지스터의 베이스 단자에 출력하는 버퍼 회로를 더 갖는, 전압 발생 회로.
  18. 제12항에 있어서,
    상기 커런트 미러부는, 저전원 전압(low power supply voltage)형의 커런트 미러 회로인, 전압 발생 회로.
  19. 서로 다른 전류 밀도에서 동작하는 2개의 바이폴라 트랜지스터의 베이스·이미터간 전압의 차 전압과, PN 접합의 순방향 전압을 소정의 비율로 가산한 전압을 생성하여 출력하는 전압 생성부와,
    상기 전압 생성부에 의해 생성된 전압과 PN 접합의 순방향 전압의 차분에 따른 보정 전류를 생성하고, 상기 보정 전류를 상기 전압 생성부로 귀환시키는 보정 회로를 갖는 전압 발생 회로.
  20. 제19항에 있어서,
    상기 보정 회로는, 이미터 단자가 제1 저항 소자를 통해 제1 전위 노드에 접속되고, 다이오드 접속된 제1 바이폴라 트랜지스터와,
    이미터 단자가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 접속되고, 다이오드 접속된 콜렉터 단자와 베이스 단자가 상기 전압 생성부의 출력측에 접속되는 제2 바이폴라 트랜지스터와,
    상기 제1 저항 소자에 흐르는 전류에 따른 전류를 출력하는 전류 출력부를 갖는, 전압 발생 회로.
  21. 제19항에 있어서,
    상기 보정 회로는, 이미터 단자가 제1 저항 소자를 통해 제1 전위 노드에 접속되고, 다이오드 접속된 제1 바이폴라 트랜지스터와,
    이미터 단자가 상기 제1 바이폴라 트랜지스터의 콜렉터측에 접속되고, 베이스 단자가 상기 전압 생성부의 출력측에 접속되는 제2 바이폴라 트랜지스터와,
    상기 제2 바이폴라 트랜지스터의 콜렉터측으로 흐르는 전류에 따른 전류를 출력하는 커런트 미러 회로를 갖는, 전압 발생 회로.
  22. 제19항에 있어서,
    상기 전압 생성부는, 콜렉터 단자가 제2 저항 소자를 통해 제1 전위 노드에 접속되는 제3 바이폴라 트랜지스터와,
    상기 제3 바이폴라 트랜지스터의 이미터 면적보다 큰 이미터 면적을 갖고, 콜렉터 단자가 제3 저항 소자를 통해 상기 제1 전위 노드에 접속되는 제4 바이폴라 트랜지스터와,
    상기 제3 바이폴라 트랜지스터의 이미터 단자와 상기 제4 바이폴라 트랜지스터의 이미터 단자의 사이에 설치된 제4 저항 소자와,
    상기 제4 바이폴라 트랜지스터의 이미터 단자와 제2 전위 노드의 사이에 설치된 제5 저항 소자를 갖고,
    상기 보정 전류는, 상기 제5 저항 소자로 귀환되는, 전압 발생 회로.
  23. 제1항에 있어서,
    상기 출력부에 의해 생성된 전압과 서브스레쉬홀드 영역에서 동작되는 MOS 트랜지스터의 게이트·소스간 전압의 차분에 따른 보정 전류를 생성하고, 상기 보정 전류를 상기 전류 생성부로 귀환시키는 보정 회로를 더 갖는, 전압 발생 회로.
  24. 제23항에 있어서,
    상기 보정 회로는, 게이트 단자가 상기 출력부의 출력측에 배치되는 제1 MOS 트랜지스터와,
    일단부가 상기 제1 전위 노드에 접속되는 제4 저항 소자와,
    상기 제1 MOS 트랜지스터의 소스 단자와 상기 제4 저항 소자의 타단부의 사이에 설치되고, 게이트 단자와 드레인 단자가 동일 전위가 되는 1개 또는 복수의 제2 MOS 트랜지스터와,
    상기 제1 MOS 트랜지스터의 드레인측으로 흐르는 전류에 따른 전류를 출력하는 커런트 미러부를 갖는, 전압 발생 회로.
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