JP5693711B2 - 電圧発生回路 - Google Patents

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Description

本発明は、電圧発生回路に関し、特に半導体集積回路における基準電圧発生回路に適用して有効な技術に関する。
システムＬＳＩ等の半導体集積回路では、ＬＳＩ内部のＡ／Ｄコンバータ（ＡＤＣ）、Ｄ／Ａコンバータ（ＤＡＣ）、レギュレータ、及び温度センサ等に対して基準電圧を供給するための基準電圧発生回路が形成される。上記の機能部の性能は基準電圧の精度に大きく依存するため、基準電圧発生回路は半導体製造プロセスの依存性が低く、温度依存性が低いものが要求される。また、低い電源電圧での動作も要求される。このような要求から、シリコンのバンドギャップ値に基づく電圧を生成するバンドギャップレファレンス（以下、「ＢＧＲ（Ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ）」と称する。）回路が基準電圧発生回路に多く利用されている。
従来のＢＧＲ回路の一例として、非特許文献１及び特許文献１に開示がある。また、低電源電圧化に対応したＢＧＲ回路について特許文献２に開示がある。
ＢＧＲ回路の基本的構成要素であるバイポーラトランジスタ（ＢＪＴ（Ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）とも称する。）のベース・エミッタ間電圧の温度依存性が非線形であることが知られており（例えば、非特許文献２を参照。）、非特許文献３には出力電圧の非線形な温度依存性を改善したＢＧＲ回路が開示されている。また、非特許文献４乃至６には、特許文献１のＢＧＲ回路等に対して、非線形な温度依存性を補正するための補正回路の一例が開示されている。更に、非特許文献７には絶対温度の２乗に比例する電流（ＩＰＴＡＴ ２）により温度特性を補正する方法が開示されている。
米国特許第３８８７８６３号明細書 米国特許第６１６０３９１号明細書
Ｋｕｉｊｋ，Ｋ．Ｅ ，"Ａ ｐｒｅｃｉｓｉｏｎ ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ ｓｏｕｒｃｅ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．ｓｃ−８，Ｎｏ．３，ＪＵＮＥ １９７３ Ｔｓｉｖｉｄｉｓ， Ｙ．Ｐ． ，"Ａｃｃｕｒａｔｅ ａｎａｌｙｓｉｓ ｏｆ ｔｅｍｐｅｒａｔｕｒｅ ｅｆｆｅｃｔｓ ｉｎ Ｉｃ−ＶＢＥ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｗｉｔｈ ａｐｐｌｉｃａｔｉｏｎ ｔｏ ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ ｓｏｕｒｃｅｓ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．ｓｃ−１５，Ｎｏ．６，ＤＥＣＥＭＢＥＲ １９８０） Ｐ． Ｍａｌｃｏｖａｔｉ， "Ｃｕｒｖａｔｕｒｅ−Ｃｏｍｐｅｎｓａｔｅｄ ＢｉＣＭＯＳ Ｂａｎｄｇａｐ ｗｉｔｈ １−Ｖ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ"， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．ｓｃ−３６，Ｎｏ．７，ＪＵＬＹ ２００１ Ｐｅａｓｅ， Ｒ．Ａ． ，"Ａ ｎｅｗ Ｆａｈｒｅｎｈｅｉｔ ｔｅｍｐｅｒａｔｕｒｅ ｓｅｎｓｏｒ"， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．ｓｃ−１９，Ｎｏ．６，ＤＥＣＥＭＢＥＲ １９８４ Ｐａｕｌ， Ｒ． Ｐａｔｒａ， Ａ． ，"Ａ ｔｅｍｐｅｒａｔｕｒｅ−ｃｏｍｐｅｎｓａｔｅｄ ｂａｎｄｇａｐ ｖｏｌｔａｇｅ Ｒｅｆｅｒｅｎｃｅ ｃｉｒｃｕｉｔ ｆｏｒ ｈｉｇｈ ｐｒｅｃｉｓｉｏｎ ａｐｐｌｉｃａｔｉｏｎｓ "， Ｉｎｄｉａ Ａｎｎｕａｌ Ｃｏｎｆｅｒｅｎｃｅ， ２００４． Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ ＩＮＤＩＣＯＮ ２００４． Ｆｉｒｓｔ Ｐｕｂｌｉｃａｔｉｏｎ Ｄａｔｅ： ２０−２２ Ｄｅｃ． ２００４ Ｐａｕｌ， Ｒ． Ｐａｔｒａ， Ａ． Ｂａｒａｎｗａｌ， Ｓ． Ｄａｓｈ， Ｋ． ，"Ｄｅｓｉｇｎ ｏｆ ｓｅｃｏｎｄ−ｏｒｄｅｒ ｓｕｂ−ｂａｎｄｇａｐ ｍｉｘｅｄ−ｍｏｄｅ ｖｏｌｔａｇｅ ｒｅｆｅｒｅｎｃｅ ｃｉｒｃｕｉｔ ｆｏｒ ｌｏｗ ｖｏｌｔａｇｅ ａｐｐｌｉｃａｔｉｏｎｓ"，ＶＬＳＩ Ｄｅｓｉｇｎ， ２００５． １８ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎＩｓｓｕｅ Ｄａｔｅ ：３−７ Ｊａｎ． ２００５ Ｓｕｎｄａｒ， Ｓｉｄｄｈａｒｔｈ ，"Ａ ｌｏｗ ｐｏｗｅｒ ｈｉｇｈ ｐｏｗｅｒ ｓｕｐｐｌｙ ｒｅｊｅｃｔｉｏｎ ｒａｔｉｏ ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ ｆｏｒ ｐｏｒｔａｂｌｅ ａｐｐｌｉｃａｔｉｏｎｓ"，Ｍａｓｓａｃｈｕｓｅｔｔｓ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ， ２００８
近年、ＢＧＲ回路は、ＢＧＲ回路の構成要素の一つであるアンプ部のオフセットやカレントミラー回路のミスマッチの影響が小さく、１Ｖ以下の電源電圧で動作し、且つ広範な温度範囲（例えば、−５５℃から１６０℃）で電圧の変動の少ないものが求められるようになってきている。
しかしながら、従来のＢＧＲ回路では、例えば以下のような問題があると本願発明者らは考えた。
ＢＧＲ回路の中で古典的な構成である非特許文献１に記載のＢＧＲ回路は、アンプのオフセットによる影響を受け、出力電圧のばらつきが大きい特徴がある。また、出力電圧は約１．２Ｖであり、ＢＧＲ回路の低電源電圧化も困難な構成である。更に温度依存性に関しても絶対温度に比例した温度補正のみを行っているため、広範な温度範囲で出力電圧のばらつきを抑えることが困難である。
同様にＢＧＲ回路の中では古典的な構成である特許文献１に記載のＢＧＲ回路は、非特許文献１のＢＧＲ回路に比べてアンプのオフセットによる影響を受け難いが、出力電圧は約１．２Ｖであり、低電源電圧化が困難な構成である。温度依存性に関しても絶対温度に比例した温度補正のみを行っているため、広範な温度範囲で出力電圧のばらつきを抑えることが困難である。
特許文献２に記載のＢＧＲ回路は、非特許文献１のＢＧＲ回路をベースとし、１Ｖ以下の低電源電圧動作を可能とする回路構成とされるが、非特許文献１のＢＧＲ回路と同様に、出力電圧のアンプのオフセットに対する依存性と温度依存性が高い。
非特許文献３に記載のＢＧＲ回路は、特許文献２のＢＧＲ回路の非線形な温度依存性を改善した構成であり、低電源電圧化と温度依存性の低減を可能としているが、アンプのオフセットに対する依存性が高い。
非特許文献７による温度補正方法は、絶対温度０Ｋから変化する電流ＩＰＴＡＴ ２を用いた補正であり、補正したい所望の温度範囲において温度特性を改善させるのは容易ではない。仮に非特許文献７による温度補正方法を採用したとしても、電流ＩＰＴＡＴ ２を生成するのに非特許文献４乃至６に記載されたＩＰＴＡＴ ２電流生成回路を用いるのでは、回路規模及び素子数が大きいうえ、回路構成が複雑であり、低電源電圧化に向かない。
本発明の目的は、構成要素であるアンプのオフセットの出力電圧に対する影響を低減した電圧発生回路を提供することにある。
本発明の別の目的は、より低い電源電圧で動作可能な電圧発生回路を提供することにある。
本発明の更に別の目的は、出力電圧の温度依存性をより低減した電圧発生回路を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本電圧発生回路は、エミッタ端子が第１電位ノード側に配置された第１バイポーラトランジスタと、前記第１バイポーラトランジスタより大きいエミッタ面積であって、エミッタ端子が前記第１バイポーラトランジスタのエミッタ端子と同電位とされるとともにベース端子が前記第１バイポーラトランジスタのコレクタ側に配置される第２バイポーラトランジスタと、一端が前記第１バイポーラトランジスタのコレクタ側に配置され、他端が前記第１バイポーラトランジスタのベース側に配置される第１抵抗素子と、一端が前記第２バイポーラトランジスタのコレクタ側に配置され、他端が前記第１抵抗素子の他端に接続される第２抵抗素子と、前記第１バイポーラトランジスタのベース端子と前記第１電位ノードとの間に設けられる第３抵抗素子と、前記２つのバイポーラトランジスタのコレクタ側の電圧を入力し、入力した２つの電圧の差電圧に応じた電圧を出力するアンプ部と、電圧電流変換部は前記アンプ部の出力電圧を入力して電流に変換して前記第１抵抗素子と前記第２抵抗素子が接続されるノードに供給する電圧電流変換部とを有する電流生成部によって、２つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧に応じた電流とＰＮ接合の順方向電圧に応じた電流を加算した電流を生成する。本電圧発生回路は、前記生成した電流を電圧に変換して出力する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本電圧発生回路は、構成要素であるアンプのオフセットの出力電圧に対する影響を低減し、且つ、より低い電源電圧で動作可能とされる。
図１は、実施の形態１に係る基準電圧発生回路の一例を示すブロック図である。 図２は、実施の形態１に係る基準電圧発生回路の具体的な構成の一例を示す回路図である。 図３は、基準電圧発生回路１におけるＢＧＲコア回路１０の一例を示す回路図である。 図４は、非特許文献１に基づいて検討した解析用のＢＧＲコア回路の一例を示す回路図である。 図５は、特許文献１に基づいて検討した解析用のＢＧＲコア回路の一例である。 図６は、出力電圧ＶＢＧＲの入力オフセット電圧依存性を定量的に表した説明図である。 図７は、図６の拡大図である。 図８は、夫々のＢＧＲコア回路のシミュレーション結果を示す説明図である。 図９は、ベース・エミッタ間電圧ＶＢＥの温度に対する非線形依存性についての説明図である。 図１０は、基準電圧回路１による非線形温度特性の補正方法の原理を示す説明図である。 図１１は、特許文献１を基に検討したＢＧＲ回路に対する非線形特性の補正の原理を示す説明図である。 図１２は、基準電圧発生回路の温度依存性のシミュレーション結果を示す説明図である。 図１３は、ＢＧＲコア回路１０におけるバイポーラトランジスタＱ１、Ｑ２のレイアウトの一例を示す説明図である。 図１４は、基準電圧発生回路１のアンプＡ１の一例を示す回路図である。 図１５は、スタートアップ回路を備えた基準電圧発生回路１の一例を示す回路図である。 図１６は、電源ライン（Ｖｃｃ）にローパスフィルタ（ＬＰＦ）を挿入した回路構成例を示す説明図である。 図１７は、基準電圧発生回路１０を適用したシステムの一例を示す説明図である。 図１８は、基準電圧発生回路１０を適用した半導体集積回路装置の一例を示すブロック図である。 図１９は、実施の形態２に係る基準電圧発生回路の一例を示す回路図である。 図２０は、基準電圧発生回路２による非線形温度特性の補正方法の原理を示す説明図である。 図２１は、実施の形態３に係る基準電圧発生回路の一例を示す回路図である。 図２２は、基準電圧発生回路３による非線形温度特性の補正方法の原理を示す説明図である。 図２３は、実施の形態４に係る基準電圧発生回路の一例を示す回路図である。 図２４は、基準電圧発生回路４による非線形温度特性の補正方法の原理を示す説明図である。 図２５は、実施の形態５に係る基準電圧発生回路の一例を示す回路図である。 図２６は、基準電圧発生回路５による非線形温度特性の補正方法の原理を示す説明図である。 図２７は、実施の形態６に係る基準電圧発生回路の一例を示す回路図である。 図２８は、実施の形態７に係るＢＧＲコア回路の一例を示す回路図である。 図２９は、絶対温度に比例した電圧（ＶＰＴＡＴ）を生成する電圧生成部を備えたＢＧＲコア回路の一例を示す回路図である。 図３０は、ＢＧＲコア回路１０Ｅと非線形補正回路から構成される基準電圧発生回路を適用した半導体集積回路装置の一例を示すブロック図である。 図３１は、実施の形態８に係るＢＧＲコア回路の一例を示す回路図である。 図３２は、実施の形態９に係るＢＧＲコア回路の一例を示す回路図である。 図３３は、絶対温度に比例した電圧（ＶＰＴＡＴ）を生成する電圧生成部を備えたＢＧＲコア回路の別の一例を示す回路図である。 図３４は、実施の形態１０に係るＢＧＲコア回路の一例を示す回路図である。 図３５は、実施の形態１１に係るＢＧＲコア回路の一例を示す回路図である。 図３６は、実施の形態１２に係るＢＧＲコア回路の一例を示す回路図である。 図３７は、実施の形態１３に係るＢＧＲコア回路の一例を示す回路図である。 図３８は、ＢＧＲコア回路１０ＬのアンプＡ３の一例を示す回路図である。 図３９は、実施の形態１４に係るＢＧＲコア回路の一例を示す回路図である。 図４０は、実施の形態１５に係るＢＧＲコア回路の一例を示す回路図である。 図４１は、実施の形態１６に係るＢＧＲコア回路の一例を示す回路図である。 図４２は、実施の形態１７に係るＢＧＲコア回路の一例を示す回路図である。 図４３は、実施の形態１８に係るＢＧＲコア回路の一例を示す回路図である。 図４４は、実施の形態２０に係る基準電圧発生回路の一例を示す回路図である。 図４５は、基準電圧回路７による非線形温度特性の補正方法の原理を示す説明図である。 図４６は、実施の形態２１に係る基準電圧発生回路の一例を示す回路図である。 図４７は、実施の形態２２に係る基準電圧発生回路の一例を示す回路図である。 図４８は、実施の形態２３に係る基準電圧発生回路の一例を示す回路図である。
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕（ＢＧＲコア回路（図２、図３４、図４０等））
本発明の代表的な実施の形態に係る電圧発生回路（１）は、エミッタ面積の異なる２つのバイポーラトランジスタ（Ｑ１、Ｑ２）のベース・エミッタ間電圧の差電圧（ΔＶＢＥ）に応じた電流とＰＮ接合の順方向電圧に応じた電流を加算した電流を生成する電流生成部（Ｑ１、Ｑ２、Ｒ１、Ｒ２、Ｒ３、Ａ１、ＭＰ１、及びＭＰ２）と、入力された電流を電圧に変換して出力する出力部（Ｒ４）と、を有する。前記電流生成部は、エミッタ端子が第１電位ノード（電源Ｖｃｃノード／接地ノード）側に配置された第１バイポーラトランジスタ（Ｑ２）と、前記第１バイポーラトランジスタのエミッタ面積より大きいエミッタ面積を有し、エミッタ端子が前記第１バイポーラトランジスタのエミッタ端子と同電位とされ、ベース端子が前記第１バイポーラトランジスタのコレクタ側に配置される第２バイポーラトランジスタ（Ｑ１）と、一端が前記第１バイポーラトランジスタのコレクタ側に配置され、他端が前記第１バイポーラトランジスタのベース側に配置される第１抵抗素子（Ｒ２）と、一端が前記第２バイポーラトランジスタのコレクタ側に配置され、他端が前記第１抵抗素子の他端に接続される第２抵抗素子（Ｒ１）と、前記第１バイポーラトランジスタのベース端子と前記第１電位ノードとの間に設けられる第３抵抗素子（Ｒ３）と、前記第１バイポーラトランジスタのコレクタ側の電圧と前記第２バイポーラトランジスタのコレクタ側の電圧を入力し、入力した２つの電圧の差電圧に応じた電圧を出力するアンプ部（Ａ１）と、前記アンプ部の出力電圧を入力して電流に変換し、変換した電流を前記第１抵抗素子と前記第２抵抗素子が接続されるノード（電圧Ｖ３のノード）に供給するとともに、出力部に供給する電圧電流変換部（ＭＰ１、ＭＰ２）と、を有する。
項１の電圧発生回路において、前記電流生成部を上記の構成とすることで、前記第１バイポーラトランジスタと前記第２バイポーラトランジスタのベース・エミッタ間電圧の差電圧に応じた電流に対するアンプ部のオフセットの影響を小さくすることができるから、電圧生成部によって生成される出力電圧に対するアンプ部のオフセットの影響をより小さくすることができる。
前述した特許文献１及び非特許文献１のＢＧＲ回路は、バイポーラトランジスタのベース・エミッタ間電圧ＶＢＥに対して、絶対温度に比例（以下、「ＰＴＡＴ」（Ｐｒｏｐｏｔｉｏｎａｌ Ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ）とも称する。）した電圧ＶＰＴＡＴを加算することで温度に比例した係数（一次係数）をキャンセルする構成である。これにより、ＶＢＥが０．６Ｖ程度であることを考慮すると、出力電圧は１．２Ｖ程度となり、例えば電源電圧が１Ｖ以下のような低電源電圧駆動・低出力電圧化には向かない。一方、項１の電圧発生回路は、前記第３抵抗素子に流れる前記第１バイポーラトランジスタのベース・エミッタ間電圧ＶＢＥに応じた電流と、前記差電圧に応じた電流（ＰＴＡＴ電流）を加算することで温度に比例した係数をキャンセルし、加算した電流を電圧に変換して出力するから、低電源電圧駆動・低電圧出力が可能となる。また、電流生成部の上記構成に対して、前記第３抵抗素子を前記第１バイポーラトランジスタのベース端子と前記第１電位ノードとの間に設けることで、容易にベース・エミッタ間電圧の差電圧に応じた電流を生成することを可能とする。
〔２〕（Ｒ５ありのＢＧＲコア回路（図２、図４２、図４３等））
項１の電圧発生回路において、前記電流生成部は、前記第１バイポーラトランジスタのエミッタ端子と前記第１電位ノードとの間に抵抗素子（Ｒ５）を有する。
これによれば、前記抵抗素子によりアンプ部のコモン入力電圧を高くすること可能となる。
〔３〕（Ｒ７ありのＢＧＲコア回路（図３５、図３６、図４１、図４２））
項１又は２の電圧発生回路において、前記電圧電流変換部からの前記第１抵抗素子と前記第２抵抗素子が接続されるノードへの電流供給は、抵抗素子（Ｒ７）を介して行われる。
これによれば、前記抵抗素子によりアンプ部のコモン入力電圧を低くすることが可能となる。
〔４〕（アンプに分圧して入力（ＢＧＲコア回路１０Ｌ）（図３７））
項１乃至３のいずれかの電圧発生回路において、前記アンプ部に入力される２つの電圧は、前記第１バイポーラトランジスタのコレクタ端子の電圧を分圧した電圧と、前記第２バイポーラトランジスタのコレクタ端子の電圧を分圧した電圧である。
これによれば、アンプ部のコモン入力電圧を低くすることできるから、例えばアンプ部をＰＭＯＳ差動入力のアンプとすることができ、アンプの設計が容易となる。
〔５〕（ソース・デジェネレーション構成の電圧電流変換部（図３９））
項１乃至４のいずれかの電圧発生回路において、前記電圧電流変換部は、ソース端子が抵抗素子（Ｒ１６）を介して前記第１電位ノードと異なる電位の第２電位ノード（接地ノード／電源Ｖｃｃノード）に接続され、ドレイン端子が前記第１抵抗素子及び前記第２抵抗素子が接続されるノードに接続される第１ＭＯＳトランジスタ（ＭＰ１）と、ソース側が抵抗素子（Ｒ１７）を介して前記第２電位ノードに接続され、ドレイン側が前記出力部の入力側に接続される第２ＭＯＳトランジスタ（ＭＰ２）と、を有し、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタのゲート端子には、前記アンプ部の出力電圧が入力される。
これによれば、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの夫々のソース側に接続されたディジェネレーション（ｄｅｇｅｎｅｒａｔｉｏｎ）抵抗により、前記第１ＭＯＳトランジスタの電流と前記第２ＭＯＳトランジスタの電流のミスマッチを低減することができる。
〔６〕（ＩＰＴＡＴ電流を独立して生成可能なＢＧＲコア回路（図２８、図２９、図３１〜図３３））
本発明の代表的な別の実施の形態に係る電圧発生回路（１０Ｄ〜１０Ｈ）は、エミッタ面積の異なる２つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧に応じた第１電流を生成する電流生成部（ＭＰ１、ＭＰ２、ＭＰ５、Ｒ１、Ｒ２、Ｑ１、Ｑ２）と、前記第１電流に基づいてＰＮ接合の順方向電圧に応じた第２電流を生成するとともに、前記第１電流と前記第２電流に基づいて電圧を生成して出力する出力部と、を有する。前記電流生成部は、エミッタ端子が第１電位ノード側に配置された第１バイポーラトランジスタ（Ｑ２）と、前記第１バイポーラトランジスタのエミッタ面積より大きいエミッタ面積を有し、エミッタ端子が前記第１バイポーラトランジスタのエミッタ端子と同電位とされ、ベース端子が前記第１バイポーラトランジスタのコレクタ側に配置される第２バイポーラトランジスタ（Ｑ１）と、一端が前記第１バイポーラトランジスタのコレクタ側に配置され、他端が前記第１バイポーラトランジスタのベース側に配置される第１抵抗素子（Ｒ２）と、一端が前記第２バイポーラトランジスタのコレクタ側に配置され、他端が前記第１抵抗素子の他端に接続される第２抵抗素子（Ｒ１）と、前記第１バイポーラトランジスタのコレクタ側の電圧と前記第２バイポーラトランジスタのコレクタ側の電圧を入力し、入力した２つの電圧の差電圧に応じた電圧を出力するアンプ部（Ａ１）と、前記アンプ部の出力電圧を入力して電流に変換し、変換した電流を前記第１抵抗素子と前記第２抵抗素子が接続されるノード（電位Ｖ３のノード）に供給するとともに、出力部に供給する電圧電流変換部（ＭＰ１、ＭＰ２）と、を有する。
これによれば、項１と同様に、出力電圧に対するアンプ部のオフセットの影響をより小さくすることができ、且つ低電源電圧駆動・低電圧出力が可能となる。更に以下の作用・効果がある。例えば項１の電圧発生回路では、電流生成部はエミッタ面積の異なる２つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧に応じた電流（項６における前記第１電流）と、ＰＮ接合の順方向電圧に応じた電流（項６における前記第２電流）を生成し、２つの電流を加算した電流を出力するが、項６の電流発生回路では、電流生成部は前記第１電流を出力する。すなわち、項６の電流発生回路によれば、絶対温度に比例した電流（前記第１電流）を単独で出力することができるから、容易にＰＴＡＴ電圧を生成することができる。
〔７〕（ＢＧＲコア回路１０Ｄの出力段構成（図２８））
項６の電圧発生回路において、前記出力部は、一端が前記第１電位ノードに接続され、他端に入力される電流に基づいてＰＮ接合の順方向電圧に応じた電圧を生成する電圧生成部（Ｑ４）と、一端が前記第１電位ノードに接続される第３抵抗素子（Ｒ９）と、前記電圧生成部の他端側と前記第３抵抗素子の他端側との間に設けられた第４抵抗素子（Ｒ８）と、を有し、前記第４抵抗素子が接続されるノードに前記第１電流が夫々供給される。
これによれば、順方向電圧に基づく電流と前記第１電流を前記第３抵抗素子に流しこむことで出力電圧を生成するから、低電源電圧駆動・低電圧出力が容易となる。
〔８〕（ＢＧＲコア回路１０等の出力段構成（図２等））
項１乃至５のいずれかの電圧発生回路において、前記出力部は、一端が前記第１電位ノードに接続され、他端に電流が入力される第４抵抗素子（Ｒ４）である。
これによれば、容易に出力電圧を生成することができる。
〔９〕（ＮＰＮ型バイポーラトランジスタを利用したＢＧＲコア回路（図２等））
項１乃至８のいずれかの電圧発生回路において、前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタは、ＮＰＮ型のバイポーラトランジスタである。
〔１０〕（ＰＮＰ型バイポーラトランジスタを利用したＢＧＲコア回路（図４０〜図４３））
項１乃至８のいずれかの電圧発生回路において、前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタは、ＰＮＰ型のバイポーラトランジスタである。
〔１１〕（ＢＧＲコア回路＋温度補正回路（図２等））
項１乃至１０のいずれかの電圧発生回路において、前記出力部によって生成された電圧（ＶＢＧＲ）とＰＮ接合の順方向電圧との差分に応じた補正電流（ＩＣＯＭＰ）を生成し、前記補正電流を前記電流生成部に帰還させる補正回路（２０、２０Ａ、２０Ｂ）を更に有する。
項１等の電圧発生回路は、前記第３抵抗素子に流れる前記第１バイポーラトランジスタのベース・エミッタ間電圧ＶＢＥに応じた電流と、前記差電圧に応じた電流（ＰＴＡＴ電流）を加算することで温度に比例した係数をキャンセルし、加算した電流を出力電圧に変換することで出力電圧の温度特性を改善している。しかしながら、前述したようにベース・エミッタ間電圧の温度依存性は非線形であることから、出力電圧は非線形温度依存性を持つ。そこで、項１１の電圧発生回路は、電圧生成部の出力電圧とＰＮ接合の順方向電圧の差分に応じて非線形温度特性を持つ補正電流を生成し、前記電流生成部に帰還させることで前記電流生成部の出力電流の非線形温度依存性を改善する。これにより、出力電圧の非線形温度依存性が改善され、より広範な温度範囲における出力電圧のばらつきを低減させることができる。また、温度依存性がある２つの電圧（出力電圧と順方向電圧）の差分に応じた電流を生成することで、温度特性を補正したい温度範囲で変化する補正電流の生成が可能となる。これによれば、絶対温度０Ｋを基点としたＰＴＡＴ電流やＰＴＡＴ２電流（絶対温度の２乗に比例した電流）を用いて温度特性を補正する場合に比べて、補正が容易となる。
〔１２〕（補正回路の具体的構成（図２、図２１、図２３、図２５））
項１１の電圧発生回路において、前記補正回路は、エミッタ端子が第５抵抗素子（Ｒ６）を介して前記第１電位ノードに接続され、ベース端子が前記電圧生成部の出力側に接続される第３バイポーラトランジスタ（Ｑ３）と、前記第３バイポーラトランジスタのコレクタ端子に流れる電流に応じた電流を出力するカレントミラー部（ＭＰ３、ＭＰ４）と、を有する。
これによれば、前記補正電流を容易に生成することができる。
〔１３〕（補正電流の帰還先がＲ３（図１９、図２１））
項１１又は１２の電圧発生回路において、前記補正電流は、前記第３抵抗素子に帰還される。
これによれば、前記電流生成部への前記補正電流の帰還が容易となる。
〔１４〕（補正電流の帰還先がＲ５（図２、図２７））
項１１又は１２の電圧発生回路において、前記第１バイポーラトランジスタのエミッタ端子は、抵抗素子（Ｒ５）を介して前記第１電位ノードに接続され、前記補正電流は、前記第１バイポーラトランジスタのエミッタ端子に帰還される。
これによれば、前記電流生成部への前記補正電流の帰還が容易になるとともに、前記抵抗素子によりアンプ部のコモン入力電圧を高くすること可能となる。
〔１５〕（補正電流の帰還先が電位ＶＢ側（図２３））
項１１又は１２の電圧発生回路において、前記補正電流は、前記第２抵抗素子の一端に帰還される。
これによれば、前記電流生成部への前記補正電流の帰還が容易となる。
〔１６〕（補正電流の帰還先が抵抗Ｒ４（図２５））
項８の電圧発生回路において、前記出力部によって生成された電圧とＰＮ接合の順方向電圧との差分に応じた補正電流を生成し、前記補正電流を前記第４抵抗素子（Ｒ４）に帰還させる補正回路を更に有する。
これによれば、前記電圧生成部への前記補正電流の帰還が容易となる。
〔１７〕（ボルテージフォロアＡ２の追加（図２等））
項１２の電圧発生回路において、前記補正回路は、前記電圧生成部の出力電圧を入力し、バッファして前記第３バイポーラトランジスタのベース端子に出力するバッファ回路（Ａ２）を更に有する。
これによれば、前記第３バイポーラトランジスタのベース電流による前記電圧生成部の出力電圧への影響を防止することができる。
〔１８〕（カレントミラー部のその他の実施例（図２３））
項１２又は１７の電圧発生回路において、前記カレントミラー部は、低電圧型のカレントミラー回路（ＭＰ３、ＭＰ４、ＭＮ３、ＭＮ４）である。
これによれば、前記補正回路の低電源電圧化に資する。
〔１９〕（ＢＧＲコア回路（１．２Ｖ出力も含む）＋非線形補正回路）（図４４、図４６、図４７、図４８、図２等）
本発明の代表的な別の実施の形態に係る電圧発生回路（１〜９、１１）は、異なる電流密度で動作する２つのバイポーラトランジスタ（Ｑ１、Ｑ２）のベース・エミッタ間電圧の差電圧とＰＮ接合の順方向電圧を所定の割合で加算した電圧を生成して出力する電圧生成部（１０、１０Ａ〜１０Ｑ、７１、７５）と、前記電圧生成部によって生成された電圧とＰＮ接合の順方向電圧との差分に応じた補正電流（ＩＣＯＭＰ）を生成し、前記補正電流を前記電圧生成部に帰還させる補正回路（２０、２０Ａ、２０Ｂ）と、を有する。
これによれば、項１１と同様に、出力電圧の非線形温度依存性が改善され、より広範な温度範囲における出力電圧のばらつきを低減させることができ、且つ絶対温度０Ｋを基点としたＰＴＡＴ電流やＰＴＡＴ２電流（絶対温度の２乗に比例した電流）を用いて温度特性を補正する場合に比べて、補正が容易となる。
〔２０〕（１．２Ｖ出力に対応した非線形補正回路（図４４、図４６））
項１９の電圧発生回路において、前記補正回路は、エミッタ端子が第１抵抗素子（Ｒ６、Ｒ６２）を介して第１電位ノード（接地ノード）に接続され、ダイオード接続された第１バイポーラトランジスタ（Ｑ５）と、エミッタ端子が前記第１バイポーラトランジスタのコレクタ側に接続され、ダイオード接続されたコレクタ端子とベース端子が前記電圧生成部の出力側に接続される第２バイポーラトランジスタ（Ｑ７）と、前記第１抵抗素子に流れる電流に応じた電流を出力する電流出力部（Ｑ６、Ｑ８、ＭＰ１、ＭＰ２）と、を有する。
これによれば、前記第１バイポーラトランジスタと前記第２バイポーラトランジスタを２段積みとすることで、例えば前記電圧生成部の出力電圧が１．２Ｖ程度の場合であっても前記補正電流の生成が容易となる。
〔２１〕（１．２Ｖ出力に対応した非線形補正回路（図４７））
項１９の電圧発生回路において、前記補正回路は、エミッタ端子が第１抵抗素子（Ｒ６）を介して第１電位ノードに接続され、ダイオード接続された第１バイポーラトランジスタ（Ｑ９）と、エミッタ端子が前記第１バイポーラトランジスタのコレクタ側に接続され、ベース端子が前記電圧生成部の出力側に接続される第２バイポーラトランジスタ（Ｑ１０）と、前記第２バイポーラトランジスタのコレクタ側に流れる電流に応じた電流を出力するカレントミラー回路（ＭＰ１１、ＭＰ１２）と、を有する。
これによれば、前記第１バイポーラトランジスタと前記第２バイポーラトランジスタを２段積みとすることで、例えば前記電圧生成部の出力電圧が１．２Ｖ程度の場合であっても前記補正電流の生成が容易となる。
〔２２〕（１．２Ｖ出力のＢＧＲコア回路７１（図４４、図４６、図４７））
項１９乃至２１のいずれかの電圧発生回路において、前記電圧生成部は、コレクタ端子が第２抵抗素子（Ｒ２２）を介して前記第１電位ノードに接続される第３バイポーラトランジスタ（Ｑ２）と、前記第３バイポーラトランジスタのエミッタ面積より大きいエミッタ面積を有し、コレクタ端子が第３抵抗素子（Ｒ２１）を介して第１電位ノードに接続される第４バイポーラトランジスタ（Ｑ１）と、前記第３バイポーラトランジスタのエミッタ端子と前記第４バイポーラトランジスタのエミッタ端子との間に設けられた第４抵抗素子（Ｒ２０）と、前記第２バイポーラトランジスタのエミッタ端子と第２電位ノードとの間に設けられた第５抵抗素子（Ｒ２３）と、を有し、前記補正電流は、前記第５抵抗素子に帰還される。
これによれば、１．２Ｖ程度を出力するＢＧＲ回路に対しても、非線形温度特性の補正が容易に実現可能される。
〔２３〕（ＢＧＲコア回路＋温度補正回路（ＭＯＳＴｒ）（図２７））
項１乃至１０のいずれかの電圧発生回路（６）において、前記出力部（１０）によって生成された電圧とサブスレッショルド領域で動作されるＭＯＳトランジスタ（ＭＮ５、ＭＮ６）のゲート・ソース間電圧との差分に応じた補正電流（ＩＣＯＭＰ）を生成し、前記補正電流を前記電流生成部に帰還させる補正回路（２０Ｃ）を更に有する。
ＭＯＳトランジスタのサブスレッショルド領域の特性は、バイポーラトランジスタのＩＣ−ＶＢＥ特性に近い特性となるから、項２３の電圧発生回路によれば、温度依存性がある２つの電圧（出力電圧とＶＧＳ電圧）の差分に応じた電流を生成することで、温度特性を補正したい温度範囲で変化する補正電流の生成が可能となる。これにより、項１１等と同様に、出力電圧の非線形温度依存性が改善され、より広範な温度範囲における出力電圧のばらつきを低減させることができ、且つ、絶対温度０Ｋを基点としたＰＴＡＴ電流やＰＴＡＴ２電流（絶対温度の２乗に比例した電流）を用いて温度特性を補正する場合に比べて、補正が容易となる。また、前記補正回路にバイポーラトランジスタを用いないから、ＣＭＯＳプロセスで補正回路を実現することができる。
〔２４〕（温度補正回路（ＭＯＳＴｒ）の具体的構成）
項２３の電圧発生回路において、前記補正回路は、ゲート端子が前記出力部の出力側に配置される第１ＭＯＳトランジスタ（ＭＮ６）と、一端が前記第１電位ノードに接続される第４抵抗素子（Ｒ６）と、前記第１ＭＯＳトランジスタのソース端子と前記第４抵抗素子の他端との間に設けられ、ゲート端子とドレイン端子が同電位とされる１又は複数の第２ＭＯＳトランジスタ（ＭＮ５）と、前記第１ＭＯＳトランジスタのドレイン側に流れる電流に応じた電流を出力するカレントミラー部（ＭＰ３、ＭＰ４）と、を有する。
これによれば、例えば前記第２ＮＭＯＳトランジスタの段数を調整することで、ＭＯＳトランジスタをサブスレッショルド領域で動作させることができ、前記補正電流の生成が容易となる。
２．実施の形態の詳細
実施の形態について更に詳述する。
≪実施の形態１≫
図１は、本実施の形態に係る基準電圧発生回路の一例を示すブロック図である。
同図に示される基準電圧生成回路１は、基準電圧ＶＢＧＲを生成して出力する電圧生成回路（以下、ＢＧＲコア回路とも称する。）１０と、基準電圧ＶＢＧＲに応じて、基準電圧ＶＢＧＲの温度特性を補正するための補正電流を生成し、ＢＧＲコア回路に帰還させる非線形補正回路（以下、単に補正回路とも称する。）２０を備える。
図２は、基準電圧発生回路１の具体的な回路構成の一例を示す回路図である。同図に示される基準電圧発生回路１は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成されている。
同図に示されるＢＧＲコア回路１０は、エミッタ面積の異なる２つのバイポーラトランジスタＱ１、Ｑ２のベース・エミッタ間電圧の差電圧（ΔＶＢＥ）に応じた電流とバイポーラトランジスタＱ２のベース・エミッタ間電圧ＶＢＥ２に応じた電流を加算した電流を電流生成部１０１によって生成し、生成した電流を電圧出力部１０２によって電圧ＶＢＧＲに変換して出力する。
電流生成部１０１は例えば、ＮＰＮ型のバイポーラトランジスタＱ１、Ｑ２と、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ５と、差動アンプＡ１と、Ｐチャネル型のＭＯＳトランジスタＭＰ１、ＭＰ２から構成され、電圧出力部１０２は例えば、抵抗Ｒ４から構成される。夫々の素子の接続関係は以下である。
バイポーラトランジスタＱ１、Ｑ２はエミッタ端子が共通に接続される。バイポーラトランジスタＱ１のエミッタ面積は、バイポーラトランジスタＱ２のｎ（ｎは２以上の整数）倍に大きくされる。すなわち、バイポーラトランジスタＱ１とＱ２に同じ電流を流すようにしたとき、バイポーラトランジスタＱ２のエミッタ電流密度がトランジスタＱ１のエミッタ電流密度のｎ倍となるように設定される。抵抗Ｒ１は、一端がバイポーラトランジスタＱ２のベース端子に接続され、他端がバイポーラトランジスタＱ１のコレクタ端子に接続される。抵抗Ｒ２は、一端が抵抗Ｒ１の一端に接続され、他端がバイポーラトランジスタＱ２のコレクタ端子に接続される。抵抗Ｒ５は、バイポーラトランジスタＱ１、Ｑ２の共通に接続されたエミッタ端子と接地ノードとの間に設けられる。抵抗Ｒ３は、バイポーラトランジスタＱ２のベース端子と接地ノードとの間に設けられる。差動アンプＡ１は、バイポーラトランジスタＱ１、Ｑ２のコレクタ側の電位を夫々入力する。ＭＯＳトランジスタＭＰ１、ＭＰ２は共に、差動アンプＡ１の出力電圧をゲート端子に入力し、ソース端子は電源ノードＶｃｃに接続される。ＭＯＳトランジスタＭＰ１のドレイン端子が上記抵抗Ｒ１及びＲ２の接続ノードに接続されることで、フィードバックループが形成される。また、ＭＯＳトランジスタＭＰ２のドレイン端子が抵抗Ｒ４に接続されることにより、電流Ｉが抵抗Ｒ４に供給される。ＢＧＲコア回路１０の詳細な動作原理については後述する。
図２に示される補正回路２０は、ＢＧＲコア回路１０の出力電圧ＶＢＧＲを入力し、ボルテージフォロアを構成するアンプＡ２と、ベース端子がアンプＡ２の出力端子に接続されるバイポーラトランジスタＱ３と、バイポーラトランジスタＱ３のエミッタ端子と接地ノードとの間に設けられた抵抗Ｒ６と、バイポーラトランジスタＱ３のコレクタ側に流れる電流に応じて補正電流ＩＣＯＭＰを出力するカレントミラー回路を構成するＰチャネル型のＭＯＳトランジスタＭＰ３、ＭＰ４とを備える。特に制限されないが、補正電流ＩＣＯＭＰは抵抗Ｒ５に帰還される。このようにフィードバック方式とすることにより、補正回路に用いるアンプやカレントミラーといった要素回路に高い精度が必要されず、大きな面積や電流を追加することなく精度の向上が可能となる。なお、アンプＡ２はバイポーラトランジスタＱ３のベース電流を供給するために設けたものであり、ＭＯＳトランジスタＭＰ２から直接ベース電流を供給することによる出力電圧ＶＢＧＲへの影響が無視できる場合には省略してもよい。補正回路２０の詳細な動作原理については後述する。
以下基準電圧発生回路１の動作原理について、ＢＧＲコア回路１０と補正回路２０に分けて詳細に説明する。
（１）ＢＧＲコア回路１０
ＢＧＲコア回路１０についての理解を容易にするため、ＢＧＲコア回路１０のみを表した図３を用いて詳細に説明する。
図３は、基準電圧発生回路１におけるＢＧＲコア回路１０の一例を示す回路図である。同図では、アンプのオフセットを入力オフセット電圧ＶＯＳとしてアンプＡ１の正側入力に挿入して等価的に表現した場合を一例として示している。
同図において、抵抗Ｒ１に流れる電流をＩ１、抵抗Ｒ２に流れる電流をＩ２、ＭＰ１、ＭＰ２に流れる電流をＩ、抵抗Ｒ１と抵抗Ｒ２の接続点の電圧をＶ３とし、Ｒ１＝Ｒ２＝Ｒ１２を仮定する。また、以降の説明では、カレントミラー回路等のミラー比を１：１として説明するが、特に限定されず、ミラー比を変えることも可能である。
なお、以降の説明では理解を容易にするためバイポーラトランジスタのベース電流は無視して計算するが、実際の設計におけるシミュレーション等ではベース電流を含めた計算を行う。
バイポーラトランジスタの飽和電流密度をＪｓ、単位面積をＡ、熱電圧ＶＴ＝ｋＴ／ｑ、ｋをボルツマン定数、Ｔを絶対温度、ｑを電荷素量とすれば、Ｑ１のベース・エミッタ間電圧ＶＢＥ１とＱ２のベース・エミッタ間電圧ＶＢＥ２について（式１）が成立する。
Figure 0005693711
アンプＡ１による帰還が正常に動作していれば、（式２）が成立する。
Figure 0005693711
（式２）に（式１）を代入すると、（式３）が成立する。
Figure 0005693711
また、電位Ｖ３のノードからアンプＡ１の入力までのキルヒホッフ電圧則から（式４）が成立し、整理すると電流Ｉ１とＩ２との関係として（式５）が成立する。（式３）と（式５）から電流Ｉ２を消去すると（式６）のように近似できる。ただし、ＶＯＳ／Ｉ１・Ｒ１２＜＜１を仮定している。
Figure 0005693711
Figure 0005693711
Figure 0005693711
ここで、（式６）のＩ１についての２次方程式を解くと、Ｉ１は（式７Ａ）となる。ただし、Ｄは（式７Ｂ）である。
Figure 0005693711
したがって、出力電圧ＶＢＧＲは（式８）で表すことができる。また、同式から明らかなように抵抗比Ｒ４＜Ｒ３とすることにより出力電圧ＶＢＧＲは低出力電圧化（約１．０Ｖ以下）とすることが可能とされる。
Figure 0005693711
（式８）に基づいて、出力電圧ＶＢＧＲのＶＯＳ＝０からの誤差を示すΔＶＢＧＲを求めると、（式９）となる。
Figure 0005693711
（式９）において、例えばＲ３＝３１５ｋΩ、Ｒ４＝１６０ｋΩ、Ｒ１２＝６６ｋΩ、ｎ＝８、ＶＴ＝２６ｍＶ（温度が２７℃の場合）とすると、ＶＯＳ＝１０ｍＶのときΔＶＢＧＲは、約２．５４ｍＶとなる。
ここで、本実施の形態に係るＢＧＲコア回路１０の作用・効果を従来のＢＧＲ回路と比較するため、従来のＢＧＲ回路の動作原理について図４及び図５を用いて説明する。
図４は、上記非特許文献１に基づいて検討した解析用のＢＧＲコア回路の一例を示す回路図である。
同図では、オフセット電圧ＶＯＳをアンプＡの正側入力に挿入した場合を一例として示している。同図において、バイポーラトランジスタＱ１、Ｑ２のエミッタ面積比は１：ｎであり、電流をＩ１、Ｉ２、バイポーラトランジスタの飽和電流密度をＪｓ、単位面積をＡ、Ｒ１＝Ｒ２＝Ｒ１２と仮定する。
同図において、Ｑ１のベース・エミッタ間電圧ＶＢＥ１とＱ２のベース・エミッタ間電圧ＶＢＥ２について（式１０）が成立する。
Figure 0005693711
アンプによる帰還が正常に動作していれば、（式１１）が成立する。
Figure 0005693711
（式１１）に（式１０）を代入すると、（式１２Ａ）すなわち、（式１２Ｂ）が成立する。
Figure 0005693711
また、電源ＶＢＧＲからアンプＡの入力までのキルヒホッフ電圧則から（式１３）が成立し、電流Ｉ１とＩ２との関係から（式１４）が成立するから、（式１５）のように近似できる。ただし、ＶＯＳ／Ｉ１・Ｒ１２＜＜１を仮定している。
Figure 0005693711
Figure 0005693711
Figure 0005693711
ここで、（式１５）は簡単な２次方程式に変形できるので、Ｉ２について２次方程式を解くと、Ｉ２は（式１６Ａ）となる。ただし、Ｄは（式１６Ｂ）である。
Figure 0005693711
したがって、出力電圧ＶＢＧＲは（式１７）で表すことができる。
Figure 0005693711
（式１７）に示されるように、出力電圧ＶＢＧＲは、ＶＢＥに対し第２項目以降を加算することにより温度に比例した一次係数をキャンセルしている。したがって、非特許文献１に記載のＢＧＲ回路は、出力電圧ＶＢＧＲは約１．２Ｖとなり、例えば電源電圧が１Ｖ以下となるような低電源電圧動作及び低出力電圧化には向かないことがわかる。また、（式８）と（式１７）において、バイポーラトランジスタＱ１、Ｑ２のベース・エミッタ間電圧ＶＢＥの差電圧に応じた電流Ｉ１（Ｉ２）を表す第２項目を比較すると、図４のＢＧＲコア回路では、オフセット電圧ＶＯＳが加算される方向であるのに対し、本実施の形態に係るＢＧＲコア回路１０ではオフセット電圧ＶＯＳが減算される方向となっている。すなわち、本実施の形態に係るＢＧＲコア回路１０の方が、出力電圧ＶＢＧＲに対するオフセット電圧ＶＯＳの影響が少ないことが理解される。具体的に、図４のＢＧＲコア回路の出力電圧ＶＢＧＲのＶＯＳ＝０からの誤差を示すΔＶＢＧＲを求めると、（式１８）となる。
Figure 0005693711
（式１８）において、例えばＲ１２＝８２７．４５ｋΩ，Ｒ０＝１００ｋΩ，ｎ＝８，ＶＴ＝２６ｍＶ（温度が２７℃の場合）とすると、ＶＯＳ＝１０ｍＶのときΔＶＢＧＲは約９１．８ｍＶとなる。このことからも、オフセット電圧ＶＯＳによる出力電圧ＶＢＧＲの誤差は、本実施の形態に係るＢＧＲコア回路１０よりも大きくなることが理解される。
図５は、別の従来例として、上記特許文献１に基づいて検討した解析用のＢＧＲコア回路の一例である。
同図では、オフセット電圧ＶＯＳをアンプＡの正側入力に挿入した場合を一例として示している。電流をバイポーラトランジスタＱ１のコレクタ側に流れる電流をＩ１、バイポーラトランジスタＱ２のコレクタ側に流れる電流をＩ２、バイポーラトランジスタの飽和電流密度をＪｓ、単位面積をＡとし、Ｒ２＝Ｒ３＝Ｒを仮定すると、Ｑ１のベース・エミッタ間電圧ＶＢＥ１とＱ２のベース・エミッタ間電圧ＶＢＥ２について（式１９）が成立する。
Figure 0005693711
アンプによる帰還が正常に動作していれば、（式２０）が成立する。
Figure 0005693711
また、電源ＶｃｃからアンプＡの入力までのキルヒホッフ電圧則から（式２１）が成立し、電流Ｉ１とＩ２との関係から（式２２）が成立するから（式２３）のように近似できる。ただし、ＶＯＳ／Ｉ１・Ｒ＜＜１を仮定している。
Figure 0005693711
Figure 0005693711
Figure 0005693711
ここで、同様にＩ１について２次方程式を解くと、Ｉ１は（式２４Ａ）となる。ただし、Ｄは（式２４Ｂ）である。
Figure 0005693711
したがって、出力電圧ＶＢＧＲは（式２５）で表すことができる。
Figure 0005693711
（式２５）に示されるように、出力電圧ＶＢＧＲは、ＶＢＥに対し第２項目以降を加算することにより温度に比例した一次係数をキャンセルしている。したがって、図４のＢＧＲ回路と同様に、特許文献１に記載のＢＧＲ回路は、出力電圧ＶＢＧＲは約１．２Ｖとなり、例えば電源電圧が１Ｖ以下となるような低電源電圧動作及び低出力電圧化には向かないことがわかる。
ここで、出力電圧ＶＢＧＲのＶＯＳ＝０からの誤差を示すΔＶＢＧＲを求めると、（式２６）となる。
Figure 0005693711
（式２６）において、例えば、Ｒ＝５４０ｋΩ、Ｒ０＝３８ｋΩ、ｎ＝８、ＶＴ＝２６ｍＶ（温度が２７℃の場合）とすると、ＶＯＳ＝１０ｍＶのときΔＶＢＧＲ＝７．０１ｍＶとなり、出力電圧ＶＢＧＲの誤差は図４のＢＧＲコア回路と比較して１／１０以下となる。
図６は、各ＢＧＲコア回路の出力電圧ＶＢＧＲの入力オフセット電圧依存性を定量的に表した説明図である。
同図における各ＢＧＲコア回路の特性線は、（式９）、（式１８）、及び（式２６）におけるオフセット電圧ＶＯＳを変化させたときの夫々のΔＶＢＧＲの特性を表す。なお、（式９）、（式１８）、及び（式２６）における抵抗値等の定数には、前述した夫々のＢＧＲコア回路の説明で示した数値例を適用している。
同図に示されるように、本実施の形態に係るＢＧＲコア回路１０は、図４の回路トポロジに比較して入力オフセット電圧依存性が低いことが理解される。
図７は、図６の拡大図である。同図には、ＢＧＲコア回路１０と特許文献１に基づくＢＧＲコア回路（図５）の特性線が表示されている。
図７に示されるように、本実施の形態に係るＢＧＲコア回路１０は、図５の回路トポロジに比較しても入力オフセット電圧依存性が低いことが理解される。（式９）からも明らかのように、抵抗値、バイポーラトランジスタのエミッタ面積比ｎに適切な値を選択することにより図５のＢＧＲコア回路よりも出力電圧ＶＢＧＲのばらつきを抑えることができる。
図８は、上記３つのＢＧＲコア回路のシミュレーション結果である。シミュレーションにおける素子条件は、ＣＭＯＳプロセスのゲート長９０ｎｍ、ＭＯＳトランジスタ、抵抗及び容量はＴｙｐモデルである。同図では、ジャンクション温度Ｔｊは２５℃のときに電源電圧Ｖｃｃを０Ｖから５．５Ｖまで変化させたときの出力電圧ＶＢＧＲが示される。
同図に示されるように、図４のＢＧＲコア回路と図５のＢＧＲコア回路の出力電圧ＶＢＧＲは約１．２Ｖであるため、電源電圧Ｖｃｃは約２．０Ｖから動作可能とされる。このことは、（式１７）及び（式２５）に示されるように、出力電圧ＶＢＧＲが、ＶＢＥにＰＴＡＴ電圧を加算することにより温度に比例した一次係数をキャンセルした構成となっていることからも容易に理解される。
一方、本実施の形態に係るＢＧＲコア回路１０は、同図に示されるように、出力電圧ＶＢＧＲが１．０Ｖ以下となり、電源電圧Ｖｃｃは約１．０Ｖから動作可能となることが理解される。このことは（式８）からも容易に理解される。すなわち、本実施の形態に係るＢＧＲコア回路１０は、抵抗Ｒ３に流れるバイポーラトランジスタＱ２のＶＢＥに応じた電流と、絶対温度に比例したＰＴＡＴ電流を加算することで温度に比例した係数をキャンセルし、加算した電流を抵抗Ｒ４により電圧に変換して出力する構成であるから、抵抗Ｒ３と抵抗Ｒ４の比を調整すれば低電圧出力が可能となる。
以上に示されるように、本実施の形態に係るＢＧＲコア回路１０によれば、出力電圧ＶＢＧＲに対するアンプＡ１のオフセットの影響を低減することができる。また、抵抗Ｒ３と抵抗Ｒ４の比を調整することでより低い出力電圧ＶＢＧＲが生成可能となるから、より低い電源電圧Ｖｃｃで動作が可能となる。更に、図２及び図３に示されるように、バイポーラトランジスタＱ１、Ｑ２のエミッタ端子と接地ノードとの間に抵抗Ｒ５が挿入することでアンプＡ１のコモン入力電圧を高くシフトさせることができ、設計が容易となる。
（２）補正回路２０
補正回路２０による温度補正の原理について説明する。
先ず、バイポーラトランジスタのベース・エミッタ間電圧ＶＢＥの温度依存性について説明する。ベース・エミッタ間電圧の温度依存性は、前述した非特許文献２に示されるように、コレクタ電流ＩＣの温度依存性を（式２７）としたとき、（式２８）と表される。
Figure 0005693711
Figure 0005693711
ここでＴＲは参照温度である。また、ηはバイポーラトランジスタのデバイス構造に依存する定数であり、値は約３．６〜４．０である。ＶＧ０はバンドギャップ電圧の絶対温度０Ｋへ外挿値である。前述したように、ｍはコレクタ電流ＩＣが絶対温度に比例している場合は“１”となる。（式２８）を変形すると、（式２９）となる。
Figure 0005693711
（式２９）において、第１項目が温度に依存しない定数であり、第２項目が絶対温度に比例する項である。また、第３項目が絶対温度に対して比例ではなく、非線形依存性を示す項である。すなわち、ベース・エミッタ間電圧ＶＢＥは温度に対して非線形依存性を示す。
図９は、ベース・エミッタ間電圧ＶＢＥの温度に対する非線形依存性についての説明図である。
同図に示されるように、（式２９）の第３項目の特性は非線形な特性となる。なお、参照符号３００の直線は比較のために示したものであり、温度に比例した特性の一例である。
上記（１）ＢＧＲコア回路１０において示したＢＧＲ回路の一般式（例えば、（式８）、（式１７）、（式２５））は、抵抗比により決まる定数をＫ、Ｌとおくと、（式３０Ａ）又は（式３０Ｂ）のように表すことができる。ここで、ΔＶＢＥは、２つのバイポーラトランジスタＱ１、Ｑ２のベース・エミッタ間電圧ＶＢＥの差電圧である。
Figure 0005693711
（式３０Ａ）及び（式３０Ｂ）からもわかるように、第１項目のベース・エミッタ間電圧ＶＢＥの温度依存性が非線形性をもつので、絶対温度に比例した第２項目だけでは、非線形温度依存を補正することは理論上不可能であることがわかる。そこで、本実施の形態に係る基準電圧回路１では、以下の方法により出力電圧ＶＢＧＲの非線形温度依存の補正を行う。
図２において、抵抗Ｒ５とバイポーラトランジスタＱ１、Ｑ２のエミッタ端子の接続点の電位をＶ２とし、補正電流をＩＣＯＭＰとする。また、理解を容易にするため、Ｒ１＝Ｒ２＝Ｒ１２、Ｉ１＝Ｉ２＝ＩＰＴＡＴと仮定する。このとき、ＩＰＴＡＴは、ＶＢＥ２＝ＶＢＥ１＋Ｒ１２・ＩＰＴＡＴより、（式３１）で表すことができる。
Figure 0005693711
次に電流Ｉは、キルヒホッフ電流則から（式３２）となり、抵抗Ｒ３に流れる電流ＩＲ３は（式３３）と表されるから、電流Ｉは（式３４）となる。
Figure 0005693711
Figure 0005693711
Figure 0005693711
したがって、出力電圧ＶＢＧＲは（式３５）となる。
Figure 0005693711
抵抗Ｒ３と抵抗Ｒ４を調整することで出力電圧ＶＢＧＲを低電圧化できることは、前述した図３のＢＧＲコア回路１０と同様である。
また、補正電流ＩＣＯＭＰは、ＭＰ３とＭＰ４のミラー比を１：１とすれば、（式３６）で表すことができる。
Figure 0005693711
（式３６）に示されるように、補正電流ＩＣＯＭＰは、出力電圧ＶＢＧＲとバイポーラトランジスタＱ３のベース・エミッタ間電圧ＶＢＥ３の差電圧に基づいて生成される。低温側ではＶＢＧＲ≦ＶＢＥ３であるので補正電流ＩＣＯＭＰは流れず、高温側ではＶＢＧＲ＝ＶＢＥ３となる温度から補正電流ＩＣＯＭＰが加算される。これにより、補正電流ＩＣＯＭＰは（式３７）のように表される。
Figure 0005693711
したがって、基準電圧発生回路１では、（式３５）の第１項目ベース・エミッタ端子ＶＢＥの非線形性を、第２項のＩＰＴＡＴで線形補正するとともに、第３項目の補正電流ＩＣＯＭＰにより非線形補正を行う。また、温度依存性がある２つの電圧（出力電圧ＶＢＧＲとベース・エミッタ間電圧ＶＢＥ３）の差分に応じて補正電流ＩＣＯＭＰを生成することで、ＶＢＧＲ＝ＶＢＥ３となる温度から補正電流ＩＣＯＭＰが加算されるように構成することができる。また、補正電流ＩＣＯＭＰの傾きは抵抗Ｒ６の値により制御することができる。これにより、温度特性を補正したい所望の温度範囲でＶＢＧＲ＝ＶＢＥ３となるようにＶＢＧＲの特性を調整すれば、非線形温度特性を補正することが可能となる。
なお、上記の計算は近似計算であり、実際はＢＧＲコア回路１０と補正回路２０との間でループが形成され、帰還がかけられているので、抵抗や補正電流ＩＣＯＭＰなどの値は上記計算から多少のずれが生じる。正確な値はシミュレーションにより求めることが可能である。また、この例では電源電圧Ｖｃｃが１．０Ｖ程度であり、出力電圧ＶＢＧＲを約０．６３Ｖに設定する場合を想定しているため、補正回路２０のバイポーラトランジスタＱ３を一段構成としているが、後述するように、出力電圧が１．２Ｖ程度の場合には、補正回路２０のバイポーラトランジスタＱ３を２段構成とすることが望ましい。
図１０は、基準電圧回路１による非線形温度特性の補正方法の原理を示す説明図である。
同図において、ＶＢＧＲ＿ＰＴＡＴは、補正電流ＩＣＯＭＰを無視したときのベース・エミッタ間電圧ＶＢＥに絶対温度に比例した電圧ＶＰＴＡＴによる補正のみを行った場合の波形の一例を示している。また、電圧ＶＢＧＲ＿ＰＴＡＴは、お碗型の形状であって、低温側で温度係数がゼロとなる温度をなるように抵抗値等の回路定数が調整された場合が示されている。更にＶｔｈは、（式３５）の第３項目に対応する電圧の波形の一例である。同図に示されるように基準電圧回路１では、ＶＢＧＲ＝ＶＢＥ３となる温度Ｔ１から高温側で大きくなるような電圧Ｖｔｈを加算することで出力電圧ＶＢＧＲの温度依存性の低減を図ることができる。
ここで、本実施の形態に係る非線形補正回路２０の作用・効果を従来のＢＧＲ回路と比較するため、従来の温度補正方法について説明する。
図１１は、特許文献１を基に検討したＢＧＲ回路に対する非線形特性の補正の原理を示す説明図である。
同図において、抵抗Ｒ１を２つの抵抗Ｒ１１と抵抗Ｒ１２に分け、その間のノードの電位をＶ２とし、Ｒ１１、Ｒ１２の夫々の電流をＩＲ１１、ＩＲ１２とする。
補正電流ＩＣＯＭＰが加算されない場合の出力電圧ＶＢＧＲは、（式３８）で表される。
Figure 0005693711
当該回路では、非線形特性の補正のため、絶対温度比例しない補正電流ＩＣＯＭＰを電位Ｖ２のノードに供給する。ここでは、補正電流ＩＣＯＭＰとして、絶対温度の２乗に比例する電流ＩＰＴＡＴ ２を仮定する。この場合、テブナンの定理により（式３９）が成り立つから、同図に示すように、電位Ｖ１のノードと接地ノードとの間の回路は、抵抗Ｒｔｈと電圧源Ｖｔｈの直列接続と描き直すことができる。
Figure 0005693711
すなわち、テブナン等価電圧ＶＴＨは高温側で増大する特性（非線形特性）となる。したがって、補正電流ＩＣＯＭＰ（ＩＰＴＡＴ ２）を加算した場合の出力電圧ＶＢＧＲは（式４０）となる。
Figure 0005693711
（式４０）に示されるように、絶対温度の２乗に比例した電流ＩＰＴＡＴ ２に基づく非線形補正の項（第３項目）が加えられると、ＶＢＧＲの温度特性が３次曲線的となり、温度ドリフトが低減されることが理解される。前述したように、基準電圧源は一般に所定の温度範囲（例えば−５５℃から１６０℃）においてフラットな温度特性が求められる。そのため、温度補正を行う場合、要求される温度範囲において補正を行うことが望ましい。しかしながら、例えば非特許文献３乃至５に記載のＩＰＴＡＴ ２電流生成回路によって、電流ＩＰＴＡＴ ２を生成した場合、その電流は絶対温度０Ｋから変化する電流である。そのため（式４０）に示されるように、出力電圧ＶＢＧＲは、絶対温度０Ｋから非線形補正の項（ＩＣＯＭＰ・Ｒ１２）が加算されることになる。このことは、所定の温度範囲における温度特性を改善させる場合には好適な方法ではない。実際に本願発明者等が事前に検討を行ったところ、上記のＩＰＴＡＴ ２電流生成回路を用いてＩＰＴＡＴ ２を加算する補正方法では、適切な温度補正の実現が困難であった。また、上記のＩＰＴＡＴ ２電流生成回路では、回路規模及び素子数が共に大きくなる上、回路構成が複雑で低電圧化には向いていない。一方、本実施の形態に係る非線形補正回路２０によれば、素子数が少なく簡単な回路構成で補正電流ＩＣＯＭＰを生成することができ、且つ所定の温度以上で変化するように補正電流ＩＣＯＭＰを生成することができるから、目的とする温度範囲において出力電圧ＶＢＧＲの非線形補正を容易に行うことが可能となる。
図１２は、シミュレーションによる基準電圧発生回路の温度依存性の一例を示す図である。同図には、基準電圧発生回路１と、非特許文献１に基づくＢＧＲ回路（図４）と、特許文献１に基づくＢＧＲ回路（図５）、の夫々の出力電圧ＶＢＧＲのシミュレーション結果が示される。
同図の（Ａ）には、上記３つの回路の特性波形が示され、同図の（Ｂ）には、温度係数ＴＣ（ｐｐｍ／℃）と温度変化による電圧変動である温度ドリフトΔＶＢＧＲ（ｍＶ）の値が示される。温度係数ＴＣはＢＯＸ法により（式４１Ａ）で定義され、温度ドリフトΔＶＢＧＲは（式４１Ｂ）で定義される。
Figure 0005693711
シミュレーションには、特定のゲート長９０ｎｍＣＭＯＳプロセスにより標準的に製造された、ＭＯＳトランジスタ、抵抗及び容量などの素子を想定したデバイスモデルを用いている。電源電圧Ｖｃｃは、非特許文献１に基づくＢＧＲ回路（図４）及び特許文献１に基づくＢＧＲ回路（図５）については低電源電圧化が困難なため３．０Ｖとし、基準電圧発生回路１については１．０Ｖとした。温度の可変範囲は−４０℃〜１２５℃である。なお、基準電圧発生回路１の出力電圧ＶＢＧＲは１．０Ｖ以下（約０．６３Ｖ）であるので、図１２の（Ａ）では比較のため、基準電圧発生回路１の出力電圧ＶＢＧＲの特性線を縦軸の上方向に平行移動させている。
同図に示されるように、非特許文献１に基づくＢＧＲ回路（図４）及び特許文献１に基づくＢＧＲ回路（図５）は、線形補正のみであるので、温度ドリフトΔＶＢＧＲは２．６ｍＶから３．２ｍＶ程度と大きいが、基準電圧発生回路１では、０．２５ｍＶ程度と１／１０程度に抑えられていることがわかる。
次に基準電圧発生回路１における構成要素等について詳細に説明する。
図１３は、ＢＧＲコア回路１０におけるバイポーラトランジスタＱ１、Ｑ２のレイアウトの一例を示す説明図である。特に制限されないが、同図ではコレクタをｎ型ディープウェルｄｗｅｌを用いて縦方向に形成し、バイポーラトランジスタＱ１、Ｑ２の周囲をｎ型ディープウェルｄｗｅｌで囲むように形成した場合が一例として示されている。また、特に制限されないが、同図の（Ｃ）を除き、バイポーラトランジスタＱ１とＱ２のエミッタ面積比を８：１とした場合が一例として示されている。
同図の（Ａ）には、２つのバイポーラトランジスタＱ１とＱ２にコレクタを構成するｎ型ディープウェルｄｗｅｌのサイズを同じく形成した場合が示される。このように形成することで、容量結合により半導体基板から伝播する雑音の影響をＱ１とＱ２で等しくして、同相雑音としてキャンセルすることができる。
同図の（Ｂ）には、同図の（Ａ）に示したｎ型ディープウェルｄｗｅｌの形成に加え、エミッタ面積の小さい方のバイポーラトランジスタＱ２が形成されるディープウェルｄｗｅｌにダミーを含めた８個のバイポーラトランジスタをＱ１と同様に配置した場合が示される。この場合、Ｑ２が形成される領域の８個のトランジスタのうち１つに配線を行うことにより、Ｑ１とＱ２のサイズ比を８：１とする。これにより、図１３の（Ａ）の効果に加え、トランジスタの形成時における寸法ばらつきの影響を低減することができる。
同図の（Ｃ）には、同図の（Ａ）に示したｎ型ディープウェルｄｗｅｌの形成に加え、バイポーラトランジスタＱ１、Ｑ２が形成されるディープウェルｄｗｅｌの夫々にダミーを含めた９個のバイポーラトランジスタを配置した場合が示される。例えばＱ１とＱ２のサイズ比が９：１のように、一方が２のべき乗となる場合には、Ｑ１と同一個配置されたトランジスタ群の中心部のトランジスタをＱ２をとすれば、更に寸法ばらつきを低減することができる。
同図の（Ｄ）には、同図の（Ａ）に示したｎ型ディープウェルｄｗｅｌの形成に加え、１つのディープウェルｄｗｅｌにダミーを含めた９個のバイポーラトランジスタを配置した場合が示される。この場合、ディープウェルｄｗｅｌ領域に形成されたトランジスタ群の中心にあるトランジスタ（Ｂ）をＱ２とし、その他の８個のトランジスタ（Ａ）をＱ１とすれば、寸法ばらつきを低減することができ、且つ、同図の（Ｃ）よりも小さい面積で形成することができる。
図１４は、基準電圧発生回路１におけるアンプＡ１の一例を示す回路図である。
同図の（Ａ）は、Ｎチャネル型ＭＯＳトランジスタを入力段とするアンプＡ１の一例である。同図のアンプは、初段部と出力段部から構成される。初段部は、差動入力段を構成する２つのＮチャネル型ＭＯＳトランジスタＭ１、Ｍ２と、そのソース端子と接地ノードとの間に設けられた電流現ｉ１と、上記Ｍ１、Ｍ２のドレイン端子と電源電圧Ｖｃｃとの間に設けられ、カレントミラー回路によりアクティブ負荷を構成する２つのＰチャネル型ＭＯＳトランジスタＭ３、Ｍ４から構成される。また、出力段部は、初段の出力信号をゲート端子に入力し、ソースが電源電圧Ｖｃｃのノードに接続されたＰチャネル型ＭＯＳトランジスタＭ３と、そのドレイン端子と接地ノードとの間に設けられた電流源ｉ３を負荷とするする反転増幅回路から構成される。Ｍ３のゲート端子とドレイン端子との間には、位相補償回路としてのキャパシタＣｆと抵抗Ｒｆが設けられる。
同図の（Ｂ）は、Ｎチャネル型ＭＯＳトランジスタを入力段とするアンプＡ１の別の一例である。同図のアンプは、初段部、出力段部、及び電流源部から構成される。基準電圧発生回路１を構成する場合、消費電力を下げることが必要であるが、その弊害としてアンプの利得が必要以上に高くなり、位相補償が困難になる虞がある。同図に示されるアンプは、消費電力の低減を目的とした回路構成であり、ＮチャネルＭＯＳトランジスタによる差動入力の初段増幅部、ＰチャネルＭＯＳトランジスタから構成されるソース接地の反転増幅回路からなる出力段、及びこれらを駆動する電流源で構成される。電流源部は、微小電流を安定に供給するためにｎチャネルＭＯＳトランジスタＭ１２とＭ１３のゲート・ソース間電圧の差電圧を抵抗Ｒｒｅｆにより電流変換し、変換した電流Ｉｒｅｆを発生する。電流Ｉｒｅｆは、ＭＯＳトランジスタＭ１４、Ｍ１５で電流ミラー形態として初段部と出力段部のバイアス電流ｉ１、ｉ３を決める。電流ｉ１の電流値を小さく設定する場合、初段のアンプの利得が高くなり位相補償が難しくなるのを防ぐために、利得を決める要因となるカレントミラーを構成するＭＯＳトランジスタＭ４、Ｍ５のそれぞれに対して一定電流ｉ２を流す電流源Ｍ６とＭ７を並列接続して構成する。上記一定電流Ｉｒｅｆは、ＭＯＳトランジスタＭ１３、Ｍ１１、及びダイオード接続のＭ９に流れ、ＭＯＳトランジスタＭ６〜Ｍ９が電流ミラー形態とされることにより、定電流ｉ３を形成することができる。これにより、位相補償が容易になる。つまり、従来用いられるミラー補償の他に、設計が容易なポールゼロ補償（ＲｆとＣｆを出力段に直列に接続）が可能となる。
上記図２の説明では、基準電圧発生回路１の動作原理の理解を容易にするため起動回路（スタートアップ回路）を除いた回路構成を示したが、基準電圧発生回路１は更にスタートアップ回路を備える。
図１５は、スタートアップ回路を備えた基準電圧発生回路１の一例を示す回路図である。
基準電圧発生回路１は、電源電圧投入等の起動時に出力電圧ＶＢＧＲが０Ｖで安定してしまう場合がある。この対策として、基準電圧回路１にスタートアップ回路３０を設け、強制的に電流を流し込むことにより起動をかける。
以下スタートアップ回路３０の動作について説明する。例えば、ＭＯＳトランジスタＭＰ１のゲート電位Ｖ１がＶｃｃのとき、ＭＰ１はオフしており電流は流れない。このとき、ＭＯＳトランジスタＭＰ２もオフしているので、出力電圧ＶＢＧＲはグランド電位となり、ＭＯＳトランジスタＭＮ１はオフしている。ＭＯＳトランジスタＭＮ１のドレイン端子が接続されるノードの電位Ｖ４は、ＭＯＳトランジスタＭＰ７の閾値電圧をＶＴＨＰとすると、Ｖｃｃ−｜ＶＴＨＰ｜となり、ＭＯＳトランジスタＭＮ２がオンする。これにより、ＭＰ１のゲート電位Ｖ１は、Ｖｃｃから下降し、ＢＧＲコア回路１０は正常なバイアスで動作可能とされる。
上記スタートアップ回路３０により、電源投入時やスリープ解除時等に誤りなく出力電圧ＶＢＧＲを発生させることが可能となる。また、通常動作時に外乱などがあった場合にもすぐに復帰して出力電圧ＶＢＧＲが安定に生成される。更に、スタートアップ回路３０の回路構成によれば、ＭＯＳトランジスタＭＰ７、ＭＮ１及びＭＮ２のトランジスタサイズを適切に選択することにより、ＭＯＳトランジスタＭＮ２のゲート電位Ｖ４を、ＭＯＳトランジスタＭＮ２の閾値電圧ＶＴＨＮ以下とすることができるので、ＭＯＳトランジスタＭＮ２の電流は無視でき、ＢＧＲコア回路１０の動作に影響を与えないようにすることができる。なお、上記スタートアップ回路３０は一例であり、基準電圧発生回路１には他の回路構成のスタートアップ回路を設けてもよい。
図１６は、電源Ｖｃｃラインにローパスフィルタ（ＬＰＦ）を挿入した回路構成例を示す説明図である。
本実施の形態に係るＢＧＲコア回路１０及び補正回路２０は、回路規模及び消費電力が小さいため、同図に示されるように電源Ｖｃｃラインにローパスフィルタ６０を挿入し、ローパスフィルタ６０の出力電圧Ｖｃｃ＿ＬＰＦをＢＧＲコア回路１０、補正回路２０、レギュレータ回路（基準電流源）７０等に供給する構成とすることができる。これにより、ＰＳＲＲ（ｐｏｗｅｒ ｓｕｐｐｌｙ ｒｅｊｅｃｔｉｏｎ ｒａｔｉｏ）を低減させ、電源電圧変動に対する耐性を高めることができる。ローパスフィルタ６０は、例えば抵抗素子と容量素子で実現されるが、低域透過特性が得られるなら他の回路構成でもよい。
次に、基準電圧発生回路１０を適用したシステムについて説明する。
図１７は、基準電圧発生回路１０を適用したシステムの一例を示す説明図である。
同図の（Ａ）には、ＡＤ変換器への適用例が示される。ＡＤ変換器が基準電圧発生回路１によって生成したＶＢＧＲ電圧やＶＢＧＲ電圧を基準に生成された電圧に基づいて、アナログ入力信号をディジタル信号に変換して出力する。
同図の（Ｂ）には、ＤＡ変換器への適用例が示される。ＤＡ変換器が基準電圧発生回路１によって生成したＶＢＧＲ電圧やＶＢＧＲ電圧を基準に生成された電圧に基づいて、ディジタル入力信号をアナログ信号に変換して出力する。
同図の（Ｃ）には、基準電流源への適用例が示される。基準電流源が基準電圧発生回路１によって生成したＶＢＧＲ電圧やＶＢＧＲ電圧を基準に生成された電圧に基づいて、基準電流ＩＲＥＦを生成して出力する。
同図の（Ｄ）には、温度センサへの適用例が示される。温度センサは、温度に比例するＶＰＴＡＴ電圧と温度依存性の低いＶＢＧＲ電圧に基づいて温度を測定し、測定結果を出力する。ＶＰＴＡＴ電圧の生成方法は後述する。
図１８は、基準電圧発生回路１０を適用した半導体集積回路装置の一例を示すブロック図である。
特に制限されないが、半導体集積回路装置１００は、例えば電源回路を内蔵したシステムＬＳＩである。
半導体集積回路装置１００は、例えば、電源回路５０、ＣＰＵ（中央処理装置）４５、レジスタ４６、不揮発性記憶素子４７、その他の周辺回路４８、及び入出力回路４９から構成される。電源回路５０は、例えば、基準電圧発生回路１０、参照電圧用バッファ回路４２、主電源としてのメインレギュレータ４３、スタンバイ用電源としてのサブレギュレータ４４、及び電源制御部４１から構成される。これらの回路は、外部端子から供給された電源電圧ＶＣＣを受けて動作し、それを降圧した内部電圧Ｖｉｎｔを生成して、システムＬＳＩを構成するＣＰＵ４５、レジスタ４６、不揮発性記憶素子４７、及びその他周辺回路４８の動作電圧として供給する。
例えば上記システムＬＳＩ１００がバッテリー駆動される場合は、低電源電圧・低消費電力が求められる。しかしながら、低電源電圧化により各回路は十分なマージンが確保できなくなるため、より高精度な特性の要求が予想される。そこで、本実施の形態に係る基準電圧発生回路１を上記システムＬＳＩに適用すれば、低電源電圧動作・低出力電圧が可能であり有効である。また、より高精度化するため、基準電圧発生回路１はＣＭＯＳプロセスで構成することが好ましい。特に差動アンプＡ１のオフセットの影響が小さい（電流のミスマッチと等価）ことはＳＯＣ（Ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ）用メモリ、マイクロプロセッサに搭載する際に好都合である。さらに、アンプＡ１の素子ミスマッチを低減させるためにチョッパーを採用したり、ＭＯＳトランジスタのマッチングを改善するためにＤＥＭ（Ｄｙｎａｍｉｃ Ｅｌｅｍｅｎｔ Ｍａｔｃｈｉｎｇ）を採用したりしてもよい。
以上実施の形態１に係る基準電圧発生回路１によれば、ＢＧＲコア回路１を上記の回路構成とすることで、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。また、非線形補正回路２０により補正電流ＩＣＯＭＰを生成してＢＧＲコア回路１０に帰還させることで、出力電圧ＶＢＧＲの温度依存性をより低減させることができる。
≪実施の形態２≫
図１９は、本発明の別の実施の形態に係る基準電圧発生回路の一例を示す回路図である。
同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
同図に示される基準電圧発生回路２は、ＢＧＲコア回路１０Ａと非線形補正回路２０を備える。ＢＧＲコア回路１０Ａは、実施の形態１に係るＢＧＲコア回路１０から抵抗Ｒ５を取り除いた構成である。
基準電圧発生回路２において、補正電流ＩＣＯＭＰの帰還先は、抵抗Ｒ３とされる。特に制限されないが、本実施の形態では、抵抗Ｒ３を抵抗Ｒ３１と抵抗Ｒ３２に分け、夫々の抵抗の接続ノードに電流ＩＣＯＭＰを帰還させる構成とする。
基準電圧発生回路２による出力電圧ＶＢＧＲは以下となる。
実施の形態１と同様にＲ１＝Ｒ２＝Ｒ１２とすると、電位Ｖ３のノードでのキルヒホッフ電流則から（式４２）が成り立つ。
Figure 0005693711
また、テブナンの定理から（式４３）が成り立つ。
Figure 0005693711
更に、補正電流ＩＣＯＭＰは（式４４）となる。ここで、補正電流ＩＣＯＭＰの向きは、図１９に示すようにＭＯＳトランジスタＭＰ４から抵抗Ｒ３に流れ込む方向を正とする。
Figure 0005693711
また、グランド（接地ノード）から電圧Ｖ３のノードまでのキルヒホッフ電圧則から（式４５Ａ）が成り立つから、ＩＰＡＴ電流は（式４５Ｂ）となる。
Figure 0005693711
（式４２）に（式４３）と（式４５Ｂ）を代入して出力電圧ＶＢＧＲを求めると、（式４６）となる。ここで、（式４６）の第３項目（ＶＣＯＭＰ）が負の値であることに注意されたい。
Figure 0005693711
図２０は、基準電圧発生回路２による非線形温度特性の補正方法の原理を示す説明図である。
基準電圧発生回路２は、バイポーラトランジスタＱ２のベース・エミッタ間電圧ＶＢＥの負の温度依存性（第１項目：ＶＣＴＡＴ）を、絶対温度に比例する電圧（第２項目：ＶＰＴＡＴ）と非線形補正電圧（第３項目：ＶＣＯＭＰ）により補正する。補正電流ＩＣＯＭＰは、基準電圧発生回路１と同様に所定温度Ｔ１を境に高温側で増加する特性となるが、非線形補正電圧（第３項目：ＶＣＯＭＰ）は高温側で負となる特性である。そこで、基準電圧発生回路２では、図２０に示されるように、第１項目と第２項目の和（ＶＢＧＲ＿ＰＴＡＴ）が、高温側において温度係数がゼロとなるように最適化を行う。これにより、出力電圧ＶＢＧＲの温度ドリフトを低減することが可能となる。
なお上記計算は、実施の形態１と同様に近似計算であり、抵抗値や補正電流値等の正確な値はシミュレーションによって求められる。その他のスタートアップ回路やローパスフィルタの追加やシステムＬＳＩ等への応用は、実施の形態１と同様に適用可能である。
以上実施の形態２に係る基準電圧発生回路２によれば、基準電圧発生回路１と同様に、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。また、出力電圧ＶＢＧＲの温度依存性をより低減させることができる。
≪実施の形態３≫
図２１は、本発明の別の実施の形態に係る基準電圧発生回路の一例を示す回路図である。
同図において、実施の形態１及び２と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
同図に示される基準電圧発生回路３は、ＢＧＲコア回路１０Ａと非線形補正回路２０Ａを備える。非線形補正回路２０Ａは、生成した補正電流ＩＣＯＭＰを折り返して出力する構成である。
基準電圧発生回路３において、補正電流の帰還先は抵抗Ｒ３とされる。特に制限されないが、本実施の形態では、抵抗Ｒ３を抵抗Ｒ３１と抵抗Ｒ３２に分け、夫々の抵抗の接続ノードに帰還させる構成とする。
基準電圧発生回路３による出力電圧ＶＢＧＲは以下となる。
補正電流ＩＣＯＭＰの向きを、図２１に示すように抵抗Ｒ３からＭＯＳトランジスタＭＰ４に流れ込む方向と正とし、実施の形態２に係る基準電圧発生回路２と同様の方法により計算すると、出力電圧ＶＢＧＲは（式４７）と表される。ここで（式４７）の第３項目（ＶＣＯＭＰ）が高温側で正の値であることに注意されたい。
Figure 0005693711
図２２は、基準電圧発生回路３による非線形温度特性の補正方法の原理を示す説明図である。
基準電圧発生回路３は、バイポーラトランジスタＱ２のベース・エミッタ間電圧ＶＢＥの負の温度依存性（第１項目：ＶＣＴＡＴ）を絶対温度に比例する電圧（第２項目：ＶＰＴＡＴ）と非線形補正電圧（第３項目：ＶＣＯＭＰ）により補正する。補正電流ＩＣＯＭＰは、基準電圧発生回路１と同様に所定温度Ｔ１を境に高温側で増加する特性となるが、ＭＯＳトランジスタＭＮ３及びＭＮ４からなるカレントミラー回路で補正電流ＩＣＯＭＰ折り返しているため、補正電流ＩＣＯＭＰは抵抗Ｒ３１とＲ３２の接続ノードから引き抜かれることになる。そのため、非線形補正電圧（第３項目：ＶＣＯＭＰ）は高温側で正となる。そこで、基準電圧発生回路２では、図２２に示されるように、第１項目と第２項目の和（ＶＢＧＲ＿ＰＴＡＴ）が、低温側において温度係数がゼロとなるように最適化を行う。これにより、出力電圧ＶＢＧＲの温度ドリフトを低減することが可能となる。なお、上記計算は、実施の形態１と同様に近似計算であり、抵抗値や補正電流値等の正確な値はシミュレーションによって求められる。
その他のスタートアップ回路やローパスフィルタの追加やシステムＬＳＩ等への応用は、実施の形態１と同様に適用可能である。
以上実施の形態３に係る基準電圧発生回路３によれば、基準電圧発生回路１と同様に、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。また、出力電圧ＶＢＧＲの温度依存性をより低減させることができる。
≪実施の形態４≫
図２３は、本発明の別の実施の形態に係る基準電圧発生回路の一例を示す回路図である。
同図において、実施の形態１乃至３と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
同図に示される基準電圧発生回路４は、ＢＧＲコア回路１０Ｂと非線形補正回路２０Ｂを備える。ＢＧＲコア回路１０Ｂは、ＢＧＲコア回路１０から抵抗Ｒ５を取り除いた構成である。非線形補正回路２０Ｂは、非線形補正回路２０のカレントミラー回路をフォールデッド型のカレントミラー回路にした構成である。フォールデッド型のカレントミラー回路を構成するＭＯＳトランジスタＭＰ３、ＭＰ４のゲート端子にはバイアス電圧Ｖｂｉａｓが供給され、例えば、図示されないセルフバイアス回路等から供給される。
基準電圧発生回路４において、補正電流ＩＣＯＭＰの帰還先は、抵抗Ｒ２とバイポーラトランジスタＱ２のコレクタ端子の接続ノードとされる。
基準電圧発生回路４の出力電圧ＶＢＧＲは以下となる。なお、特に制限されないが、簡単のため、補正電流ＩＣＯＭＰのミラー比は１：１とする。
実施の形態１と同様にＲ１＝Ｒ２＝Ｒ１２とすると、バイポーラトランジスタの近似式から（式４８Ａ）及び（式４８Ｂ）が成り立つ。
Figure 0005693711
グランド（接地ノード）から電位Ｖ３のノードまでのキルヒホッフ電圧則より、（式４９）が成立するので、電流Ｉ１は（式５０）と近似することができる。ただし、ＩＣＯＭＰ／Ｉ１＜＜１を仮定している。
Figure 0005693711
Figure 0005693711
（式５０）は簡単な２次式となるから、これを解くと（式５１）となり、出力電圧ＶＢＧＲは、（式５２）となる。ただし、（式５３）を仮定している。
Figure 0005693711
Figure 0005693711
Figure 0005693711
したがって、出力電圧ＶＢＧＲは、（式５４）と表すことができる。
Figure 0005693711
図２４は、基準電圧発生回路４による非線形温度特性の補正方法の原理を示す説明図である。
基準電圧発生回路４は、バイポーラトランジスタＱ２のベース・エミッタ間電圧ＶＢＥの負の温度依存性（第１項目：ＶＣＴＡＴ）を絶対温度に比例する電圧（第２項目：ＶＰＴＡＴ）と非線形補正電圧（第３項目：ＶＣＯＭＰ）により補正する。補正電流ＩＣＯＭＰは、基準電圧発生回路１と同様に、所定温度Ｔ１を境に高温側で増加する特性となり、非線形補正電圧（第３項目：ＶＣＯＭＰ）は高温側で正となる。そこで、基準電圧発生回路４では、図２４に示されるように、第１項目と第２項目の和（ＶＢＧＲ＿ＰＴＡＴ）が、低温側において温度係数がゼロとなるように最適化を行う。これにより、出力電圧ＶＢＧＲの温度ドリフトを低減することが可能となる。なお、上記計算は、実施の形態１と同様に近似計算であり、抵抗値や補正電流値等の正確な値はシミュレーションによって求められる。
その他のスタートアップ回路やローパスフィルタの追加やシステムＬＳＩ等への応用は、実施の形態１と同様に適用可能である。
以上実施の形態４に係る基準電圧発生回路４によれば、基準電圧発生回路１と同様に、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。また、出力電圧ＶＢＧＲの温度依存性をより低減させることができる。また、補正回路２０Ｂは、補正回路２０等のようにバイポーラトランジスタＱ３にカレントミラー回路を積んだ回路構成ではないので、より低い電源電圧で動作が可能である。補正回路２０Ｂは、他の実施の形態に係る基準電圧発生回路にも適用可能である。
≪実施の形態５≫
図２５は、本発明の別の実施の形態に係る基準電圧発生回路の一例を示す回路図である。
同図において、実施の形態１乃至４と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
同図に示される基準電圧発生回路５は、ＢＧＲコア回路１０Ｃと非線形補正回路２０を備える。ＢＧＲコア回路１０Ｃは、ＢＧＲコア回路１０から抵抗Ｒ４を抵抗Ｒ４１と抵抗Ｒ５２に分けた構成である。基準電圧発生回路１とは、補正電流ＩＣＯＭＰの帰還先を抵抗Ｒ４１と抵抗Ｒ４２の接続ノードにしていることが基準電圧発生回路１とは異なる。
基準電圧発生回路５による出力電圧ＶＢＧＲは以下となる。
実施の形態１と同様にＲ１＝Ｒ２＝Ｒ１２とすると、電位Ｖ３のノードでのキルヒホッフ電流則から（式５５）が成り立つ。
Figure 0005693711
また、（式５６）が成り立つ。
Figure 0005693711
更に、補正電流ＩＣＯＭＰは（式５７）となる。ここで、補正電流ＩＣＯＭＰの向きは、図２５に示すようにＭＯＳトランジスタＭＰ４から抵抗Ｒ４に流れ込む方向を正とする。
Figure 0005693711
また、グランド（接地ノード）から電圧Ｖ３のノードまでのキルヒホッフ電圧則から（式５８Ａ）が成り立つから、ＩＰＡＴ電流は（式５８Ｂ）となる。
Figure 0005693711
（式５５）に（式５６）と（式５８Ｂ）を代入し、テブナンの定理から出力電圧ＶＢＧＲを求めると、（式５９）となる。
Figure 0005693711
図２６は、基準電圧発生回路５による非線形温度特性の補正方法の原理を示す説明図である。
基準電圧発生回路５は、バイポーラトランジスタＱ２のベース・エミッタ間電圧ＶＢＥの負の温度依存性（第１項目：ＶＣＴＡＴ）を絶対温度に比例する電圧（第２項目：ＶＰＴＡＴ）と非線形補正電圧（第３項目：ＶＣＯＭＰ）により補正する。補正電流ＩＣＯＭＰは、基準電圧発生回路１と同様に所定温度Ｔ１を境に高温側で増加する特性となるから、非線形補正電圧（第３項目：ＶＣＯＭＰ）が高温側で正となり、テブナン電圧分として加算される。そこで、基準電圧発生回路５では、図２６に示されるように、第１項目と第２項目の和（ＶＢＧＲ＿ＰＴＡＴ）が、低温側において温度係数がゼロとなるように最適化を行う。これにより、出力電圧ＶＢＧＲの温度ドリフトを低減することが可能となる。
なお上記計算は、実施の形態１と同様に近似計算であり、抵抗値や補正電流値等の正確な値はシミュレーションによって求められる。
その他のスタートアップ回路やローパスフィルタの追加やシステムＬＳＩ等への応用は、実施の形態１と同様に適用可能である。
以上実施の形態５に係る基準電圧発生回路５によれば、基準電圧発生回路１と同様に、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。また、出力電圧ＶＢＧＲの温度依存性をより低減させることができる。また、本実施の形態に示された出力電圧ＶＢＧＲを生成する抵抗Ｒ４に補正電流を加算する方法は、例えば、特許文献２のように電流を電圧に変換して出力する構成のＢＧＲ回路にも適用することができ、同様に出力電圧ＶＢＧＲの温度依存性を低減させることが可能である。
≪実施の形態６≫
図２７は、本発明の別の実施の形態に係る基準電圧発生回路の一例を示す回路図である。
同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
同図に示される基準電圧発生回路６は、ＢＧＲコア回路１０と非線形補正回路２０Ｃを備える。非線形補正回路２０Ｃは、実施の形態１に係る非線形補正回路２０と異なり、ＭＯＳトランジスタのサブスレッショルド領域の特性を用いて補正電流ＩＣＯＭＰを生成する。補正回路２０Ｃは、ＢＧＲコア回路１０の出力電圧ＶＢＧＲを入力し、バッファして出力するアンプＡ２と、アンプＡ２の出力電圧をゲート端子に入力するＮ型のＭＯＳトランジスタＭＮ６と、ゲート端子と同電位とされたドレイン端子がＭＮ６のソース端子と接続されるＮ型のＭＯＳトランジスタＭＮ５と、ＭＮ５のソース端子と接地ノードとの間に設けられた抵抗Ｒ６と、ＭＮ６に流れる電流に基づいて補正電流を出力するためのカレントミラー回路を構成するＰ型のＭＯＳトランジスタＭＰ３、ＭＰ４と、から構成される。
補正電流ＩＣＯＭＰは、ＭＮ５とＭＮ６のゲート・ソース間電圧をＶＧＳ５、ＶＧＳ６とすると、（式６０）で表される。
Figure 0005693711
ＭＯＳトランジスタのサブスレッショルド領域の特性は、バイポーラトランジスタのＩＣ−ＶＢＥ特性に近い特性となるから、ＭＯＳトランジスタＭＮ５、ＭＮ６がサブスレッショルド領域で動作することで、補正回路２０等と同様に、所定温度を境に高温側で増加する補正電流ＩＣＯＭＰを生成することができる。これにより、実施の形態１等と同様に、出力電圧の非線形温度依存性を改善させることが可能となる。
ＭＯＳトランジスタの段数は、ＭＯＳトランジスタのサブスレッショルド領域の特性に応じて変更可能である。図２７では、１個のＭＯＳトランジスタＭＮ５を挿入し、２段のＭＯＳトランジスタで補正電流を生成する場合を一例として示している。また、図２７ではアンプＡ２をバッファとして挿入しているが、ＢＧＲコア回路１０の出力電圧ＶＢＧＲを直接ＭＮ６のゲート側に入力しても良い。
本実施の形態に係る方法で生成された補正電流ＩＣＯＭＰの帰還先は、抵抗Ｒ５に限られず、他の実施の形態に示したように抵抗Ｒ３や電位ＶＢのノード等であってもよい。
その他のスタートアップ回路やローパスフィルタの追加やシステムＬＳＩ等への応用は、他の実施の形態と同様に適用可能である。
以上実施の形態６に係る基準電圧発生回路６によれば、基準電圧発生回路１と同様に、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。また、出力電圧ＶＢＧＲの温度依存性をより低減させることができる。
≪実施の形態７≫
図２８は、本発明の別の実施の形態に係るＢＧＲコア回路の一例を示す回路図である。
同図に示されるＢＧＲコア回路１０Ｄは、前述した基準電圧発生回路１におけるＢＧＲコア回路の別の回路形態の一例である。同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
ＢＧＲコア回路１０Ｄは、ＢＧＲコア回路１０から抵抗Ｒ５及び抵抗Ｒ３を取り除くとともに、出力電圧ＶＢＧＲを生成する出力段の回路を変更した構成である。具体的に、出力段の回路は、エミッタ端子が接地され、ダイオード接続されたバイポーラトランジスタＱ４と、一端が接地された抵抗Ｒ９と、バイポーラトランジスタＱ４のコレクタ側と抵抗Ｒ９の他端との間に設けられた抵抗Ｒ８と、抵抗Ｒ８の両端が接続されるノードにドレイン側が接続され、ゲート端子がＭＯＳトランジスタＭＰ１のゲート端子と同電位とされるＭＯＳトランジスタＭＰ２、ＭＰ５、から構成される。
ＢＧＲコア回路１０Ｄの出力電圧ＶＢＧＲは以下となる。
実施の形態１と同様にＲ１＝Ｒ２＝Ｒ１２とすると、同図において、（式６１）、（式６２Ａ）、及び（式６２Ｂ）が成り立つ。
Figure 0005693711
Figure 0005693711
（式６１）、（式６２Ａ）、及び（式６２Ｂ）から、電流ＩＰＴＡＴは（式６３）と表される。また、電流Ｉは、キルヒホッフの電流則から（式６４）となる。
Figure 0005693711
Figure 0005693711
図２８の出力段にキルヒホッフの電流則を適用すると、電流ＩＲ８は（式６５）となる。また、電流ＩＲ８とＭＰ５のドレイン電流Ｉと和の電流が抵抗Ｒ９に流れるから、ＶＢＧＲは（式６６）となる。
Figure 0005693711
Figure 0005693711
したがって、（式６３）〜（式６６）より、（式６７）となり、これを整理すると、出力電圧ＶＢＧＲは（式６８）となる。
Figure 0005693711
Figure 0005693711
（式６８）において、Ｒ４／（Ｒ３＋Ｒ４）＜１とすれば、出力電圧ＶＢＧＲを１．０Ｖ以下とすることができる。したがって、ＢＧＲコア回路１０Ｄによれば、ＢＧＲコア回路１０と同様に、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。
また、上記（式６４）から理解されるように、ＭＯＳトランジスタＭＰ１から出力される電流Ｉはベース・エミッタ間電圧ＶＢＥに基づく非線形温度特性を有する電流を含まない。すなわち、ＢＧＲコア回路１０Ｄによれば、温度に比例するＩＰＡＴ電流を生成し、出力することができる。
図２９は、絶対温度に比例した電圧（ＶＰＴＡＴ）を生成する電圧生成部を備えたＢＧＲコア回路の一例を示す回路図である。
同図に示されるＢＧＲコア回路１０Ｅは、ＢＧＲコア回路１０Ｄに加え、ソース電位とゲート電位がＭＰ１と同じくされるＰチャネルＭＯＳトランジスタＭＰ６と、ＭＰ６のドレイン端子と接地ノードとの間に設けられた抵抗Ｒ１０からなるＰＴＡＴ電圧生成部を備える。これによれば、容易にＰＴＡＴ電圧を生成することができる。
図３０は、ＢＧＲコア回路１０Ｅと非線形補正回路から構成される基準電圧発生回路を適用した半導体集積回路装置の一例を示すブロック図である。
特に制限されないが、半導体集積回路装置１０１は、例えば電源回路を内蔵したシステムＬＳＩである。
半導体集積回路装置１０１は、前述した図１８の半導体集積回路装置（システムＬＳＩ）１００に温度センサ５２を追加した構成である。温度センサ５２は、基準電圧発生回路５４とＡＤ変換器５３から構成される。基準電圧発生回路５４は、例えば、ＢＧＲコア回路１０Ｅと前述した非線形補正回路２０から構成される。
以上実施の形態７に係るＢＧＲコア回路１０Ｄ、１０Ｅによれば、実施の形態１に係るＢＧＲ回路１０と同様に、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。また、容易にＰＴＡＴ電圧を生成することができる。
≪実施の形態８≫
図３１は、本発明の別の実施の形態に係るＢＧＲコア回路の一例を示す回路図である。
同図に示されるＢＧＲコア回路１０Ｆは、前述した基準電圧発生回路１におけるＢＧＲコア回路の別の回路形態の一例である。同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
ＢＧＲコア回路１０Ｆは、ＢＧＲコア回路１０Ｄに対して、バイポーラトランジスタＱ４のコレクタ側に抵抗Ｒ８１を追加した構成である。
これによれば、ＢＧＲ回路１０Ｄと同様に、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。また、容易にＶＰＴＡＴ電圧を生成することができる。
≪実施の形態９≫
図３２は、本発明の別の実施の形態に係るＢＧＲコア回路の一例を示す回路図である。
同図に示されるＢＧＲコア回路１０Ｇは、前述した基準電圧発生回路１におけるＢＧＲコア回路の別の回路形態の一例である。同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
ＢＧＲコア回路１０Ｇは、ＢＧＲコア回路１０から抵抗Ｒ５及び抵抗Ｒ３を取り除くとともに、出力電圧ＶＢＧＲを生成する出力段の回路を変更した構成である。具体的には、出力段の回路は、エミッタ端子が接地され、ダイオード接続されたバイポーラトランジスタＱ４と、一端が接地された抵抗Ｒ９と、バイポーラトランジスタＱ４のコレクタ側と抵抗Ｒ９の他端との間に設けられた抵抗Ｒ１１と、抵抗Ｒ１１と抵抗Ｒ９が接続されるノードにドレイン側が接続され、ゲート端子がＭＯＳトランジスタＭＰ１のゲート端子と同電位とされるＭＯＳトランジスタＭＰ５と、から構成される。
ＢＧＲコア回路１０Ｇの出力電圧ＶＢＧＲは（式６９）となる。
Figure 0005693711
図３３に、図３２のＢＧＲコア回路１０Ｇに絶対温度に比例した電圧（ＶＰＴＡＴ）を生成する電圧生成部を備えた回路の一例を示す。
同図に示されるＢＧＲコア回路１０Ｈは、ＢＧＲコア回路１０Ｇに加え、ソース電位とゲート電位がＭＰ１と同じくされるＰチャネルＭＯＳトランジスタＭＰ６と、ＭＰ６のドレイン端子と接地ノードとの間に設けられた抵抗Ｒ１０からなるＰＴＡＴ電圧生成部を備える。これによれば、容易にＰＴＡＴ電圧を生成することができる。
以上実施の形態９に係るＢＧＲコア回路１０Ｈによれば、ＢＧＲコア回路１０Ｄと同様に、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。また、容易にＰＴＡＴ電圧を生成することができる。
≪実施の形態１０≫
図３４は、本発明の別の実施の形態に係るＢＧＲコア回路の一例を示す回路図である。
同図に示されるＢＧＲコア回路１０Ｉは、前述した基準電圧発生回路１におけるＢＧＲコア回路の別の回路形態の一例である。同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
ＢＧＲコア回路１０Ｉは、ＢＧＲコア回路１０から抵抗Ｒ５を取り除いた構成である。これにより、アンプＡ１のコモン入力電圧はＢＧＲコア回路１０よりも低くなる。ＢＧＲコア回路１０Ｉの出力電圧ＶＢＧＲは、ＢＧＲコア回路１０と同様であり、ＢＧＲコア回路１０Ｉによれば、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。
≪実施の形態１１≫
図３５は、本発明の別の実施の形態に係るＢＧＲコア回路の一例を示す回路図である。
同図に示されるＢＧＲコア回路１０Ｊは、前述した基準電圧発生回路１におけるＢＧＲコア回路の別の回路形態の一例である。同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
ＢＧＲコア回路１０Ｊは、ＢＧＲコア回路１０から抵抗Ｒ５を取り除くとともに、ＭＯＳトランジスタＭＰ１のドレイン端子と抵抗Ｒ１、Ｒ２の接続ノードとの間に抵抗Ｒ７を設けた構成である。これにより、アンプＡ１のコモン入力電圧を調整することができる。ＢＧＲコア回路１０Ｊの出力電圧ＶＢＧＲは、ＢＧＲコア回路１０と同様であり、ＢＧＲコア回路１０Ｊによれば、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。
≪実施の形態１２≫
図３６は、本発明の別の実施の形態に係るＢＧＲコア回路の一例を示す回路図である。
同図に示されるＢＧＲコア回路１０Ｋは、前述した基準電圧発生回路１におけるＢＧＲコア回路の別の回路形態の一例である。同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
ＢＧＲコア回路１０Ｋは、ＢＧＲコア回路１０に対し、ＭＯＳトランジスタＭＰ１のドレイン端子と抵抗Ｒ１、Ｒ２の接続ノードとの間に抵抗Ｒ７を更に設けた構成である。これにより、アンプＡ１のコモン入力電圧を調整することができる。ＢＧＲコア回路１０Ｋの出力電圧ＶＢＧＲは、ＢＧＲコア回路１０と同様であり、ＢＧＲコア回路１０Ｋによれば、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。
≪実施の形態１３≫
図３７は、本発明の別の実施の形態に係るＢＧＲコア回路の一例を示す回路図である。
同図に示されるＢＧＲコア回路１０Ｌは、前述した基準電圧発生回路１におけるＢＧＲコア回路の別の回路形態の一例である。同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
ＢＧＲコア回路１０Ｌは、ＢＧＲコア回路１０から抵抗Ｒ５を取り除くとともに、バイポーラトランジスタＱ１、Ｑ２のコレクタ側の電圧を分圧してアンプＡ３に入力する構成である。同図には、一例として、抵抗Ｒ１２及びＲ１３と抵抗Ｒ１４及びＲ１５によって分圧する方法が示されている。これにより、アンプＡ３のコモン入力電圧を低くすることが可能となり、アンプＡ３の設計が容易となる。
図３８は、アンプＡ３の一例を示す回路図である。
同図に示されるように、アンプのコモン入力電圧が低くされることで、アンプＡ３としてＰチャネルＭＯＳトランジスタを入力段とする差動増幅器を用いることが可能となる。なお、同図における電圧Ｖｂｐはバイアス電圧である。
ＢＧＲコア回路１０Ｌの出力電圧ＶＢＧＲはＢＧＲコア回路１０と同様であり、ＢＧＲコア回路１０Ｌによれば、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。
分圧してアンプＡ３（Ａ１）のコモン入力電圧を調整する方法は、他の実施の形態に係るＢＧＲコア回路にも適用可能である。また、本実施の形態では抵抗Ｒ５を取り除いた構成例を示したが、抵抗Ｒ５は接続されたままでもよい。
≪実施の形態１４≫
図３９は、本発明の別の実施の形態に係るＢＧＲコア回路の一例を示す回路図である。
同図に示されるＢＧＲコア回路１０Ｍは、前述した基準電圧発生回路１におけるＢＧＲコア回路の別の回路形態の一例である。同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
ＢＧＲコア回路１０Ｍは、ＢＧＲコア回路１０から抵抗Ｒ５を取り除き、ＭＯＳトランジスタＭＰ１のソース端子と電源Ｖｃｃとの間に抵抗Ｒ１６を設けるとともに、ＭＯＳトランジスタＭＰ２のソース端子と電源Ｖｃｃとの間に抵抗Ｒ１７を設けた構成である。これによれば、ソース・デジェネレーションにより、ＭＯＳトランジスタＭＰ１の電流とＭＯＳトランジスタＭＰ２の電流のミスマッチを低減することができる。
ＢＧＲコア回路１０Ｌの出力電圧ＶＢＧＲはＢＧＲコア回路１０と同様であり、ＢＧＲコア回路１０Ｌによれば、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。
上記のディジェネレーション抵抗Ｒ１６、Ｒ１７を挿入する方法は、他の実施の形態に係るＢＧＲコア回路にも適用可能である。また、本実施の形態では抵抗Ｒ５を取り除いた構成例を示したが、抵抗Ｒ５は接続されたままでもよい。
≪実施の形態１５≫
図４０は、本発明の別の実施の形態に係るＢＧＲコア回路の一例を示す回路図である。
同図に示されるＢＧＲコア回路１０Ｎは、前述した基準電圧発生回路１におけるＢＧＲコア回路の別の回路形態の一例である。同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
ＢＧＲコア回路１０Ｎは、ＢＧＲコア回路１０と異なり、ＰＮＰバイポーラトランジスタを用いて構成した回路である。具体的な回路構成は以下である。図４０に示されるように、ＢＧＲコア回路１０Ｎは、エミッタ端子が共通に接続される一対のＰＮＰ型のバイポーラトランジスタＱ１Ｐ、Ｑ２Ｐと、一端が共通に接続されてバイポーラトランジスタＱ２Ｐのベース端子に接続され、他端がバイポーラトランジスタＱ１Ｐ、Ｑ２Ｐのコレクタ端子に接続される抵抗Ｒ１、Ｒ２と、バイポーラトランジスタＱ２Ｐのベース端子と電源Ｖｃｃとの間に設けられた抵抗Ｒ３を備える。更に、ＢＧＲコア回路１０は、バイポーラトランジスタＱ１、Ｑ２のコレクタ側の電位を夫々入力する差動アンプＡ１と、差動アンプＡ１の出力電圧をゲート端子に入力し、ソース端子が接地ノードに接続されるＮチャネル型のＭＯＳトランジスタＭＮ７、ＭＮ８と、ＭＯＳトランジスタＭＮ８のドレイン端子と電源Ｖｃｃとの間に設けられた抵抗Ｒ４とを備える。ＭＯＳトランジスタＭＮ７のドレイン端子が上記抵抗Ｒ１及びＲ２の接続ノードに接続されることで、フィードバックループを形成している。上記バイポーラトランジスタＱ１ＰとＱ２Ｐは、バイポーラトランジスタＱ１Ｐのエミッタ面積がバイポーラトランジスタＱ２Ｐのｎ（ｎは２以上の整数）倍に大きくされる。すなわち、バイポーラトランジスタＱ１ＰとＱ２Ｐに同じ電流を流すようにしたとき、バイポーラトランジスタＱ２Ｐのエミッタ電流密度がトランジスタＱ１Ｐのエミッタ電流密度のｎ倍となるように設定される。
ここで、Ｒ１＝Ｒ２＝Ｒ１２とすると、ＩＰＴＡＴは（式７０）となるから、ＢＧＲコア回路１０Ｎの出力電圧ＶＢＧＲは（式７１）となる。
Figure 0005693711
Figure 0005693711
ＢＧＲコア回路１０を反転した構成であるＢＧＲコア回路１０Ｎによれば、ＢＧＲコア回路１０と同様に、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。
≪実施の形態１６≫
図４１は、本発明の別の実施の形態に係るＢＧＲコア回路の一例を示す回路図である。
同図に示されるＢＧＲコア回路１０Ｏは、前述した基準電圧発生回路１におけるＢＧＲコア回路の別の回路形態の一例である。同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
ＢＧＲコア回路１０Ｏは、実施の形態１５に係るＢＧＲコア回路１０Ｎに対して、抵抗Ｒ１と抵抗Ｒ２が接続されるノードとＭＮ７のドレイン端子との間に抵抗Ｒ５を挿入した構成である。これによれば、アンプＡ１のコモン入力電圧を高くする調整を行うことが可能となる。ＢＧＲコア回路１０Ｏの出力電圧ＶＢＧＲは、ＢＧＲコア回路１０Ｎと同様であり、ＢＧＲコア回路１０Ｏによれば、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。
≪実施の形態１７≫
図４２は、本発明の別の実施の形態に係るＢＧＲコア回路の一例を示す回路図である。
同図に示されるＢＧＲコア回路１０Ｐは、前述した基準電圧発生回路１におけるＢＧＲコア回路の別の回路形態の一例である。同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
ＢＧＲコア回路１０Ｐは、実施の形態１５に係るＢＧＲコア回路１０Ｎに対して、抵抗Ｒ１と抵抗Ｒ２が接続されるノードとＭＮ７のドレイン端子との間に抵抗Ｒ５を挿入し、バイポーラトランジスタＱ１ＰとＱ２Ｐが接続されるノードと電源Ｖｃｃとの間に抵抗Ｒ７を挿入した構成である。これによれば、アンプＡ１のコモン入力電圧を調整することが可能となる。ＢＧＲコア回路１０Ｐの出力電圧ＶＢＧＲは、ＢＧＲコア回路１０Ｎと同様であり、ＢＧＲコア回路１０Ｐによれば、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。
≪実施の形態１８≫
図４３は、本発明の別の実施の形態に係るＢＧＲコア回路の一例を示す回路図である。
同図に示されるＢＧＲコア回路１０Ｑは、前述した基準電圧発生回路１におけるＢＧＲコア回路の別の回路形態の一例である。同図において、実施の形態１に係る基準電圧発生回路１と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
ＢＧＲコア回路１０Ｑは、実施の形態１５に係るＢＧＲコア回路１０Ｎと異なり、ＭＮ８に流れる電流を折り返した電流に基づいて出力電圧ＶＢＧＲを生成する構成である。具体的には、ＢＧＲコア回路１０Ｑは、ＭＮ８の電流に基づいて電流Ｉを生成して抵抗Ｒ４に供給するカレントミラー回路（ＭＰ８、ＭＰ９）を更に備える。
実施の形態１５乃至１７のＢＧＲコア回路は、電源ＶＣＣ基準の出力電圧ＶＢＧＲを得る方式であったのに対し、本実施の形態に係るＢＧＲコア回路１０Ｑによれば、グランド基準の出力電圧を得ることが可能となる。また、ＢＧＲコア回路１０Ｎ等と同様に、低電圧出力及び低電源電圧動作が可能となり、且つ出力電圧ＶＢＧＲに対するアンプのオフセットの影響を低減させることができる。
本実施の形態では抵抗Ｒ５及びＲ６を挿入した構成例を示したが、抵抗Ｒ５とＲ６のいずれか一方または双方を取り除いた構成としてもよい。
≪実施の形態１９≫
図４４は、本発明の別の実施の形態に係る基準電圧発生回路の一例を示す回路図である。
同図に示される基準電圧発生回路７は、約１．２Ｖ出力のＢＧＲコア回路に非線形補正を施した構成である。特に制限されないが、同図では約１．２Ｖ出力のＢＧＲコア回路の一例として上記図５に示したＢＧＲコア回路を示している。
同図に示される基準電圧発生回路７は、ＢＧＲコア回路７１と非線形補正回路７２を備える。
ＢＧＲコア回路７１は、前述したように図５のＢＧＲコア回路をベースとした回路構成である。具体的な構成は、以下である。図４４に示されるＢＧＲコア回路７１は、ベース端子が共通に接続される一対のＮＰＮ型のバイポーラトランジスタＱ１、Ｑ２と、バイポーラトランジスタＱ２のコレクタ端子と電源Ｖｃｃとの間に設けられた抵抗Ｒ２２と、バイポーラトランジスタＱ１のコレクタ端子と電源Ｖｃｃとの間に設けられた抵抗Ｒ２１と、バイポーラトランジスタＱ１のエミッタ端子とバイポーラトランジスタＱ２のエミッタ端子との間に設けられた抵抗Ｒ２０と、バイポーラトランジスタＱ２のエミッタ端子とグランド（接地ノード）との間に設けられた抵抗Ｒ２３と、を備える。更に、当該ＢＧＲコア回路は、バイポーラトランジスタＱ１、Ｑ２のコレクタ側の電位を夫々入力し、出力がバイポーラトランジスタＱ１、Ｑ２のベース側に接続される差動アンプＡ１を備える。上記バイポーラトランジスタＱ１とＱ２は、バイポーラトランジスタＱ１のエミッタ面積がバイポーラトランジスタＱ２のｎ（ｎは２以上の整数）倍に大きくされる。すなわち、バイポーラトランジスタＱ１とＱ２に同じ電流を流すようにしたとき、バイポーラトランジスタＱ２のエミッタ電流密度がトランジスタＱ１のエミッタ電流密度のｎ倍となるように設定される。また、抵抗Ｒ２３は抵抗Ｒ２３Ａと抵抗Ｒ２３Ｂに分割され、両抵抗の接続ノードに補正電流ＩＣＯＭＰが供給される。
補正回路７２は、出力電圧ＶＢＧＲに基づいてバイポーラトランジスタＱ５〜Ｑ８及び抵抗Ｒ６から補正電流ＩＣＯＭＰを生成し、ＭＰ１１、ＭＰ１２からなるカレントミラー回路によって補正電流ＩＣＯＭＰをＢＧＲコアに帰還する構成である。補正回路７２による補正電流ＩＣＯＭＰは、（式７２）となる。
Figure 0005693711
補正電流ＩＣＯＭＰ生成の原理は、実施の形態１に係る補正回路２０と同様であるが、ＢＧＲコア回路７１の場合、出力電圧ＶＢＧＲが約１．２Ｖであるため、バイポーラトランジスタＱ５とＱ７（Ｑ６、Ｑ８）を２段積みとすることでベース・エミッタ間電圧ＶＢＥを２倍とし、好適な補正電流ＩＣＯＭＰを生成する。なお、ＶＢＥを２倍としたのは、バイポーラトランジスタのＶＢＥが低温で０．７Ｖ程度、高温で０．３５Ｖ程度である場合を想定したものであり、出力電圧ＶＢＧＲの値とＶＢＥの値に応じて、バイポーラトランジスタＱ５とＱ７（Ｑ６、Ｑ８）の段数は調整される。
なお上記の計算は近似計算であり、実際はＢＧＲコア回路７１と補正回路７２との間でループが形成され、帰還がかけられているので、抵抗や補正電流ＩＣＯＭＰなどの値は上記計算から多少のずれが生じる。正確な値はシミュレーションにより求めることが可能である。
図４５は、基準電圧回路７による非線形温度特性の補正方法の原理を示す説明図である。
同図の（Ａ）に示されるＶＢＧＲ＿ＰＴＡＴは、補正電流ＩＣＯＭＰを無視したときのベース・エミッタ間電圧ＶＢＥに絶対温度に比例した電圧ＶＰＴＡＴの補正のみを考えた場合の波形の一例を示している。また、電圧ＶＢＧＲ＿ＰＴＡＴは、お碗型の形状であって、低温側で温度係数がゼロとなる温度をなるように各素子の定数を調整した場合が示されている。同図の（Ｂ）には、補正電流ＩＣＯＭＰが示される。同図の（Ｃ）には、出力電圧ＶＢＧＲ＿ＰＴＡＴに対して補正電圧ＶＣＯＭＰを加算した場合の波形の一例が示される。
前述したように、非線形な温度依存性を有する電圧ＶＢＧＲ＿ＰＴＡＴの温度ドリフトを低減させるためには、絶対温度の２乗に比例する電流ＩＰＴＡＴ ２を加算する等の補正方法が考えられる。しかしながら、絶対温度０Ｋを基点とした電流ＩＰＴＡＴ ２を加算する非線形補正方法では、補正したい温度範囲（例えば、仕様書で要求される温度範囲等）において急峻に変化する電流や電圧を得ることが困難である。そこで、本実施の形態に係る基準電圧発生回路７では、基準電圧発生回路１と同様に、所定温度Ｔ１を境に特性が変化する補正電流ＩＣＯＭＰを生成し、補正電流ＩＣＯＭＰに応じた補正電圧ＶＣＯＭＰを電圧ＶＢＧＲ＿ＰＴＡＴに加算することで非線形補正を行う。これによれば、図４５の（Ｄ）に示されるように、所定の温度範囲において温度ドリフトを低減させることが可能となる。また、図４５に示されるように、補正電流ＩＣＯＭＰの傾きは抵抗Ｒ６の値により制御することができる。
なお図４５の（Ｃ）の波形例は、非線形補正後の出力電圧ＶＢＧＲの波形を強調するために描いたものであり、実際に“ＶＢＧＲ”と“２ＶＢＥ５，７”の大小関係が入れ替わる温度Ｔ１は不連続ではなく連続であるため、出力電圧ＶＢＧＲは図４５の（Ｄ）に示されるように滑らかな曲線となる。
また、（式７２）の“ＶＢＧＲ−２ＶＢＥ５，７”の項は、近似的に表現すると、線形（ＰＴＡＴ）補正された電圧ＶＢＧＲから非線形な温度特性のベース・エミッタ間電圧ＶＢＥを引いた特性であり、より高次の項も含む曲線を描く。なお所定の温度範囲で温度ドリフトを低減させるには、図４５の（Ｂ）における実線又は点線で示される特性のように単調増加していればよく、特に直線的でなくてもかまわない。
以上実施の形態１９に係る基準電圧発生回路７によれば、非線形補正回路７２により補正電流ＩＣＯＭＰを生成してＢＧＲコア回路７１に帰還させることで、出力電圧ＶＢＧＲの温度依存性をより低減させることができる。また、後述する実施の形態２１と比較して抵抗Ｒ６の値を小さくすることが可能である。
上記非線形補正回路７２による温度補正方法は、他のトポロジのＢＧＲ回路にも適用可能である。また、非線形補正回路７２のカレントミラー回路（ＭＰ１１、ＭＰ１２）は、動作電圧に余裕があればカスコード化したり、前述した図３９のようにソース側にデジェネレート抵抗を挿入したりすることで、電流のミスマッチを防止することができる。
≪実施の形態２０≫
図４６は、本発明の別の実施の形態に係る基準電圧発生回路の一例を示す回路図である。
同図において、実施の形態１９に係る基準電圧発生回路７と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
同図に示される基準電圧発生回路８は、ＢＧＲコア回路７１と非線形補正回路７３を備える。非線形補正回路７３は、実施の形態２０に係る非線形補正回路７２の抵抗Ｒ６を分割し、バイポーラトランジスタＱ５のエミッタ端子と接地ノードとの間に抵抗Ｒ６２を設けると共に、バイポーラトランジスタＱ６のエミッタ端子と接地ノードとの間に抵抗Ｒ６１を設けた構成である。補正回路７３による補正電流ＩＣＯＭＰは、Ｒ６１＝Ｒ６２とすれば、（式７３）となる。
Figure 0005693711
実施の形態２１に係る基準電圧発生回路８によれば、基準電圧発生回路７と同様に、出力電圧ＶＢＧＲの温度依存性をより低減させることができる。
上記非線形補正回路７３による温度補正方法は、他のトポロジのＢＧＲ回路にも適用可能である。また、非線形補正回路７３のカレントミラー回路（ＭＰ１１、ＭＰ１２）は、動作電圧に余裕があればカスコード化したり、前述した図３９のようにソース側にデジェネレート抵抗を挿入したりすることで、電流のミスマッチを防止することができる。
≪実施の形態２１≫
図４７は、本発明の別の実施の形態に係る基準電圧発生回路の一例を示す回路図である。
同図において、実施の形態２０に係る基準電圧発生回路７と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
同図に示される基準電圧発生回路９は、ＢＧＲコア回路７１と非線形補正回路７４を備える。非線形補正回路７４は、ＢＧＲコア回路の出力がベース側に入力されるバイポーラトランジスタＱ１０と、ダイオード接続され、コレクタ側がバイポーラトランジスタＱ１０のエミッタ側と接続されるバイポーラトランジスタＱ９と、バイポーラトランジスタＱ９のエミッタ端子と接地ノードとの間に設けられた抵抗Ｒ６と、補正電流ＩＣＯＭＰを生成するカレントミラー回路（ＭＰ１１、ＭＰ１２）と、から構成される。バイポーラトランジスタＱ９、Ｑ１０を２段積みとしているのは、実施の形態２０に係る非線形補正回路７２と同様の理由である。
実施の形態２１に係る基準電圧発生回路９によれば、基準電圧発生回路７と同様に、出力電圧ＶＢＧＲの温度依存性をより低減させることができる。また、非線形補正回路７４は、非線形補正回路７２、７３と異なりカレントミラー回路をカスコード化した構成ではなく素子数が少ないので、チップ面積をより低減させることができる。
上記非線形補正回路７４による温度補正方法は、他のトポロジのＢＧＲ回路にも適用可能である。また、非線形補正回路７３のカレントミラー回路（ＭＰ１１、ＭＰ１２）は、動作電圧に余裕があればカスコード化したり、前述した図３９のようにソース側にデジェネレート抵抗を挿入したりすることで、電流のミスマッチを防止することができる。
≪実施の形態２２≫
図４８は、本発明の別の実施の形態に係る基準電圧発生回路の一例を示す回路図である。
同図に示される基準電圧発生回路１１は、ＢＧＲコア回路７５と非線形補正回路７６を備える。ＢＧＲコア回路７５は、ベース端子が共通に接続される一対のＮＰＮ型のバイポーラトランジスタＱ１、Ｑ２と、一端が共通に接続されてバイポーラトランジスタＱ２のベース端子に接続され、バイポーラトランジスタＱ１のエミッタ側とバイポーラトランジスタＱ２のエミッタ側との間に設けられた抵抗Ｒ２０と、抵抗Ｒ２３Ａと抵抗Ｒ２３Ｂに分割され、バイポーラトランジスタＱ１、Ｑ２のエミッタ端子と接地ノードとの間に設けられた抵抗Ｒ２３と、カレントミラー回路を構成するＭＯＳトランジスタＭＰ１３〜ＭＰ１５と、ダイオード接続されエミッタ側が接地ノードに接続されるＮＰＮ型のバイポーラトランジスタＱ１１と、バイポーラトランジスタＱ１、Ｑ２のベース端子とバイポーラトランジスタＱ１１のコレクタ端子との間に設けられた抵抗Ｒ３３と、から構成される。また、前記バイポーラトランジスタＱ１１は、抵抗Ｒ３４とＰＮＰ型バイポーラトランジスタＱ１１Ｐとともに非線形補正回路７６を構成する。非線形補正回路７６において、抵抗Ｒ３４は、ＭＯＳトランジスタＭＰ３のドレイン端子とバイポーラトランジスタＱ１、Ｑ２のベース端子の接続ノードに一端が接続される。また、バイポーラトランジスタＱ１１Ｐは、ベース端子がバイポーラトランジスタＱ１１のベース端子と接続され、エミッタ端子が抵抗Ｒ４の他端に接続され、コレクタ端子が抵抗Ｒ１１とＲ１２の接続ノードに接続される。
補正回路７５による補正電流ＩＣＯＭＰは（式７４）となる。
Figure 0005693711
ＢＧＲコア回路７５の場合、出力電圧ＶＢＧＲが約１．２Ｖであるため、バイポーラトランジスタＱ１１とＱ１１Ｐを２段積みとすることでベース・エミッタ間電圧ＶＢＥを２倍とし、好適な補正電流ＩＣＯＭＰを生成する。なお、ＶＢＥを２倍としたのは、バイポーラトランジスタのＶＢＥが低温で０．７Ｖ程度、高温で０．３５Ｖ程度である場合を想定したものである。
実施の形態２２に係る基準電圧発生回路１１によれば、基準電圧発生回路７と同様に、出力電圧ＶＢＧＲの温度依存性をより低減させることができる。また、ＢＧＲコア回路７５と非線形補正回路７６の構成素子を共有化させるように構成することで、素子数が少なくなり、チップ面積をより低減させることができる。
上記非線形補正回路７５による温度補正方法は、他の類似のトポロジのＢＧＲ回路にも適用可能である。また、非線形補正回路７５のカレントミラー回路（ＭＰ１、ＭＰ２、ＭＰ３）は、動作電圧に余裕があればカスコード化したり、前述した図３９のようにソース側にデジェネレート抵抗を挿入したりすることで、電流のミスマッチを防止することができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、上記実施の形態１乃至２２において示したＢＧＲコア回路と非線形補正回路の組み合わせの種類は上記の例に限られず、ＢＧＲコア回路に補正電流ＩＣＯＭＰを適切に帰還できれば、他の組み合わせであっても非線形補正が可能である。例えば、実施の形態２に係る基準電圧発生回路２において、ＢＧＲコア回路１０Ａの代わりにＢＧＲコア回路１０Ｉ〜１０Ｑの何れかを適用することも可能である。
また、実施の形態１において基準電圧発生回路１にスタートアップ回路３０とローパスフィルタ６０を追加する例を示したが、これに限られず、他の実施の形態に係る基準電圧発生回路にも追加することができる。
本発明は、電圧発生回路に関し、特に半導体集積回路における基準電圧発生回路に広く適用することができる。
１〜９、１１ 基準電圧発生回路
１０、１０Ａ〜１０Ｑ、７１、７５ ＢＧＲコア回路
２０、２０Ａ〜２０Ｃ、７２〜７４ 非線形補正回路
Ａ、Ａ１〜Ａ３ アンプ
３００ 比較のための直線
３０ スタートアップ回路
４１ 電源制御部
４２ 参照バッファ
４３ メインレギュレータ
４４ サブレギュレータ
４５ ＣＰＵ
４６ レジスタ
４７ 不揮発性記憶素子
４８ その他周辺回路
４９ 入出力回路
５０ 電源回路
５１ ＡＤ変換器
５２ ＤＡ変換器
６０ ローパスフィルタ（ＬＰＦ）
７０ レギュレータ回路（基準電流源）
１００、１０１ 半導体集積回路装置（システムＬＳＩ）
５１ 電源回路
５２ 温度センサ
５３ ＡＤ変換器
５４ 基準電圧発生回路

Claims (24)

  1. 出力電流を生成する電流生成部と、前記電流生成部から入力された前記出力電流を電圧に変換して出力する出力部と、を有する電圧発生回路であって、
    前記電流生成部は、エミッタ端子が第１電位ノード側に配置された第１バイポーラトランジスタと、
    前記第１バイポーラトランジスタのエミッタ面積より大きいエミッタ面積を有し、エミッタ端子が前記第１バイポーラトランジスタのエミッタ端子と同電位とされ、ベース端子が前記第１バイポーラトランジスタのコレクタ側に配置される第２バイポーラトランジスタと、
    一端が前記第１バイポーラトランジスタのコレクタ側に配置され、他端が前記第１バイポーラトランジスタのベース側に配置される第１抵抗素子と、
    一端が前記第２バイポーラトランジスタのコレクタ側に配置され、他端が前記第１抵抗素子の他端に接続される第２抵抗素子と、
    前記第１バイポーラトランジスタのベース端子と前記第１電位ノードとの間に設けられる第３抵抗素子と、
    前記第１バイポーラトランジスタのコレクタ側の電圧と前記第２バイポーラトランジスタのコレクタ側の電圧を入力し、入力した２つの電圧の差電圧に応じた電圧を出力するアンプ部と、
    前記アンプ部の出力電圧を入力して電流に変換し、変換した電流を前記第１抵抗素子と前記第２抵抗素子が接続されるノードに供給するとともに出力部に供給する電圧電流変換部と、を有し、
    前記出力電流は、前記第１バイポーラトランジスタと前記第２バイポーラトランジスタのベース・エミッタ間電圧の差電圧に応じた電流と前記第１バイポーラトランジスタのベース・エミッタを構成するＰＮ接合の順方向電圧に応じた電流とが加算された電流である、電圧発生回路。
  2. 前記電流生成部は、前記第１バイポーラトランジスタのエミッタ端子と前記第１電位ノードとの間に抵抗素子を有する、請求項１記載の電圧発生回路。
  3. 前記電圧電流変換部からの前記第１抵抗素子と前記第２抵抗素子が接続されるノードへの電流供給は、抵抗素子を介して行われる、請求項１記載の電圧発生回路。
  4. 前記アンプ部に入力される２つの電圧は、前記第１バイポーラトランジスタのコレクタ端子の電圧を分圧した電圧と、前記第２バイポーラトランジスタのコレクタ端子の電圧を分圧した電圧である、請求項１記載の電圧発生回路。
  5. 前記電圧電流変換部は、ソース端子が抵抗素子を介して前記第１電位ノードと異なる電位の第２電位ノードに接続され、ドレイン端子が前記第１抵抗素子及び前記第２抵抗素子が接続されるノードに接続される第１ＭＯＳトランジスタと、
    ソース側が抵抗素子を介して前記第２電位ノードに接続され、ドレイン側が前記出力部の入力側に接続される第２ＭＯＳトランジスタと、を有し、
    前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタのゲート端子には、前記アンプ部の出力電圧が入力される、請求項１記載の電圧発生回路。
  6. エミッタ面積の異なる２つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧に応じた第１電流を生成する電流生成部と、
    ＰＮ接合を持つ素子を有し、前記第１電流に基づいて前記素子のＰＮ接合の順方向電圧に応じた第２電流を生成するとともに、前記第１電流と前記第２電流に基づいて電圧を生成して出力する出力部と、を有し、
    前記電流生成部は、エミッタ端子が第１電位ノード側に配置された第１バイポーラトランジスタと、
    前記第１バイポーラトランジスタのエミッタ面積より大きいエミッタ面積を有し、エミッタ端子が前記第１バイポーラトランジスタのエミッタ端子と同電位とされ、ベース端子が前記第１バイポーラトランジスタのコレクタ側に配置される第２バイポーラトランジスタと、
    一端が前記第１バイポーラトランジスタのコレクタ側に配置され、他端が前記第１バイポーラトランジスタのベース側に配置される第１抵抗素子と、
    一端が前記第２バイポーラトランジスタのコレクタ側に配置され、他端が前記第１抵抗素子の他端に接続される第２抵抗素子と、
    前記第１バイポーラトランジスタのコレクタ側の電圧と前記第２バイポーラトランジスタのコレクタ側の電圧を入力し、入力した２つの電圧の差電圧に応じた電圧を出力するアンプ部と、
    前記アンプ部の出力電圧を入力して電流に変換し、変換した電流を前記第１抵抗素子と前記第２抵抗素子が接続されるノードに供給するとともに出力部に供給する電圧電流変換部と、を有する、電圧発生回路。
  7. 前記出力部は、一端が前記第１電位ノードに接続され、他端に入力される電流に基づいて前記素子のＰＮ接合の順方向電圧に応じた電圧を生成する電圧生成部と、
    一端が前記第１電位ノードに接続される第３抵抗素子と、
    前記電圧生成部の他端側と前記第３抵抗素子の他端側との間に設けられた第４抵抗素子と、を有し、
    前記第４抵抗素子が接続されるノードに前記第１電流が夫々供給される、請求項６記載の電圧発生回路。
  8. 前記出力部は、一端が前記第１電位ノードに接続され、他端に電流が入力される第４抵抗素子である、請求項１記載の電圧発生回路。
  9. 前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタは、ＮＰＮ型のバイポーラトランジスタである、請求項１記載の電圧発生回路。
  10. 前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタは、ＰＮＰ型のバイポーラトランジスタである、請求項１記載の電圧発生回路。
  11. 前記出力部によって生成された電圧と前記ＰＮ接合の順方向電圧との差分に応じた補正電流を生成し、前記補正電流を前記電流生成部に帰還させる補正回路を更に有する、請求項１記載の電圧発生回路。
  12. 前記補正回路は、エミッタ端子が第５抵抗素子を介して前記第１電位ノードに接続され、ベース端子が前記出力部の出力側に接続される第３バイポーラトランジスタと、
    前記第３バイポーラトランジスタのコレクタ端子に流れる電流に応じた電流を出力するカレントミラー部と、を有する、請求項１１記載の電圧発生回路。
  13. 前記補正電流は、前記第３抵抗素子に帰還される、請求項１２記載の電圧発生回路。
  14. 前記第１バイポーラトランジスタのエミッタ端子は、抵抗素子を介して前記第１電位ノードに接続され、
    前記補正電流は、前記第１バイポーラトランジスタのエミッタ端子に帰還される、請求項１２記載の電圧発生回路。
  15. 前記補正電流は、前記第２抵抗素子の一端に帰還される、請求項１２記載の電圧発生回路。
  16. 前記出力部によって生成された電圧と前記ＰＮ接合の順方向電圧との差分に応じた補正電流を生成し、前記補正電流を前記第４抵抗素子に帰還させる補正回路を更に有する、請求項８記載の電圧発生回路。
  17. 前記補正回路は、前記出力部の出力電圧を入力し、バッファして前記第３バイポーラトランジスタのベース端子に出力するバッファ回路を更に有する、請求項１２記載の電圧発生回路。
  18. 前記カレントミラー部は、低電圧型のカレントミラー回路である、請求項１２記載の電圧発生回路。
  19. 異なる電流密度で動作する２つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧と、前記２つのバイポーラトランジスタのうちの一方またはそれらとは異なる素子が持つＰＮ接合の順方向電圧を所定の割合で加算した電圧を生成して出力する電圧生成部と、
    前記電圧生成部によって生成された電圧と前記素子のＰＮ接合の順方向電圧との差分に応じた補正電流を生成し、前記補正電流を前記電圧生成部に帰還させる補正回路と、を有する電圧発生回路。
  20. 前記補正回路は、エミッタ端子が第１抵抗素子を介して第１電位ノードに接続され、ダイオード接続された第１バイポーラトランジスタと、
    エミッタ端子が前記第１バイポーラトランジスタのコレクタ側に接続され、ダイオード接続されたコレクタ端子とベース端子が前記電圧生成部の出力側に接続される第２バイポーラトランジスタと、
    前記第１抵抗素子に流れる電流に応じた電流を出力する電流出力部と、を有する、請求項１９記載の電圧発生回路。
  21. 前記補正回路は、エミッタ端子が第１抵抗素子を介して第１電位ノードに接続され、ダイオード接続された第１バイポーラトランジスタと、
    エミッタ端子が前記第１バイポーラトランジスタのコレクタ側に接続され、ベース端子が前記電圧生成部の出力側に接続される第２バイポーラトランジスタと、
    前記第２バイポーラトランジスタのコレクタ側に流れる電流に応じた電流を出力するカレントミラー回路と、を有する、請求項１９記載の電圧発生回路。
  22. 前記電圧生成部は、コレクタ端子が第２抵抗素子を介して第１電位ノードに接続される第３バイポーラトランジスタと、
    前記第３バイポーラトランジスタのエミッタ面積より大きいエミッタ面積を有し、コレクタ端子が第３抵抗素子を介して前記第１電位ノードに接続される第４バイポーラトランジスタと、
    前記第３バイポーラトランジスタのエミッタ端子と前記第４バイポーラトランジスタのエミッタ端子との間に設けられた第４抵抗素子と、
    前記第４バイポーラトランジスタのエミッタ端子と前記第１電位ノードと異なる第２電位ノードとの間に設けられた第５抵抗素子と、を有し、
    前記補正電流は、前記第５抵抗素子に帰還される、請求項１９記載の電圧発生回路。
  23. 前記出力部によって生成された電圧とサブスレッショルド領域で動作されるＭＯＳトランジスタのゲート・ソース間電圧との差分に応じた補正電流を生成し、前記補正電流を前記電流生成部に帰還させる補正回路を更に有する、請求項１記載の電圧発生回路。
  24. 前記補正回路は、ゲート端子が前記出力部の出力側に配置される第１ＭＯＳトランジスタと、
    一端が前記第１電位ノードに接続される第４抵抗素子と、
    前記第１ＭＯＳトランジスタのソース端子と前記第４抵抗素子の他端との間に設けられ、ゲート端子とドレイン端子が同電位とされる１又は複数の第２ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタのドレイン側に流れる電流に応じた電流を出力するカレントミラー部と、を有する、請求項２３記載の電圧発生回路。
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