JP5996283B2 - 電圧発生回路を備える半導体装置 - Google Patents

電圧発生回路を備える半導体装置 Download PDF

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Description

本発明は、半導体装置に関し、特に電圧発生回路を内蔵した半導体装置に好適に利用できるものである。
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の半導体装置において基準電圧を発生する基準電圧発生回路が知られている。基準電圧発生回路は、精度の観点から、半導体製造プロセスの依存性が低く、温度依存性が低いものが要求される。また、省電力の観点から、低い電源電圧での動作も要求される。このような要求を満たす基準電圧発生回路として、バンドギャップレファレンス（以下、「ＢＧＲ（Ｂａｎｄｇａｐ
ｒｅｆｅｒｅｎｃｅ）」と称する。）回路が知られている。
ＢＧＲ回路の例が、特許文献１及び非特許文献１に開示されている。また、低い電源電圧に対応したＢＧＲ回路が、特許文献２に開示されている。
一方、ＢＧＲ回路は、基本的構成要素としてバイポーラトランジスタ（以下、「ＢＪＴ（Ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）」とも称する。）を含んでいる。バイポーラトランジスタのベース・エミッタ間電圧の温度依存性は非線形であるということが知られている（例示：非特許文献２）。出力電圧の非線形な温度依存性を改善したＢＧＲ回路が非特許文献３に開示されている。また、特許文献１のＢＧＲ回路等における非線形な温度依存性を補正する補正回路が非特許文献４乃至６に開示されている。更に、絶対温度の２乗に比例する電流（ＩＰＴＡＴ ２）により温度特性を補正する方法が非特許文献７に開示されている。
米国特許第３８８７８６３号公報 特開平１１−４５１２５号公報（対応米国特許第６１６０３９１号公報）
Ｋｕｉｊｋ，Ｋ．Ｅ，"Ａ ｐｒｅｃｉｓｉｏｎ ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ ｓｏｕｒｃｅ"，ＩＥＥＥ ＪＯＵＲＮＡＬＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．ｓｃ−８，Ｎｏ．３，ＪＵＮＥ １９７３． Ｔｓｉｖｉｄｉｓ， Ｙ．Ｐ．，"Ａｃｃｕｒａｔｅ ａｎａｌｙｓｉｓ ｏｆ ｔｅｍｐｅｒａｔｕｒｅ ｅｆｆｅｃｔｓ ｉｎ Ｉｃ−ＶＢＥ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｗｉｔｈ ａｐｐｌｉｃａｔｉｏｎ ｔｏ ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ ｓｏｕｒｃｅｓ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．ｓｃ−１５，Ｎｏ．６，ＤＥＣＥＭＢＥＲ １９８０． Ｐ．Ｍａｌｃｏｖａｔｉ，"Ｃｕｒｖａｔｕｒｅ−Ｃｏｍｐｅｎｓａｔｅｄ ＢｉＣＭＯＳ Ｂａｎｄｇａｐ ｗｉｔｈ １−Ｖ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．ｓｃ−３６，Ｎｏ．７，ＪＵＬＹ ２００１． Ｐｅａｓｅ，Ｒ．Ａ．，"Ａ ｎｅｗ Ｆａｈｒｅｎｈｅｉｔ ｔｅｍｐｅｒａｔｕｒｅ ｓｅｎｓｏｒ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．ｓｃ−１９，Ｎｏ．６，ＤＥＣＥＭＢＥＲ １９８４． Ｐａｕｌ，Ｒ．Ｐａｔｒａ，Ａ．，"Ａ ｔｅｍｐｅｒａｔｕｒｅ−ｃｏｍｐｅｎｓａｔｅｄ ｂａｎｄｇａｐ ｖｏｌｔａｇｅ Ｒｅｆｅｒｅｎｃｅ ｃｉｒｃｕｉｔ ｆｏｒ ｈｉｇｈ ｐｒｅｃｉｓｉｏｎ ａｐｐｌｉｃａｔｉｏｎｓ"，Ｉｎｄｉａ ＡｎｎｕａｌＣｏｎｆｅｒｅｎｃｅ，２００４．Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ ＩＮＤＩＣＯＮ ２００４．Ｆｉｒｓｔ Ｐｕｂｌｉｃａｔｉｏｎ Ｄａｔｅ：２０−２２ Ｄｅｃ．２００４． Ｐａｕｌ，Ｒ．Ｐａｔｒａ，Ａ．Ｂａｒａｎｗａｌ，Ｓ．Ｄａｓｈ，Ｋ．，"Ｄｅｓｉｇｎ ｏｆ ｓｅｃｏｎｄ−ｏｒｄｅｒ ｓｕｂ−ｂａｎｄｇａｐ ｍｉｘｅｄ−ｍｏｄｅ ｖｏｌｔａｇｅｒｅｆｅｒｅｎｃｅ ｃｉｒｃｕｉｔ ｆｏｒ ｌｏｗ ｖｏｌｔａｇｅａｐｐｌｉｃａｔｉｏｎｓ"，ＶＬＳＩ Ｄｅｓｉｇｎ，２００５．１８ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｉｓｓｕｅ Ｄａｔｅ：３−７ Ｊａｎ．２００５． Ｓｕｎｄａｒ，Ｓｉｄｄｈａｒｔｈ，"Ａ ｌｏｗ ｐｏｗｅｒ ｈｉｇｈ ｐｏｗｅｒ ｓｕｐｐｌｙ ｒｅｊｅｃｔｉｏｎ ｒａｔｉｏ ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ ｆｏｒ ｐｏｒｔａｂｌｅａｐｐｌｉｃａｔｉｏｎｓ"，Ｍａｓｓａｃｈｕｓｅｔｔｓ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ， ２００８．
近年、ＢＧＲ回路は、１Ｖ以下の電源電圧で動作し、且つ広範な温度範囲（例示：−５０℃から１５０℃）で出力電圧の精度が高い（例示：バラツキが１％以下）であるものが求められるようになってきている。そのようなＢＧＲ回路として、典型的な従来技術では、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ＶＰＴＡＴ（絶対温度に比例）とバイポーラトランジスタのベース−エミッタ間電圧ＶＢＥ（温度と共に単調に減少）とを加算して基準電圧ＶＢＧＲを生成している。
この基準電圧ＶＢＧＲのグラフは、温度に対して上に凸な山型の形状を有する。そして、その山の頂点付近の温度Ｔ１が、ＢＧＲ回路を搭載する半導体装置の中心的な使用温度となるように設定される。この場合、その山の頂点付近の温度Ｔ１を中心としたある温度範囲において、基準電圧ＶＢＧＲの温度係数が概ねゼロとなる。その結果、従来技術のＢＧＲ回路は、その温度範囲において、温度依存性の少ない基準電圧ＶＢＧＲを生成することができる。
しかし、上記従来技術のＢＧＲ回路は、温度Ｔ１から高温側及び低温側に大きく離れると、基準電圧ＶＢＧＲのグラフの傾きが大きくなる。すなわち、温度Ｔ１を中心としたある温度範囲から外れると、温度係数が大きくなるため、基準電圧ＶＢＧＲの精度が著しく落ちる。しかも、その温度範囲は、近年要求が高まっている温度範囲をカバーすることが困難であると考えられる。広範な温度範囲で出力電圧の精度が高いＢＧＲ回路が望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、基準電圧生成回路で生成する基準電圧（ＶＢＧＲ）を、複数の補正回路から出力される複数の補正電流（Ｉｃｏｍｐ１、Ｉｃｏｍｐ２、・・・）で補正する。補正電流は、複数の補正回路が生成する複数の補正電流（Ｉｃｏｍｐ１、Ｉｃｏｍｐ２、・・・）は、補正回路ごとに異なる所定温度から低温側又は高温側に向かって単調に増加する電流である。
前記一実施の形態によれば、半導体装置は、所望の温度範囲において、基準電圧（ＶＢＧＲ）の精度をより高めることができる。
図１は、実施の形態に係る半導体装置に内蔵される電圧発生回路の一例を示すブロック図である。 図２Ａは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図２Ｂは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図２Ｃは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図２Ｄは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図２Ｅは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図２Ｆは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図３は、実施の形態に係る半導体装置に内蔵される電圧発生回路の他の一例を示すブロック図である。 図４Ａは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図４Ｂは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図４Ｃは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図４Ｄは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図４Ｅは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図５Ａは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図５Ｂは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図５Ｃは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図５Ｄは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図５Ｅは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図６Ａは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図６Ｂは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図６Ｃは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図６Ｄは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図７は、第１の実施の形態に係る電圧発生回路の具体的な回路構成の一例を示す回路図である。 図８は、第１の実施の形態に係る電圧発生回路の具体的な回路構成の変形例を示す回路図である。 図９は、第２の実施の形態に係る電圧発生回路の具体的な回路構成の一例を示す回路図である。 図１０は、第２の実施の形態に係る電圧発生回路の具体的な回路構成の変形例を示す回路図である。 図１１は、第２の実施の形態に係る電圧発生回路の具体的な回路構成の変形例を示す回路図である。 図１２は、第３の実施の形態に係る電圧発生回路の具体的な回路構成の一例を示す回路図である。 図１３は、第３の実施の形態に係る電圧発生回路の具体的な回路構成の変形例を示す回路図である。 図１４は、第４の実施の形態に係る電圧発生回路の具体的な回路構成の一例を示す回路図である。 図１５Ａは、図１４の場合での電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図１５Ｂは、図１４の場合での電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図１５Ｃは、図１４の場合での電圧発生回路における温度特性の補正方法の原理を示すグラフである。 図１６は、ＢＧＲコア回路の具体的な回路構成の一例を示す回路図である。 図１７Ａは、ＢＧＲコア回路の第２電流生成部の具体的な回路構成の一例を示す回路図である。 図１７Ｂは、ＢＧＲコア回路の第２電流生成部の具体的な回路構成の他の一例を示す回路図である。 図１８は、第４の実施の形態に係る電圧発生回路の具体的な回路構成の一例を示す部分的な回路図である。 図１９は、第４の実施の形態に係る電圧発生回路の具体的な回路構成の変形例を示す回路図である。 図２０Ａは、図１９の場合での電圧発生回路における非線形温度特性の補正方法の原理を示すグラフである。 図２０Ｂは、図１９の場合での電圧発生回路における非線形温度特性の補正方法の原理を示すグラフである。 図２０Ｃは、図１９の場合での電圧発生回路における非線形温度特性の補正方法の原理を示すグラフである。 図２１は、第５の実施の形態に係る電圧発生回路の具体的な回路構成の一例を示す回路図である。 図２２は、第５の実施の形態に係る電圧発生回路の具体的な回路構成の変形例を示す回路図である。 図２３は、第６の実施の形態に係る電圧発生回路の具体的な回路構成の一例を示す回路図である。 図２４は、第６の実施の形態に係る電圧発生回路の具体的な回路構成の変形例を示す回路図である。 図２５は、第７の実施の形態に係る電圧発生回路の具体的な回路構成の一例を示す回路図である。 図２６は、第７の実施の形態に係る電圧発生回路の具体的な回路構成の変形例を示す回路図である。 図２７は、第８の実施の形態に係る電圧発生回路１の具体的な回路構成の一例を示す回路図である。 図２８は、第８の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例を示す回路図である。 図２９は、第９の実施の形態に係る電圧発生回路１の具体的な回路構成の一例を示す回路図である。 図３０は、第９の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例を示す回路図である。 図３１は、ＢＧＲコア回路の具体的な回路構成の他の一例を示す回路図である。 図３２は、ＢＧＲコア回路の具体的な回路構成の他の一例を示す回路図である。 図３３は、ＢＧＲコア回路の具体的な回路構成の他の一例を示す回路図である。 図３４は、ＢＧＲコア回路の具体的な回路構成の他の一例を示す回路図である。 図３５Ａは、電圧発生回路における差動アンプの一例を示す回路図である。 図３５Ｂは、電圧発生回路における差動アンプの一例を示す回路図である。 図３６は、スタートアップ回路を備えた電圧発生回路の一例を示す回路図である。 図３７は、電源ラインにローパスフィルタを挿入した電圧発生回路を含む回路構成の一例を示すブロック図である。 図３８Ａは、電圧発生回路を適用したシステムの一例を示す説明図である。 図３８Ｂは、電圧発生回路を適用したシステムの一例を示す説明図である。 図３８Ｃは、電圧発生回路を適用したシステムの一例を示す説明図である。 図３８Ｄは、電圧発生回路を適用したシステムの一例を示す説明図である。 図３９は、電圧発生回路を適用したシステムの一例を示す説明図である。 図４０は、電圧発生回路を適用したシステムの一例を示す説明図である。 図４１は、電圧発生回路を適用した半導体集積回路装置のチップのレイアウトの一例を示すブロック図である。 図４２は、電圧発生回路を半導体基板に製造した場合での、その一部分を示す断面図である。
以下、電圧発生回路を備える半導体装置の実施の形態に関して、添付図面を参照して説明する。
１．実施の形態の概要
以下、実施の形態に係る半導体装置の概要について説明する。
図１は、実施の形態に係る半導体装置に内蔵される電圧発生回路の一例を示すブロック図である。電圧発生回路１は、基準電圧生成回路１０と、補正回路２０とを具備している。この図では、補正回路２０は１個である。基準電圧生成回路１０は、基準電圧ＶＢＧＲを生成して出力する（以下、「ＢＧＲコア回路」とも称する。）。補正回路２０は、基準電圧ＶＢＧＲＣに基づいて、補正電流Ｉｃｏｍｐを生成して、ＢＧＲコア回路１０に帰還させる。補正電流Ｉｃｏｍｐは、基準電圧ＶＢＧＲの温度特性を補正するための電流である。
図２Ａ〜図２Ｆは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。これらの図は、上記図１の電圧発生回路１における温度特性の補正方法の原理を示している。各グラフにおいて、縦軸は電圧を示し、横軸は温度を示す。ただし、各図は概念を示すべく、数値的に必ずしも正確なグラフではない。
図２Ａ〜図２Ｂは従来知られた基準電圧ＶＢＧＲの生成方法の原理を示している。基準電圧ＶＢＧＲは、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ＶＰＴＡＴ（絶対温度に比例）とバイポーラトランジスタのベース−エミッタ間のＰＮ接合の順方向電圧ＶＢＥ（温度と共に単調に減少）とを加算して生成される。このとき、基準電圧ＶＢＧＲのグラフは、上に凸な山型の形状を有する。そして、山の頂点付近に対応する温度Ｔ１が、電圧発生回路１の中心的な使用温度となるように設定される。その結果、温度Ｔ１を中心とするある温度範囲において、温度係数が概ねゼロとなり、温度依存性の少ない基準電圧ＶＢＧＲが生成される。ただし、温度Ｔ１から高温側及び低温側に大きく離れると、基準電圧ＶＢＧＲのグラフの傾きが大きくなる、すなわち温度係数が大きくなるため、基準電圧ＶＢＧＲの精度が落ちる。
図１に示す本実施の形態の電圧発生回路１では、中心的な使用温度から高温側及び低温側に離れた温度でも基準電圧ＶＢＧＲの精度を落とさないようにすべく補正回路２０を設けている。図２Ｃ〜図２Ｆは本実施の形態の基準電圧ＶＢＧＲの生成方法の原理を示している。まず、図２Ｃに示すように、ＢＧＲコア回路１０は、基準電圧ＶＢＧＲのグラフの山の頂点付近に対応する温度を低温側にずらすように基準電圧ＶＢＧＲを生成する。この図では、温度Ｔ１を温度Ｔ１’のように低温側にずらす。低温側にずらすのは、高温側を補正するためである。温度Ｔ１を低温側にずらすことで低温側の精度が向上し、高温側を補正することで高温側の精度が向上する。その結果、広い温度範囲において精度を高めることができる。逆に、低温側を補正する場合には、温度Ｔ１を高温側にずらすことが考えられる。
次に、図２Ｄ〜図２Ｅに示すように、補正回路２０は、基準電圧ＶＢＧＲ又はそれに比例した電圧ＶＢＧＲＣとバイポーラトランジスタのベース−エミッタ間のＰＮ接合の順方向電圧ＶＢＥとを減算して、減算結果が正となる範囲で、補正電流Ｉｃｏｍｐを生成する。このとき、電圧ＶＢＧＲＣと電圧ＶＢＥとの交点の温度Ｔ２がＴ２＞Ｔ１’となるように電圧ＶＢＧＲＣ又は電圧ＶＢＥを生成する。その結果、補正回路２０は、補正電流Ｉｃｏｍｐ（図２Ｅ）として、所定温度Ｔ２から高温側に向かって単調に増加する電流を生成する。この所定温度Ｔ２は、閾値温度ともいう。
そして、図２Ｆに示すように、この補正回路２０の補正電流Ｉｃｏｍｐ（図２Ｅ）をＢＧＲコア回路１０に帰還させて基準電圧ＶＢＧＲ（図２Ｃ）に加算することで、最終的な基準電圧ＶＢＧＲ（図２Ｆ）が生成される。この最終的な基準電圧ＶＢＧＲ（図２Ｆ）のグラフは、山の頂点が温度Ｔ１’と温度Ｔ３（＞Ｔ２）の２箇所になり、温度Ｔ２付近に谷がある形状を有する。ただし、Ｔ１’＜Ｔ２＜Ｔ３である。このとき、温度Ｔ１’のやや低温側の温度から、温度Ｔ３のやや高温側の温度の範囲において、温度に対する基準電圧ＶＢＧＲの変動幅が小さくなる。すなわち、その温度範囲において、温度係数が小さく抑えられている。言い換えると、図２Ｂの基準電圧ＶＢＧＲと比較して、図２Ｆの基準電圧ＶＢＧＲは広い範囲で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧ＶＢＧＲの精度をより高めることができる。なお、図１の電圧発生回路１の具体的な回路構成については後述される。
上記図１では補正回路２０は１個であるが、補正回路を複数個設けることで基準電圧ＶＢＧＲの精度を更に高めることができる。以下では、補正回路を複数個設ける場合について説明する。
図３は、本実施の形態に係る半導体装置に内蔵される電圧発生回路の他の一例を示すブロック図である。電圧発生回路１は、ＢＧＲコア回路１０と、複数の補正回路２０−１〜２０−ｎ（ｎは自然数；補正回路の個数）とを具備している。ＢＧＲコア回路１０は、基準電圧ＶＢＧＲを生成して出力する。複数の補正回路２０−１〜２０−ｎは、補正電流Ｉｃｏｍｐを生成して、ＢＧＲコア回路１０に帰還させる。各補正回路２０−ｉ（ｉ＝１〜ｎ；自然数）は、補正回路２０−ｉごとに異なる所定温度（閾値温度）から低温側又は高温側に向かって単調に増加する補正電流Ｉｃｏｍｐｉ（「副補正電流」とも称する。）を生成する。補正電流Ｉｃｏｍｐは、基準電圧ＶＢＧＲの温度特性を補正するための電流であり、複数の補正回路２０−１〜２０−ｎが生成する複数の補正電流Ｉｃｏｍｐ１〜Ｉｃｏｍｐｎの和である。補正回路２０−ｉは、基準電圧ＶＢＧＲ又はそれに対応した電圧ＶＢＧＲＣに基づいて補正電流Ｉｃｏｍｐｉを生成する。
ただし、補正回路２０−ｉは、電圧ＶＰＴＡＴ又はそれに対応した電流ＩＰＴＡＴ、及び電圧ＶＢＥ又はそれに対応した電流ＩＶＢＥの少なくとも一つに基づいて補正電流Ｉｃｏｍｐｉを生成してもよい。ただし、電圧ＶＰＴＡＴは、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧である。また、電圧ＶＢＥは、バイポーラトランジスタのベース−エミッタ間のＰＮ接合の順方向電圧ＶＢＥである。
図３に示す本実施の形態では、中心的な使用温度から高温側及び低温側に離れた温度でも基準電圧ＶＢＧＲの精度を落とさないようにすべく複数の補正回路２０−１〜２０−ｎを設けている。各補正回路２０−ｉは、補正電流Ｉｃｏｍｐｉを生成する。各補正電流Ｉｃｏｍｐｉは、閾値温度Ｔ２から高温側又は低温側に向かって単調に増加する。しかし、その所定温度Ｔ２が他の補正回路２０−ｉ’（ｉ’≠ｉ）の補正電流Ｉｃｏｍｐｉ’
の所定温度Ｔ２と異なっている。なお、複数の補正回路２０−１〜２０−ｎの全てを用いる必要はなく、補正回路２０−ｉへの電源供給の制御等の方法で、複数の補正回路２０−１〜２０−ｎのうちの任意の一つ又は複数の補正回路２０を動作させても良い。
言い換えると、この複数の補正回路２０−１〜２０−ｎは、ＢＧＲコア回路１０にカスケード接続され、互いに異なる閾値温度を検出して、互いに異なる補正電流Ｉｃｏｍｐ１〜Ｉｃｏｍｐｎを生成する回路ということもできる。補正電流Ｉｃｏｍｐ（＝ΣＩｃｏｍｐｉ）は、カスケード段数を必要に応じて任意に可変とすることで、任意に変更が可能である。以下、具体的に説明する。
まず、基準電圧ＶＢＧＲの高温側の温度特性を補正する方法について説明する。
図４Ａ〜図４Ｅは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。これらの図は、上記図３の電圧発生回路１における温度特性の補正方法の原理を示している。各グラフにおいて、縦軸は電圧を示し、横軸は温度を示す。ただし、各図は概念を示すべく、数値的に必ずしも正確なグラフではない。これらの図は、補正回路２０が３個（ｎ＝３、補正回路２０−１〜２０−３）の場合について示している。各補正回路２０−ｉの基本的な機能は、図１の補正回路２０と同様である。すなわち、各補正回路２０−ｉは、図２Ｄや図２Ｅのようにして補正電流Ｉｃｏｍｐｉを生成する。各補正電流Ｉｃｏｍｐｉは、閾値温度Ｔ２から高温側に向かって単調に増加する。ただし、少なくとも、その閾値温度Ｔ２が他の補正回路２０−ｉ’（ｉ’≠ｉ）の補正電流Ｉｃｏｍｐｉ’
の閾値温度Ｔ２と異なっている。更に、補正電流Ｉｃｏｍｐｉの温度に対する増減の割合が異なっていてもよい。
図４Ａは、補正回路２０−１に関する図２Ｅに対応する図であり、補正電流Ｉｃｏｍｐ１を示している。この補正電流Ｉｃｏｍｐ１は、閾値温度Ｔ２ａから高温側に向かって単調に増加している。図４Ｂは、補正回路２０−２に関する図２Ｅに対応する図であり、補正電流Ｉｃｏｍｐ２を示している。この補正電流Ｉｃｏｍｐ２は、閾値温度Ｔ２ｂから高温側に向かって単調に増加している。図４Ｃは、補正回路２０−３に関する図２Ｅに対応する図であり、補正電流Ｉｃｏｍｐ３を示している。この補正電流Ｉｃｏｍｐ３は、閾値温度Ｔ２ｃから高温側に向かって単調に増加している。ここで、Ｔ２ａ＜Ｔ２ｂ＜Ｔ２ｃである。閾値温度Ｔ２の変更は、例えば、電圧ＶＢＧＲＣを補正回路２０−ｉごとに変更することで実現できる。図４Ａ〜図４Ｃの例では、補正回路２０−１、２０−２、２０−３の順に電圧ＶＢＧＲＣを低減して行くことで実現できる。ただし、補正電流Ｉｃｏｍｐｉの生成方法は、図２Ｄの例（ＶＢＧＲＣ＋ＶＢＥ）に限定されない。
そして、図４Ｄに示すように、最終的な補正電流Ｉｃｏｍｐは、補正電流Ｉｃｏｍｐ１、Ｉｃｏｍｐ２、Ｉｃｏｍｐ３を加算した合計である。その補正電流Ｉｃｏｍｐは、閾値温度Ｔ２ａ〜Ｔ２ｂではＩｃｏｍｐ１、閾値温度Ｔ２ｂ〜Ｔ２ｃではＩｃｏｍｐ１＋Ｉｃｏｍｐ２、閾値温度Ｔ２ｃ以上ではＩｃｏｍｐ１＋Ｉｃｏｍｐ２＋Ｉｃｏｍｐ３となる。すなわち、温度の上昇と共に補正電流Ｉｃｏｍｐが徐々に増加している。これは、補正電流Ｉｃｏｍｐを加算する前の基準電圧ＶＢＧＲ（図２Ｃ）が高温側に向かって徐々に低下することに対応している。その補正電流Ｉｃｏｍｐを、図２Ｃの電圧ＶＢＧＲに加算することで、図４Ｅの基準電圧ＶＢＧＲが生成される。図４Ｅの基準電圧ＶＢＧＲは、図２Ｆの基準電圧ＶＢＧＲと比較して、高温側において、より広い範囲で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧ＶＢＧＲの精度を更により高めることができる。この場合での図３の電圧発生回路１の具体的な回路構成については後述される。
次に、基準電圧ＶＢＧＲの低温側の温度特性を補正する方法について説明する。
図５Ａ〜図５Ｅは、本実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。これらの図は、上記図３の電圧発生回路１における温度特性の補正方法の原理を示している。各グラフにおいて、縦軸は電圧を示し、横軸は温度を示す。ただし、各図は概念を示すべく、数値的に必ずしも正確なグラフではない。これらの図も、補正回路２０が３個（ｎ＝３、補正回路２０−１〜２０−３）の場合について示している。各補正回路２０−ｉの基本的な機能は、図１の補正回路２０とは逆である。すなわち、各補正回路２０−ｉは、基準電圧ＶＢＧＲに比例した電圧ＶＢＧＲＣ（基準電圧ＶＢＧＲでも可）とベース−エミッタ間のＰＮ接合の順方向電圧ＶＢＥとを減算して、減算結果が正となる範囲で、補正電流Ｉｃｏｍｐｉを生成する。すなわち、上記図２Ｄにおいて正とする電圧を逆にしている。各補正電流Ｉｃｏｍｐｉは、閾値温度Ｔ２から低温側に向かって単調に増加する。ただし、少なくとも、その閾値温度Ｔ２が他の補正回路２０−ｉ’（ｉ’≠ｉ）の補正電流Ｉｃｏｍｐｉ’と異なっている。更に、補正電流Ｉｃｏｍｐｉの温度に対する増減の割合が異なっていてもよい。
図５Ａは、補正回路２０−１に関する図２Ｅに対応する図であり、補正電流Ｉｃｏｍｐ１を示している。この補正電流Ｉｃｏｍｐ１は、閾値温度Ｔ２ｃから低温側に向かって単調に増加している。図５Ｂは、補正回路２０−２に関する図２Ｅに対応する図であり、補正電流Ｉｃｏｍｐ２を示している。この補正電流Ｉｃｏｍｐ２は、閾値温度Ｔ２ｂから低温側に向かって単調に増加している。図５Ｃは、補正回路２０−３に関する図２Ｅに対応する図であり、補正電流Ｉｃｏｍｐ３を示している。この補正電流Ｉｃｏｍｐ３は、閾値温度Ｔ２ａから低温側に向かって単調に増加している。ただし、Ｔ２ａ＜Ｔ２ｂ＜Ｔ２ｃである。閾値温度Ｔ２の変更は、例えば、電圧ＶＢＧＲＣを補正回路２０−ｉごとに変更することで実現できる。図５Ａ〜図５Ｃの例では、補正回路２０−１、２０−２、２０−３の順に電圧ＶＢＧＲＣを増大して行くことで実現できる。ただし、補正電流Ｉｃｏｍｐｉの生成方法は、図２Ｄの例（ＶＢＧＲＣ＋ＶＢＥ）において正とする電圧を逆にする場合に限定されない。
そして、図５Ｄに示すように、最終的な補正電流Ｉｃｏｍｐは、補正電流Ｉｃｏｍｐ１、Ｉｃｏｍｐ２、Ｉｃｏｍｐ３を加算した合計である。その補正電流Ｉｃｏｍｐは、閾値温度Ｔ２ｃ〜Ｔ２ｂではＩｃｏｍｐ３、閾値温度Ｔ２ｂ〜Ｔ２ａではＩｃｏｍｐ２＋Ｉｃｏｍｐ３、閾値温度Ｔ２ａ以下ではＩｃｏｍｐ１＋Ｉｃｏｍｐ２＋Ｉｃｏｍｐ３となる。すなわち、温度の下降と共に補正電流Ｉｃｏｍｐが徐々に増加している。これは、補正電流Ｉｃｏｍｐを加算する前の基準電圧ＶＢＧＲ（図２Ｃ）が低温側に向かって徐々に低下することに対応している。その補正電流Ｉｃｏｍｐを、図２Ｃの電圧ＶＢＧＲに加算することで、図５Ｅの基準電圧ＶＢＧＲが生成される。ただし、この場合、図２Ｃの電圧ＶＢＧＲとして、山型の頂点の温度Ｔ１を（低温側ではなく）高温側にずらして温度Ｔ１’とした曲線を用いることが好ましい。図５Ｅの基準電圧ＶＢＧＲは、図２Ｆの基準電圧ＶＢＧＲと比較して、低温側において、より広い範囲で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧ＶＢＧＲの精度を更により高めることができる。この場合での図３の電圧発生回路１の具体的な回路構成については後述される。なお、求める精度に応じて、補正回路２０−ｉは図１の場合のように一つであっても良い。
次に、基準電圧ＶＢＧＲの高温側及び低温側の両方の温度特性を補正する方法について説明する。
図６Ａ〜図６Ｄは、本実施の形態に係る電圧発生回路における非線形温度特性の補正方法の原理を示すグラフである。これらの図は、上記図３の電圧発生回路１における温度特性の補正方法の原理を示している。各グラフにおいて、縦軸は電圧を示し、横軸は温度を示す。ただし、各図は概念を示すべく、数値的に必ずしも正確なグラフではない。これらの図は、補正回路２０が２個（ｎ＝２、補正回路２０−１〜２０−２）の場合について示している。補正回路２０−１（低温側）の基本的な機能は、図５Ａ〜図５Ｅの場合と同様に図１の補正回路２０とは逆である。補正回路２０−２（高温側）の基本的な機能は、図４Ａ〜図４Ｅの場合と同様に図１の補正回路２０と同じである。補正電流Ｉｃｏｍｐ１は、閾値温度Ｔ２ａから低温側に向かって単調に増加する。補正電流Ｉｃｏｍｐ２は、閾値温度Ｔ２ｂから高温側に向かって単調に増加する。そして、その所定温度Ｔ２ａが他の所定温度Ｔ２ｂと異なっている。以下、具体的に説明する。更に、補正電流Ｉｃｏｍｐｉの温度に対する増減の割合が異なっていてもよい。
図６Ａは、補正回路２０−１に関する図５Ｃに対応する図であり、補正電流Ｉｃｏｍｐ１を示している。この補正電流Ｉｃｏｍｐ１は、閾値温度Ｔ２ａから低温側に向かって単調に増加している。図６Ｂは、補正回路２０−２に関する図４Ｃに対応する図であり、補正電流Ｉｃｏｍｐ２を示している。この補正電流Ｉｃｏｍｐ２は、閾値温度Ｔ２ｂから高温側に向かって単調に増加している。ただし、Ｔ２ａ＜Ｔ２ｂである。閾値温度Ｔ２の変更は、例えば、電圧ＶＢＧＲＣを補正回路２０−ｉごとに変更することで実現できる。ただし、補正電流Ｉｃｏｍｐｉの生成方法は、図２Ｄの例（ＶＢＧＲＣ＋ＶＢＥ）に限定されない。
そして、図６Ｃに示すように、最終的な補正電流Ｉｃｏｍｐは、補正電流Ｉｃｏｍｐ１、Ｉｃｏｍｐ２を加算した合計である。その補正電流Ｉｃｏｍｐは、閾値温度Ｔ２ａ以下ではＩｃｏｍｐ１、閾値温度Ｔ２ｂ以上ではＩｃｏｍｐ２となる。すなわち、低温側で温度の下降と共に補正電流Ｉｃｏｍｐが増加し、高温側で温度の上昇と共に補正電流Ｉｃｏｍｐが増加している。これは、補正電流Ｉｃｏｍｐを加算する前の基準電圧ＶＢＧＲ（図２Ｂ）が低温側に向かって低下し、高温側に向かって低下することに対応している。その補正電流Ｉｃｏｍｐを、図２Ｂの電圧ＶＢＧＲに加算することで、図６Ｄの基準電圧ＶＢＧＲが生成される。ただし、この場合、図２Ｂの電圧ＶＢＧＲとして、山型の頂点の温度Ｔ１を特に低温側や高温側にずらすことは必ずしも必要はない。図６Ｄの基準電圧ＶＢＧＲは、図２Ｂの基準電圧ＶＢＧＲと比較して、低温側及び高温側の両側において、より広い範囲で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧ＶＢＧＲの精度をより高めることができる。この場合での図３の電圧発生回路１の具体的な回路構成については後述される。なお、求める精度に応じて、補正回路２０−ｉは、高温側及び低温側のそれぞれにおいて複数個設けられていてもよい。また、低温側と高温側とで、補正回路２０−ｉの数が異なっていてもよい。
２．実施の形態の詳細
以下、上記実施の形態の概要で説明した構成及び作用効果を実現するための具体的な実施の形態の詳細について説明する。
（第１の実施の形態）
第１の実施の形態に係る半導体装置について説明する。第１の実施の形態では、補正回路２０が、基準電圧ＶＢＧＲ（又は電圧ＶＢＧＲＣ）とバイポーラトランジスタのベース−エミッタ間電圧ＶＢＥとに基づいて補正電流Ｉｃｏｍｐを生成し、その補正電流Ｉｃｏｍｐで基準電圧ＶＢＧＲの高温側を補正する場合について説明する。本実施の形態では、補正回路２０は１個である。
本実施の形態に係る電圧発生回路は、図１に示すような電圧発生回路であり、図２Ｃ〜図２Ｆに示すような高温側における補正を行う。
図７は、第１の実施の形態に係る電圧発生回路１の具体的な回路構成の一例を示す回路図である。電圧発生回路１は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によって１枚のシリコン基板のような半導体基板に形成されている。以下、各実施の形態において同じである。
ＢＧＲコア回路１０は、電流生成部１０１と、電圧出力部１０２とを備えている。電流生成部１０１は、エミッタ面積の異なる２つのバイポーラトランジスタＱ１、Ｑ２のベース・エミッタ間電圧の差電圧（ΔＶＢＥ）に応じた電流とバイポーラトランジスタＱ２のベース・エミッタ間電圧ＶＢＥ２に応じた電流と補正回路２０で生成された補正電流Ｉｃｏｍｐとを加算した電流Ｉを生成する。電圧出力部１０２は、生成された電流を基準電圧ＶＢＧＲに変換して出力する。
電流生成部１０１は、例えば、ＮＰＮ型のバイポーラトランジスタＱ１、Ｑ２と、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ５、Ｒ７、Ｒ８、Ｒｚと、キャパシタＣｃと、差動アンプＡ１と、Ｐチャネル型のＭＯＳトランジスタＭＰ１、ＭＰ２とを備えている。出力部１０２は、例えば、抵抗Ｒ４を備えている。
バイポーラトランジスタＱ１、Ｑ２はエミッタ端子を共通に接続されている。バイポーラトランジスタＱ１のベース端子は、バイポーラトランジスタＱ２のコレクタ端子に接続されている。バイポーラトランジスタＱ１のエミッタ面積は、バイポーラトランジスタＱ２のｎ（ｎは２以上の整数）倍に大きくされる。すなわち、バイポーラトランジスタＱ１とＱ２に同じ電流を流すようにしたとき、バイポーラトランジスタＱ２のエミッタ電流密度がトランジスタＱ１のエミッタ電流密度のｎ倍となるように設定される。この図の例では、ｎ＝２０である。抵抗Ｒ１は、一端をバイポーラトランジスタＱ２のベース端子に接続され、他端をバイポーラトランジスタＱ１のコレクタ端子に接続されている。抵抗Ｒ２は、一端を抵抗Ｒ１の一端に接続され、他端をバイポーラトランジスタＱ２のコレクタ端子に接続されている。抵抗Ｒ５は、バイポーラトランジスタＱ１、Ｑ２の共通に接続されたエミッタ端子と接地ノードとの間に設けられている。抵抗Ｒ３は、バイポーラトランジスタＱ２のベース端子と接地ノードとの間に設けられている。差動アンプＡ１は、バイポーラトランジスタＱ１、Ｑ２のコレクタ側の電位をそれぞれ入力される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は共に、ゲート端子に差動アンプＡ１の出力電圧を入力され、ソース端子にそれぞれ抵抗Ｒ７、Ｒ８を介して電源ノードＶｃｃを接続されている。ＰＭＯＳトランジスタＭＰ１のドレイン端子が上記抵抗Ｒ１及びＲ２の接続ノードに接続されている。それにより、フィードバックループが形成されている。また、抵抗Ｒ４は、一端をＰＭＯＳトランジスタＭＰ２のドレイン端子に接続され、他端を接地ノードに接続されている。それにより、ＰＭＯＳトランジスタＭＰ２のドレイン端子から電流Ｉが抵抗Ｒ４に供給される。ＰＭＯＳトランジスタＭＰ２のドレイン端子と抵抗Ｒ４との接続ノードの電圧が、基準電圧ＶＢＧＲとなる。ＢＧＲコア回路１０の動作原理については後述される。
なお、抵抗ＲｚとキャパシタＣｃとはこの順に直列に接続され、差動アンプＡ１の出力側とＰＭＯＳトランジスタＭＰ１のドレイン端子に接続されている。これらは、回路の発振を防止するための位相補償用の素子であり、電流／電圧の生成には直接関係はない。また、抵抗Ｒ７、Ｒ８はＰＭＯＳトランジスタＭＰ１とＭＰ２のミスマッチの影響を軽減するためのソース抵抗であり、ミスマッチの影響が無視できる場合には省略しても良い。
補正回路２０は、出力電圧ＶＢＧＲ又はそれに対応した電圧ＶＢＧＲＣからバイポーラトランジスタＱ３のベース・エミッタ間電圧ＶＢＥ３を減算した電圧に応じた補正電流Ｉｃｏｍｐを生成する。そして、生成された補正電流Ｉｃｏｍｐを電流生成部１０１に帰還させる。
補正回路２０は、例えば、差動アンプＡ２と、バイポーラトランジスタＱ３と、抵抗Ｒ６と、Ｐチャネル型のＭＯＳトランジスタＭＰ３、ＭＰ４とを備えている。更に、Ｐチャネル型のＭＯＳトランジスタＭＰ６を備えていることが好ましい。
差動アンプＡ２は、ＢＧＲコア回路１０の出力電圧ＶＢＧＲ又はそれに対応した電圧ＶＢＧＲＣを入力され、ボルテージフォロアを構成している。バイポーラトランジスタＱ３は、ベース端子に差動アンプＡ２の出力端子を接続されている。抵抗Ｒ６は、バイポーラトランジスタＱ３のエミッタ端子と接地ノードとの間に設けられている。ＰＭＯＳトランジスタＭＰ３は、ソース端子に電源ノードＶｃｃを接続され、ドレイン端子にゲート端子及びバイポーラトランジスタＱ３のコレクタ端子を接続されている。ＰＭＯＳトランジスタＭＰ４は、ソース端子に電源ノードＶｃｃを接続され、ゲート端子にＰＭＯＳトランジスタＰＭ３のゲート端子を接続されている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、バイポーラトランジスタＱ３のコレクタ側に流れる電流に応じてＰＭＯＳトランジスタＭＰ４から補正電流Ｉｃｏｍｐを出力するカレントミラー回路を構成している。特に制限されないが、補正電流Ｉｃｏｍｐは、電流生成部１０１の抵抗Ｒ５とバイポーラトランジスタＱ１、Ｑ２の共通に接続されたエミッタ端子との間に帰還される。このようにフィードバック方式とすることにより、補正回路２０に用いる差動アンプやカレントミラーといった要素回路に高い精度が必要されず、大きな面積や電流を追加することなく精度の向上が可能となる。
なお、差動アンプＡ２はバイポーラトランジスタＱ３のベース電流を供給するために設けたものである。しかし、ＰＭＯＳトランジスタＭＰ２から直接ベース電流を供給することによる基準電圧ＶＢＧＲへの影響が無視できる場合には省略してもよい。補正回路２０の詳細な動作原理については後述される。
次に、電圧発生回路１の動作原理について、ＢＧＲコア回路１０と補正回路２０とに分けて説明する。
（Ｉ）ＢＧＲコア回路１０
図７において、抵抗Ｒ１に流れる電流をＩ１、抵抗Ｒ２に流れる電流をＩ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２に流れる電流をＩ、抵抗Ｒ１と抵抗Ｒ２の接続点の電圧をＶ３とし、Ｒ１＝Ｒ２＝Ｒ１２を仮定する。また、以降の説明では、カレントミラー回路等のミラー比を１：１として説明するが、特に限定されず、ミラー比を変えることも可能である。なお、以降の説明では理解を容易にするためバイポーラトランジスタのベース電流は無視して計算するが、実際の設計におけるシミュレーション等ではベース電流を含めた計算を行う。
バイポーラトランジスタの飽和電流密度をＪｓ、単位面積をＡ、熱電圧ＶＴ＝ｋＴ／ｑ、ｋをボルツマン定数、Ｔを絶対温度、ｑを電荷素量とする。このとき、バイポーラトランジスタＱ１のベース・エミッタ間電圧ＶＢＥ１とバイポーラトランジスタＱ２のベース・エミッタ間電圧ＶＢＥ２について、式（１）が成立する。また、差動アンプＡ１による帰還が正常に動作していれば、以下の式（２）が成立する。
Figure 0005996283
式（２）に式（１）を代入すると、以下の式（３）が成立する。
Figure 0005996283
また、電位Ｖ３のノードから差動アンプＡ１の入力までのキルヒホッフ電圧則から以下の式（４）が成立する。それを整理すると電流Ｉ１とＩ２との関係として以下の式（５）が成立する。そして、式（３）と式（５）とから電流Ｉ２を消去すると、以下の式（６）のように近似できる。ここで、ＶＯＳは差動アンプＡ１の入力オフセット電圧である。ただし、式（６）において、ＶＯＳ／Ｉ１・Ｒ１２＜＜１を仮定している。
Figure 0005996283
ここで、式（６）のＩ１についての２次方程式を解くと、Ｉ１は以下の式（７Ａ）となる。ただし、式（７Ａ）中のＤは以下の式（７Ｂ）である。
Figure 0005996283
したがって、出力電圧ＶＢＧＲは以下の式（８）で表すことができる。また、同式から明らかなように抵抗Ｒ４＜Ｒ３とすることにより出力電圧ＶＢＧＲは低出力電圧化（約１．０Ｖ以下）とすることが可能とされる。
Figure 0005996283
この式（８）に基づいて、出力電圧ＶＢＧＲのＶＯＳ＝０からの誤差を示すΔＶＢＧＲを求めると、本実施の形態のＢＧＲコア回路１０は、非特許文献１や特許文献１に記載のＢＧＲコア回路と比較して、極めて小さい値とすることができる。
本実施の形態に係るＢＧＲコア回路１０は、出力電圧ＶＢＧＲが１．０Ｖ以下となり、電源電圧Ｖｃｃは約１．０Ｖから動作可能となることが理解される。このことは式（８）からも容易に理解される。すなわち、本実施の形態に係るＢＧＲコア回路１０は、抵抗Ｒ３に流れるバイポーラトランジスタＱ２のＶＢＥに応じた電流（ＩＲ３＝ＶＢＥ２／Ｒ３）と、絶対温度に比例したＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ）電流（Ｉ＝Ｉ１＋Ｉ２）を加算することで温度に比例した係数をキャンセルする。そして、加算した電流を抵抗Ｒ４により電圧に変換して出力する構成である。したがって、抵抗Ｒ３と抵抗Ｒ４の比を調整すれば、出力電圧ＶＢＧＲが１．０Ｖ以下の低電圧出力が可能となる。
以上に示されるように、本実施の形態に係るＢＧＲコア回路１０によれば、抵抗Ｒ３と抵抗Ｒ４の比を調整することでより低い出力電圧ＶＢＧＲが生成可能となり、低い電源電圧Ｖｃｃで動作が可能となる。更に、図７に示されるように、バイポーラトランジスタＱ１、Ｑ２のエミッタ端子と接地ノードとの間に抵抗Ｒ５が挿入することで差動アンプＡ１のコモン入力電圧を高くシフトさせることができ、設計が容易となる。
（ＩＩ）補正回路２０
まず、バイポーラトランジスタのベース・エミッタ間電圧ＶＢＥの温度依存性について説明する。ベース・エミッタ間電圧の温度依存性は、前述した非特許文献２に示されるように、コレクタ電流ＩＣの温度依存性を以下の式（９）とすると、以下の式（１０）のように表される。
Figure 0005996283
ここでＴＲは参照温度である。また、ηはバイポーラトランジスタのデバイス構造に依存する定数であり、値は約３．６〜４．０である。ＶＧ０はバンドギャップ電圧の絶対温度０Ｋへ外挿値である。前述したように、ｍはコレクタ電流ＩＣが絶対温度に比例している場合は“１”となる。式（１０）を変形すると、以下の式（１１）となる。
Figure 0005996283
上記式（式１１）において、第１項目が温度に依存しない定数であり、第２項目が絶対温度に比例する項である。また、第３項目が絶対温度に対して比例ではなく、非線形依存性を示す項である。すなわち、ベース・エミッタ間電圧ＶＢＥは温度に対して非線形依存性を示す。
上記（Ｉ）ＢＧＲコア回路１０において示したＢＧＲコア回路の一般式（式（８））は、抵抗比により決まる定数をＫ、Ｌとおくと、以下の式（１２）のように表すことができる。ここで、ΔＶＢＥは、２つのバイポーラトランジスタＱ１、Ｑ２のベース・エミッタ間電圧ＶＢＥの差電圧である。
Figure 0005996283
上記の式（１２）からもわかるように、第１項目のベース・エミッタ間電圧ＶＢＥの温度依存性が非線形性をもつので、絶対温度に比例した第２項目だけでは、非線形温度依存を補正することは理論上不可能であることがわかる。そこで、本実施の形態に係る電圧発生回路１では、以下の方法により出力電圧ＶＢＧＲの非線形温度依存の補正を行う。
図７において、抵抗Ｒ５とバイポーラトランジスタＱ１、Ｑ２のエミッタ端子の接続点の電位をＶ２とし、補正電流をＩｃｏｍｐとする。また、理解を容易にするため、Ｒ１＝Ｒ２＝Ｒ１２、Ｉ１＝Ｉ２＝ＩＰＴＡＴと仮定する。このとき、ＩＰＴＡＴは、ＶＢＥ２＝ＶＢＥ１＋Ｒ１２・ＩＰＴＡＴより、以下の式（１３）で表すことができる。
Figure 0005996283
次に電流Ｉは、キルヒホッフ電流則から以下の式（１４）となり、抵抗Ｒ３に流れる電流ＩＲ３は以下の式（１５）のように表されるから、電流Ｉは以下の式（１６）となる。
Figure 0005996283
したがって、出力電圧ＶＢＧＲは以下の式（１７）となる。
Figure 0005996283
抵抗Ｒ３と抵抗Ｒ４を調整することで出力電圧ＶＢＧＲを低電圧化できることは、前述した図３のＢＧＲコア回路１０と同様である。
また、補正電流Ｉｃｏｍｐは、ＰＭＯＳトランジスタＭＰ３とＭＰ４のミラー比を１：１とすれば、以下の式（１８）で表すことができる。
Figure 0005996283
上記の式（１８）に示されるように、補正電流Ｉｃｏｍｐは、出力電圧ＶＢＧＲＣとバイポーラトランジスタＱ３のベース・エミッタ間電圧ＶＢＥ３の差電圧に基づいて生成される。低温側ではＶＢＧＲＣ＜ＶＢＥ３であるので補正電流Ｉｃｏｍｐは流れず、高温側ではＶＢＧＲＣ＝ＶＢＥ３となる温度から補正電流Ｉｃｏｍｐが加算される。これにより、補正電流Ｉｃｏｍｐは以下の式（１９）のように表される。
Figure 0005996283
したがって、電圧発生回路１では、上記の式（１７）の第１項のベース・エミッタ電圧ＶＢＥ（図２ＡのＶＢＥに相当）の非線形性を、第２項のＩＰＴＡＴ（図２ＡのＶＰＴＡＴに相当）で線形補正するとともに、第３項の補正電流Ｉｃｏｍｐ（図２ＥのＩｃｏｍｐに相当）により非線形補正を行う。また、温度依存性がある２つの電圧（出力電圧ＶＢＧＲＣとベース・エミッタ間電圧ＶＢＥ３：図２ＤのＶＢＧＲＣとＶＢＥに相当）の差分に応じて補正電流Ｉｃｏｍｐを生成することで、ＶＢＧＲＣ＝ＶＢＥ３となる温度（図２ＥのＴ２に相当）から補正電流Ｉｃｏｍｐが加算されるように構成することができる。また、補正電流Ｉｃｏｍｐの傾きは抵抗Ｒ６の値により制御することができる。これにより、温度特性を補正したい所望の温度範囲でＶＢＧＲ≧ＶＢＥ３となるようにＶＢＧＲの特性を調整すれば、非線形温度特性を補正することが可能となる。
なお、上記の計算は近似計算であり、実際はＢＧＲコア回路１０と補正回路２０との間でループが形成され、帰還がかけられているので、抵抗や補正電流Ｉｃｏｍｐなどの値は上記計算から多少のずれが生じる。正確な値はシミュレーションにより求めることが可能である。また、この例では電源電圧Ｖｃｃが１．０Ｖ程度であり、出力電圧ＶＢＧＲを約０．６３Ｖに設定する場合を想定しているため、補正回路２０のバイポーラトランジスタＱ３を一段構成としているが、出力電圧が１．２Ｖ程度の場合には、補正回路２０のバイポーラトランジスタＱ３を２段構成とすることが望ましい。
この補正回路２０の使用の有無は、制御信号（パワーダウン信号）により制御可能とすることができる。その一例としては、以下の方法が考えられる。ＰＭＯＳトランジスタＭＰ６は、ソース端子に電源ノードＶｃｃを接続され、ドレイン端子にＰＭＯＳトランジスタＰＭ３のゲート端子を接続される。そのとき、差動アンプＡ２の電源供給スイッチ（図示されず）及びＰＭＯＳトランジスタＭＰ６のゲート端子には、それぞれパワーダウン信号ＰＤ及びその反転信号ＰＤ＿Ｎが供給される。パワーダウン信号ＰＤは、Ｈｉｇｈレベルで補正回路２０をパワーダウンさせる制御信号である。すなわち、補正回路２０を用いない場合、パワーダウン信号ＰＤをＨｉｇｈレベルにする。その場合、差動アンプＡ２の電源供給スイッチがオフとなって差動アンプＡ２への電源供給が停止され、ＰＭＯＳトランジスタＰＭ６がオンとなって、ＰＭＯＳトランジスタＭＰ３、ＭＰ４がオフとなる。その結果、補正回路２０の動作を停止できる。この方法は、以下の他の実施の形態でも使用可能である。
この電圧発生回路１では、ＢＧＲコア回路１０の抵抗Ｒ１〜Ｒ５及び補正回路２０の抵抗Ｒ６を可変にすることで、基準電圧ＶＢＧＲを電圧発生回路１の製造後に調整することができる（トリミング）。すなわち、製造時の素子バラツキの影響を補正するために、製造後に抵抗値を調整する機能を抵抗Ｒ１〜Ｒ６に持たせる。例えば、抵抗にタップを設けて、半導体スイッチやフューズ等で切り替えることにより、製造後に抵抗を調整できる。タップの切り替え情報を保持する場所は半導体チップ内・外を問わない。ただし、フューズや不揮発メモリのように、製造後に書き換え可能でかつ不揮発な方法で保持される。製造上の素子バラツキに影響される特性は、出力（基準電圧ＶＢＧＲ）の絶対値や温度特性がある。例えば、図７の回路では、抵抗Ｒ３の調整により、すなわち、ＢＧＲコア回路１０の製造後に抵抗Ｒ３の大きさを変えることで、出力（基準電圧ＶＢＧＲ）の温度特性を改善することが可能である。あるいは、抵抗Ｒ１＝Ｒ２＝Ｒ１２の大きさを変えても同様に改善できる。また、抵抗Ｒ４の調整により、出力（基準電圧ＶＢＧＲ）の絶対値を改善することが可能である。また、抵抗Ｒ５、Ｒ６の調整により、出力（基準電圧ＶＢＧＲ）の非線形効果を改善することができる。これらのことは、式（１７）や式（１９）などからも明らかである。抵抗Ｒ１〜Ｒ６は同一の素子種の抵抗（例示：ポリシリコンを用いた抵抗）を用いることが好ましい。この方法は、以下の他の実施の形態でも使用可能である。
（変形例）
次に、第１の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例について説明する。
図８は、第１の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例を示す回路図である。図８の電圧発生回路１は、補正回路２０ａにおいて差動アンプＡ２を用いていない点で図７の電圧発生回路１と相違している。以下では、主に図７の電圧発生回路１との相違点について説明する。
ＢＧＲコア回路１０は、この場合、補正回路２０ａへ基準電圧ＶＢＧＲではなく電流Ｉを供給している。ただし、電流Ｉは、図７の場合と同様に、Ｉ１（ＩＰＴＡＴ）＋Ｉ２（ＩＰＴＡＴ）とＩＲ３の和であり、ＰＭＯＳトランジスタＭＰ２に流れる電流である。
補正回路２０ａは、電流Ｉから生成される基準電圧ＶＢＧＲに対応した電圧ＶＢＧＲＣからバイポーラトランジスタＱ３のベース・エミッタ間電圧ＶＢＥ３を減算して補正電流Ｉｃｏｍｐを生成する。そして、補正電流Ｉｃｏｍｐを電流生成部１０１に帰還させる。
補正回路２０は、例えば、バイポーラトランジスタＱ３と、抵抗Ｒ６、Ｒ１０、Ｒ４０と、Ｐチャネル型のＭＯＳトランジスタＭＰ３、ＭＰ４とを備える。なお、ここでは、図７に記載されたＰチャネル型のＭＯＳトランジスタＭＰ６の記載を省略している。
ＰＭＯＳトランジスタＭＰ５は、ゲート端子にＢＧＲコア回路１０のＰＭＯＳトランジスタＭＰ２のゲート端子を接続され、ソース端子に抵抗Ｒ１０を介して電源ノードＶｃｃを接続されている。抵抗Ｒ４０は、一端をＰＭＯＳトランジスタＭＰ５のドレインに接続され、他端を接地ノード接続されている。ＰＭＯＳトランジスタＭＰ５と抵抗Ｒ４０との接続ノードは、バイポーラトランジスタＱ３のベース端子に接続されている。その他のバイポーラトランジスタＱ３、抵抗Ｒ６、ＰＭＯＳトランジスタＭＰ３、ＭＰ４については、図７の場合と同じである。ＢＧＲコア回路内の抵抗Ｒ７、Ｒ８を省略する場合には、抵抗Ｒ１０も省略される。
ＰＭＯＳトランジスタＭＰ５は、ＢＧＲコア回路１０のＰＭＯＳトランジスタＭＰ２とカレントミラー回路を構成する。従って、ＰＭＯＳトランジスタＭＰ５にもＰＭＯＳトランジスタＭＰ２に流れる電流Ｉが流れる。その結果、ＰＭＯＳトランジスタＭＰ５と抵抗Ｒ４０との接続ノードには、出力電圧ＶＢＧＲに対応した電圧ＶＢＧＲＣが生成される。その電圧ＶＢＧＲＣは、バイポーラトランジスタＱ３のベース端子に供給される。その結果、図８の補正回路２０ａは、図７の補正回路２０と同様の動作を行うことができる。
本実施の形態において、この図８の電圧発生回路１の場合にも、図７の電圧発生回路１の場合と同様の効果を得ることができる。加えて、このような図８の補正回路２０ａは、図７の補正回路２０とは異なり、差動アンプＡ２を用いていない。従って、図７の補正回路２０と比較して、回路面積を削減することができる。
（第２の実施の形態）
第２の実施の形態に係る半導体装置について説明する。第２の実施の形態では、補正回路２０が、基準電圧ＶＢＧＲ（又は電圧ＶＢＧＲＣ）とバイポーラトランジスタのベース−エミッタ間電圧ＶＢＥとに基づいて補正電流Ｉｃｏｍｐを生成し、その補正電流Ｉｃｏｍｐで基準電圧ＶＢＧＲの高温側を補正する場合について説明する。本実施の形態では、補正回路２０は複数個である。言い換えると、本実施の形態は、補正回路２０が複数個である点で、補正回路２０が１個である第１の実施の形態と相違する。以下では、主に第１の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図３に示すような電圧発生回路であり、図４Ａ〜図４Ｅに示すような高温側における補正を行う。
図９は、第２の実施の形態に係る電圧発生回路１の具体的な回路構成の一例を示す回路図である。この電圧発生回路１は、補正回路２０を複数個、例えば３個としている点で、図７の電圧発生回路１と相違する。そして、この図の例では、補正回路２０が３個独立に存在しているのではなく、回路の実体的な機能上、補正回路２０が３個とみなせる場合について示している。ただし、補正回路２０が３個独立に存在していてもよい。以下では、図７の電圧発生回路１との相違点について主に説明する。
ＢＧＲコア回路１０の出力部１０２は、４個の抵抗Ｒ４ａ、Ｒ４ｂ、Ｒ４ｃ、Ｒ４ｄを備えている。抵抗Ｒ４ａ、Ｒ４ｂ、Ｒ４ｃ、Ｒ４ｄは、ＰＭＯＳトランジスタＭＰ２のドレイン端子と接地ノードとの間にこの順で直列に接続されている。ＰＭＯＳトランジスタＭＰ２のドレイン端子と抵抗Ｒ４ａとの接続ノードの電圧が、基準電圧ＶＢＧＲとなる。また、この基準電圧ＶＢＧＲは、抵抗Ｒ４ａ、Ｒ４ｂ、Ｒ４ｃ、Ｒ４ｄによって分圧される。その結果、抵抗Ｒ４ａと抵抗Ｒ４ｂとの接続ノードの電圧が電圧ＶＢＧＲＣａとして補正回路２０へ出力される。同様に、抵抗Ｒ４ｂと抵抗Ｒ４ｃとの接続ノードの電圧が電圧ＶＢＧＲＣｂとして補正回路２０へ出力される。更に、抵抗Ｒ４ｃと抵抗Ｒ４ｄとの接続ノードの電圧が電圧ＶＢＧＲＣｃとして補正回路２０へ出力される。ただし、基準電圧ＶＢＧＲ＞電圧ＶＢＧＲＣａ＞電圧ＶＢＧＲＣｂ＞電圧ＶＢＧＲＣｃである。電圧ＶＢＧＲＣａ、電圧ＶＢＧＲＣｂ、電圧ＶＢＧＲＣｃは、出力電圧ＶＢＧＲに対応した電圧ＶＢＧＲＣということができる。
補正回路２０は、例えば、差動アンプＡ２ａ、Ａ２ｂ、Ａ２ｃと、バイポーラトランジスタＱ３ａ、Ｑ３ｂ、Ｑ３ｃと、抵抗Ｒ６ａ、Ｒ６ｂ、Ｒ６ｃと、Ｐチャネル型のＭＯＳトランジスタＭＰ３、ＭＰ４とを備えている。この補正回路２０のうち、差動アンプＡ２ａとバイポーラトランジスタＱ３ａと抵抗Ｒ６ａと、ＰＭＯＳトランジスタＭＰ３、ＭＰ４とが一個の補正回路２０−１を構成している。同様に、差動アンプＡ２ｂｃとバイポーラトランジスタＱ３ｂと抵抗Ｒ６ｂとＰＭＯＳトランジスタＭＰ３、ＭＰ４とが他の一個の補正回路２０−２を構成している。更に、差動アンプＡ２ｃとバイポーラトランジスタＱ３ｃと抵抗Ｒ６ｃとＰＭＯＳトランジスタＭＰ３、ＭＰ４とが更に他の一個の補正回路２０−３を構成している。従って、カレントミラー回路を構成するＰＭＯＳトランジスタＭＰ３、ＭＰ４は、３個の補正回路２０−１〜２０−３に共用されている。なお、ここでは、図７に記載されたＰチャネル型のＭＯＳトランジスタＭＰ６を省略している。
補正回路２０−１では、差動アンプＡ２ａが、ＢＧＲコア回路１０の電圧ＶＢＧＲＣａを入力され、ボルテージフォロアを構成している。バイポーラトランジスタＱ３ａは、ベース端子に差動アンプＡ２ａの出力端子を接続され、コレクタ端子にＰＭＯＳトランジスタＭＰ３のドレイン端子を接続されている。抵抗Ｒ６ａは、バイポーラトランジスタＱ３ａのエミッタ端子と接地ノードとの間に設けられている。このとき、補正回路２０−１は、電圧ＶＢＧＲＣａからバイポーラトランジスタＱ３ａのベース・エミッタ間電圧ＶＢＥ３ａを減算した電圧に対応する補正電流Ｉｃｏｍｐ１を生成する。そのときの閾値温度は、図４ＡのＴ２ａとなる。
同様に、補正回路２０−２では、差動アンプＡ２ｂが、ＢＧＲコア回路１０の電圧ＶＢＧＲＣｂを入力され、ボルテージフォロアを構成している。バイポーラトランジスタＱ３ｂは、ベース端子に差動アンプＡ２ｂの出力端子を接続され、コレクタ端子にＰＭＯＳトランジスタＭＰ３のドレイン端子を接続されている。抵抗Ｒ６ｂは、バイポーラトランジスタＱ３ｂのエミッタ端子と接地ノードとの間に設けられている。このとき、補正回路２０−２は、電圧ＶＢＧＲＣｂからバイポーラトランジスタＱ３ｂのベース・エミッタ間電圧ＶＢＥ３ｂを減算した電圧に対応する補正電流Ｉｃｏｍｐ２を生成する。そのときの閾値温度は、図４ＢのＴ２ｂとなる。
更に、補正回路２０−３では、差動アンプＡ２ｃが、ＢＧＲコア回路１０の電圧ＶＢＧＲＣｃを入力され、ボルテージフォロアを構成している。バイポーラトランジスタＱ３ｃは、ベース端子に差動アンプＡ２ｃの出力端子を接続され、コレクタ端子にＰＭＯＳトランジスタＭＰ３のドレイン端子を接続されている。抵抗Ｒ６ｃは、バイポーラトランジスタＱ３ｃのエミッタ端子と接地ノードとの間に設けられている。このとき、補正回路２０−３は、電圧ＶＢＧＲＣｃからバイポーラトランジスタＱ３ｃのベース・エミッタ間電圧ＶＢＥ３ｃを減算した電圧に対応する補正電流Ｉｃｏｍｐ３を生成する。そのときの閾値温度は、図４ＣのＴ２ｃとなる。
ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、図７の場合と同様である。ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、バイポーラトランジスタＱ３（Ｑ３ａ、Ｑ３ｂ、Ｑ３ｃ）のコレクタ側に流れる電流をＰＭＯＳトランジスタＭＰ４から補正電流Ｉｃｏｍｐとして出力するカレントミラー回路を構成している。ここで、ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、３個の補正回路２０−１〜２０−３に共用されている。そのため、ＰＭＯＳトランジスタＭＰ４から出力される補正電流Ｉｃｏｍｐは、補正電流Ｉｃｏｍｐ１、Ｉｃｏｍｐ２、Ｉｃｏｍｐ３の合計となる。
この場合、各補正回路２０での閾値温度Ｔ２（Ｔ２ａ、Ｔ２ｂ、Ｔ２ｃ）を変更する方法としては、例えば、抵抗Ｒ４ａ、Ｒ４ｂ、Ｒ４ｃ、Ｒ４ｄの値を変更する方法が考えられる。それにより、電圧ＶＢＧＲＣａ、ＶＢＧＲＣｂ、ＶＢＧＲＣｃが変わるので、電圧ＶＢＥ３との交点が変わる（図２Ｄ参照）。結果として、閾値温度Ｔ２ａ、Ｔ２ｂ、Ｔ２ｃが変更される。一方、補正電流Ｉｃｏｍｐの増減の温度依存性（図４Ａ、図４Ｂ、図４Ｃのグラフの傾き）を変更する方法としては、抵抗Ｒ６ａ、Ｒ６ｂ、Ｒ６ｃの大きさを変える方法が考えられる。抵抗が大きいほど傾きは小さくなる。
その他のＢＧＲコア回路１０や補正回路２０の構成や動作や原理については、図７の場合と同様である。
本実施の形態においても、図７の電圧発生回路１と同様の効果を得ることができる。加えて、この場合では、補正回路２０を増やすことで、図４Ａ〜図４Ｅにおいて説明した効果を得ることができる。
（変形例１）
次に、第２の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例について説明する。
図１０は、第２の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例を示す回路図である。図１０の電圧発生回路１は、補正回路２０ｂ（２０ｂ−１〜２０ｂ−３）において差動アンプＡ２ａ〜Ａ２ｃを用いていない点で図９の電圧発生回路１と相違している。以下では、主に図９の電圧発生回路１との相違点について説明する。
差動アンプＡ２ａ〜Ａ２ｃはバイポーラトランジスタＱ３ａ〜Ｑ３ｃのベース電流を供給するために設けたものである。ただし、ＰＭＯＳトランジスタＭＰ２から直接ベース電流を供給することによる基準電圧ＶＢＧＲへの影響が無視できる場合には省略してもよい。
本実施の形態において、この図１０の電圧発生回路１の場合にも、図９の電圧発生回路１の場合と同様の効果を得ることができる。加えて、このような図１０の補正回路２０ｂは、図９の補正回路２０とは異なり、差動アンプＡ２ａ〜Ａ２ｃを用いていない。従って、図９の補正回路２０と比較して、回路面積を削減することができる。
（変形例２）
更に、第２の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例について説明する。
図１１は、第２の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例を示す回路図である。図１１の電圧発生回路１は、ＢＧＲコア回路１０が基準電圧ＶＢＧＲを分圧する抵抗Ｒ４ａ〜Ｒ４ｄを備えず、補正回路２０ａが同じ機能を有する抵抗Ｒ４０ａ〜Ｒ４０ｄを備えている点で図１０の電圧発生回路１と相違している。以下では、主に図１０の電圧発生回路１との相違点について説明する。
ＢＧＲコア回路１０は、この場合、補正回路２０ａへ基準電圧ＶＢＧＲではなく電流Ｉを供給している。ただし、電流Ｉは、図９の場合と同様に、Ｉ１（ＩＰＴＡＴ）＋Ｉ２（ＩＰＴＡＴ）とＩＲ３の和であり、ＰＭＯＳトランジスタＭＰ２に流れる電流である。また、基準電圧ＶＢＧＲを分圧するための抵抗Ｒ４ａ、Ｒ４ｂ、Ｒ４ｃ、Ｒ４ｄを備えていない。
補正回路２０ａは、電流Ｉから生成される基準電圧ＶＢＧＲに対応した電圧ＶＢＧＲＣからバイポーラトランジスタＱ３のベース・エミッタ間電圧ＶＢＥ３を減算して補正電流Ｉｃｏｍｐを生成する。そして、補正電流Ｉｃｏｍｐを電流生成部１０１に帰還させる。
補正回路２０ａは、例えば、バイポーラトランジスタＱ３ａ、Ｑ３ｂ、Ｑ３ｃと、抵抗Ｒ６ａ、Ｒ６ｂ、Ｒ６ｃ、Ｒ１０、Ｒ４０ａ、Ｒ４０ｂ、Ｒ４０ｃ、Ｒ４０ｄと、Ｐチャネル型のＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５とを備えている。この補正回路２０ａのうち、バイポーラトランジスタＱ３ａと抵抗Ｒ６ａ、Ｒ１０、Ｒ４０ａ、Ｒ４０ｂ、Ｒ４０ｃ、Ｒ４０ｄと、ＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５とが一個の補正回路２０ａ−１を構成している。同様に、バイポーラトランジスタＱ３ｂと抵抗Ｒ６ｂ、Ｒ１０、Ｒ４０ａ、Ｒ４０ｂ、Ｒ４０ｃ、Ｒ４０ｄとＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５とが他の一個の補正回路２０ａ−２を構成している。更に、バイポーラトランジスタＱ３ｃと抵抗Ｒ６ｃ、Ｒ１０、Ｒ４０ａ、Ｒ４０ｂ、Ｒ４０ｃ、Ｒ４０ｄとＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５とが更に他の一個の補正回路２０ａ−３を構成している。従って、カレントミラー回路を構成する抵抗Ｒ１０、Ｒ４０ａ、Ｒ４０ｂ、Ｒ４０ｃ、Ｒ４０ｄ及びＰＭＯＳトランジスタＭＰ５と、他のカレントミラー回路を構成するＰＭＯＳトランジスタＭＰ３、ＭＰ４は、３個の補正回路２０ａ−１〜２０ａ−３に共用されている。なお、ここでは、図７に記載されたＰチャネル型のＭＯＳトランジスタＭＰ６を省略している。抵抗Ｒ４０ａは省略しても良い
ＰＭＯＳトランジスタＭＰ５は、ゲート端子にＢＧＲコア回路１０のＰＭＯＳトランジスタＭＰ２のゲート端子を接続され、ソース端子に抵抗Ｒ１０を介して電源ノードＶｃｃを接続される。抵抗Ｒ４０ａ、Ｒ４０ｂ、Ｒ４０ｃ、Ｒ４０ｄは、ＰＭＯＳトランジスタＭＰ５のドレイン端子と接地ノードとの間にこの順で直列に接続されている。ＰＭＯＳトランジスタＭＰ５のドレイン端子と抵抗Ｒ４０ａとの接続ノードの電圧が、基準電圧ＶＢＧＲＣ（この場合、ＶＢＧＲと等しい）となる。また、この電圧ＶＢＧＲＣは、抵抗Ｒ４０ａ、Ｒ４０ｂ、Ｒ４０ｃ、Ｒ４０ｄによって分圧される。その結果、抵抗Ｒ４０ａと抵抗Ｒ４０ｂとの接続ノードの電圧が電圧ＶＢＧＲＣａとしてバイポーラトランジスタＱ３ａのベース端子へ出力される。同様に、抵抗Ｒ４０ｂと抵抗Ｒ４０ｃとの接続ノードの電圧が電圧ＶＢＧＲＣｂとしてバイポーラトランジスタＱ３ｃのベース端子へ出力される。更に、抵抗Ｒ４０ｃと抵抗Ｒ４０ｄとの接続ノードの電圧が電圧ＶＢＧＲＣｃとしてバイポーラトランジスタＱ３ｃのベース端子へ出力される。ただし、基準電圧ＶＢＧＲ＞電圧ＶＢＧＲＣａ＞電圧ＶＢＧＲＣｂ＞電圧ＶＢＧＲＣｃである。電圧ＶＢＧＲＣａ、電圧ＶＢＧＲＣｂ、電圧ＶＢＧＲＣｃは、出力電圧ＶＢＧＲに対応した電圧ＶＢＧＲＣということができる。バイポーラトランジスタＱ３ａ、Ｑ３ｂ、Ｑ３ｃと、抵抗Ｒ６ａ、Ｒ６ｂ、Ｒ６ｃと、ＰＭＯＳトランジスタＭＰ３、ＭＰ４との関係は、図１０の場合と同様である。
ＰＭＯＳトランジスタＭＰ５は、ＢＧＲコア回路１０のＰＭＯＳトランジスタＭＰ２とカレントミラー回路を構成する。従って、ＰＭＯＳトランジスタＭＰ５にもＰＭＯＳトランジスタＭＰ２に流れる電流Ｉが流れる。その結果、ＰＭＯＳトランジスタＭＰ５と抵抗Ｒ４０ａとの接続ノードには、出力電圧ＶＢＧＲＣ（＝電圧ＶＢＧＲ）が生成される。その電圧ＶＢＧＲＣは、抵抗Ｒ４０ａ、Ｒ４０ｂ、Ｒ４０ｃ、Ｒ４０ｄによって分圧され、それぞれ電圧ＶＢＧＲＣａ、電圧ＶＢＧＲＣｂ、電圧ＶＢＧＲＣｃとしてバイポーラトランジスタＱ３ａ、Ｑ３ｂ、Ｑ３ｃのベース端子に供給される。その結果、図１１の補正回路２０ａ−１〜２０ａ−３は、図１０の補正回路２０−１〜２０−３と同様の動作を行うことができる。
この場合、各補正回路２０での閾値温度Ｔ２（Ｔ２ａ、Ｔ２ｂ、Ｔ２ｃ）を変更する方法としては、例えば、抵抗Ｒ４０ａ、Ｒ４０ｂ、Ｒ４０ｃ、Ｒ４０ｄの値を変更する方法が考えられる。それにより、電圧ＶＢＧＲＣａ、ＶＢＧＲＣｂ、ＶＢＧＲＣｃが変わるので、電圧ＶＢＥ３との交点が変わる（図２Ｄ参照）。結果として、閾値温度Ｔ２ａ、Ｔ２ｂ、Ｔ２ｃが変更される。一方、補正電流Ｉｃｏｍｐの増減の温度依存性（図４Ａ、図４Ｂ、図４Ｃのグラフの傾き）を変更する方法としては、抵抗Ｒ６ａ、Ｒ６ｂ、Ｒ６ｃの大きさを変える方法が考えられる。抵抗が大きいほど傾きは小さくなる。
その他のＢＧＲコア回路１０や補正回路２０ａの構成や動作や原理については、図９の場合と同様である。
本実施の形態において、この図１１の電圧発生回路１の場合にも、図１０の電圧発生回路１の場合と同様の効果を得ることができる。加えて、このような図１１のＢＧＲコア回路１０は、図１０のＢＧＲコア回路１０とは異なり、抵抗Ｒ４を分圧用に用いていない。従って、ＢＧＲコア回路１０側の配線を簡略化できる。
なお、本実施の形態において、これらの補正回路２０の使用の有無は、第１の実施の形態で記載した制御信号（パワーダウン信号）により制御可能とすることができる。その一例としては、ＰＭＯＳトランジスタＭＰ６のゲート端子にパワーダウン信号ＰＤを供給することで実行できる。すなわち、各実施の形態における電圧発生回路１は、パワーダウン信号により、複数の補正回路２０の中から所望の補正回路２０を選択的にオン／オフすることができる。例えば、温度依存性を気にする必要のない周辺環境の場合や、システムに要求される出力電圧ＶＢＧＲの精度が高くない場合などでは、複数の補正回路２０の全部又は一部をオフすることができる。逆に、温度依存性を気にする必要のある周辺環境の場合や、システムに要求される出力電圧ＶＢＧＲの精度が極めて高い場合などででは、複数の補正回路２０の全部をオンすることができる。言い換えると、本実施の形態の電圧発生回路１は、出力電圧ＶＢＧＲの温度依存性のグラフを、状況に応じて事前に又は事後的に所望の曲線にすることが可能となる。それにより、また、不必要な補正回路２０で消費される電力を抑制し、省電力にすることができる。このことは、複数の補正回路２０を有する以下の他の実施の形態についても同様に当てはまる。
（第３の実施の形態）
第３の実施の形態に係る半導体装置について説明する。第３の実施の形態では、補正回路２０が、基準電圧ＶＢＧＲ（又は電圧ＶＢＧＲＣ）とバイポーラトランジスタのベース−エミッタ間電圧ＶＢＥとに基づいて補正電流Ｉｃｏｍｐを生成し、その補正電流Ｉｃｏｍｐで基準電圧ＶＢＧＲの低温側を補正する場合について説明する。本実施の形態では、補正回路２０は１個である。言い換えると、本実施の形態は、基準電圧ＶＢＧＲの低温側を補正する点で、高温側を補正する第１の実施の形態と相違する。以下では、主に第１の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図１に示すような電圧発生回路であり、図５Ａ〜図５Ｅに示すような低温側における補正（ただし補正回路２０は１個）を行う。
図１２は、第３の実施の形態に係る電圧発生回路１の具体的な回路構成の一例を示す回路図である。この電圧発生回路１は、補正回路２０ｃにおいて、抵抗Ｒ４０を用いず、ダイオードＤ１、Ｄ２を用いている点で図８の電圧発生回路１と相違している。以下では、主に図８の電圧発生回路１との相違点について説明する。
補正回路２０ｃは、電流Ｉから生成されるダイオードの順方向電圧の２倍の電圧２ＶＤからバイポーラトランジスタＱ３のベース・エミッタ間電圧ＶＢＥ３を減算して補正電流Ｉｃｏｍｐを生成する。そして、補正電流Ｉｃｏｍｐを電流生成部１０１に帰還させる。
補正回路２０ｃは、例えば、バイポーラトランジスタＱ３と、抵抗Ｒ６、Ｒ１０と、ダイオードＤ１、Ｄ２と、Ｐチャネル型のＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５とを備える。なお、ここでは、図７に記載されたＰチャネル型のＭＯＳトランジスタＭＰ６を省略している。
ＰＭＯＳトランジスタＭＰ５は、ゲート端子にＢＧＲコア回路１０のＰＭＯＳトランジスタＭＰ２のゲート端子を接続され、ソース端子に抵抗Ｒ１０を介して電源ノードＶｃｃを接続されている。ダイオードＤ１、Ｄ２は、一端をＰＭＯＳトランジスタＭＰ５のドレインに接続され、他端を接地ノード接続されている。ＰＭＯＳトランジスタＭＰ５とダイオードＤ１、Ｄ２との接続ノードは、バイポーラトランジスタＱ３のベース端子に接続されている。その他のバイポーラトランジスタＱ３、抵抗Ｒ６、Ｒ１０、ＰＭＯＳトランジスタＭＰ３、ＭＰ４については、図８と同じである。
ＰＭＯＳトランジスタＭＰ５は、ＢＧＲコア回路１０のＰＭＯＳトランジスタＭＰ２とカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＭＰ５にもＰＭＯＳトランジスタＭＰ２に流れる電流Ｉが流れる。そのとき、ＰＭＯＳトランジスタＭＰ５とダイオードＤ１との接続ノードは、ダイオードの順方向電圧の２倍の電圧２ＶＤということができる。この電圧２ＶＤがバイポーラトランジスタＱ３のベース端子に供給される。それにより、図８の場合と同様に補正電流Ｉｃｏｍｐが生成される。ここで、周辺温度が上昇して行くと、ダイオードＤ１、Ｄ２の順方向電圧が低下して行く。それに伴い、電流Ｉが一定とすると、電圧２ＶＤが低下して行くので、バイポーラトランジスタＱ３のベース電圧が低下して行く。それに伴い、補正電流Ｉｃｏｍｐも小さくなって行く。その結果、ある所定の温度Ｔ２（閾値温度）以上になると、バイポーラトランジスタＱ３のベース電圧が極めて小さくなり（閾値電圧以下となり）、バイポーラトランジスタＱ３に電流が流れなくなる。そのため、ＰＭＯＳトランジスタＭＰ３、ＭＰ４で構成されるカレントミラー回路にも電流が流れなくなる。結果として、補正電流Ｉｃｏｍｐがゼロとなる。すなわち、補正電流Ｉｃｏｍｐは温度上昇と共に減少し、閾値温度Ｔ２より高い温度で流れなくなる。言い換えると、補正電流Ｉｃｏｍｐは、閾値温度Ｔ２から低温側に向かって単調に増加する。このように、この補正回路２０ｃは、図５Ａ〜図５Ｅで示される低温側の補正を実現可能な回路である。
なお、本実施の形態は、補正回路２０ｃが１個の場合であるが、第２の実施の形態のように閾値温度が異なる複数の補正回路を用いることで、より精密な補正も可能である。その場合、複数の補正回路２０ｃにおいて、各々の閾値温度Ｔ２を互いに異なるようにする方法としては、例えば、ダイオードＤ１＝Ｄ２とすると、そのダイオードの数を変更する方法が考えられる。数が多くなるほど、閾値温度Ｔ２は高くなる。また、補正電流Ｉｃｏｍｐの増減の温度依存性（図５Ａなどのグラフの傾き）を変更する方法としては、抵抗Ｒ６の大きさを変える方法が考えられる。抵抗が大きいほど傾きは小さくなる。また、その場合、図１１などの場合と同様に、複数の補正回路２０ｃにおいて、例えば、複数のダイオードと、ＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５とを共用にすることも可能である。
その他のＢＧＲコア回路１０の構成や動作や原理については、図８の場合と同様である。
本実施の形態では、基準電圧ＶＢＧＲは、図２Ｂの基準電圧ＶＢＧＲと比較して、低温側において広い範囲で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧ＶＢＧＲの精度をより高めることができる。
（変形例）
次に、第３の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図１３は、第３の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例を示す回路図である。図１３の電圧発生回路１は、補正回路２０ｄにおいて、バイポーラトランジスタＱ３を用いず、Ｎチャネル型のＭＯＳトランジスタＭＮ１を用いている点で、図１２の電圧発生回路１と相違している。以下では、主に図１２との相違点について説明する。
補正回路２０ｄは、例えば、Ｎチャネル型のＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３と、抵抗Ｒ６、Ｒ１０と、Ｐチャネル型のＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５とを備える。なお、ここでは、図７に記載されたＰチャネル型のＭＯＳトランジスタＭＰ６を省略している。
ＰＭＯＳトランジスタＭＰ５は、ゲート端子にＢＧＲコア回路１０のＰＭＯＳトランジスタＭＰ２のゲート端子を接続され、ソース端子に抵抗Ｒ１０を介して電源ノードＶｃｃを接続されている。ＮＭＯＳトランジスタＭＮ２はドレイン端子をゲート端子及びＰＭＯＳトランジスタＭＰ５のドレインに接続される。ＮＭＯＳトランジスタＭＮ３はドレイン端子をゲート端子及びＮＭＯＳトランジスタＭＮ２のソース端子に接続され、ソース端子を接地ノードに接続されている。ＮＭＯＳトランジスタＮＭ１はゲート端子をＮＭＯＳトランジスタＭＮ２のゲートに接続され、ソース端子を抵抗Ｒ６の一端に接続され、ドレイン端子をＰＭＯＳトランジスタＭＰ３のドレイン端子に接続される。ＮＭＯＳトランジスタＭＮ２、ＭＮ３はいずれもダイオード接続されている、すなわち図１２のダイオードＤ１、Ｄ２と見ることができる。その他の抵抗Ｒ６、Ｒ１０、ＰＭＯＳトランジスタＭＰ３、ＭＰ４については、図１２と同じである。
ＰＭＯＳトランジスタＭＰ５は、ＢＧＲコア回路１０のＰＭＯＳトランジスタＭＰ２とカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＭＰ５にもＰＭＯＳトランジスタＭＰ２に流れる電流Ｉが流れる。ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ２との接続ノードは、ＮＭＯＳトランジスタの閾値電圧の２倍の電圧２ＶＴＨということができる。この電圧２ＶＴＨがＮＭＯＳトランジスタＭＮ１のゲート端子に供給される。それにより、ＮＭＯＳトランジスタＭＮ１がオンとなり、ＰＭＯＳトランジスタＭＰ３、ＭＰ４で構成されるカレントミラー回路に電流が流れて、補正電流Ｉｃｏｍｐが生成される。しかし、周辺温度が上昇して行くと、ダイオード接続されたＮＭＯＳトランジスタＭＮ２、ＭＮ３の閾値電圧が低下して行く。それに伴い、電流Ｉが一定とすると、電圧２ＶＴＨが低下して行くので、ＮＭＯＳトランジスタＭＮ１のゲート電圧が低下して行く。それに伴い、補正電流Ｉｃｏｍｐも小さくなって行く。その結果、ある所定の温度Ｔ２（閾値温度）以上になると、ＮＭＯＳトランジスタＭＮ１のゲート電圧が極めて小さくなり（閾値電圧以下となり）、ＮＭＯＳトランジスタＭＮ１に電流が流れなくなる。そのため、ＰＭＯＳトランジスタＭＰ３、ＭＰ４で構成されるカレントミラー回路にも電流が流れなくなる。結果として、補正電流Ｉｃｏｍｐがゼロとなる。すなわち、補正電流Ｉｃｏｍｐは温度上昇と共に減少し、閾値温度Ｔ２より高い温度で流れなくなる。言い換えると、補正電流Ｉｃｏｍｐは、閾値温度Ｔ２から低温側に向かって単調に増加する。このように、この補正回路２０ｄは、図５Ａ〜図５Ｅで示される低温側の補正を実現可能な回路である。
なお、この場合も補正回路２０ｄが１個の場合であるが、上述のように閾値温度が異なる複数の補正回路を用いることで、より精密な補正も可能である。この場合、ダイオード接続のＮＭＯＳトランジスタを増減することで、閾値温度Ｔ２を変更できる。
その他のＢＧＲコア回路１０の構成や動作や原理については、図８の場合と同様である。
本実施の形態において、この図１３の電圧発生回路１の場合にも、図１２の電圧発生回路１の場合と同様の効果を得ることができる。
なお、第２の実施の形態は高温側の補正であり、第３の実施の形態は低温側の補正であるが、両者を組み合わせることも可能である。例えば、高温用の補正回路２０として補正回路２０ａを用い、低温用の補正回路２０として補正回路２０ｃを用いることが考えられる。それにより、図６Ａ〜図６Ｄに示すような、基準電圧ＶＢＧＲの高温側及び低温側の両方の温度特性を補正する方法を実現することが可能となる。
（第４の実施の形態）
第４の実施の形態に係る半導体装置について説明する。第４の実施の形態では、補正回路２０が、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ΔＶＢＥに応じた電流とバイポーラトランジスタのベース・エミッタ間電圧ＶＢＥに応じた電流とに基づいて補正電流Ｉｃｏｍｐを生成し、その補正電流Ｉｃｏｍｐで基準電圧ＶＢＧＲの高温側を補正する場合について説明する。本実施の形態では、補正回路２０は複数個である。言い換えると、本実施の形態は、補正電流Ｉｃｏｍｐの生成に用いる電流の種類の点で、第２の実施の形態と相違する。以下では、主に第２の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図３に示すような電圧発生回路であり、図４Ａ〜図４Ｅに示すような高温側における補正を行う。なお、技術的矛盾が発生しない限りは、補正回路２０が１個である場合についても適用可能であることは言うまでもない。
図１４は、第４の実施の形態に係る電圧発生回路１の具体的な回路構成の一例を示す回路図である。
ＢＧＲコア回路１０は、エミッタ面積の異なる２つのバイポーラトランジスタＱ１、Ｑ２のベース・エミッタ間電圧の差電圧（ΔＶＢＥ）に応じた電流とバイポーラトランジスタＱのベース・エミッタ間電圧ＶＢＥに応じた電流と補正回路２０で生成された補正電流Ｉｃｏｍｐとを加算した電流を電流生成部１０１によって生成する。そして、生成された電流を電圧出力部１０２によって基準電圧ＶＢＧＲに変換して出力する。更に、ＢＧＲコア回路１０は、エミッタ面積の異なる２つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧（ΔＶＢＥ）に応じた電流としてＩＰＴＡＴ１、ＩＰＴＡＴ２を生成する。更に、バイポーラトランジスタのベース・エミッタ間電圧ＶＢＥに応じた電流ＩＶＢＥを生成する。そして、生成された電流を補正回路２０へ出力する。ＢＧＲコア回路１０の具体的構成については後述される。
補正回路２０−１は、電流ＩＰＴＡＴ１と電流ＩＶＢＥとに基づいて補正電流Ｉｃｏｍｐ１を生成する。そして、補正電流Ｉｃｏｍｐ１を電流生成部１０１に帰還させる。同様に、補正回路２０−２は、電流ＩＰＴＡＴ２と電流ＩＶＢＥとに基づいて補正電流Ｉｃｏｍｐ２を生成する。そして、補正電流Ｉｃｏｍｐ２を電流生成部１０１に帰還させる。
補正回路２０−１は、例えば、定電流源ＩＶＢＥと、定電流源ＩＰＴＡＴ１と、Ｐチャネル型のＭＯＳトランジスタＭＰ３１、ＭＰ３２とを備えている。なお、ここでは、図７に記載されたＰチャネル型のＭＯＳトランジスタＭＰ６を省略している。定電流源ＩＶＢＥは、ＢＧＲコア回路１０からの電流ＩＶＢＥに基づいて、電源ノードＶｃｃから接地ノードの方向に定電流ＩＶＢＥを流すように、一端を電源ノードＶｃｃに接続されている。定電流源ＩＰＴＡＴ１は、ＢＧＲコア回路１０からの電流ＩＰＴＡＴ１に基づいて、電源ノードＶｃｃから接地ノードの方向に定電流ＩＰＴＡＴ１を流すように、一端を定電流源ＩＶＢＥの他端に接続され、他端を接地ノードに接続されている。ＰＭＯＳトランジスタＭＰ３１は、ソース端子に電源ノードＶｃｃを接続され、ドレイン端子にゲート端子及び定電流源ＩＶＢＥと定電流源ＩＰＴＡＴ１との接続ノードを接続されている。ＰＭＯＳトランジスタＭＰ３２は、ソース端子に電源ノードＶｃｃを接続され、ゲート端子にＰＭＯＳトランジスタＰＭ３１のゲート端子を接続されている。ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２は、カレントミラー回路を構成している。そのカレントミラー回路は、定電流源ＩＶＢＥと定電流源ＩＰＴＡＴ１との接続ノードに流れる差電流（ΔＩ１＝ＩＰＴＡＴ１−ＩＶＢＥ）に応じてＰＭＯＳトランジスタＭＰ３２のドレイン端子から補正電流Ｉｃｏｍｐ１を出力する。この場合、ΔＩ１≧０、すなわちＩＰＴＡＴ１≧ＩＶＢＥの場合、ΔＩ１＝Ｉｃｏｍｐ１が流れる。
補正回路２０−２は、例えば、定電流源ＩＶＢＥと、定電流源ＩＰＴＡＴ２とＰチャネル型のＭＯＳトランジスタＭＰ３３、ＭＰ３４とを備えている。なお、ここでは、図７に記載されたＰチャネル型のＭＯＳトランジスタＭＰ６を省略している。定電流源ＩＶＢＥは、ＢＧＲコア回路１０からの電流ＩＶＢＥに基づいて、電源ノードＶｃｃから接地ノードの方向に定電流ＩＶＢＥを流すように、一端を電源ノードＶｃｃに接続されている。定電流源ＩＰＴＡＴ２は、ＢＧＲコア回路１０からの電流ＩＰＴＡＴ２に基づいて、電源ノードＶｃｃから接地ノードの方向に定電流ＩＰＴＡＴ２を流すように、一端を定電流源ＩＶＢＥの他端に接続され、他端を接地ノードに接続されている。ＰＭＯＳトランジスタＭＰ３３は、ソース端子に電源ノードＶｃｃを接続され、ドレイン端子にゲート端子及び定電流源ＩＶＢＥと定電流源ＩＰＴＡＴ２との接続ノードを接続されている。ＰＭＯＳトランジスタＭＰ３４は、ソース端子に電源ノードＶｃｃを接続され、ゲート端子にＰＭＯＳトランジスタＰＭ３３のゲート端子を接続されている。ＰＭＯＳトランジスタＭＰ３３、ＭＰ３４は、カレントミラー回路を構成している。そのカレントミラー回路は、定電流源ＩＶＢＥと定電流源ＩＰＴＡＴ２との接続ノードに流れる差電流（ΔＩ２＝ＩＰＴＡＴ２−ＩＶＢＥ）に応じてＰＭＯＳトランジスタＭＰ３４のドレイン端子から補正電流Ｉｃｏｍｐ２を出力する。この場合、ΔＩ２≧０、すなわちＩＰＴＡＴ２≧ＩＶＢＥの場合、ΔＩ２＝Ｉｃｏｍｐ２が流れる。
図１５Ａ〜図１５Ｃは、図１４の場合での電圧発生回路における温度特性の補正方法の原理を示すグラフである。各グラフにおいて、縦軸は電流又は電圧を示し、横軸は温度を示す。ただし、各図は概念を示すべく、数値的に必ずしも正確なグラフではない。
図１５Ａに示すように、ＢＧＲコア回路１０から電流ＩＰＴＡＴ１、ＩＰＴＡＴ２及び電流ＩＶＢＥが供給される。電流ＩＰＴＡＴ１、ＩＰＴＡＴ２は、エミッタ面積の異なる２つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧（ΔＶＢＥ）に応じた電流であり、絶対温度に比例する。また、電流ＩＶＢＥは、バイポーラトランジスタのベース・エミッタ間電圧ＶＢＥに応じた電流であり、非線形である。
次に、図１５Ｂに示すように、補正回路２０−１は、定電流ＩＶＢＥと定電流ＩＰＴＡＴ１とに基づいて、それらの差電流（ΔＩ１＝ＩＰＴＡＴ１−ＩＶＢＥ）を補正電流Ｉｃｏｍｐ１として生成する。この場合、ΔＩ１≧０、すなわちＩＰＴＡＴ１≧ＩＶＢＥとなる、閾値温度Ｔ１以上において、ΔＩ１＝Ｉｃｏｍｐ１が生成される。同様に、補正回路２０−２は、定電流ＩＶＢＥと定電流ＩＰＴＡＴ２とに基づいて、それらの差電流（ΔＩ２＝ＩＰＴＡＴ２−ＩＶＢＥ）を補正電流Ｉｃｏｍｐ２として生成する。この場合、ΔＩ２≧０、すなわちＩＰＴＡＴ２≧ＩＶＢＥとなる、閾値温度Ｔ２以上において、ΔＩ２＝Ｉｃｏｍｐ２が生成される。その結果、最終的な補正電流Ｉｃｏｍｐは、Ｉｃｏｍｐ１とＩｃｏｍｐ２との和になる。このように、閾値温度Ｔ１と閾値温度Ｔ２とを異なる値にするために、ここでは、補正回路２０−１と補正回路２０−２とで異なる電流ＩＰＴＡＴ１と電流ＩＰＴＡＴ２とを用いている。
次に、図１５Ｃに示すように、ＢＧＲコア回路１０は、最終的な補正電流Ｉｃｏｍｐと基準電圧ＶＢＧＲに対応する電流とを加算して、最終的な基準電圧ＶＢＧＲを生成する。ただし、補正電流Ｉｃｏｍｐが加算される前の基準電圧ＶＢＧＲは、図２Ｂや図２Ｃの状態での基準電圧ＶＢＧＲである。すなわち、加算される前の基準電圧ＶＢＧＲは、エミッタ面積の異なる２つのバイポーラトランジスタＱ１、Ｑ２のベース・エミッタ間電圧の差電圧（ΔＶＢＥ）に応じた電流とバイポーラトランジスタＱ４のベース・エミッタ間電圧ＶＢＥ４に応じた電流とを加算した電流を電圧に変換したものである。
この最終的な基準電圧ＶＢＧＲ（図１５Ｃ）のグラフは、温度Ｔ１、Ｔ２付近の２箇所に谷があり、各谷を挟んで３箇所に山の頂点がある形状を有する。ただし、Ｔ１＜Ｔ２である。すなわち、図２Ｂや図２Ｃの基準電圧ＶＢＧＲと比較して、図１５Ｃの基準電圧ＶＢＧＲを比較的広い範囲（特に元の基準電圧ＶＢＧＲの山の頂点よりも高温側）でで、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧ＶＢＧＲの精度をより高めることができる。
次に、本実施の形態に係るＢＧＲコア回路１０について説明する。
図１６は、ＢＧＲコア回路１０の具体的な回路構成の一例を示す回路図である。ＢＧＲコア回路１０は、電流生成部１０１と、出力部１０２と、第１電流生成部１０３とを備えている。
電流生成部１０１は、例えば、ＮＰＮ型のバイポーラトランジスタＱ１、Ｑ２、Ｑ４と、抵抗Ｒ１、Ｒ２、Ｒ４、Ｒ７、Ｒ８、Ｒｚと、キャパシタＣｃと、差動アンプＡ１と、Ｐチャネル型のＭＯＳトランジスタＭＰ１、ＭＰ２とを備えている。出力部１０２は、例えば、抵抗Ｒ３を備えている。第１電流生成部１０３は、例えば、抵抗Ｒ１７、Ｒ１８と、Ｐチャネル型のＭＯＳトランジスタＭＰ１３、ＭＰ１４とを備えている。
電流生成部１０１において、バイポーラトランジスタＱ１、Ｑ２はエミッタ端子を共通に接地ノードに接続されている。バイポーラトランジスタＱ１のベース端子は、バイポーラトランジスタＱ２のコレクタ端子に接続されている。バイポーラトランジスタＱ１のエミッタ面積は、バイポーラトランジスタＱ２のｎ（ｎは２以上の整数）倍に大きくされる。すなわち、バイポーラトランジスタＱ１とＱ２に同じ電流を流すようにしたとき、バイポーラトランジスタＱ２のエミッタ電流密度がトランジスタＱ１のエミッタ電流密度のｎ倍となるように設定されている。この図の例では、ｎ＝２０である。抵抗Ｒ１は、一端をバイポーラトランジスタＱ２のベース端子に接続され、他端をバイポーラトランジスタＱ１のコレクタ端子に接続されている。抵抗Ｒ２は、一端を抵抗Ｒ１の一端に接続され、他端をバイポーラトランジスタＱ２のコレクタ端子に接続されている。差動アンプＡ１は、バイポーラトランジスタＱ１、Ｑ２のコレクタ側の電位をそれぞれ入力される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は共に、ゲート端子に差動アンプＡ１の出力電圧を入力され、ソース端子にそれぞれ抵抗Ｒ７、Ｒ８を介して電源ノードＶｃｃを接続されている。ＰＭＯＳトランジスタＭＰ１のドレイン端子が上記抵抗Ｒ１及びＲ２の接続ノードに接続されている。それにより、フィードバックループが形成される。また、バイポーラトランジスタＱ４は、コレクタ端子及びベース端子をＰＭＯＳトランジスタＭＰ２のドレイン端子に接続されている。抵抗Ｒ４は、一端をバイポーラトランジスタＱ４のエミッタ端子に、他端を接地ノードに接続されている。
なお、抵抗ＲｚとキャパシタＣｃとはこの順に直列に接続され、差動アンプＡ１の出力側とＰＭＯＳトランジスタＭＰ１のドレイン端子に接続されている。これらは、回路の発振を防止するための位相補償用の素子であり、電流／電圧の生成には直接関係はない。
出力部１０２において、抵抗Ｒ３は、一端をＰＭＯＳトランジスタＭＰ２のドレイン端子に接続され、他端を接地ノードに接続されている。抵抗Ｒ３とＰＭＯＳトランジスタＭＰ２のドレイン端子との接続ノードには、補正回路２０からの補正電流Ｉｃｏｍｐが供給される。その接続ノードの電圧は、基準電圧ＶＢＧＲとして出力される。ここで、その接続ノードでは、以下の式（２０）が成り立つ。それを整理すると、以下の式（２１）のように表される。
Figure 0005996283
ただし、ＶＢＥは、バイポーラトランジスタＱ４のベース・エミッタ間電圧ＶＢＥ４である。２ＩＰＴＡＴは、エミッタ面積の異なる２つのバイポーラトランジスタＱ１、Ｑ２のベース・エミッタ間電圧の差電圧に応じた電流（Ｉ＝Ｉ１＋Ｉ２）である。Ｉｃｏｍｐは、補正回路２０からの補正電流である。従って、その接続ノードには、３個の電流が供給される。すなわち、バイポーラトランジスタＱ４のベース・エミッタ間電圧ＶＢＥ４に応じた電流と、エミッタ面積の異なる２つのバイポーラトランジスタＱ１、Ｑ２のベース・エミッタ間電圧の差電圧に応じた電流と、補正回路２０からの補正電流Ｉｃｏｍｐである。この３個の電流（電圧でも同じ）を加算することで、図１５Ｃに示すように、基準電圧ＶＢＧＲを比較的広い範囲で、高精度にすることができる。
第１電流生成部１０３において、ＰＭＯＳトランジスタＭＰ１３は、ゲート端子にＰＭＯＳトランジスタＭＰ２のゲート端子を接続され、ソース端子に抵抗Ｒ１７を介して電源ノードＶｃｃを接続されている。また、ＰＭＯＳトランジスタＭＰ１４は、ゲート端子にＰＭＯＳトランジスタＭＰ２のゲート端子を接続され、ソース端子に抵抗Ｒ１８を介して電源ノードＶｃｃを接続されている。
ＰＭＯＳトランジスタＭＰ１３、ＭＰ１４は、ＰＭＯＳトランジスタＭＰ２とカレントミラー回路を構成する。ここで、ＰＭＯＳトランジスタＭＰ２には、エミッタ面積の異なる２つのバイポーラトランジスタＱ１、Ｑ２のベース・エミッタ間電圧の差電圧に応じた電流Ｉ（＝Ｉ１＋Ｉ２＝２ＩＰＴＡＴは、）が流れる。従って、ＰＭＯＳトランジスタＭＰ１３、ＭＰ１４にも、エミッタ面積の異なる２つのバイポーラトランジスタＱ１、Ｑ２のベース・エミッタ間電圧の差電圧に応じた電流（∝ＩＰＴＡＴ）を流すことができる。ここで、ＰＭＯＳトランジスタＭＰ１３、ＭＰ１４のカレントミラー比を異ならせることで、異なる電流ＩＰＴＡＴ１、ＩＰＴＡＴ２を生成することができる。ただし、電流ＩＰＴＡＴが１つで良い場合には、ＰＭＯＳトランジスタＭＰ１４を省略できる。また、電圧ＶＰＴＡＴが必要な場合、電流ＩＰＴＡＴを抵抗などを用いて電圧に変換すればよい。
図１７Ａは、ＢＧＲコア回路１０の第２電流生成部１０４の具体的な回路構成の一例を示す回路図である。第２電流生成部１０４は、バイポーラトランジスタＱ１１、抵抗Ｒ１４、Ｐチャネル型のＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ２４、差動アンプＡ１０を備える。第２電流生成部１０４は、バイポーラトランジスタＱ１１のベース・エミッタ間電圧ＶＢＥ１１に応じた電流を生成する。
ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、ソース端子を電源ノードに接続され、ゲート端子を共通に接続されている。差動アンプＡ１０は、２つの入力端子をＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のドレイン端子に接続され、出力端子をＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のゲート端子に接続されている。バイポーラトランジスタＱ１１は、コレクタ端子及びベース端子をＰＭＯＳトランジスタＭＰ２１のドレイン端子に接続され、エミッタ端子を接地ノードに接続されている。抵抗Ｒ１４は、一端をＰＭＯＳトランジスタＭＰ２２のドレイン端子に接続され、他端を接地ノードに接続されている。ここで、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、カレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＭＰ２１に流れるバイポーラトランジスタＱ１１のベース・エミッタ間電圧ＶＢＥ１１に応じた電流が、ＰＭＯＳトランジスタＭＰ２２にも流れる。
更に、ＰＭＯＳトランジスタＭＰ２３は、ゲート端子にＰＭＯＳトランジスタＭＰ２２のゲート端子を接続され、ソース端子に電源ノードを接続されている。また、ＰＭＯＳトランジスタＭＰ２４は、ゲート端子にＰＭＯＳトランジスタＭＰ２２のゲート端子を接続され、ソース端子に電源ノードを接続されている。
ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４は、ＰＭＯＳトランジスタＭＰ２２とカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＭＰ２２にはバイポーラトランジスタＱ１１のベース・エミッタ間電圧ＶＢＥ１１に応じた電流が流れ、それに対応した電流がＰＭＯＳトランジスタＭＰ２３、ＭＰ２４にも流れる。ここで、ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４のカレントミラー比を異ならせることで、異なる電流ＩＶＢＥ１、ＩＶＢＥ２を生成することができる。ただし、電流ＩＶＢＥが１つで良い場合には、ＰＭＯＳトランジスタＭＰ２４を省略できる。また、電圧ＶＶＢＥが必要な場合、電流ＩＶＢＥを抵抗などを用いて電圧に変換すればよい。
図１７Ｂは、ＢＧＲコア回路１０の第２電流生成部１０４の具体的な回路構成の他の一例を示す回路図である。この例では、差動アンプを用いていない点で、図１７Ａの場合と相違している。以下相違点について説明する。第２電流生成部１０４は、バイポーラトランジスタＱ１１、抵抗Ｒ１４、Ｐチャネル型のＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ２４、Ｎチャネル型のＭＯＳトランジスタＭＮ１１、ＭＮ１２を備えている。第２電流生成部１０４は、バイポーラトランジスタＱ１１のベース・エミッタ間電圧ＶＢＥ１１に応じた電流を生成する。
ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、ソース端子を電源ノードに接続され、ゲート端子を共通に接続されている。更に、ＰＭＯＳトランジスタＭＰ２２はゲート端子をドレイン端子に接続されている。ＮＭＯＳトランジスタＭＮ１１は、ドレイン端子及びゲート端子をＰＭＯＳトランジスタＭＰ２１のドレイン端子に接続され、ソース端子をバイポーラトランジスタＱ１１のコレクタ端子に接続されている。ＮＭＯＳトランジスタＭＮ１２は、ドレイン端子をＰＭＯＳトランジスタＭＰ２２のドレイン端子に接続され、ゲート端子をＮＭＯＳトランジスタＭＮ１１のゲート端子に接続され、ソース端子を抵抗Ｒ１４の一端に接続されている。この場合にも、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、カレントミラー回路を構成している。また、ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４は、ＰＭＯＳトランジスタＭＰ２２とカレントミラー回路を構成している。従って、この場合にも図１７Ａと同様に、電流ＩＶＢＥ１、ＩＶＢＥ２を生成することができる。
図１８は、第４の実施の形態に係る電圧発生回路１の具体的な回路構成の一例を示す部分的な回路図である。この図の例では、図１４の電圧発生回路１の具体的な回路構成として、ＢＧＲコア回路１０に、図１６と図１７Ａとを併せた回路を用いる場合について示している。ただし、ＢＧＲコア回路１０としては、図１６と図１７Ａとを併せた回路のうちの出力に関わるＰＭＯＳトランジスタＭＰ１３、ＭＰ２３及びＮＭＯＳトランジスタＭＮ１５のみを示している。また、補正回路２０は、補正回路２０−１のみを示している。ＰＭＯＳトランジスタＭＰ１３のソース端子に挿入されている抵抗Ｒ１７は記載を省略している。
補正回路２０−１において、定電流源ＩＶＢＥは、ＰＭＯＳトランジスタＭＰ３３として実現される。ここで、ＰＭＯＳトランジスタＭＰ３３は、ソース端子を電源ノードに接続され、ドレイン端子を定電流源ＩＰＴＡＴ１に接続される。更に、ＰＭＯＳトランジスタＭＰ３３は、ゲート端子を第２電流生成部１０４のＰＭＯＳトランジスタＭＰ２３のゲート端子及びドレイン端子に接続される。それにより、ＰＭＯＳトランジスタＭＰ３３とＰＭＯＳトランジスタＭＰ２３とはカレントミラー回路を構成している。その結果、ＰＭＯＳトランジスタＭＰ２３に生じる電流ＩＶＢＥがＰＭＯＳトランジスタＭＰ３３に反映される。すなわち、定電流源ＩＶＢＥ（ＰＭＯＳトランジスタＭＰ３３）は実質的にＢＧＲコア回路１０（の第２電流生成部１０４）から電流ＩＶＢＥを供給されると見ることができる。
また、補正回路２０−１において、定電流源ＩＰＴＡＴ１は、ＮＭＯＳトランジスタＭＮ３１として実現される。ここで、ＮＭＯＳトランジスタＭＮ３１は、ソース端子を接地ノードに接続され、ドレイン端子を定電流源ＩＶＢＥに接続される。更に、ＮＭＯＳトランジスタＭＮ３１は、ゲート端子を第１電流生成部１０３のＮＭＯＳトランジスタＭＮ１５のゲート端子及びドレイン端子に接続される。ただし、ＮＭＯＳトランジスタＭＮ１５は、ソース端子を接地ノードに、ゲート端子及びドレイン端子をＰＭＯＳトランジスタＭＰ１３のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ１３に流れる電流ＩＰＴＡＴ１は、同様にＮＭＯＳトランジスタＭＮ１５にも流れる。ここで、ＮＭＯＳトランジスタＭＮ３１とＮＭＯＳトランジスタＭＮ１５とはカレントミラー回路を構成している。その結果、ＰＭＯＳトランジスタＭＰ１３に生じ、ＮＭＯＳトランジスタＭＮ１５にも流れる電流ＩＰＴＡＴ１がＮＭＯＳトランジスタＭＮ３１に反映される。すなわち、定電流源ＩＰＴＡＴ１（ＮＭＯＳトランジスタＭＮ３１）は実質的にＢＧＲコア回路１０（の第１電流生成部１０３）から電流ＩＰＴＡＴ１を供給されると見ることができる。
以上のようにして、図１４に記載の電圧発生回路１が実現される。
なお、図１６〜図１８に記載の各回路構成は例示であり、同様の機能を有する他の回路構成を用いても良い。
（変形例）
次に、第４の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図１９は、第４の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例を示す回路図である。上述の図１４の電圧発生回路１では、補正回路２０−１、２０−２において、電流ＩＶＢＥとして同じ電流を用い、電流ＩＰＴＡＴとして異なる電流を用いている。しかし、この図１９の電圧発生回路１では、補正回路２０−１、２０−２において、電流ＩＶＢＥとして異なる電流を用い、電流ＩＰＴＡＴとして同じ電流を用いる。以下、図１４の場合との相違点について主に説明する。
ＢＧＲコア回路１０は、エミッタ面積の異なる２つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧（ΔＶＢＥ）に応じた電流としてＩＰＴＡＴを生成する。更に、バイポーラトランジスタのベース・エミッタ間電圧ＶＢＥに応じた電流ＩＶＢＥ１、ＩＶＢＥ２を生成する。そして、生成した電流を補正回路２０へ出力する。ＢＧＲコア回路１０のその他の機能及び構成については図１４の場合と同様である。また、ＢＧＲコア回路１０の具体的構成については、図１６〜図１８に記載の場合に例示される。
補正回路２０−１は、電流ＩＰＴＡＴと電流ＩＶＢＥ１とに基づいて補正電流Ｉｃｏｍｐ１を生成する。そして、補正電流Ｉｃｏｍｐ１を電流生成部１０１に帰還させる。同様に、補正回路２０−２は、電流ＩＰＴＡＴと電流ＩＶＢＥ２とに基づいて補正電流Ｉｃｏｍｐ２を生成する。そして、補正電流Ｉｃｏｍｐ２を電流生成部１０１に帰還させる。
補正回路２０−１、２０−２は、図１４の場合とは逆に、定電流源ＩＶＢＥ１、ＩＶＢＥ２が異なり、定電流源ＩＰＴＡＴが同じである。その他については、図１４の場合と同じである。その結果、補正回路２０−１では、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２で構成されるカレントミラー回路は、定電流源ＩＶＢＥ１と定電流源ＩＰＴＡＴとの接続ノードに流れる差電流（ΔＩ１＝ＩＰＴＡＴ−ＩＶＢＥ１）に応じてＰＭＯＳトランジスタＭＰ３２のドレイン端子から補正電流Ｉｃｏｍｐ１を出力する。この場合、ΔＩ１≧０、すなわちＩＰＴＡＴ≧ＩＶＢＥ１の場合、ΔＩ１＝Ｉｃｏｍｐ１が流れる。一方、補正回路２０−２では、ＰＭＯＳトランジスタＭＰ３３、ＭＰ３４で構成されるカレントミラー回路は、定電流源ＩＶＢＥ２と定電流源ＩＰＴＡＴとの接続ノードに流れる差電流（ΔＩ２＝ＩＰＴＡＴ−ＩＶＢＥ２）に応じてＰＭＯＳトランジスタＭＰ３４のドレイン端子から補正電流Ｉｃｏｍｐ２を出力する。この場合、ΔＩ２≧０、すなわちＩＰＴＡＴ≧ＩＶＢＥ２の場合、ΔＩ２＝Ｉｃｏｍｐ２が流れる。
図２０Ａ〜図２０Ｃは、図１９の場合での電圧発生回路における非線形温度特性の補正方法の原理を示すグラフである。各グラフにおいて、縦軸は電流又は電圧を示し、横軸は温度を示す。ただし、各図は概念を示すべく、数値的に必ずしも正確なグラフではない。
図２０Ａに示すように、ＢＧＲコア回路１０から電流ＩＰＴＡＴ及び電流ＩＶＢＥ１、ＩＶＢＥ２が供給される。電流ＩＰＴＡＴは、エミッタ面積の異なる２つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧（ΔＶＢＥ）に応じた電流であり、絶対温度に比例する。また、電流ＩＶＢＥ１、ＩＶＢＥ２は、バイポーラトランジスタのベース・エミッタ間電圧ＶＢＥに応じた電流であり、非線形である。
次に、図２０Ｂに示すように、補正回路２０−１は、定電流ＩＶＢＥ１と定電流ＩＰＴＡＴとに基づいて、それらの差電流（ΔＩ１＝ＩＰＴＡＴ−ＩＶＢＥ１）を補正電流Ｉｃｏｍｐ１として生成する。この場合、ΔＩ１≧０、すなわちＩＰＴＡＴ≧ＩＶＢＥ１となる、閾値温度Ｔ１以上において、ΔＩ１＝Ｉｃｏｍｐ１が生成される。同様に、補正回路２０−２は、定電流ＩＶＢＥ２と定電流ＩＰＴＡＴとに基づいて、それらの差電流（ΔＩ２＝ＩＰＴＡＴ−ＩＶＢＥ２）を補正電流Ｉｃｏｍｐ２として生成する。この場合、ΔＩ２≧０、すなわちＩＰＴＡＴ≧ＩＶＢＥ２となる、閾値温度Ｔ２以上において、ΔＩ２＝Ｉｃｏｍｐ２が生成される。その結果、最終的な補正電流Ｉｃｏｍｐは、Ｉｃｏｍｐ１とＩｃｏｍｐ２との和になる。このように、閾値温度Ｔ１と閾値温度Ｔ２とを異なる値にするために、ここでは、補正回路２０−１と補正回路２０−２とで異なる電流ＩＶＢＥ１と電流ＩＶＢＥ２とを用いている。
次に、図２０Ｃに示すように、ＢＧＲコア回路１０は、最終的な補正電流Ｉｃｏｍｐと基準電圧ＶＢＧＲに対応する電流とを加算して、最終的な基準電圧ＶＢＧＲを生成する。ただし、補正電流Ｉｃｏｍｐが加算される前の基準電圧ＶＢＧＲは、図２Ｂや図２Ｃの状態での基準電圧ＶＢＧＲである。すなわち、加算される前の基準電圧ＶＢＧＲは、エミッタ面積の異なる２つのバイポーラトランジスタＱ１、Ｑ２のベース・エミッタ間電圧の差電圧（ΔＶＢＥ）に応じた電流とバイポーラトランジスタＱ４のベース・エミッタ間電圧ＶＢＥ４に応じた電流とを加算した電流を電圧に変換したものである。
この最終的な基準電圧ＶＢＧＲ（図２０Ｃ）のグラフは、温度Ｔ１、Ｔ２付近の２箇所に谷があり、各谷を挟んで３箇所に山の頂点がある形状を有する。ただし、Ｔ１＜Ｔ２である。すなわち、図２Ｂや図２Ｃの基準電圧ＶＢＧＲと比較して、図１５Ｃの基準電圧ＶＢＧＲは比較的広い範囲（特に元の基準電圧ＶＢＧＲの山の頂点よりも高温側）で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧ＶＢＧＲの精度をより高めることができる。
（第５の実施の形態）
第５の実施の形態に係る半導体装置について説明する。第５の実施の形態では、補正回路２０が、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ΔＶＢＥに応じた電流と所定の定電流とに基づいて補正電流Ｉｃｏｍｐを生成し、その補正電流Ｉｃｏｍｐで基準電圧ＶＢＧＲの高温側を補正する場合について説明する。本実施の形態では、補正回路２０は複数個である。言い換えると、本実施の形態は、補正電流Ｉｃｏｍｐの生成に用いる電流の種類の点で、第４の実施の形態と相違する。以下では、主に第４の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図３に示すような電圧発生回路であり、図４Ａ〜図４Ｅに示すような高温側における補正を行う。なお、技術的矛盾が発生しない限りは、補正回路２０が１個である場合についても適用可能であることは言うまでもない。
図２１は、第４の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例を示す回路図である。
ＢＧＲコア回路１０は、エミッタ面積の異なる２つのバイポーラトランジスタＱ１、Ｑ２のベース・エミッタ間電圧の差電圧（ΔＶＢＥ）に応じた電流とバイポーラトランジスタＱ４のベース・エミッタ間電圧ＶＢＥ４に応じた電流と補正回路２０で生成された補正電流Ｉｃｏｍｐとを加算した電流を電流生成部１０１によって生成する。そして、生成した電流を電圧出力部１０２によって基準電圧ＶＢＧＲに変換して出力する。更に、ＢＧＲコア回路１０は、エミッタ面積の異なる２つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧（ΔＶＢＥ）に応じた電流としてＩＰＴＡＴを生成する。そして、生成した電流を補正回路２０へ出力する。また、ＢＧＲコア回路１０の具体的構成については、図１６〜図１８に記載の場合に例示される。
補正回路２０−１は、電流ＩＰＴＡＴと抵抗Ｒ３１とに基づいて補正電流Ｉｃｏｍｐ１を生成する。そして、補正電流Ｉｃｏｍｐ１を電流生成部１０１に帰還させる。同様に、補正回路２０−２は、電流ＩＰＴＡＴと抵抗Ｒ３２とに基づいて補正電流Ｉｃｏｍｐ２を生成する。そして、補正電流Ｉｃｏｍｐ２を電流生成部１０１に帰還させる。
補正回路２０−１は、例えば、抵抗Ｒ３１と、定電流源ＩＰＴＡＴと、Ｐチャネル型のＭＯＳトランジスタＭＰ３１とを備えている。なお、ここでは、図７に記載されたＰチャネル型のＭＯＳトランジスタＭＰ６を省略している。抵抗Ｒ３１は、一端を電源ノードＶｃｃに接続され、他端を定電流源ＩＰＴＡＴに接続されている。印加される電圧に応じた電流を流す。定電流源ＩＰＴＡＴは、ＢＧＲコア回路１０からの電流ＩＰＴＡＴに基づいて、電源ノードＶｃｃから接地ノードの方向に定電流ＩＰＴＡＴを流すように、一端を抵抗Ｒ３１の他端に接続され、他端を接地ノードに接続されている。ＰＭＯＳトランジスタＭＰ３１は、ソース端子に電源ノードＶｃｃを接続され、ゲート端子を抵抗Ｒ３１と定電流源ＩＰＴＡＴとの接続ノードを接続されている。ＰＭＯＳトランジスタＭＰ３１は、抵抗Ｒ３１と定電流源ＩＰＴＡＴ１とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Ｉｃｏｍｐ１を出力する。この場合、ＩＰＴＡＴ・Ｒ３１≧（ＰＭＯＳトランジスタＭＰ３１の閾値電圧の絶対値）の場合、Ｉｃｏｍｐ１が流れる。
補正回路２０−２は、例えば、抵抗Ｒ３２と、定電流源ＩＰＴＡＴと、Ｐチャネル型のＭＯＳトランジスタＭＰ３２とを備えている。なお、ここでは、図７に記載されたＰチャネル型のＭＯＳトランジスタＭＰ６を省略している。抵抗Ｒ３２は、一端を電源ノードＶｃｃに接続され、他端を定電流源ＩＰＴＡＴに接続されている。印加される電圧に応じた電流を流す。定電流源ＩＰＴＡＴは、ＢＧＲコア回路１０からの電流ＩＰＴＡＴに基づいて、電源ノードＶｃｃから接地ノードの方向に定電流ＩＰＴＡＴを流すように、一端を抵抗Ｒ３２の他端に接続され、他端を接地ノードに接続されている。ＰＭＯＳトランジスタＭＰ３２は、ソース端子に電源ノードＶｃｃを接続され、ゲート端子を抵抗Ｒ３２と定電流源ＩＰＴＡＴとの接続ノードを接続されている。ＰＭＯＳトランジスタＭＰ３２は、抵抗Ｒ３２と定電流源ＩＰＴＡＴとに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Ｉｃｏｍｐ２を出力する。この場合、ＩＰＴＡＴ・Ｒ３２≧（ＰＭＯＳトランジスタＭＰ３２の閾値電圧の絶対値）の場合、Ｉｃｏｍｐ２が流れる。
補正回路２０−１では、ＩＰＴＡＴ・Ｒ３１≧（ＰＭＯＳトランジスタＭＰ３１の閾値電圧の絶対値）となる、閾値温度Ｔ１以上において、Ｉｃｏｍｐ１が生成される。同様に、補正回路２０−２では、ＩＰＴＡＴ・Ｒ３２≧（ＰＭＯＳトランジスタＭＰ３２の閾値電圧の絶対値）となる、閾値温度Ｔ２以上において、Ｉｃｏｍｐ２が生成される。その結果、最終的な補正電流Ｉｃｏｍｐは、Ｉｃｏｍｐ１とＩｃｏｍｐ２との和になる。この最終的な補正電流Ｉｃｏｍｐは、図１５Ｂや図２０Ｂの場合と同様である。ここで、閾値温度Ｔ１と閾値温度Ｔ２とを異なる値にするために、補正回路２０−１と補正回路２０−２とで異なるＲ３１とＲ３２とを用いている。
ＢＧＲコア回路１０は、最終的な補正電流Ｉｃｏｍｐと基準電圧ＶＢＧＲに対応する電流とを加算して、最終的な基準電圧ＶＢＧＲを生成する。ただし、補正電流Ｉｃｏｍｐが加算される前の基準電圧ＶＢＧＲは、図２Ｂや図２Ｃの状態での基準電圧ＶＢＧＲである。
この最終的な基準電圧ＶＢＧＲのグラフは、図１５Ｃや図２０Ｃの場合と同様である。すなわち、温度Ｔ１、Ｔ２付近の２箇所に谷があり、各谷を挟んで３箇所に山の頂点がある形状を有する。すなわち、図２Ｂや図２Ｃの基準電圧ＶＢＧＲと比較して、図１５Ｃや図２０Ｃの場合と同様に基準電圧ＶＢＧＲを比較的広い範囲（特に元の基準電圧ＶＢＧＲの山の頂点よりも高温側）で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧ＶＢＧＲの精度をより高めることができる。また、第４の実施の形態の場合と比較して、回路構成を簡略化することができる。
（変形例）
次に、第５の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図２２は、第５の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例を示す回路図である。上述の図２１の電圧発生回路１では、補正回路２０−１、２０−２において、電流ＩＰＴＡＴとして同じ電流を用い、抵抗Ｒ３として異なる抵抗を用いている。しかし、図２２の電圧発生回路１では、補正回路２０−１、２０−２において、電流ＩＰＴＡＴとして異なる電流を用い、抵抗Ｒ３として同じ抵抗を用いる。以下、図２１の場合との相違点について主に説明する。
ＢＧＲコア回路１０は、エミッタ面積の異なる２つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧（ΔＶＢＥ）に応じた電流としてＩＰＴＡＴ１、ＩＰＴＡＴ２を生成する。そして、生成した電流を補正回路２０へ出力する。ＢＧＲコア回路１０のその他の機能及び構成については図２１の場合と同様である。また、ＢＧＲコア回路１０の具体的構成については、図１６〜図１８に記載のとおりである。
補正回路２０−１は、電流ＩＰＴＡＴ１と抵抗Ｒとに基づいて補正電流Ｉｃｏｍｐ１を生成する。そして、補正電流Ｉｃｏｍｐ１を電流生成部１０１に帰還させる。同様に、補正回路２０−２は、電流ＩＰＴＡＴ２と抵抗Ｒとに基づいて補正電流Ｉｃｏｍｐ２を生成する。そして、補正電流Ｉｃｏｍｐ２を電流生成部１０１に帰還させる。
補正回路２０−１、２０−２は、図２１の場合とは逆に、定電流源ＩＰＴＡＴ１、ＩＰＴＡＴ２が異なり、抵抗Ｒ３１が同じである。その他については、図２１の場合と同じである。その結果、補正回路２０−１では、ＰＭＯＳトランジスタＭＰ３１は、抵抗Ｒ３１と定電流源ＩＰＴＡＴ１とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Ｉｃｏｍｐ１を出力する。この場合、ＩＰＴＡＴ１・Ｒ３１≧（ＰＭＯＳトランジスタＭＰ３１の閾値電圧の絶対値）の場合、Ｉｃｏｍｐ１が流れる。また、補正回路２０−２では、ＰＭＯＳトランジスタＭＰ３２は、抵抗Ｒ３１と定電流源ＩＰＴＡＴ２とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Ｉｃｏｍｐ２を出力する。この場合、ＩＰＴＡＴ２・Ｒ３１≧（ＰＭＯＳトランジスタＭＰ３２の閾値電圧の絶対値）の場合、Ｉｃｏｍｐ２が流れる。
補正回路２０−１では、ＩＰＴＡＴ１・Ｒ３１≧（ＰＭＯＳトランジスタＭＰ３１の閾値電圧の絶対値）となる、閾値温度Ｔ１以上において、Ｉｃｏｍｐ１が生成される。同様に、補正回路２０−２では、ＩＰＴＡＴ２・Ｒ３１≧（ＰＭＯＳトランジスタＭＰ３２の閾値電圧の絶対値）となる閾値温度Ｔ２以上において、Ｉｃｏｍｐ２が生成される。その結果、最終的な補正電流Ｉｃｏｍｐは、Ｉｃｏｍｐ１とＩｃｏｍｐ２との和になる。この最終的な補正電流Ｉｃｏｍｐは、図１５Ｂや図２０Ｂの場合と同様である。ここで、閾値温度Ｔ１と閾値温度Ｔ２とを異なる値にするために、補正回路２０−１と補正回路２０−２とで異なるＩＰＴＡＴ１とＩＰＴＡＴ２とを用いている。
ＢＧＲコア回路１０は、図２１の場合と同様に、最終的な補正電流Ｉｃｏｍｐと基準電圧ＶＢＧＲに対応する電流とを加算して、最終的な基準電圧ＶＢＧＲを生成する。この最終的な基準電圧ＶＢＧＲのグラフは、図１５Ｃや図２０Ｃの場合と同様である。
本実施の形態において、この図２２の電圧発生回路１の場合にも、図２１の場合と同様の効果を得ることができる。
（第６の実施の形態）
第６の実施の形態に係る半導体装置について説明する。第６の実施の形態では、補正回路２０が、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ΔＶＢＥに応じた電流とバイポーラトランジスタのベース・エミッタ間電圧ＶＢＥに応じた電流とに基づいて補正電流Ｉｃｏｍｐを生成し、その補正電流Ｉｃｏｍｐで基準電圧ＶＢＧＲの低温側を補正する場合について説明する。本実施の形態では、補正回路２０は複数個である。言い換えると、本実施の形態は、低温側を補正する点で、第４の実施の形態と相違する。以下では、主に第４の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図３に示すような電圧発生回路であり、図５Ａ〜図５Ｅに示すような低温側における補正を行う。なお、技術的矛盾が発生しない限りは、補正回路２０が１個である場合についても適用可能であることは言うまでもない。
図２３は、第６の実施の形態に係る電圧発生回路１の具体的な回路構成の一例を示す回路図である。
ＢＧＲコア回路１０は、図１４の場合と同様である。ＢＧＲコア回路１０については、例えば、図１６〜図１８の回路を用いることができる。
補正回路２０−１は、電流ＩＰＴＡＴ１と電流ＩＶＢＥとに基づいて補正電流Ｉｃｏｍｐ１を生成する。そして、補正電流Ｉｃｏｍｐ１を電流生成部１０１に帰還させる。同様に、補正回路２０−２は、電流ＩＰＴＡＴ２と電流ＩＶＢＥとに基づいて補正電流Ｉｃｏｍｐ２を生成する。そして、補正電流Ｉｃｏｍｐ２を電流生成部１０１に帰還させる。
補正回路２０−１は、例えば、定電流源ＩＰＴＡＴ１と、定電流源ＩＶＢＥと、Ｐチャネル型のＭＯＳトランジスタＭＰ３１、ＭＰ３２とを備えている。なお、ここでは、図７に記載されたＰチャネル型のＭＯＳトランジスタＭＰ６を省略している。定電流源ＩＰＴＡＴ１は、ＢＧＲコア回路１０からの電流ＩＰＴＡＴ１に基づいて、電源ノードＶｃｃから接地ノードの方向に定電流ＩＰＴＡＴ１を流すように、一端を電源ノードＶｃｃに接続されている。定電流源ＩＶＢＥは、ＢＧＲコア回路１０からの電流ＩＶＢＥに基づいて、電源ノードＶｃｃから接地ノードの方向に定電流ＩＶＢＥを流すように、一端を定電流源ＩＰＴＡＴ１の他端に接続され、他端を接地ノードに接続されている。ＰＭＯＳトランジスタＭＰ３１は、ソース端子に電源ノードＶｃｃを接続され、ドレイン端子にゲート端子及び定電流源ＩＰＴＡＴ１と定電流源ＩＶＢＥとの接続ノードを接続されている。ＰＭＯＳトランジスタＭＰ３２は、ソース端子に電源ノードＶｃｃを接続され、ゲート端子にＰＭＯＳトランジスタＰＭ３１のゲート端子を接続されている。ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２は、カレントミラー回路を構成している。そのカレントミラー回路は、定電流源ＩＰＴＡＴ１と定電流源ＩＶＢＥとの接続ノードに流れる差電流（ΔＩ１＝ＩＶＢＥ−ＩＰＴＡＴ１）に応じてＰＭＯＳトランジスタＭＰ３２のドレイン端子から補正電流Ｉｃｏｍｐ１を出力する。この場合、ΔＩ１≧０、すなわちＩＶＢＥ≧ＩＰＴＡＴ１の場合、ΔＩ１＝Ｉｃｏｍｐ１が流れる。
補正回路２０−２は、例えば、定電流源ＩＰＴＡＴ２と、定電流源ＩＶＢＥと、Ｐチャネル型のＭＯＳトランジスタＭＰ３３、ＭＰ３４とを備えている。なお、ここでは、図７に記載されたＰチャネル型のＭＯＳトランジスタＭＰ６を省略している。定電流源ＩＰＴＡＴ２は、ＢＧＲコア回路１０からの電流ＩＰＴＡＴ２に基づいて、電源ノードＶｃｃから接地ノードの方向に定電流ＩＰＴＡＴ２を流すように、一端を電源ノードＶｃｃに接続されている。定電流源ＩＶＢＥは、ＢＧＲコア回路１０からの電流ＩＶＢＥに基づいて、電源ノードＶｃｃから接地ノードの方向に定電流ＩＶＢＥを流すように、一端を定電流源ＩＰＴＡＴ２の他端に接続され、他端を接地ノードに接続されている。ＰＭＯＳトランジスタＭＰ３３は、ソース端子に電源ノードＶｃｃを接続され、ドレイン端子にゲート端子及び定電流源ＩＰＴＡＴ２と定電流源ＩＶＢＥとの接続ノードを接続されている。ＰＭＯＳトランジスタＭＰ３４は、ソース端子に電源ノードＶｃｃを接続され、ゲート端子にＰＭＯＳトランジスタＰＭ３３のゲート端子を接続されている。ＰＭＯＳトランジスタＭＰ３３、ＭＰ３４は、カレントミラー回路を構成する。そのカレントミラー回路は、定電流源ＩＰＴＡＴ２と定電流源ＩＶＢＥとの接続ノードに流れる差電流（ΔＩ２＝ＩＶＢＥ−ＩＰＴＡＴ２）に応じてＰＭＯＳトランジスタＭＰ３４のドレイン端子から補正電流Ｉｃｏｍｐ２を出力する。この場合、ΔＩ２≧０、すなわちＩＶＢＥ≧ＩＰＴＡＴ２の場合、ΔＩ２＝Ｉｃｏｍｐ２が流れる。
次に、図２３の場合での電圧発生回路１における非線形温度特性の補正方法の原理について説明する。補正回路２０−１、２０−２に入力される電流ＩＰＴＡＴ２、ＩＰＴＡＴ２、ＩＶＢＥの関係は図１５Ａに示すとおりである。ここで、図２３の場合での電圧発生回路１は、図１４の場合での電圧発生回路１と比較すると、定電流源ＩＰＴＡＴ２／ＩＰＴＡＴ１と定電流源ＩＶＢＥとの位置関係が逆になっている。そのため、上述したように、補正回路２０−１では、ΔＩ１≧０、すなわちＩＶＢＥ≧ＩＰＴＡＴ１となる、閾値温度Ｔ１よりも低い温度範囲でΔＩ１＝Ｉｃｏｍｐ１が流れる。そのとき、Ｉｃｏｍｐ１は、閾値温度Ｔ１から低温側に向かって単調増加する。同様に、補正回路２０−２では、ΔＩ２≧０、すなわちＩＶＢＥ≧ＩＰＴＡＴ２となる、閾値温度Ｔ２よりも低い温度範囲でΔＩ２＝Ｉｃｏｍｐ２が流れる。そのとき、Ｉｃｏｍｐ２は、閾値温度Ｔ２から低温側に向かって単調増加する。その結果、最終的な補正電流Ｉｃｏｍｐは、Ｉｃｏｍｐ１とＩｃｏｍｐ２との和になる。このように、閾値温度Ｔ１と閾値温度Ｔ２とを異なる値にするために、ここでは、補正回路２０−１と補正回路２０−２とで異なる電流ＩＰＴＡＴ１と電流ＩＰＴＡＴ２とを用いている。
ＢＧＲコア回路１０は、最終的な補正電流Ｉｃｏｍｐと基準電圧ＶＢＧＲに対応する電流とを加算して、最終的な基準電圧ＶＢＧＲを生成する。ただし、補正電流Ｉｃｏｍｐが加算される前の基準電圧ＶＢＧＲは、図２Ｂや図２Ｃの状態での基準電圧ＶＢＧＲである。
この最終的な基準電圧ＶＢＧＲのグラフは、温度Ｔ１、Ｔ２付近の２箇所に谷があり、各谷を挟んで３箇所に山の頂点がある形状を有する。ただし、Ｔ１＜Ｔ２である。すなわち、図２Ｂや図２Ｃの基準電圧ＶＢＧＲと比較して、基準電圧ＶＢＧＲを比較的広い範囲（特に元の基準電圧ＶＢＧＲの山の頂点よりも低温側で）で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧ＶＢＧＲの精度をより高めることができる。
（変形例）
次に、第６の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図２４は、第６の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例を示す回路図である。上述の図２３の電圧発生回路１では、補正回路２０−１、２０−２において、電流ＩＶＢＥとして同じ電流を用い、電流ＩＰＴＡＴとして異なる電流を用いている。しかし、この図２４の電圧発生回路１では、補正回路２０−１、２０−２において、電流ＩＶＢＥとして異なる電流を用い、電流ＩＰＴＡＴとして同じ電流を用いる。以下、図２３の場合との相違点について主に説明する。
ＢＧＲコア回路１０は、図１９の場合と同様である。ＢＧＲコア回路１０については、例えば、図１６〜図１８の回路を用いることができる。
補正回路２０−１は、電流ＩＰＴＡＴと電流ＩＶＢＥ１とに基づいて補正電流Ｉｃｏｍｐ１を生成する。そして、補正電流Ｉｃｏｍｐ１を電流生成部１０１に帰還させる。同様に、補正回路２０−２は、電流ＩＰＴＡＴと電流ＩＶＢＥ２とに基づいて補正電流Ｉｃｏｍｐ２を生成する。そして、補正電流Ｉｃｏｍｐ２を電流生成部１０１に帰還させる。
補正回路２０−１、２０−２は、図２３の場合とは逆に、定電流源ＩＶＢＥ１、ＩＶＢＥ２が異なり、定電流源ＩＰＴＡＴが同じである。その他については、図２３の場合と同じである。その結果、補正回路２０−１では、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２で構成されるカレントミラー回路は、定電流源ＩＰＴＡＴと定電流源ＩＶＢＥ１との接続ノードに流れる差電流（ΔＩ１＝ＩＶＢＥ１−ＩＰＴＡＴ）に応じてＰＭＯＳトランジスタＭＰ３２のドレイン端子から補正電流Ｉｃｏｍｐ１を出力する。この場合、ΔＩ１≧０、すなわちＩＶＢＥ１≧ＩＰＴＡＴの場合、ΔＩ１＝Ｉｃｏｍｐ１が流れる。一方、補正回路２０−２では、ＰＭＯＳトランジスタＭＰ３３、ＭＰ３４で構成されるカレントミラー回路は、定電流源ＩＰＴＡＴと定電流源ＩＶＢＥ２との接続ノードに流れる差電流（ΔＩ２＝ＩＶＢＥ２−ＩＰＴＡＴ）に応じてＰＭＯＳトランジスタＭＰ３４のドレイン端子から補正電流Ｉｃｏｍｐ２を出力する。この場合、ΔＩ２≧０、すなわちＩＶＢＥ２≧ＩＰＴＡＴの場合、ΔＩ２＝Ｉｃｏｍｐ２が流れる。
次に、図２４の場合での電圧発生回路１における非線形温度特性の補正方法の原理について説明する。補正回路２０−１、２０−２に入力される電流ＩＰＴＡＴ、ＩＶＢＥ１、ＩＶＢＥ２の関係は図２０Ａに示すとおりである。ここで、図２４の場合での電圧発生回路１は、図１９の場合での電圧発生回路１と比較すると、定電流源ＩＰＴＡＴと定電流源ＩＶＢＥ１／ＩＶＢＥ２との位置関係が逆になっている。そのため、上述したように、補正回路２０−１では、ΔＩ１≧０、すなわちＩＶＢＥ１≧ＩＰＴＡＴとなる、閾値温度Ｔ１よりも低い温度範囲でΔＩ１＝Ｉｃｏｍｐ１が流れる。そのとき、Ｉｃｏｍｐ１は、閾値温度Ｔ１から低温側に向かって単調増加する。同様に、補正回路２０−２では、ΔＩ２≧０、すなわちＩＶＢＥ２≧ＩＰＴＡＴとなる、閾値温度Ｔ２よりも低い温度範囲でΔＩ２＝Ｉｃｏｍｐ２が流れる。そのとき、Ｉｃｏｍｐ２は、閾値温度Ｔ２から低温側に向かって単調増加する。その結果、最終的な補正電流Ｉｃｏｍｐは、Ｉｃｏｍｐ１とＩｃｏｍｐ２との和になる。このように、閾値温度Ｔ１と閾値温度Ｔ２とを異なる値にするために、ここでは、補正回路２０−１と補正回路２０−２とで異なる電流ＩＶＢＥ１と電流ＩＶＢＥ２とを用いている。
ＢＧＲコア回路１０は、最終的な補正電流Ｉｃｏｍｐと基準電圧ＶＢＧＲに対応する電流とを加算して、最終的な基準電圧ＶＢＧＲを生成する。ただし、補正電流Ｉｃｏｍｐが加算される前の基準電圧ＶＢＧＲは、図２Ｂや図２Ｃの状態での基準電圧ＶＢＧＲである。
本実施の形態における、図２４の電圧発生回路１においても、図２３の電圧発生回路１と同様の効果を得ることができる。
（第７の実施の形態）
第７の実施の形態に係る半導体装置について説明する。第７の実施の形態では、補正回路２０が、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ΔＶＢＥに応じた電流と抵抗とに基づいて補正電流Ｉｃｏｍｐを生成し、その補正電流Ｉｃｏｍｐで基準電圧ＶＢＧＲの低温側を補正する場合について説明する。本実施の形態では、補正回路２０は複数個である。言い換えると、本実施の形態は、低温側を補正する点で、第５の実施の形態と相違する。以下では、主に第５の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図３に示すような電圧発生回路であり、図５Ａ〜図５Ｅに示すような低温側における補正を行う。なお、技術的矛盾が発生しない限りは、補正回路２０が１個である場合についても適用可能であることは言うまでもない。
図２５は、第７の実施の形態に係る電圧発生回路１の具体的な回路構成の一例を示す回路図である。
ＢＧＲコア回路１０は、図２１の場合と同様である。ＢＧＲコア回路１０については、例えば、図１６〜図１８の回路を用いることができる。
補正回路２０−１は、抵抗Ｒと電流ＩＰＴＡＴとに基づいて補正電流Ｉｃｏｍｐ１を生成する。そして、補正電流Ｉｃｏｍｐ１を電流生成部１０１に帰還させる。同様に、補正回路２０−２は、電流ＩＰＴＡＴと抵抗Ｒとに基づいて補正電流Ｉｃｏｍｐ２を生成する。そして、補正電流Ｉｃｏｍｐ２を電流生成部１０１に帰還させる。
補正回路２０−１は、例えば、定電流源ＩＰＴＡＴと、抵抗Ｒ３１と、Ｐチャネル型のＭＯＳトランジスタＭＰ３１とを備える。なお、ここでは、図７に記載されたＰチャネル型のＭＯＳトランジスタＭＰ６を省略している。定電流源ＩＰＴＡＴは、ＢＧＲコア回路１０からの電流ＩＰＴＡＴに基づいて、電源ノードＶｃｃから接地ノードの方向に定電流ＩＰＴＡＴを流すように、一端を電源ノードＶｃｃに接続され、他端を抵抗Ｒ３１に接続されている。抵抗Ｒ３１は、一端を定電流源ＩＰＴＡＴの他端に接続され、他端を接地ノードに接続される。印加される電圧に応じた電流を流す。ＰＭＯＳトランジスタＭＰ３１は、ソース端子に電源ノードＶｃｃを接続され、ゲート端子を定電流源ＩＰＴＡＴと抵抗Ｒ３１との接続ノードを接続されている。ＰＭＯＳトランジスタＭＰ３１は、定電流源ＩＰＴＡＴ１と抵抗Ｒ３１とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Ｉｃｏｍｐ１を出力する。この場合、（ＰＭＯＳトランジスタＭＰ３１の閾値電圧の絶対値）≧Ｖｃｃ−ＩＰＴＡＴ・Ｒ３１の場合、Ｉｃｏｍｐ１が流れる。
補正回路２０−２は、例えば、定電流源ＩＰＴＡＴと、抵抗Ｒ３２と、Ｐチャネル型のＭＯＳトランジスタＭＰ３２とを備える。なお、ここでは、図７に記載されたＰチャネル型のＭＯＳトランジスタＭＰ６を省略している。定電流源ＩＰＴＡＴは、ＢＧＲコア回路１０からの電流ＩＰＴＡＴに基づいて、電源ノードＶｃｃから接地ノードの方向に定電流ＩＰＴＡＴを流すように、一端を電源ノードＶｃｃに接続され、他端を抵抗Ｒ３２の一端に接続されている。抵抗Ｒ３２は、一端を定電流源ＩＰＴＡＴに接続され、他端を接地ノードに接続される。印加される電圧に応じた電流を流す。ＰＭＯＳトランジスタＭＰ３２は、ソース端子に電源ノードＶｃｃを接続され、ゲート端子を定電流源ＩＰＴＡＴと抵抗Ｒ３２との接続ノードを接続されている。ＰＭＯＳトランジスタＭＰ３２は、定電流源ＩＰＴＡＴと抵抗Ｒ３２とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Ｉｃｏｍｐ２を出力する。この場合、（ＰＭＯＳトランジスタＭＰ３２の閾値電圧の絶対値）≧Ｖｃｃ−ＩＰＴＡＴ・Ｒ３２の場合、Ｉｃｏｍｐ２が流れる。
補正回路２０−１では、（ＰＭＯＳトランジスタＭＰ３１の閾値電圧の絶対値）≧Ｖｃｃ−ＩＰＴＡＴ・Ｒ３１となる、閾値温度Ｔ１以下において、Ｉｃｏｍｐ１が生成される。そのとき、Ｉｃｏｍｐ１は、閾値温度Ｔ１から低温側に向かって単調増加する。同様に、補正回路２０−２では、（ＰＭＯＳトランジスタＭＰ３２の閾値電圧の絶対値）≧Ｖｃｃ−ＩＰＴＡＴ・Ｒ３２となる、閾値温度Ｔ２以下において、Ｉｃｏｍｐ２が生成される。そのとき、Ｉｃｏｍｐ２は、閾値温度Ｔ２から低温側に向かって単調増加する。その結果、最終的な補正電流Ｉｃｏｍｐは、Ｉｃｏｍｐ１とＩｃｏｍｐ２との和になる。このように、閾値温度Ｔ１と閾値温度Ｔ２とを異なる値にするために、ここでは、補正回路２０−１と補正回路２０−２とで異なる抵抗Ｒ３１と抵抗Ｒ３２とを用いている。
ＢＧＲコア回路１０は、最終的な補正電流Ｉｃｏｍｐと基準電圧ＶＢＧＲに対応する電流とを加算して、最終的な基準電圧ＶＢＧＲを生成する。ただし、補正電流Ｉｃｏｍｐを加算される前の基準電圧ＶＢＧＲは、図２Ｂや図２Ｃの状態での基準電圧ＶＢＧＲである。
この最終的な基準電圧ＶＢＧＲのグラフは、温度Ｔ１、Ｔ２付近の２箇所に谷があり、各谷を挟んで３箇所に山の頂点がある形状を有する。ただし、Ｔ１＜Ｔ２である。すなわち、図２Ｂや図２Ｃの基準電圧ＶＢＧＲと比較して、基準電圧ＶＢＧＲを比較的広い範囲（特に元の基準電圧ＶＢＧＲの山の頂点よりも低温側で）で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧ＶＢＧＲの精度をより高めることができる。
（変形例）
次に、第７の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図２６は、第７の実施の形態に係る電圧発生回路１の具体的な回路構成の変形例を示す回路図である。上述の図２５の電圧発生回路１では、補正回路２０−１、２０−２において、電流ＩＰＴＡＴとして同じ電流を用い、抵抗Ｒ３として異なる抵抗を用いている。しかし、図２６の電圧発生回路１では、補正回路２０−１、２０−２において、電流ＩＰＴＡＴとして異なる電流を用い、抵抗Ｒ３として同じ抵抗を用いる。以下、図２４の場合との相違点について主に説明する。
ＢＧＲコア回路１０は、図２２の場合と同様である。ＢＧＲコア回路１０については、例えば、図１６〜図１８の回路を用いることができる。
補正回路２０−１は、抵抗Ｒと電流ＩＰＴＡＴ１とに基づいて補正電流Ｉｃｏｍｐ１を生成する。そして、補正電流Ｉｃｏｍｐ１を電流生成部１０１に帰還させる。同様に、補正回路２０−２は、抵抗Ｒと電流ＩＰＴＡＴ２とに基づいて補正電流Ｉｃｏｍｐ２を生成する。そして、補正電流Ｉｃｏｍｐ２を電流生成部１０１に帰還させる。
補正回路２０−１、２０−２は、図２５の場合とは逆に、定電流源ＩＰＴＡＴ１、ＩＰＴＡＴ２が異なり、抵抗Ｒ３１が同じである。その他については、図２５の場合と同じである。その結果、補正回路２０−１では、ＰＭＯＳトランジスタＭＰ３１は、定電流源ＩＰＴＡＴ１と抵抗Ｒ３１とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Ｉｃｏｍｐ１を出力する。この場合、（ＰＭＯＳトランジスタＭＰ３１の閾値電圧の絶対値）≧Ｖｃｃ−ＩＰＴＡＴ１・Ｒ３１の場合、Ｉｃｏｍｐ１が流れる。また、補正回路２０−２では、ＰＭＯＳトランジスタＭＰ３２は、定電流源ＩＰＴＡＴ２と抵抗Ｒ３１とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Ｉｃｏｍｐ２を出力する。この場合、（ＰＭＯＳトランジスタＭＰ３２の閾値電圧の絶対値）≧Ｖｃｃ−ＩＰＴＡＴ２・Ｒ３１の場合、Ｉｃｏｍｐ２が流れる。
補正回路２０−１では、（ＰＭＯＳトランジスタＭＰ３１の閾値電圧の絶対値）≧Ｖｃｃ−ＩＰＴＡＴ１・Ｒ３１となる、閾値温度Ｔ１以下において、Ｉｃｏｍｐ１が生成される。そのとき、Ｉｃｏｍｐ１は、閾値温度Ｔ１から低温側に向かって単調増加する。同様に、補正回路２０−２では、（ＰＭＯＳトランジスタＭＰ３２の閾値電圧の絶対値）≧Ｖｃｃ−ＩＰＴＡＴ２・Ｒ３１となる、閾値温度Ｔ２以下において、Ｉｃｏｍｐ２が生成される。そのとき、Ｉｃｏｍｐ２は、閾値温度Ｔ２から低温側に向かって単調増加する。その結果、最終的な補正電流Ｉｃｏｍｐは、Ｉｃｏｍｐ１とＩｃｏｍｐ２との和になる。このように、閾値温度Ｔ１と閾値温度Ｔ２とを異なる値にするために、ここでは、補正回路２０−１と補正回路２０−２とで異なる定電流源ＩＰＴＡＴ１と定電流源ＩＰＴＡＴ２とを用いている。
ＢＧＲコア回路１０は、最終的な補正電流Ｉｃｏｍｐと基準電圧ＶＢＧＲに対応する電流とを加算して、最終的な基準電圧ＶＢＧＲを生成する。ただし、補正電流Ｉｃｏｍｐが加算される前の基準電圧ＶＢＧＲは、図２Ｂや図２Ｃの状態での基準電圧ＶＢＧＲである。
本実施の形態において、この図２６の電圧発生回路１についても、図２５の電圧発生回路と同様の効果を得ることができる。
（第８の実施の形態）
第８の実施の形態に係る半導体装置について説明する。第８の実施の形態では、補正回路２０が、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ΔＶＢＥに応じた電流とバイポーラトランジスタのベース・エミッタ間電圧ＶＢＥに応じた電流とに基づいて補正電流Ｉｃｏｍｐを生成し、その補正電流Ｉｃｏｍｐで基準電圧ＶＢＧＲの高温側及び低温側を補正する場合について説明する。本実施の形態では、補正回路２０は複数個である。言い換えると、本実施の形態は、高温側及び低温側の両側で補正する点で、第４の実施の形態及び第６の実施の形態と相違する。以下では、主に第４の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図３に示すような電圧発生回路であり、図６Ａ〜図６Ｄに示すような高温側及び低温側の両側における補正を行う。なお、技術的矛盾が発生しない限りは、補正回路２０が１個である場合についても適用可能であることは言うまでもない。
図２７は、第８の実施の形態に係る電圧発生回路１の具体的な回路構成の一例を示す回路図である。
ＢＧＲコア回路１０は、図１４の場合と同様である。ＢＧＲコア回路１０については、例えば、図１６〜図１８の回路を用いることができる。
補正回路２０−１は、電流ＩＶＢＥと電流ＩＰＴＡＴ１とに基づいて補正電流Ｉｃｏｍｐ１を生成する。そして、補正電流Ｉｃｏｍｐ１を電流生成部１０１に帰還させる。同様に、補正回路２０−２は、電流ＩＰＴＡＴ２と電流ＩＶＢＥとに基づいて補正電流Ｉｃｏｍｐ２を生成する。そして、補正電流Ｉｃｏｍｐ２を電流生成部１０１に帰還させる。
補正回路２０−１は、図１４の場合と同様である。ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２で構成されるカレントミラー回路は、定電流源ＩＶＢＥと定電流源ＩＰＴＡＴ１との接続ノードに流れる差電流（ΔＩ１＝ＩＰＴＡＴ１−ＩＶＢＥ）に応じてＰＭＯＳトランジスタＭＰ３２のドレイン端子から補正電流Ｉｃｏｍｐ１を出力する。この場合、ΔＩ１≧０、すなわちＩＰＴＡＴ１≧ＩＶＢＥの場合、ΔＩ１＝Ｉｃｏｍｐ１が流れる。一方、補正回路２０−２は、図２３の場合と同様である。ＰＭＯＳトランジスタＭＰ３３、ＭＰ３４で構成されるカレントミラー回路は、定電流源ＩＰＴＡＴ２と定電流源ＩＶＢＥとの接続ノードに流れる差電流（ΔＩ２＝ＩＶＢＥ−ＩＰＴＡＴ２）に応じてＰＭＯＳトランジスタＭＰ３４のドレイン端子から補正電流Ｉｃｏｍｐ２を出力する。この場合、ΔＩ２≧０、すなわちＩＶＢＥ≧ＩＰＴＡＴ２の場合、ΔＩ２＝Ｉｃｏｍｐ２が流れる。
次に、図２７の場合での電圧発生回路１における非線形温度特性の補正方法の原理について説明する。補正回路２０−１、２０−２に入力される電流ＩＰＴＡＴ１、ＩＰＴＡＴ２、ＩＶＢＥの関係は図１５Ａに示すとおりである。ただし、説明の都合上、図１５Ａに示す電流ＩＰＴＡＴ２及び閾値温度Ｔ２を、図２７の場合における電流ＩＰＴＡＴ１及び閾値温度Ｔ１とし、図１５Ａに示す電流ＩＰＴＡＴ１及び閾値温度Ｔ１を、図２７の場合における電流ＩＰＴＡＴ２及び閾値温度Ｔ２とする（添え字の“１”と“２”とを入れ替えるものとする）。
ここで、図２７において、補正回路２０−１ではＩＰＴＡＴ１≧ＩＶＢＥとなる、閾値温度Ｔ１よりも高い温度範囲でΔＩ１＝Ｉｃｏｍｐ１が流れる。そのとき、Ｉｃｏｍｐ１は、閾値温度Ｔ１から高温側に向かって単調増加する。一方、図２７において、補正回路２０−２ではＩＶＢＥ≧ＩＰＴＡＴ２となる、閾値温度Ｔ２よりも低い温度範囲でΔＩ２＝Ｉｃｏｍｐ２が流れる。そのとき、Ｉｃｏｍｐ２は、閾値温度Ｔ２から低温側に向かって単調増加する。その結果、最終的な補正電流Ｉｃｏｍｐは、高温側のＩｃｏｍｐ１と低温側のＩｃｏｍｐ２との和になる。すなわち、閾値温度Ｔ２よりも低い温度範囲でＩｃｏｍｐ２が流れ、閾値温度Ｔ２〜Ｔ１の温度範囲では補正電流は流れず、閾値温度Ｔ１よりも高い温度範囲でＩｃｏｍｐ１が流れる。このように、閾値温度Ｔ１と閾値温度Ｔ２とを異なる値にするために、ここでは、補正回路２０−１と補正回路２０−２とで異なる電流ＩＰＴＡＴ１と電流ＩＰＴＡＴ２とを用いている。
ＢＧＲコア回路１０は、最終的な補正電流Ｉｃｏｍｐと基準電圧ＶＢＧＲに対応する電流とを加算して、最終的な基準電圧ＶＢＧＲを生成する。ただし、補正電流Ｉｃｏｍｐに加算される前の基準電圧ＶＢＧＲは、図２Ｂや図２Ｃの状態での基準電圧ＶＢＧＲである。
この最終的な基準電圧ＶＢＧＲのグラフは、温度Ｔ１、Ｔ２付近の２箇所に谷があり、各谷を挟んで３箇所に山の頂点がある形状を有する。ただし、Ｔ２＜Ｔ１である。すなわち、図２Ｂや図２Ｃの基準電圧ＶＢＧＲと比較して、基準電圧ＶＢＧＲを比較的広い範囲（特に元の基準電圧ＶＢＧＲの山の頂点の高温側及び低温側の両側）で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧ＶＢＧＲの精度をより高めることができる。
（変形例）
次に、第８の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図２８は、第８の実施の形態に係る電圧発生回路１の具体的な回路構成の他の一例を示す回路図である。上述の図２７の電圧発生回路１では、補正回路２０−１、２０−２において、電流ＩＶＢＥとして同じ電流を用い、電流ＩＰＴＡＴとして異なる電流を用いている。しかし、この図２８の電圧発生回路１では、補正回路２０−１、２０−２において、電流ＩＶＢＥとして異なる電流を用い、電流ＩＰＴＡＴとして同じ電流を用いる。以下、図２７の場合との相違点について主に説明する。
ＢＧＲコア回路１０は、図１９の場合と同様である。ＢＧＲコア回路１０については、例えば、図１６〜図１８の回路を用いることができる。
補正回路２０−１は、電流ＩＶＢＥ１と電流ＩＰＴＡＴとに基づいて補正電流Ｉｃｏｍｐ１を生成する。そして、補正電流Ｉｃｏｍｐ１を電流生成部１０１に帰還させる。同様に、補正回路２０−２は、電流ＩＰＴＡＴと電流ＩＶＢＥ２とに基づいて補正電流Ｉｃｏｍｐ２を生成する。そして、補正電流Ｉｃｏｍｐ２を電流生成部１０１に帰還させる。
補正回路２０−１、２０−２は、図２７の場合とは逆に、定電流源ＩＶＢＥ１、ＩＶＢＥ２が異なり、定電流源ＩＰＴＡＴが同じである。その他については、図２７の場合と同じである。すなわち、補正回路２０−１、２０−２は、それぞれ図１９、図２４の場合と同様である。その結果、補正回路２０−１では、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２で構成されるカレントミラー回路は、定電流源ＩＶＢＥ１と定電流源ＩＰＴＡＴとの接続ノードに流れる差電流（ΔＩ１＝ＩＰＴＡＴ−ＩＶＢＥ１）に応じてＰＭＯＳトランジスタＭＰ３２のドレイン端子から補正電流Ｉｃｏｍｐ１を出力する。この場合、ΔＩ１≧０、すなわちＩＰＴＡＴ≧ＩＶＢＥ１の場合、ΔＩ１＝Ｉｃｏｍｐ１が流れる。一方、補正回路２０−２では、ＰＭＯＳトランジスタＭＰ３３、ＭＰ３４で構成されるカレントミラー回路は、定電流源ＩＰＴＡＴと定電流源ＩＶＢＥ２との接続ノードに流れる差電流（ΔＩ２＝ＩＶＢＥ２−ＩＰＴＡＴ）に応じてＰＭＯＳトランジスタＭＰ３４のドレイン端子から補正電流Ｉｃｏｍｐ２を出力する。この場合、ΔＩ２≧０、すなわちＩＶＢＥ２≧ＩＰＴＡＴの場合、ΔＩ２＝Ｉｃｏｍｐ２が流れる。
次に、図２８の場合での電圧発生回路１における非線形温度特性の補正方法の原理について説明する。補正回路２０−１、２０−２に入力される電流ＩＰＴＡＴ、ＩＶＢＥ１、ＩＶＢＥ２の関係は図２０Ａに示すとおりである。ただし、説明の都合上、図２０Ａに示す電流ＩＶＢＥ２及び閾値温度Ｔ２を、図２８の場合における電流ＩＶＢＥ１及び閾値温度Ｔ１とし、図２０Ａに示す電流ＩＶＢＥ１及び閾値温度Ｔ１を、図２８の場合における電流ＩＶＢＥ２及び閾値温度Ｔ２とする（添え字の“１”と“２”とを入れ替えるものとする）。
ここで、図２８において、補正回路２０−１ではＩＰＴＡＴ≧ＩＶＢＥ１となる、閾値温度Ｔ１よりも高い温度範囲でΔＩ１＝Ｉｃｏｍｐ１が流れる。そのとき、Ｉｃｏｍｐ１は、閾値温度Ｔ１から高温側に向かって単調増加する。一方、図２８において、補正回路２０−２ではＩＶＢＥ２≧ＩＰＴＡＴとなる、閾値温度Ｔ２よりも低い温度範囲でΔＩ２＝Ｉｃｏｍｐ２が流れる。そのとき、Ｉｃｏｍｐ２は、閾値温度Ｔ２から低温側に向かって単調増加する。その結果、最終的な補正電流Ｉｃｏｍｐは、高温側のＩｃｏｍｐ１と低温側のＩｃｏｍｐ２との和になる。すなわち、閾値温度Ｔ２よりも低い温度範囲でＩｃｏｍｐ２が流れ、閾値温度Ｔ２〜Ｔ１の温度範囲では補正電流は流れず、閾値温度Ｔ１よりも高い温度範囲でＩｃｏｍｐ１が流れる。このように、閾値温度Ｔ１と閾値温度Ｔ２とを異なる値にするために、ここでは、補正回路２０−１と補正回路２０−２とで異なる電流ＩＶＢＥ１と電流ＩＶＢＥ２とを用いている。
ＢＧＲコア回路１０は、最終的な補正電流Ｉｃｏｍｐと基準電圧ＶＢＧＲに対応する電流とを加算して、最終的な基準電圧ＶＢＧＲを生成する。ただし、補正電流Ｉｃｏｍｐが加算される前の基準電圧ＶＢＧＲは、図２Ｂや図２Ｃの状態での基準電圧ＶＢＧＲである。
本実施の形態において、図２８の電圧発生回路１についても、図２７の電圧発生回路１と同様の効果を得ることができる。
（第９の実施の形態）
第９の実施の形態に係る半導体装置について説明する。第９の実施の形態では、補正回路２０が、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ΔＶＢＥに応じた電流と抵抗とに基づいて補正電流Ｉｃｏｍｐを生成し、その補正電流Ｉｃｏｍｐで基準電圧ＶＢＧＲの高温側及び低温側を補正する場合について説明する。本実施の形態では、補正回路２０は複数個である。言い換えると、本実施の形態は、補正電流Ｉｃｏｍｐを生成するための電流の種類の点で、第８の実施の形態と相違する。以下では、主に第８の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図３に示すような電圧発生回路であり、図６Ａ〜図６Ｄに示すような高温側及び低温側の両側における補正を行う。なお、技術的矛盾が発生しない限りは、補正回路２０が１個である場合についても適用可能であることは言うまでもない。
図２９は、電圧発生回路１の具体的な回路構成の他の一例を示す回路図である。
ＢＧＲコア回路１０は、図２１の場合と同様である。ＢＧＲコア回路１０については、例えば、図１６〜図１８の回路を用いることができる。
補正回路２０−１は、抵抗Ｒと電流ＩＰＴＡＴとに基づいて補正電流Ｉｃｏｍｐ１を生成する。そして、補正電流Ｉｃｏｍｐ１を電流生成部１０１に帰還させる。同様に、補正回路２０−２は、電流ＩＰＴＡＴと抵抗Ｒとに基づいて補正電流Ｉｃｏｍｐ２を生成する。そして、補正電流Ｉｃｏｍｐ２を電流生成部１０１に帰還させる。
補正回路２０−１は、図２１の場合と同様である。ＰＭＯＳトランジスタＭＰ３１は、定電流源ＩＰＴＡＴと抵抗Ｒ３１とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Ｉｃｏｍｐ１を出力する。この場合、ＩＰＴＡＴ・Ｒ３１≧（ＰＭＯＳトランジスタＭＰ３１の閾値電圧の絶対値）の場合、Ｉｃｏｍｐ１が流れる。一方、補正回路２０−２は、図２５の場合と同様である。ＰＭＯＳトランジスタＭＰ３２は、定電流源ＩＰＴＡＴと抵抗Ｒ３２とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Ｉｃｏｍｐ２を出力する。この場合、（ＰＭＯＳトランジスタＭＰ３２の閾値電圧の絶対値）≧Ｖｃｃ−ＩＰＴＡＴ・Ｒ３２の場合、Ｉｃｏｍｐ２が流れる。
次に、図２９の場合での電圧発生回路１における非線形温度特性の補正方法の原理について説明する。図２９において、補正回路２０−１では、ＩＰＴＡＴ・Ｒ３１≧（ＰＭＯＳトランジスタＭＰ３１の閾値電圧の絶対値）となる、閾値温度Ｔ１よりも高い温度範囲でＩｃｏｍｐ１が生成される。そのとき、Ｉｃｏｍｐ１は、閾値温度Ｔ１から高温側に向かって単調増加する。一方、図２９において、補正回路２０−２では、（ＰＭＯＳトランジスタＭＰ３２の閾値電圧の絶対値）≧Ｖｃｃ−ＩＰＴＡＴ・Ｒ３２となる、閾値温度Ｔ２よりも低い温度範囲でＩｃｏｍｐ２が生成される。そのとき、Ｉｃｏｍｐ２は、閾値温度Ｔ２から低温側に向かって単調増加する。その結果、最終的な補正電流Ｉｃｏｍｐは、高温側のＩｃｏｍｐ１と低温側のＩｃｏｍｐ２との和になる。すなわち、閾値温度Ｔ２よりも低い温度範囲でＩｃｏｍｐ２が流れ、閾値温度Ｔ２〜Ｔ１の温度範囲では補正電流は流れず、閾値温度Ｔ１よりも高い温度範囲でＩｃｏｍｐ１が流れる。このように、閾値温度Ｔ１と閾値温度Ｔ２とを異なる値にするために、ここでは、補正回路２０−１と補正回路２０−２とで異なる抵抗Ｒ３１と抵抗Ｒ３２とを用いている。
ＢＧＲコア回路１０は、最終的な補正電流Ｉｃｏｍｐと基準電圧ＶＢＧＲに対応する電流とを加算して、最終的な基準電圧ＶＢＧＲを生成する。ただし、補正電流Ｉｃｏｍｐが加算される前の基準電圧ＶＢＧＲは、図２Ｂや図２Ｃの状態での基準電圧ＶＢＧＲである。
この最終的な基準電圧ＶＢＧＲのグラフは、温度Ｔ１、Ｔ２付近の２箇所に谷があり、各谷を挟んで３箇所に山の頂点がある形状を有する。ただし、Ｔ２＜Ｔ１である。すなわち、図２Ｂや図２Ｃの基準電圧ＶＢＧＲと比較して、基準電圧ＶＢＧＲを比較的広い範囲（特に元の基準電圧ＶＢＧＲの山の頂点の高温側及び低温側の両側）で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧ＶＢＧＲの精度をより高めることができる。
（変形例）
次に、第９の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図３０は、第９の実施の形態に係る電圧発生回路１の具体的な回路構成の他の一例を示す回路図である。上述の図２９の電圧発生回路１では、補正回路２０−１、２０−２において、電流ＩＰＴＡＴとして同じ電流を用い、抵抗Ｒ３として異なる抵抗を用いている。しかし、図３０の電圧発生回路１では、補正回路２０−１、２０−２において、電流ＩＰＴＡＴとして異なる電流を用い、抵抗Ｒ３として同じ抵抗を用いる。以下、図２９の場合との相違点について主に説明する。
ＢＧＲコア回路１０は、図２２の場合と同様である。ＢＧＲコア回路１０については、例えば、図１６〜図１８の回路を用いることができる。
補正回路２０−１は、抵抗Ｒと電流ＩＰＴＡＴ１とに基づいて補正電流Ｉｃｏｍｐ１を生成する。そして、補正電流Ｉｃｏｍｐ１を電流生成部１０１に帰還させる。同様に、補正回路２０−２は、電流ＩＰＴＡＴ２と抵抗Ｒとに基づいて補正電流Ｉｃｏｍｐ２を生成する。そして、補正電流Ｉｃｏｍｐ２を電流生成部１０１に帰還させる。
補正回路２０−１、２０−２は、図２９の場合とは逆に、定電流源ＩＰＴＡＴ１、ＩＰＴＡＴ２が異なり、抵抗Ｒ３１が同じである。その他については、図２９の場合と同じである。すなわち、補正回路２０−１、２０−２は、それぞれ図２２、図２６の場合と同様である。その結果、補正回路２０−１では、ＰＭＯＳトランジスタＭＰ３１は、抵抗Ｒ３１と定電流源ＩＰＴＡＴ１とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Ｉｃｏｍｐ１を出力する。この場合、ＩＰＴＡＴ１・Ｒ３１≧（ＰＭＯＳトランジスタＭＰ３１の閾値電圧の絶対値）の場合、Ｉｃｏｍｐ１が流れる。一方、補正回路２０−２では、ＰＭＯＳトランジスタＭＰ３２は、定電流源ＩＰＴＡＴ２と抵抗Ｒ３１とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Ｉｃｏｍｐ２を出力する。この場合、（ＰＭＯＳトランジスタＭＰ３２の閾値電圧の絶対値）≧Ｖｃｃ−ＩＰＴＡＴ２・Ｒ３１の場合、Ｉｃｏｍｐ２が流れる。
次に、図３０の場合での電圧発生回路１における非線形温度特性の補正方法の原理について説明する。図３０において、補正回路２０−１では、ＩＰＴＡＴ１・Ｒ３１≧（ＰＭＯＳトランジスタＭＰ３１の閾値電圧の絶対値）となる、閾値温度Ｔ１よりも高い温度範囲でＩｃｏｍｐ１が生成される。そのとき、Ｉｃｏｍｐ１は、閾値温度Ｔ１から高温側に向かって単調増加する。一方、補正回路２０−２では、（ＰＭＯＳトランジスタＭＰ３２の閾値電圧の絶対値）≧Ｖｃｃ−ＩＰＴＡＴ２・Ｒ３１となる、閾値温度Ｔ２よりも低い温度範囲でＩｃｏｍｐ２が生成される。そのとき、Ｉｃｏｍｐ２は、閾値温度Ｔ２から低温側に向かって単調増加する。その結果、最終的な補正電流Ｉｃｏｍｐは、高温側のＩｃｏｍｐ１と低温側のＩｃｏｍｐ２との和になる。すなわち、閾値温度Ｔ２よりも低い温度範囲でＩｃｏｍｐ２が流れ、閾値温度Ｔ２〜Ｔ１の温度範囲では補正電流は流れず、閾値温度Ｔ１よりも高い温度範囲でＩｃｏｍｐ１が流れる。このように、閾値温度Ｔ１と閾値温度Ｔ２とを異なる値にするために、ここでは、補正回路２０−１と補正回路２０−２とで異なる定電流源ＩＰＴＡＴ１と定電流源ＩＰＴＡＴ２とを用いている。
ＢＧＲコア回路１０は、最終的な補正電流Ｉｃｏｍｐと基準電圧ＶＢＧＲに対応する電流とを加算して、最終的な基準電圧ＶＢＧＲを生成する。ただし、補正電流Ｉｃｏｍｐが加算される前の基準電圧ＶＢＧＲは、図２Ｂや図２Ｃの状態での基準電圧ＶＢＧＲである。
本実施の形態において、図３０の電圧発生回路１についても、図２９の電圧発生回路１と同様の効果を得ることができる。
（ＩＰＴＡＴ生成回路）
上記の各実施の形態において、各電流生成回路１に適用される電流ＩＰＴＡＴを生成する回路として、図１６に記載のＢＧＲコア回路１０の第１電流生成部１０３が例示されている。ただし、電流ＩＰＴＡＴを生成する回路としては、その例に限定されるものではない。他の例としては、以下のＢＧＲコア回路１０が考えられる。図３１は、ＢＧＲコア回路１０の具体的な回路構成の他の一例を示す回路図である。ＢＧＲコア回路１０は、電流生成部１０１と、出力部１０２と、第１電流生成部１０３とを備える。
電流生成部１０１と出力部１０２は、出力される電圧ＶＢＧＲＣ及び帰還される補正電流Ｉｃｏｍｐの記載を省略している。しかし、電流生成部１０１と出力部１０２は図７の場合と同様である。
第１電流生成部１０３は、例えば、ＮＰＮ型のバイポーラトランジスタＱ３と、抵抗Ｒｘと、Ｐチャネル型のＭＯＳトランジスタＭＰ７、ＭＰ８とを備えている。バイポーラトランジスタＱ３は、エミッタ端子を接地ノードに接続され、ベース端子はバイポーラトランジスタＱ１のコレクタ端子に接続される。バイポーラトランジスタＱ３のエミッタ面積は、バイポーラトランジスタＱ１と同じである。抵抗Ｒｘは、一端をバイポーラトランジスタＱ３のコレクタ端子に接続される。ＰＭＯＳトランジスタＭＰ８は、ソース端子を電源ノードに接続され、ゲート端子及びドレイン端子を抵抗Ｒｘの他端に接続される。ＰＭＯＳトランジスタＭＰ７は、ソース端子を電源ノードに接続され、ゲート端子をＰＭＯＳトランジスタＭＰ７のゲート端子に接続される。ＰＭＯＳトランジスタＭＰ７、ＭＰ８はカレントミラー回路を構成している。
このとき、ＰＭＯＳトランジスタＭＰ８、抵抗Ｒｘ及びバイポーラトランジスタＱ３の経路において、抵抗Ｒ１及びバイポーラトランジスタＱ１の経路を通る電流Ｉ１（ＩＰＴＡＴ）に対応した電流ＩＰＴＡＴが流れる。その結果、ＰＭＯＳトランジスタＭＰ８と共にカレントミラー回路を構成するＰＭＯＳトランジスタＭＰ７に電流ＩＰＴＡＴが生成され、ドレイン端子から出力される。
（ＢＧＲコア回路）
上記の各実施の形態において、電圧発生回路１に適用されるＢＧＲコア回路１０（特に電流生成部１０１と出力部１０２）については、上記各例に限定されるものではない。他の例としては、以下のＢＧＲコア回路１０が考えられる。
（ａ−１）ＢＧＲコア回路（その１）
図３２は、ＢＧＲコア回路１０の具体的な回路構成の他の一例を示す回路図である。同図において、図７のＢＧＲコア回路１０と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
同図に示されるＢＧＲコア回路１０は、抵抗Ｒ５を有さない点、及び補正電流Ｉｃｏｍｐが抵抗Ｒ３へ帰還する点で図７のＢＧＲコア回路１０と相違している。以下では、主に相違点について説明する。なお、出力される電圧ＶＢＧＲＣ、抵抗Ｒ７、Ｒ８、Ｒｚ、及びキャパシタＣｃの記載を省略しているが、それらは図７の場合と同様である。
ＢＧＲコア回路１０において、補正電流Ｉｃｏｍｐの帰還先は、抵抗Ｒ３とされる。特に制限されないが、この図の例では、抵抗Ｒ３を抵抗Ｒ３１と抵抗Ｒ３２とに分け、抵抗Ｒ３１と抵抗Ｒ３２との接続ノードに帰還させる構成とする。
この場合、ＢＧＲコア回路１０による出力電圧ＶＢＧＲは、以下の式（２２）で表される。
Figure 0005996283
上記の式（２２）において、第１項はベース・エミッタ間電圧ＶＢＥの項であり、第２項はエミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ＶＰＴＡＴの項であり、第３項は補正電流Ｉｃｏｍｐの項である。
（ａ−２）ＢＧＲコア回路（その２）
図３３は、ＢＧＲコア回路１０の具体的な回路構成の他の一例を示す回路図である。同図において、図７のＢＧＲコア回路１０と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
同図に示されるＢＧＲコア回路１０は、抵抗Ｒ５を有さない点、及び補正電流Ｉｃｏｍｐが抵抗Ｒ２とバイポーラトランジスタＱ２のコレクタ端子との間へ帰還する点で図７のＢＧＲコア回路１０と相違している。以下では、主に相違点について説明する。なお、出力される電圧ＶＢＧＲＣ、抵抗Ｒ７、Ｒ８、Ｒｚ、及びキャパシタＣｃの記載を省略しているが、それらは図７の場合と同様である。
ＢＧＲコア回路１０において、補正電流Ｉｃｏｍｐの帰還先は、抵抗Ｒ２とバイポーラトランジスタＱ２のコレクタ端子との接続ノードとされる。
基準電圧発生回路４の出力電圧ＶＢＧＲは以下となる。なお、特に制限されないが、簡単のため、補正電流ＩＣＯＭＰのミラー比は１：１とする。
この場合、ＢＧＲコア回路１０による出力電圧ＶＢＧＲは、以下の式（２３）で表される。
Figure 0005996283
上記の式（２３）において、第１項はベース・エミッタ間電圧ＶＢＥの項であり、第２項はエミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ＶＰＴＡＴの項であり、第３項は補正電流Ｉｃｏｍｐの項である。
（ａ−３）ＢＧＲコア回路（その３）
図３４は、ＢＧＲコア回路１０の具体的な回路構成の他の一例を示す回路図である。同図において、図７のＢＧＲコア回路１０と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
同図に示されるＢＧＲコア回路１０は、抵抗Ｒ５を有さない点、及び補正電流Ｉｃｏｍｐが抵抗Ｒ４へ帰還する点で図７のＢＧＲコア回路１０と相違している。以下では、主に相違点について説明する。なお、出力される電圧ＶＢＧＲＣ、抵抗Ｒ７、Ｒ８、Ｒｚ、及びキャパシタＣｃの記載を省略しているが、それらは図７の場合と同様である。
ＢＧＲコア回路１０において、補正電流Ｉｃｏｍｐの帰還先は、抵抗Ｒ４とされる。特に制限されないが、この図の例では、抵抗Ｒ４を抵抗Ｒ４１と抵抗Ｒ４２とに分け、抵抗Ｒ４１と抵抗Ｒ４２との接続ノードに帰還させる構成とする。
この場合、ＢＧＲコア回路１０による出力電圧ＶＢＧＲは、以下の式（２４）で表される。
Figure 0005996283
上記の式（２４）において、第１項はベース・エミッタ間電圧ＶＢＥの項であり、第２項はエミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ＶＰＴＡＴの項であり、第３項は補正電流Ｉｃｏｍｐの項である。
（差動アンプ）
上記の各実施の形態において、電圧発生回路１に適用されるＢＧＲコア回路１０の差動アンプＡ１の具体例について説明する。
（ｂ−１）差動アンプＡ１（その１）
図３５Ａは、電圧発生回路１における差動アンプＡ１の一例を示す回路図である。
図３５Ａは、Ｎチャネル型ＭＯＳトランジスタを入力段とする差動アンプＡ１の一例である。このアンプは、初段部３１と出力段部３２から構成される。初段部３１は、Ｎチャネル型ＭＯＳトランジスタＭ１、Ｍ２と、電流源ｉ１と、Ｐチャネル型ＭＯＳトランジスタＭ４、Ｍ５とを有する。ＮＭＯＳトランジスタＭ１、Ｍ２は、差動入力段を構成する。電流源ｉ１は、そのソース端子と接地ノードとの間に設けられる。ＰＭＯＳトランジスタＭ４、Ｍ５は、上記ＮＭＯＳトランジスタＭ１、Ｍ２のドレイン端子と電源電圧Ｖｃｃとの間に設けられ、カレントミラー回路によりアクティブ負荷を構成する。また、出力段部３２は、Ｐチャネル型ＭＯＳトランジスタＭ３を有する反転増幅回路である。ＰＭＯＳトランジスタＭ３は、初段部３１の出力信号をゲート端子に入力し、ソースが電源電圧Ｖｃｃのノードに接続される。反転増幅回路は、そのドレイン端子と接地ノードとの間に設けられた電流源ｉ３を負荷とする。ＰＭＯＳトランジスタＭ３のゲート端子とドレイン端子との間には、位相補償回路としてのキャパシタＣｆと抵抗Ｒｆが設けられる。
（ｂ−２）アンプＡ１（その２）
図３５Ｂは、電圧発生回路１における差動アンプＡ１の一例を示す回路図である。
図３５Ｂは、Ｎチャネル型ＭＯＳトランジスタを入力段とする差動アンプＡ１の別の一例である。このアンプは、初段部３１、出力段部３２、及び電流源部３３から構成される。基準電圧発生回路１を構成する場合、消費電力を下げることが必要であるが、その弊害としてアンプの利得が必要以上に高くなり、位相補償が困難になる虞がある。同図に示されるアンプは、消費電力の低減を目的とした回路構成であり、Ｎチャネル型ＭＯＳトランジスタによる差動入力の初段増幅部、Ｐチャネル型ＭＯＳトランジスタから構成されるソース接地の反転増幅回路からなる出力段、及びこれらを駆動する電流源で構成される。電流源部は、微小電流を安定に供給するためにＮチャネル型ＭＯＳトランジスタＭ１２とＭ１３のゲート・ソース間電圧の差電圧を抵抗Ｒｒｅｆにより電流変換し、変換した電流Ｉｒｅｆを発生する。電流Ｉｒｅｆは、ＭＯＳトランジスタＭ１４、Ｍ１５で電流ミラー形態として初段部と出力段部のバイアス電流ｉ１、ｉ３を決める。電流ｉ１の電流値を小さく設定する場合、初段のアンプの利得が高くなり位相補償が難しくなるのを防ぐために、利得を決める要因となるカレントミラーを構成するＭＯＳトランジスタＭ４、Ｍ５のそれぞれに対して一定電流ｉ２を流す電流源Ｍ６とＭ７を並列接続して構成する。上記一定電流Ｉｒｅｆは、ＭＯＳトランジスタＭ１３、Ｍ１１、及びダイオード接続のＭ９に流れ、ＭＯＳトランジスタＭ６〜Ｍ９が電流ミラー形態とされることにより、定電流ｉ２を形成することができる。これにより、位相補償が容易になる。つまり、従来用いられるミラー補償の他に、設計が容易なポールゼロ補償（ＲｆとＣｆとの直列接続を出力段に接続）が可能となる。
（電圧発生回路の他の構成１）
上記の各実施の形態において、電圧発生回路１の動作原理の理解を容易にするため起動回路（スタートアップ回路）を除いた回路構成を示している。しかし、電圧発生回路１は更にスタートアップ回路を備えていてもよい。
図３６は、スタートアップ回路を備えた電圧発生回路１の一例を示す回路図である。
電圧発生回路１は、基準電圧生成回路（ＢＧＲコア回路）１０と、補正回路２０と、スタートアップ回路３０を具備している。電圧発生回路１は、電源電圧投入等の起動時に出力電圧ＶＢＧＲが０Ｖで安定してしまう場合がある。この対策として、電圧発生回路１にスタートアップ回路３０を設け、強制的に電流を流し込むことにより起動をかける。
スタートアップ回路３０は、例えば、ＰＭＯＳトランジスタＭＰ７と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２とを備えている。ＰＭＯＳトランジスタＭＰ７は、ソース端子を電源ノードＶｃｃに接続されている。ＮＭＯＳトランジスタＭＮ１は、ソース端子を接地ノードに接続され、ドレイン端子をＰＭＯＳトランジスタＭＰ７のドレイン端子に接続され、ゲート端子をＰＭＯＳトランジスタＭＰ２のドレイン端子（ＶＢＧＲの出力端子）に接続されている。ＮＭＯＳトランジスタＭＮ２は、ソース端子を接地ノードに接続され、ドレイン端子をＰＭＯＳトランジスタＭＰ２のゲート端子に接続され、ゲート端子をＮＭＯＳトランジスタＭＮ１のドレイン端子に接続されている。
以下スタートアップ回路３０の動作について説明する。例えば、ＰＭＯＳトランジスタＭＰ１のゲート電位Ｖ１がＶｃｃのとき、ＰＭＯＳトランジスタＭＰ１はオフしており電流は流れない。このとき、ＰＭＯＳトランジスタＭＰ２もオフしているので、出力電圧ＶＢＧＲはグランド電位となり、ＮＭＯＳトランジスタＭＮ１はオフしている。ＮＭＯＳトランジスタＭＮ１のドレイン端子が接続されるノードの電位Ｖ４は、ＰＭＯＳトランジスタＭＰ７の閾値電圧をＶＴＨＰとすると、Ｖｃｃ−｜ＶＴＨＰ｜となり、ＮＭＯＳトランジスタＭＮ２がオンする。これにより、ＰＭＯＳトランジスタＭＰ１のゲート電位Ｖ１は、Ｖｃｃから下降し、ＢＧＲコア回路１０は正常なバイアスで動作可能とされる。
上記スタートアップ回路３０により、電源投入時やスリープ解除時等に誤りなく出力電圧ＶＢＧＲを発生させることが可能となる。また、通常動作時に外乱などがあった場合にもすぐに復帰して出力電圧ＶＢＧＲが安定に生成される。更に、スタートアップ回路３０の回路構成によれば、ＰＭＯＳトランジスタＭＰ７、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のトランジスタサイズを適切に選択することにより、ＮＭＯＳトランジスタＭＮ２のゲート電位Ｖ４を、ＮＭＯＳトランジスタＭＮ２の閾値電圧ＶＴＨＮ以下とすることができる。それにより、ＮＭＯＳトランジスタＭＮ２の電流は無視でき、ＢＧＲコア回路１０の動作に影響を与えないようにすることができる。なお、上記スタートアップ回路３０は一例であり、電圧発生回路１には他の回路構成のスタートアップ回路を設けてもよい。
（電圧発生回路の他の構成２）
図３７は、電源Ｖｃｃラインにローパスフィルタ（ＬＰＦ）を挿入した電圧発生回路１を含む回路構成の一例を示すブロック図である。
上記各実施の形態に係るＢＧＲコア回路１０及び補正回路２０は、回路規模及び消費電力が小さい。そのため、同図に示されるように電源Ｖｃｃラインにローパスフィルタ６０を挿入し、ローパスフィルタ６０の出力電圧Ｖｃｃ＿ＬＰＦをＢＧＲコア回路１０、補正回路２０、レギュレータ回路（基準電流源）７０等に供給する構成とすることができる。これにより、ＰＳＲＲ（ｐｏｗｅｒ
ｓｕｐｐｌｙ ｒｅｊｅｃｔｉｏｎ ｒａｔｉｏ）を低減させ、電源電圧変動に対する耐性を高めることができる。ローパスフィルタ６０は、例えば抵抗素子と容量素子で実現されるが、低域透過特性が得られるなら他の回路構成でもよい。
（電圧発生回路を適用したシステム）
次に、上記の各実施の形態の電圧発生回路１を適用したシステムについて説明する。
（ｃ−１）ＡＤ変換器
図３８Ａには、電圧発生回路１をＡＤ変換器５１へ適用した例が示される。ＡＤ変換器５１が電圧発生回路１によって生成したＶＢＧＲ電圧やＶＢＧＲ電圧を基準に生成された電圧に基づいて、アナログ入力信号をディジタル信号に変換して出力する。
（ｃ−２）ＤＡ変換器
図３８Ｂには、電圧発生回路１をＤＡ変換器５２へ適用した例が示される。ＤＡ変換器５２が電圧発生回路１によって生成したＶＢＧＲ電圧やＶＢＧＲ電圧を基準に生成された電圧に基づいて、ディジタル入力信号をアナログ信号に変換して出力する。
（ｃ−３）基準電流源
図３８Ｃには、電圧発生回路１を基準電流源５３へ適用した例が示される。基準電流源５３が電圧発生回路１によって生成したＶＢＧＲ電圧やＶＢＧＲ電圧を基準に生成された電圧に基づいて、基準電流ＩＲＥＦを生成して出力する。
（ｃ−４）温度センサ
図３８Ｄには、電圧発生回路１（ＶＰＴＡＴを出力可能）を温度センサ５４へ適用した例が示される。温度センサ５４は、温度に比例するＶＰＴＡＴ電圧と温度依存性の低いＶＢＧＲ電圧に基づいて温度を測定し、測定結果を出力する。
（ｃ−５）半導体集積回路装置（その１）
図３９は、電圧発生回路１を適用した半導体集積回路装置の一例を示すブロック図である。特に制限されないが、半導体集積回路装置１００は、例えば電源回路を内蔵したシステムＬＳＩである。
半導体集積回路装置１００は、例えば、電源回路５０、ＣＰＵ（中央処理装置）４５、レジスタ４６、不揮発性記憶素子４７、その他の周辺回路４８、及び入出力回路４９から構成される。電源回路５０は、例えば、電源制御部４１、電圧発生回路１、参照電圧用バッファ回路４２、主電源としてのメインレギュレータ４３、及びスタンバイ用電源としてのサブレギュレータ４４から構成される。これらの回路は、外部端子から供給された電源電圧ＶＣＣを受けて動作する。電源制御部４１は入出力回路４９を介して又はＣＰＵ４５から入力された制御信号に基づいて、制御信号ｃｎｔ１、ｃｎｔ２、ｃｎｔ３を出力する。電圧発生回路１は制御信号ｃｎｔ１に基づいて、基準電圧ＶＢＧＲを出力する。参照電圧用バッファ回路４２は、基準電圧ＶＢＧＲに基づいて、参照電圧Ｖｂｕｆを出力する。メインレギュレータ４３及びサブレギュレータ４４は、制御信号ｃｎｔ２、ｃｎｔ３及び参照電圧Ｖｂｕｆに基づいて、いずれか一方が内部電圧Ｖｉｎｔ出力する。システムＬＳＩを構成するＣＰＵ４５、レジスタ４６、不揮発性記憶素子４７、及びその他周辺回路４８は、内部電圧Ｖｉｎｔを動作電圧として供給されて動作する。
例えば上記半導体集積回路装置（システムＬＳＩ）１００がバッテリー駆動される場合は、低電源電圧・低消費電力が求められる。しかしながら、低電源電圧化により各回路は十分なマージンが確保できなくなるため、より高精度な特性の要求が予想される。そこで、本実施の形態に係る電圧発生回路１を上記システムＬＳＩに適用すれば、低電源電圧動作・低出力電圧が可能であり有効である。また、より高精度化するため、電圧発生回路１はＣＭＯＳプロセスで構成することが好ましい。特に差動アンプＡ１のオフセットの影響が小さい（電流のミスマッチと等価）ことはＳＯＣ（Ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ）用メモリ、マイクロプロセッサに搭載する際に好都合である。さらに、差動アンプＡ１の素子ミスマッチを低減させるためにチョッパーを採用したり、ＭＯＳトランジスタのマッチングを改善するためにＤＥＭ（ＤｙｎａｍｉｃＥｌｅｍｅｎｔ Ｍａｔｃｈｉｎｇ）を採用してもよい。
（ｃ−６）半導体集積回路装置（その２）
図４０は、電圧発生回路１を適用した半導体集積回路装置の他の一を示すブロック図である。特に制限されないが、半導体集積回路装置１００ａは、例えば電源回路を内蔵したシステムＬＳＩである。
半導体集積回路装置１００ａは、前述した図３９の半導体集積回路装置（システムＬＳＩ）１００に温度センサ５４を追加した構成である。温度センサ５４は、電圧発生回路１とＡＤ変換器５６とを備えている。電圧発生回路１は、メインレギュレータ４３及びサブレギュレータ４４などと共用される。電圧発生回路１は、例えば、ＢＧＲコア回路１０（ＶＰＴＡＴを出力可能）と補正回路２０とを備えている。
上記各実施の形態の電圧発生回路を適用したシステムでは、電圧発生回路において低電圧出力及び低電源電圧動作が可能となり、且つ広範な温度範囲で出力電圧ＶＢＧＲの精度が向上する。そのため、低消費電力及び高い信頼性を確保することができる。
（チップレイアウト）
図４１は、電圧発生回路１を適用した半導体集積回路装置のチップのレイアウトの一例を示すブロック図である。特に制限されないが、半導体集積回路装置１００ｂは、例えば電源回路を内蔵したシステムＬＳＩである。
半導体集積回路装置１００ｂは、Ｃｏｒｅ部を中心として、それを囲むように、フラッシュＲＯＭ、複数のアナログＩＰ、ＰＭＵ（電源制御回路）、ＶＤＣ（電源回路）、ＰＬＬ−ＶＤＣ（ＰＬＬ専用電源回路）、ＳＲＡＭ、ＢＧＲ（電圧発生回路１）を備えている。そして、それらに電源を供給する配線関連の構成として、複数の端子８１、Ｉ／Ｏリング周回電源幹線８２、Ｃｏｒｅ周回電源幹線８３、Ｍａｉｎ＿ＶＤＣ配線領域８４、Ｃｏｒｅ部電源幹線メッシュ８５、端子−電源幹線８６、アナログ電源幹線８７を備えている。複数の端子８１は、半導体集積回路装置１００ｂの縁に沿って所定の間隔で設けられている。Ｉ／Ｏリング周回電源幹線８２は、半導体集積回路装置１００ｂの縁に沿って周回する電源幹線である。Ｍａｉｎ＿ＶＤＣ配線領域８４は、ＶＤＣ（電源）をＣｏｒｅ部へ供給するための配線を有する領域である。Ｍａｉｎ＿ＶＤＣ配線領域８４のＣｏｒｅ部電源幹線メッシュ８５は、Ｃｏｒｅ部に設けられたメッシュ状の電源幹線である。Ｍａｉｎ＿ＶＤＣ配線領域８４のＣｏｒｅ周回電源幹線８３は、Ｃｏｒｅ部電源幹線メッシュ８５を囲むように設けられた電源幹線である。端子−電源幹線８６は、端子８１とＶＤＣ（電源）とをつなぐ電源幹線である。アナログ電源幹線８７は、アナログＩＰとＶＤＣ（電源）とをつなぐ電源幹線である。
図４２は、電圧発生回路１を半導体基板に製造した場合での、その一部分を示す断面図である。
この例では、Ｐ型半導体基板の深い位置にディープｎウェル（ｄｅｅｐ ｎ−ｗｅｌｌ）が設けられている。そのディープｎウェル上（ディープｎウェルよりも浅い位置）において、そのディープｎウェルの縁に沿ってｎウェル（ｎ−ｗｅｌｌ）が設けられ、そのｎウェルの内側にｐウェル（ｐ−ｗｅｌｌ）が設けられている。これらｎウェル、ｐウェルは概ね同じ深さに設けられている。ディープｎウェル上のｐウェル上において、そのｐウェルの縁に沿ってｐ＋層が設けられ、そのｐ＋層の内側に絶縁層を挟んでｎ＋層が設けられている。また、ディープｎウェルの縁上のｎウェル上にｎ＋層が設けられている。このとき、ディープｎウェルはバイポーラトランジスタのコレクタ層であり、そのディープｎウェルの縁上のｎウェル上に設けられたｎ＋層がコレクタ端子となる。また、ディープｎウェル上のｐウェルはバイポーラトランジスタのベース層であり、そのｐウェル上のｐ＋層はベース端子となる。また、ディープｎウェル上のｐウェル上のｎ＋層はバイポーラトランジスタのエミッタ層であり、エミッタ端子でもある。そのｐウェル上のｐ＋層はベース端子となる。すなわち、この領域にはバイポーラトランジスタが形成されている。
ディープｎウェルの縁上のｎウェルの側方にはｐウェル（ｐ−ｗｅｌｌ）が更に設けられている。このｐウェル上には、所定の距離だけ離れてｎ＋層が向かい合わせに設けられている。所定の距離の領域はＭＯＳトランジスタのチャネルに対応し、上部に絶縁層を介してゲート電極が設けられている。向かい合わせのｎ＋層はソース端子及びドレイン端子に対応する。すなわち、このｐウェルには、ＭＯＳトランジスタが形成されている。このｐウェルと前述のｎウェル、ｐウェルとは概ね同じ深さに設けられている。
このように、同一半導体基板上で、バイポーラトランジスタとＭＯＳトランジスタとが同じ一連の製造プロセスの中で形成される。
各実施の形態における電圧発生回路１によれば、ＢＧＲコア回路１０を上記の回路構成とすることで、低電圧出力及び低電源電圧動作が可能となる。また、補正回路２０により補正電流Ｉｃｏｍｐを生成してＢＧＲコア回路１０に帰還させることで、出力電圧ＶＢＧＲの温度依存性をより低減させることができる。その結果、広範な温度範囲で出力電圧ＶＢＧＲの精度が向上する。
また、各実施の形態における電圧発生回路１は、動作温度（閾値温度）の異なる複数の補正回路２０を設け、ＢＧＲコア回路に対してカスケード接続している。そのため、各補正回路は、それぞれ異なる温度で出力電圧ＶＢＧＲの補正を行うことができる。それにより、出力電圧ＶＢＧＲの温度依存性の補正をより広範な温度範囲で行うことができる。その結果、より広範な温度範囲で出力電圧ＶＢＧＲの精度が向上する。
また、各実施の形態における電圧発生回路１は、制御信号（パワーダウン信号）により、複数の補正回路２０の中から所望の補正回路２０を選択的にオン／オフすることができる。その結果、周辺環境（気温や湿度など）やシステムに要求される出力電圧ＶＢＧＲの精度に応じて、複数の補正回路２０のいくつかをオフにすることができる。それにより、出力電圧ＶＢＧＲの温度依存性のグラフを所望の曲線にすることができる。また、不必要な補正回路２０で消費される電力を抑制し、省電力にすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
上記の実施の形態や実施例の一部または全部は、以下の付記のようにも記載され得るが、以下には限定されない。
（付記１）
電圧発生回路を備える半導体装置であって、
前記電圧発生回路は、基準電圧を出力する基準電圧生成回路と、補正電流を生成して、前記基準電圧生成回路に帰還させる複数の補正回路とを具備し、
前記複数の補正回路の各々は、前記複数の補正回路の各々ごとに異なる所定温度から低温側又は高温側に向かって単調に増加する副補正電流を生成し、
前記補正電流は、前記複数の補正回路が生成する複数の前記副補正電流の和である、半導体装置。
（付記２）
付記１に記載の半導体装置であって、
前記複数の補正回路の各々は、前記基準電圧又は前記基準電圧に比例した電圧又はそれに対応した電流と、ＰＮ接合の順方向電圧又はそれに対応した電流とに基づいて前記副補正電流を生成する、半導体装置。
（付記３）
付記２に記載の半導体装置であって、
前記複数の補正回路の各々は、前記複数の副補正電流が、前記所定温度から高温側に向かって単調に増加する、半導体装置。
（付記４）
付記３に記載の半導体装置であって、
前記複数の補正回路の各々は、ソースに第１電源を、ゲートにドレインをそれぞれ接続された第１ＰＭＯＳトランジスタと、ソースに前記第１電源を、ゲートに第１ＰＭＯＳトランジスタのゲートをそれぞれ接続された第２ＰＭＯＳトランジスタと、コレクタに前記ＰＭＯＳトランジスタのドレインを、ベースに前記基準電圧から生成された電圧をそれぞれ接続されたバイポーラトランジスタと、一端に前記バイポーラトランジスタのエミッタを、他端を第２電源にそれぞれ接続された抵抗とを備え、
前記基準電圧に対応した電圧は、前記基準電圧を抵抗で分圧した電圧であり、前記複数の補正回路の各々で異なり、
前記第２ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
（付記５）
付記４に記載の半導体装置であって、
前記複数の補正回路の各々は、前記基準電圧に対応した電圧を一方の入力に、前記バイポーラトランジスタのベースを他方の入力及び出力にそれぞれ接続されたアンプを更に備える、半導体装置。
（付記６）
付記２に記載の半導体装置であって、
前記複数の補正回路の各々は、前記複数の副補正電流が、前記所定温度から低温側に向かって単調に増加する、半導体装置。
（付記７）
付記６に記載の半導体装置であって、
前記複数の補正回路の各々は、ソースに第１電源を、ゲートに前記基準電圧生成回路内の基準電流が流れるトランジスタのゲートをそれぞれ接続された第３ＰＭＯＳトランジスタと、ソースに前記第１電源を、ゲートにドレインをそれぞれ接続された第１ＰＭＯＳトランジスタと、ソースに前記第１電源を、ゲートに第１ＰＭＯＳトランジスタのゲートをそれぞれ接続された第２ＰＭＯＳトランジスタと、コレクタに前記ＰＭＯＳトランジスタのドレインを、ベースに前記第３ＰＭＯＳトランジスタのドレインをそれぞれ接続されたバイポーラトランジスタと、一端に前記バイポーラトランジスタのベースを、他端を第２電源にそれぞれ接続されたダイオードと、一端に前記バイポーラトランジスタのエミッタを、他端を第２電源にそれぞれ接続された抵抗とを備え、
前記基準電圧生成回路内の前記基準電流を流すトランジスタと前記第３ＰＭＯＳトランジスタとはカレントミラー回路を構成し、
前記カレントミラー回路のカレントミラー比は、前記複数の補正回路の各々で異なり、
前記第２ＰＭＯＳトランジスタ（ＭＰ４）は、ドレインから前記副補正電流を出力する、半導体装置。
（付記８）
付記１に記載の半導体装置であって、前記複数の補正回路の各々は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧又はそれに対応した電流及びＰＮ接合の順方向電圧又はそれに対応した電流の少なくとも一方に基づいて前記副補正電流を生成する、半導体装置。
（付記９）
付記８に記載の半導体装置であって、前記複数の補正回路の各々は、前記複数の副補正電流が、前記所定温度から高温側に向かって単調に増加する、半導体装置。
（付記１０）
付記９に記載の半導体装置であって、
前記複数の補正回路の各々は、ソースに第１電源を、ゲートにドレインをそれぞれ接続された第１ＰＭＯＳトランジスタと、ソースに前記第１電源を、ゲートに第１ＰＭＯＳトランジスタのゲートをそれぞれ接続された第２ＰＭＯＳトランジスタと、前記第１電源と前記第１ＰＭＯＳトランジスタのドレインとの間に接続された第１定電流源と、前記第１ＰＭＯＳトランジスタのドレインと第２電源との間に接続された第２定電流源とを備え、
前記１定電流源は、ＰＮ接合の順方向電圧に応じた電流を生成し、
前記第２定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、前記複数の補正回路の各々で異なり、
前記第２ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
（付記１１）
付記９に記載の半導体装置であって、
前記複数の補正回路の各々は、ソースに第１電源を、ゲートにドレインをそれぞれ接続された第１ＰＭＯＳトランジスタと、ソースに前記第１電源を、ゲートに第１ＰＭＯＳトランジスタのゲートをそれぞれ接続された第２ＰＭＯＳトランジスタと、前記第１電源と前記第１ＰＭＯＳトランジスタのドレインとの間に接続された第１定電流源と、前記第１ＰＭＯＳトランジスタのドレインと第２電源との間に接続された第２定電流源とを備え、
前記１定電流源は、ＰＮ接合の順方向電圧に応じた電流を生成し、前記複数の補正回路の各々で異なり、
前記第２定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、
前記第２ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
（付記１２）
付記９に記載の半導体装置であって、
前記複数の補正回路の各々は、一端に第１電源を接続された抵抗と、ソースに前記第１電源を、ゲートに前記抵抗の他端をそれぞれ接続されたＰＭＯＳトランジスタと、前記抵抗の他端と第２電源との間に接続された定電流源とを備え、
前記定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、
前記抵抗は、前記複数の補正回路の各々で異なり、
前記ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
（付記１３）
付記９に記載の半導体装置であって、
前記複数の補正回路の各々は、一端に第１電源を接続された抵抗と、ソースに前記第１電源を、ゲートに前記抵抗の他端をそれぞれ接続されたＰＭＯＳトランジスタと、前記抵抗の他端と第２電源との間に接続された定電流源とを備え、
前記定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、前記複数の補正回路の各々で異なり、
前記ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
（付記１４）
付記８に記載の半導体装置であって、
前記複数の補正回路の各々は、前記複数の副補正電流が、前記所定温度から低温側に向かって単調に増加する、半導体装置。
（付記１５）
付記１４に記載の半導体装置であって、
前記複数の補正回路の各々は、ソースに第１電源を、ゲートにドレインをそれぞれ接続された第１ＰＭＯＳトランジスタと、ソースに前記第１電源を、ゲートに第１ＰＭＯＳトランジスタのゲートをそれぞれ接続された第２ＰＭＯＳトランジスタと、前記第１電源と前記第１ＰＭＯＳトランジスタのドレインとの間に接続された第１定電流源と、前記第１ＰＭＯＳトランジスタのドレインと第２電源との間に接続された第２定電流源とを備え、
前記１定電流源は、ＰＮ接合の順方向電圧に応じた電流を生成し、
前記第２定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、前記複数の補正回路の各々で異なり、
前記第２ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
（付記１６）
付記１４に記載の半導体装置であって、
前記複数の補正回路の各々は、ソースに第１電源を、ゲートにドレインをそれぞれ接続された第１ＰＭＯＳトランジスタと、ソースに前記第１電源を、ゲートに第１ＰＭＯＳトランジスタのゲートをそれぞれ接続された第２ＰＭＯＳトランジスタと、前記第１電源と前記第１ＰＭＯＳトランジスタのドレインとの間に接続された第１定電流源と、前記第１ＰＭＯＳトランジスタのドレインと第２電源との間に接続された第２定電流源とを備え、
前記１定電流源は、ＰＮ接合の順方向電圧に応じた電流を生成し、前記複数の補正回路の各々で異なり、
前記第２定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、
前記第２ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
（付記１７）
付記１４に記載の半導体装置であって、
前記複数の補正回路の各々は、一端に第１電源を接続された定電流源と、ソースに前記第１電源を、ゲートに前記定電流源の他端をそれぞれ接続されたＰＭＯＳトランジスタと、前記定電流源の他端と第２電源との間に接続された抵抗とを備え、
前記定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、
前記抵抗は、前記複数の補正回路の各々で異なり、
前記ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
（付記１８）
付記１４に記載の半導体装置であって、
前記複数の補正回路の各々は、一端に第１電源を接続された定電流源と、ソースに前記第１電源を、ゲートに前記定電流源の他端をそれぞれ接続されたＰＭＯＳトランジスタと、前記定電流源の他端と第２電源との間に接続された抵抗とを備え、
前記定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、前記複数の補正回路の各々で異なり、
前記ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
（付記１９）
付記８に記載の半導体装置であって、
前記複数の補正回路のうちの第１補正回路は、副補正電流が第１所定温度から高温側に向かって単調に増加し、
前記複数の補正回路のうちの第２補正回路は、副補正電流が前記第１所定温度より低温の第２所定温度から低温側に向かって単調に増加する、半導体装置。
（付記２０）
付記１９に記載の半導体装置であって、
前記第１補正回路は、ソースに第１電源を、ゲートにドレインをそれぞれ接続された第１ＰＭＯＳトランジスタと、ソースに前記第１電源を、ゲートに第１ＰＭＯＳトランジスタのゲートをそれぞれ接続された第２ＰＭＯＳトランジスタと、前記第１電源と前記第１ＰＭＯＳトランジスタのドレインとの間に接続された第１定電流源と、前記第１ＰＭＯＳトランジスタのドレインと第２電源との間に接続された第２定電流源とを備え、
前記第１定電流源は、ＰＮ接合の順方向電圧に応じた第１電流を生成し、
前記第２定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第２電流を生成し、
前記第２ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力し、
前記第２補正回路は、ソースに前記第１電源を、ゲートにドレインをそれぞれ接続された第３ＰＭＯＳトランジスタと、ソースに前記第１電源を、ゲートに第３ＰＭＯＳトランジスタのゲートをそれぞれ接続された第４ＰＭＯＳトランジスタと、前記第１電源と前記第３ＰＭＯＳトランジスタのドレインとの間に接続された第３定電流源と、前記第１ＰＭＯＳトランジスタのドレインと第２電源との間に接続された第４定電流源とを備え、
前記３定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第３電流を生成し、前記第３電流は前記２電流と異なり、
前記第４定電流源は、ＰＮ接合の順方向電圧に応じた第４電流を生成し、前記第４電流は前記２電流と同じであり、
前記第４ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
（付記２１）
付記１９に記載の半導体装置であって、
前記第１補正回路は、ソースに第１電源を、ゲートにドレインをそれぞれ接続された第１ＰＭＯＳトランジスタと、ソースに前記第１電源を、ゲートに第１ＰＭＯＳトランジスタのゲートをそれぞれ接続された第２ＰＭＯＳトランジスタと、前記第１電源と前記第１ＰＭＯＳトランジスタのドレインとの間に接続された第１定電流源と、前記第１ＰＭＯＳトランジスタのドレインと第２電源との間に接続された第２定電流源とを備え、
前記第１定電流源は、ＰＮ接合の順方向電圧に応じた第１電流を生成し、
前記第２定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第２電流を生成し、
前記第２ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力し、
前記第２補正回路は、ソースに前記第１電源を、ゲートにドレインをそれぞれ接続された第３ＰＭＯＳトランジスタと、ソースに前記第１電源を、ゲートに第３ＰＭＯＳトランジスタのゲートをそれぞれ接続された第４ＰＭＯＳトランジスタと、前記第１電源と前記第３ＰＭＯＳトランジスタのドレインとの間に接続された第３定電流源と、前記第１ＰＭＯＳトランジスタのドレインと第２電源との間に接続された第４定電流源とを備え、
前記３定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第３電流を生成し、前記第３電流は前記２電流と同じであり
前記第４定電流源は、ＰＮ接合の順方向電圧に応じた第４電流を生成し、前記第４電流は前記２電流と異なり、
前記第４ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
（付記２２）
付記１９に記載の半導体装置であって、
前記第１補正回路は、一端に第１電源を接続された第１抵抗と、ソースに前記第１電源を、ゲートに前記第１抵抗の他端をそれぞれ接続された第１ＰＭＯＳトランジスタと、前記第１抵抗の他端と第２電源との間に接続された第１定電流源とを備え、
前記第１定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第１電流を生成し、
前記第１ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力し、
前記第２補正回路は、一端に前記第１電源を接続された第２定電流源と、ソースに前記第１電源を、ゲートに前記第２定電流源の他端をそれぞれ接続された第２ＰＭＯＳトランジスタと、前記第２定電流源の他端と第２電源との間に接続された第２抵抗とを備え、
前記第２定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第２電流を生成し、前記第２電流は、前記第１電流と異なり、
前記第２抵抗は、前記第１抵抗と同じであり、
前記ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
（付記２３）
付記１９に記載の半導体装置であって、
前記第１補正回路は、一端に第１電源を接続された第１抵抗と、ソースに前記第１電源を、ゲートに前記第１抵抗の他端をそれぞれ接続された第１ＰＭＯＳトランジスタと、前記第１抵抗の他端と第２電源との間に接続された第１定電流源とを備え、
前記第１定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第１電流を生成し、
前記第１ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力し、
前記第２補正回路は、一端に前記第１電源を接続された第２定電流源と、ソースに前記第１電源を、ゲートに前記第２定電流源の他端をそれぞれ接続された第２ＰＭＯＳトランジスタと、前記第２定電流源の他端と第２電源との間に接続された第２抵抗とを備え、
前記第２定電流源（ＩＰＴＡＴ２は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第２電流を生成し、前記第２電流は、前記第１電流と同じであり、
前記第２抵抗は、前記第１抵抗と異なり、
前記ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
（付記２４）
付記１に記載の半導体装置であって、
前記複数の補正回路の各々は、制御信号により、選択的にオン又はオフされる、半導体装置。
（付記２５）
付記１に記載の半導体装置であって、
前記基準電圧生成回路は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流とＰＮ接合の順方向電圧に応じた電流と前記補正電流とを加算した基準電流を生成し、電圧に変換して前記基準電圧として出力する、半導体装置。
（付記２６）
付記５に記載の半導体装置であって、
前記基準電圧生成回路は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流とＰＮ接合の順方向電圧に応じた電流と前記補正電流とを加算した基準電流を生成する電流生成部と、前記基準電流を出力電圧に変換して出力する出力部とを備え、
前記電流生成部は、エミッタ端子が第１電位ノード側に配置された第１バイポーラトランジスタと、前記第１バイポーラトランジスタのエミッタ面積より大きいエミッタ面積を有し、エミッタ端子が前記第１バイポーラトランジスタのエミッタ端子と接続され、ベース端子が前記第１バイポーラトランジスタのコレクタ端子に接続される第２バイポーラトランジスタと、一端が前記第１バイポーラトランジスタのコレクタ端子に接続され、他端が前記第１バイポーラトランジスタのベース端子に接続される第１抵抗素子と、一端が前記第２バイポーラトランジスタのコレクタ端子に接続され、他端が前記第１抵抗素子の他端に接続される第２抵抗素子と、一端が前記第１バイポーラトランジスタのベース端子に接続され、他端が前記第１電位ノードに接続された第３抵抗素子と、一端が前記第１バイポーラトランジスタのエミッタ端子に接続され、他端が前記第１電位ノードに接続された第４抵抗素子と、前記第１バイポーラトランジスタのコレクタ側の電圧と前記第２バイポーラトランジスタのコレクタ側の電圧との差電圧に応じた第１電圧を出力するアンプ部と、前記第１電圧を第２基準電流に変換して、前記第１抵抗素子と前記第２抵抗素子とが接続されるノードに供給し、前記出力部に前記基準電流として供給する電圧電流変換部（ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４）とを有し、
前記出力部は、一端が前記電圧電流変換部に接続され、他端が前記第１電位ノードに接続された第５抵抗素子を備え、
前記第５抵抗素子は、前記基準電流が流れて生じる前記電圧電流変換部側の電圧を前記出力電圧として出力し、直列に接続された複数の副抵抗素子を含み、
前記第３抵抗素子で前記出力電圧の温度特性を調整可能であり、
前記第５抵抗素子で前記出力電圧の絶対値を調整可能であり、
前記第４抵抗素子により前記出力電圧の非線形効果を調整可能である、半導体装置。
１ 電圧発生回路
１０ 基準電圧発生回路（ＢＧＲコア回路）
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０−ｉ（ｉ＝１〜ｎ；自然数）、２０ａ−１〜２０ａ−３、２０ｂ−１〜２０ｂ−３ 補正回路
３０ スタートアップ回路
３１ 初段部
３２ 出力段部
３３ 電流源部
４１ 電源制御部
４２ 参照電圧用バッファ回路
４３ メインレギュレータ
４４ サブレギュレータ
４５ ＣＰＵ（中央処理装置）
４６ レジスタ
４７ 不揮発性記憶素子
４８ 周辺回路
４９ 入出力回路
５０、５５ 電源回路
５１、５６ ＡＤ変換器
５２ ＤＡ変換器
５３ 基準電流源
５４ 温度センサ
６０ ローパスフィルタ
８１ 端子
８２ Ｉ／Ｏリング周回電源幹線
８３ Ｃｏｒｅ周回電源幹線
８４ Ｍａｉｎ＿ＶＤＣ配線領域
８５ Ｃｏｒｅ部電源幹線メッシュ
８６ 端子−電源幹線
８７ アナログ電源幹線
１００、１００ａ、１００ｂ 半導体集積回路装置
１０１ 電流生成部
１０２：出力部
１０３：第１電流生成部
１０４：第２電流生成部

Claims (9)

  1. 電圧発生回路を備える半導体装置であって、
    前記電圧発生回路は、
    基準電圧を出力する基準電圧生成回路と、
    補正電流を生成して、前記基準電圧生成回路に帰還させる複数の補正回路と
    を具備し、
    前記複数の補正回路の各々は、
    ソースに第１電源を、ゲートにドレインをそれぞれ接続された第１ＰＭＯＳトランジスタと、
    ソースに前記第１電源を、ゲートに前記第１ＰＭＯＳトランジスタのゲートをそれぞれ接続された第２ＰＭＯＳトランジスタと、
    コレクタに前記第１ＰＭＯＳトランジスタのドレインを、ベースに前記基準電圧から生成された電圧をそれぞれ接続されたバイポーラトランジスタと、
    一端に前記バイポーラトランジスタのエミッタを、他端を第２電源にそれぞれ接続された抵抗と
    を備え、
    前記複数の補正回路の各々は、
    前記基準電圧又は前記基準電圧に比例した電圧又はそれに対応した電流と、ＰＮ接合の順方向電圧又はそれに対応した電流とに基づいて、前記複数の補正回路の各々ごとに異なる所定温度から高温側に向かって単調に増加する副補正電流を生成し、
    前記基準電圧に対応した電圧は、前記基準電圧が出力される出力端子と前記第２電源との間に直列に接続された複数の抵抗で分圧した電圧であって、前記複数の補正回路の各々で異なり、
    前記第２ＰＭＯＳトランジスタのドレインから前記副補正電流が出力され、
    前記補正電流は、前記複数の補正回路が生成する複数の前記副補正電流の和である
    半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記複数の補正回路の各々は、
    前記基準電圧に対応した電圧を一方の入力に、前記バイポーラトランジスタのベースを他方の入力及び出力にそれぞれ接続されたアンプを更に備える
    半導体装置。
  3. 電圧発生回路を備える半導体装置であって、
    前記電圧発生回路は、
    基準電圧を出力する基準電圧生成回路と、
    補正電流を生成して、前記基準電圧生成回路に帰還させる複数の補正回路と
    を具備し、
    前記複数の補正回路の各々は、
    ソースに第１電源を、ゲートに前記基準電圧生成回路内の基準電流が流れるトランジスタのゲートをそれぞれ接続された第３ＰＭＯＳトランジスタと、
    ソースに前記第１電源を、ゲートにドレインをそれぞれ接続された第１ＰＭＯＳトランジスタと、
    ソースに前記第１電源を、ゲートに前記第１ＰＭＯＳトランジスタのゲートをそれぞれ接続された第２ＰＭＯＳトランジスタと、
    コレクタに前記第１ＰＭＯＳトランジスタのドレインを、ベースに前記第３ＰＭＯＳトランジスタのドレインをそれぞれ接続されたバイポーラトランジスタと、
    一端に前記バイポーラトランジスタのベースを、他端を第２電源にそれぞれ接続されたダイオードと、
    一端に前記バイポーラトランジスタのエミッタを、他端を前記第２電源にそれぞれ接続された抵抗と
    を備え、
    前記複数の補正回路の各々は、
    前記基準電圧又は前記基準電圧に比例した電圧又はそれに対応した電流と、ＰＮ接合の順方向電圧又はそれに対応した電流とに基づいて、前記複数の補正回路の各々ごとに異なる所定温度から低温側に向かって単調に増加する副補正電流を生成し、
    前記基準電圧生成回路内の前記基準電流を流すトランジスタと前記第３ＰＭＯＳトランジスタとはカレントミラー回路を構成し、
    前記カレントミラー回路のカレントミラー比は、前記複数の補正回路の各々で異なり、
    前記第２ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力し、
    前記補正電流は、前記複数の補正回路が生成する複数の前記副補正電流の和である
    半導体装置。
  4. 電圧発生回路を備える半導体装置であって、
    前記電圧発生回路は、
    基準電圧を出力する基準電圧生成回路と、
    補正電流を生成して、前記基準電圧生成回路に帰還させる複数の補正回路と
    を具備し、
    前記複数の補正回路の各々は、
    エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧又はそれに対応した電流及びＰＮ接合の順方向電圧又はそれに対応した電流の少なくとも一方に基づいて、前記複数の補正回路の各々ごとに異なる所定温度から低温側又は高温側に向かって単調に増加する副補正電流を生成し、
    前記複数の補正回路のうちの第１補正回路は、副補正電流が第１所定温度から高温側に向かって単調に増加し、
    前記複数の補正回路のうちの第２補正回路は、副補正電流が前記第１所定温度より低温の第２所定温度から低温側に向かって単調に増加し、
    前記第１補正回路は、
    ソースに第１電源を、ゲートにドレインをそれぞれ接続された第１ＰＭＯＳトランジスタと、
    ソースに前記第１電源を、ゲートに前記第１ＰＭＯＳトランジスタのゲートをそれぞれ接続された第２ＰＭＯＳトランジスタと、
    前記第１電源と前記第１ＰＭＯＳトランジスタのドレインとの間に接続された第１定電流源と、
    前記第１ＰＭＯＳトランジスタのドレインと第２電源との間に接続された第２定電流源と
    を備え、
    前記第１定電流源は、ＰＮ接合の順方向電圧に応じた第１電流を生成し、
    前記第２定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第２電流を生成し、
    前記第２ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力し、
    前記第２補正回路は、
    ソースに前記第１電源を、ゲートにドレインをそれぞれ接続された第３ＰＭＯＳトランジスタと、
    ソースに前記第１電源を、ゲートに前記第３ＰＭＯＳトランジスタのゲートをそれぞれ接続された第４ＰＭＯＳトランジスタと、
    前記第１電源と前記第３ＰＭＯＳトランジスタのドレインとの間に接続された第３定電流源と、
    前記第３ＰＭＯＳトランジスタのドレインと前記第２電源との間に接続された第４定電流源と
    を備え、
    前記３定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第３電流を生成し、前記第３電流は前記第２電流と異なり、
    前記第４定電流源は、ＰＮ接合の順方向電圧に応じた第４電流を生成し、前記第４電流は前記第２電流と同じであり、
    前記第４ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力し、
    前記補正電流は、前記複数の補正回路が生成する複数の前記副補正電流の和である
    半導体装置。
  5. 電圧発生回路を備える半導体装置であって、
    前記電圧発生回路は、
    基準電圧を出力する基準電圧生成回路と、
    補正電流を生成して、前記基準電圧生成回路に帰還させる複数の補正回路と
    を具備し、
    前記複数の補正回路の各々は、
    エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧又はそれに対応した電流及びＰＮ接合の順方向電圧又はそれに対応した電流の少なくとも一方に基づいて、前記複数の補正回路の各々ごとに異なる所定温度から低温側又は高温側に向かって単調に増加する副補正電流を生成し、
    前記複数の補正回路のうちの第１補正回路は、副補正電流が第１所定温度から高温側に向かって単調に増加し、
    前記複数の補正回路のうちの第２補正回路は、副補正電流が前記第１所定温度より低温の第２所定温度から低温側に向かって単調に増加し、
    前記第１補正回路は、
    ソースに第１電源を、ゲートにドレインをそれぞれ接続された第１ＰＭＯＳトランジスタと、
    ソースに前記第１電源を、ゲートに前記第１ＰＭＯＳトランジスタのゲートをそれぞれ接続された第２ＰＭＯＳトランジスタと、
    前記第１電源と前記第１ＰＭＯＳトランジスタのドレインとの間に接続された第１定電流源と、
    前記第１ＰＭＯＳトランジスタのドレインと第２電源との間に接続された第２定電流源と
    を備え、
    前記第１定電流源は、ＰＮ接合の順方向電圧に応じた第１電流を生成し、
    前記第２定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第２電流を生成し、
    前記第２ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力し、
    前記第２補正回路は、
    ソースに前記第１電源を、ゲートにドレインをそれぞれ接続された第３ＰＭＯＳトランジスタと、
    ソースに前記第１電源を、ゲートに前記第３ＰＭＯＳトランジスタのゲートをそれぞれ接続された第４ＰＭＯＳトランジスタと、
    前記第１電源と前記第３ＰＭＯＳトランジスタのドレインとの間に接続された第３定電流源と、
    前記第３ＰＭＯＳトランジスタのドレインと前記第２電源との間に接続された第４定電流源と
    を備え、
    前記３定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第３電流を生成し、前記第３電流は前記第２電流と同じであり
    前記第４定電流源は、ＰＮ接合の順方向電圧に応じた第４電流を生成し、前記第４電流は前記第２電流と異なり、
    前記第４ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力し、
    前記補正電流は、前記複数の補正回路が生成する複数の前記副補正電流の和である
    半導体装置。
  6. 電圧発生回路を備える半導体装置であって、
    前記電圧発生回路は、
    基準電圧を出力する基準電圧生成回路と、
    補正電流を生成して、前記基準電圧生成回路に帰還させる複数の補正回路と
    を具備し、
    前記複数の補正回路の各々は、
    エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧又はそれに対応した電流及びＰＮ接合の順方向電圧又はそれに対応した電流の少なくとも一方に基づいて、前記複数の補正回路の各々ごとに異なる所定温度から低温側又は高温側に向かって単調に増加する副補正電流を生成し、
    前記複数の補正回路のうちの第１補正回路は、副補正電流が第１所定温度から高温側に向かって単調に増加し、
    前記複数の補正回路のうちの第２補正回路は、副補正電流が前記第１所定温度より低温の第２所定温度から低温側に向かって単調に増加し、
    前記第１補正回路は、
    一端に第１電源を接続された第１抵抗と、
    ソースに前記第１電源を、ゲートに前記第１抵抗の他端をそれぞれ接続された第１ＰＭＯＳトランジスタと、
    前記第１抵抗の他端と第２電源との間に接続された第１定電流源と
    を備え、
    前記第１定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第１電流を生成し、
    前記第１ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力し、
    前記第２補正回路は、
    一端に前記第１電源を接続された第２定電流源と
    ソースに前記第１電源を、ゲートに前記第２定電流源の他端をそれぞれ接続された第２ＰＭＯＳトランジスタと、
    前記第２定電流源の他端と前記第２電源との間に接続された第２抵抗と
    を備え、
    前記第２定電流源は、エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第２電流を生成し、前記第２電流は、前記第１電流と異なり、
    前記第２抵抗は、前記第１抵抗と同じであり、
    前記第２ＰＭＯＳトランジスタは、ドレインから前記副補正電流を出力し、
    前記補正電流は、前記複数の補正回路が生成する複数の前記副補正電流の和である
    半導体装置。
  7. 請求項１に記載の半導体装置であって、
    前記複数の補正回路の各々は、制御信号により、選択的にオン又はオフされる
    半導体装置。
  8. 請求項１に記載の半導体装置であって、
    前記基準電圧生成回路は、
    エミッタ面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流とＰＮ接合の順方向電圧に応じた電流と前記補正電流とを加算した基準電流を生成し、電圧に変換して前記基準電圧として出力する
    半導体装置。
  9. 電圧発生回路を備える半導体装置であって、
    前記電圧発生回路は、
    基準電圧を出力する基準電圧生成回路と、
    補正電流を生成して、前記基準電圧生成回路に帰還させる補正回路と
    を具備し、
    前記補正回路は、
    第１電源に接続されたソースと、ドレインに接続されたゲートを有する第１ＰＭＯＳトランジスタと、
    前記第１電源に接続されたソースと、前記第１ＰＭＯＳトランジスタのゲートに接続されたゲートを有する第２ＰＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタのドレインに接続されたコレクタを有する複数のバイポーラトランジスタと、
    前記複数のバイポーラトランジスタに対応して設けられ、一端が第２電源に接続され、他端が対応する前記バイポーラトランジスタのエミッタに接続された複数の第１抵抗と
    を備え、
    前記複数のバイポーラトランジスタの各々のベースは、前記基準電圧を出力する出力端子と前記第２電源との間に直接に接続された複数の第２抵抗の対応する接続ノードと接続され、
    前記第２ＰＭＯＳトランジスタは、前記複数のバイポーラトランジスタのコレクタ側に流れる電流の和に基づいてドレインから前記補正電流を出力する
    半導体装置。
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