CN106951020A - 具有电压生成电路的半导体器件 - Google Patents

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Abstract

本发明各实施方式总体上涉及具有电压生成电路的半导体器件。具体地，本发明提供了在广泛温度范围内输出高精度输出电压的电压生成电路。半导体器件具有电压生成电路。该电压生成电路具有输出参考电压的参考电压生成电路，以及用于生成校正电流并且将校正电流反馈至参考电压生成电路的多个校正电路。该校正电路生成从在校正电路之间变化的预先确定的温度向低温度侧或高温度侧单调增加的子校正电流。该校正电流是多个子校正电流的总和。

Description

具有电压生成电路的半导体器件
本申请是2013年6月7日提交的、申请号为201310232130.3、 发明名称为“具有电压生成电路的半导体器件”的中国发明专利申 请的分案申请。
技术领域
本发明涉及半导体器件，并且更具体地涉及适用于其中具有电 压生成电路的半导体器件的技术。
背景技术
在诸如LSI(大规模集成)等之类的半导体器件中，已知用于生 成参考电压的参考电压生成电路。从精度的视角，要求参考电压生 成电路具有对半导体制造工艺的低依赖性以及低温度依赖性。从节 能的视角，还要求电路以低电源电压运行。作为满足此要求的参考 电压生成电路，已知带隙参考(以下称为“BGR”)电路。
专利文献1和非专利文献1公开了BGR电路的示例。专利文献 2公开了适配于低电源电压的BGR电路。
另一方面，BGR电路包括双极型晶体管作为基本元件。已知双 极型晶体管的基射极间电压的温度依赖性是非线性的(例如，参考 非专利文献2)。非专利文献3公开了具有输出电压的改进非线性温 度依赖性的BGR电路。非专利文献4至6公开了用于校正如专利文献1的BGR电路等中非线性温度依赖性的校正电路。此外，非专利 文献7公开了用于通过与绝对温度的平方成比例的电流(IPTAT 2)校 正温度特性的方法。
现有技术文献
专利文献
专利文献1：美国专利No.3,887,863
专利文献2：日本待审专利申请公开No.H11-45125(对应于美 国专利No.6,160,391)
非专利文献
非专利文献1：Kuijk，K.E,“A Precision Reference Voltage Source”，IEEEJournal of Solid-State Circuits，Vol.sc-8,No.3， 1973年6月
非专利文献2：Tsividis，Y.P.，“Accurate Analysis of Temperature Effectsin Ic-VBE Characteristics with Application to Bandgap Reference Sources”，IEEEJournal of Solid-State Circuits， Vol.sc-15,No.6，1980年12月
非专利文献3：P.Malcovati，“Curvature-Compensated BiCMOS Bandgap with 1-V Supply Voltage”，IEEE Journal of Solid-State Circuits，Vol.sc-36,No.7，2001年7月
非专利文献4：Pease，R.A.,“A New Fahrenheit Temperature sensor”，IEEEJournal of Solid-State Circuits，Vol.sc-19,No.6， 1984年12月
非专利文献5：Paul，R.Patra，A.,“A Temperature-Compensated BandgapVoltage Reference Circuit for High Precision Applications”， India AnnualConference，2004，Proceedings of the IEEE INDICON 2004，第一版，日期：2004年12月20-22
非专利文献6：Paul，R.Patra，A.Baranwal，S.Dash,K.,“Design of Second-OrderSub-Bandgap Mixed-Mode Voltage Reference Circuit For Low VoltageApplications”，VLSI Design，2005，18th International Conference on Issue，日期：2005年1月3-7日
非专利文献7：Sundar，Siddharth，“A Low Power High Power Supply RejectionRatio Bandgap Reference For Portable Applications”，Massachusetts Institute ofTechnology，2008年
发明内容
近年来，BGR电路被要求以1V或更少的电源电压运行并且在 广泛温度范围(例如，从-50℃到150℃)中具有输出电压的高精度 (例如，变化为1％或更少)。在典型的相关领域技术中，此BGR 电路通过将具有不同发射极面积的两个双极型晶体管的基射极间电 压的差电压VPTAT(与绝对温度成比例)与双极型晶体管的基射极间 电压VBE(其随温度单调减少)相加生成参考电压VBGR。
参考电压VBGR的曲线图具有山形，其关于温度向上凸起。对应 于山的顶峰部分的温度T1被设置为具有BGR电路的半导体器件的 中央使用温度。在此情况下，在使用山的顶峰周围的温度T1作为中 心的温度范围内，参考电压VBGR的温度系数几乎变为零。因此，相关领域技术的BGR电路可以生成在温度范围内具有较小温度依赖性 的参考电压VBGR。
然而，在相关领域技术的BGR电路中，当温度朝高温度侧或低 温度侧很大程度远离温度T1时，参考电压VBGR的曲线图的倾斜变 大。具体地，当温度在使用温度T1作为中心的温度范围之外时，温 度系数变大，使得参考电压VBGR的精度大大下降。此外，通过上述 温度范围，覆盖近年来对其需求日益增加的温度范围被认为是困难 的。其输出电压在广泛温度范围内具有高精度的BGR电路被日益需 求。
通过说明书的描述以及所附附图，其它目的和新的特征将变得 容易理解。
根据实施方式，半导体器件通过输出自多个校正电路的多个校 正电流(Icomp1、Icomp2…)校正参考电压生成电路生成的参考电 压(VBGR)。多个校正电路生成的多个校正电流(Icomp1、 Icomp2…)中的每个校正电流是从在校正电路之间变化的预先确定 的温度向低温度侧或高温度侧单调增加的电流。
根据该实施方式，在半导体器件中，参考电压(VBGR)的精度 可以在期望的温度范围内被进一步增加。
附图说明
图1是图示了根据实施方式在半导体器件中提供的电压生成电 路的示例的框图。
图2A是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图2B是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图2C是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图2D是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图2E是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图2F是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图3是图示了根据实施方式在半导体器件中提供的电压生成电 路的另一示例的框图。
图4A是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图4B是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图4C是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图4D是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图4E是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图5A是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图5B是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图5C是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图5D是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图5E是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图6A是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图6B是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图6C是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图6D是图示了根据实施方式用于校正电压生成电路中温度特性 的方法的原理的曲线图。
图7是图示了根据第一实施方式电压生成电路的详细电路配置 的示例的电路图。
图8是图示了根据第一实施方式电压生成电路的详细电路配置 的修改的电路图。
图9是图示了根据第二实施方式电压生成电路的详细电路配置 的示例的电路图。
图10是图示了根据第二实施方式电压生成电路的详细电路配置 的修改的电路图。
图11是图示了根据第二实施方式电压生成电路的详细电路配置 的修改的电路图。
图12是图示了根据第三实施方式电压生成电路的详细电路配置 的示例的电路图。
图13是图示了根据第三实施方式电压生成电路的详细电路配置 的修改的电路图。
图14是图示了根据第四实施方式电压生成电路的详细电路配置 的示例的电路图。
图15A是图示了用于校正图14的实例中的电压生成电路中温度 特性的方法的原理的曲线图。
图15B是图示了用于校正图14的实例中的电压生成电路中温度 特性的方法的原理的曲线图。
图15C是图示了用于校正图14的实例中的电压生成电路中温度 特性的方法的原理的曲线图。
图16是图示了BGR核心电路的详细电路配置的示例的电路 图。
图17A是图示了BGR核心电路的第二电流生成电路的详细电路 配置的示例的电路图。
图17B是图示了BGR核心电路的第二电流生成电路的详细电路 配置的另一示例的电路图。
图18是图示了根据第四实施方式电压生成电路的详细电路配置 的示例的局部电路图。
图19是图示了根据第四实施方式电压生成电路的详细电路配置 的修改的电路图。
图20A是图示了用于校正图19的实例中的电压生成电路中非线 性温度特性的方法的原理的曲线图。
图20B是图示了用于校正图19的实例中的电压生成电路中非线 性温度特性的方法的原理的曲线图。
图20C是图示了用于校正图19的实例中的电压生成电路中非线 性温度特性的方法的原理的曲线图。
图21是图示了根据第五实施方式电压生成电路的详细电路配置 的示例的电路图。
图22是图示了根据第五实施方式电压生成电路的详细电路配置 的修改的电路图。
图23是图示了根据第六实施方式电压生成电路的详细电路配置 的示例的电路图。
图24是图示了根据第六实施方式电压生成电路的详细电路配置 的修改的电路图。
图25是图示了根据第七实施方式电压生成电路的详细电路配置 的示例的电路图。
图26是图示了根据第七实施方式电压生成电路的详细电路配置 的修改的电路图。
图27是图示了根据第八实施方式电压生成电路的详细电路配置 的示例的电路图。
图28是图示了根据第八实施方式电压生成电路的详细电路配置 的修改的电路图。
图29是图示了根据第九实施方式电压生成电路的详细电路配置 的示例的电路图。
图30是图示了根据第九实施方式电压生成电路的详细电路配置 的修改的电路图。
图31是图示了BGR核心电路的详细电路配置的另一示例的电 路图。
图32是图示了BGR核心电路的详细电路配置的另一示例的电 路图。
图33是图示了BGR核心电路的详细电路配置的另一示例的电 路图。
图34是图示了BGR核心电路的详细电路配置的另一示例的电 路图。
图35A是图示了电压生成电路中差分放大器的示例的电路图。
图35B是图示了电压生成电路中差分放大器的示例的电路图。
图36是图示了具有启动电路的电压生成电路的示例的电路图。
图37是图示了其中低通滤波器被插入电源线中的电压生成电路 的电路配置的示例的框图。
图38A是图示了应用电压生成电路的系统的示例的示图。
图38B是图示了应用电压生成电路的系统的示例的示图。
图38C是图示了应用电压生成电路的系统的示例的示图。
图38D是图示了应用电压生成电路的系统的示例的示图。
图39是图示了应用电压生成电路的系统的示例的示图。
图40是图示了应用电压生成电路的系统的示例的示图。
图41是图示了应用电压生成电路的半导体集成电路器件的芯片 布局的示例的框图。
图42是图示了在半导体衬底上制造电压生成电路的实例中的一 部分的截面。
具体实施方式
在下文中，具有电压生成电路的半导体器件的实施方式将参考 所附附图进行描述。
1.实施方式的概述
在下文中，将描述作为实施方式的半导体器件的概述。
图1是图示了根据实施方式在半导体器件中提供的电压生成电 路的示例的框图。电压生成电路1具有参考电压生成电路10和校正 电路20。在该示图中，校正电路20的数目为一。参考电压生成电路 10生成并输出参考电压VBGR(以下还称为“BGR核心电路”)。 校正电路20根据参考电压VBGRC生成校正电流Icomp并且使其反馈 回到BGR核心电路10。校正电流Icomp是用于校正参考电压VBGR的温度特性的电流。
图2A至图2F是图示了根据实施方式用于校正电压生成电路中 温度特性的方法的原理的曲线图。那些曲线图图示了用于校正图1 的电压生成电路1中温度特性的方法的原理。在每个曲线图中，纵 轴指示电压，横轴指示温度。曲线图用于图示概念并不总是数值上精确。
图2A和图2B图示了常规已知的用于生成参考电压VBGR的方法 的原理。参考电压VBGR通过将具有不同发射极面积的两个双极型晶 体管的基射极间电压之间的差电压VPTAT(与绝对温度成比例)与双 极型晶体管的基极和发射极之间PN结的正向电压VBE(其与温度一 起单调减少)相加生成。参考电压VBGR的曲线具有向上凸起的山 形。对应于山的顶峰部分的温度T1被设置为电压生成电路1的中央 使用温度。因此，在使用温度T1作为中心的温度范围内，温度系数 变为几乎为零，并且生成具有小温度依赖性的参考电压VBGR。当温 度朝高温度侧或低温度侧很大程度远离温度T1时，参考电压VBGR的 曲线图的倾斜变大，即，温度系数变大，使得参考电压VBGR的精度 大大下降。
在图1所示实施方式的电压生成电路1中提供了校正电路20， 用于防止参考电压VBGR的精度的大大下降，甚至在向高温度侧或低 温度侧远离中央使用温度的温度下。图2C至图2F图示了实施方式 用于生成参考电压VBGR的方法的原理。首先，如图2C所示，BGR 核心电路10生成参考电压VBGR，以便将对应于参考电压VBGR的曲 线图的山的顶峰部分的温度向低温度侧移动。在示图中，温度T1被 移动至低温度侧的温度T1’。将温度向低温度侧移动的原因是校正高 温度侧。通过将温度T1向低温度侧移动，低温度侧的精度得到改 进。通过校正高温度侧，高温度侧的精度得到改进。因此，精度可 以在广泛温度范围内得到改进。相反，在校正低温度侧的实例中温 度T1被移动至高温度侧。
如图2D和图2E所示，校正电路20执行参考电压VBGR或与参 考电压VBGR成比例的电压VBGRC和双极型晶体管的基极和发射极之 间P-N结的正向电压VBE之间的减法，用于生成其中减法结果为正 的范围内的校正电流Icomp。电压VBGRC或电压VBE被生成使得处于 电压VBGRC和电压VBE交叉点处的温度T2大于温度T1’(T2＞ T1’)。因此，校正电路20生成从预先确定的温度T2向高温度侧单 调增加的电流，如校正电流Icomp(图2E)。预先确定的温度T2还被称作阈值温度。
如图2F所示，校正电路20的校正电流Icomp(图2E)被反馈 至BGR核心电路10并且被添加至参考电压VBGR(图2C)，由此生 成最终参考电压VBGR(图2F)。最终参考电压VBGR(图2F)的曲 线图在温度T1’和温度T3(＞T2)两点中具有山的顶峰，并且其形状 具有在温度T2周围的山谷。满足关系T1’＜T2＜T3。在从略低于温度 T1’的温度到略高于温度T3的温度范围内，参考电压VBGR关于温度 的波动宽度较小。即，在温度范围内，温度系数被抑制成较小。换言之，与图2B的参考电压VBGR相比，可以在更宽的范围内降低图 2F的参考电压VBGR的改变。即，参考电压VBGR的精度可以被进一 步提高。稍后将描述图1的电压生成电路1的详细电路配置。
虽然校正电路20的数目在图1中为一，但是通过提供多个校正 电路，参考电压VBGR的精度可以被进一步提高。在下文中，将描述 提供多个校正电路的实例。
图3是图示了根据实施方式在半导体器件中提供的电压生成电 路的另一示例的框图。电压生成电路1具有BGR核心电路10和多 个校正电路20-1至20-n(其中“n”为自然数；校正电路的数 目)。BGR核心电路10生成并输出参考电压VBGR。多个校正电路 20-1至20-n生成校正电流Icomp并且使其反馈至BGR核心电路 10。校正电路20-i(i＝1至n；自然数)中的每个校正电路生成校正 电流Icompi(还被称作“子校正电流”)，校正电流Icompi从在校 正电路20-i之间变化的预先确定的温度(阈值温度)向低温度侧或 高温度侧单调增加。校正电流Icomp是用于校正参考电压VBGR的温 度特性的电流，并且是由多个校正电路20-1至20-n生成的多个校正 电流Icomp1至Icompn的总和。校正电路20-i基于参考电压VBGR或 与参考电压VBGR对应的电压VBGRC生成校正电流Icompi。
校正电路20-i可以基于电压VPTAT或与电压VPTAT对应的电流 IPTAT以及电压VBE或与电压VBE对应的电流IVBE生成校正电流 Icompi。电压VPTAT是具有不同发射极面积的两个双极性型晶体管基 射极间电压的差电压。电压VBE是双极型晶体管的基极和发射极之 间PN结的正向电压VBE。
在图3所示实施方式中，为了防止参考电压VBGR的精度的大大 下降，甚至在向高温度侧或低温度侧远离中央使用温度的温度下， 提供了多个校正电路20-1至20-n。校正电路20-i的每个校正电路生 成校正电流Icompi。校正电流Icompi从阈值温度T2向高温度侧或低 温度侧单调增加。阈值温度T2不同于另一校正电路20-i’(i’≠i)的 校正电流Icompi’的预先确定的温度T2。没有必要使用多个校正电路 20-1至20-n中的所有校正电路，并且多个校正电路20-1至20-n中 的任意一个或多个校正电路可以通过例如控制至校正电路20-i的电 源的方法进行操作。
换言之，多个校正电路20-1至20-n可以是与BGR核心电路10 级联的电路，检测不同的阈值温度，以及生成不同的校正电流 Icomp1至Icompn。校正电流Icomp(＝ΣIcompi)可以通过任意改变 级联的级数而任意改变。在下文中，将具体描述。
首先，将描述用于校正参考电压VBGR的高温度侧上温度特性的 方法。
图4A至图4E是图示了根据实施方式用于校正电压生成电路中 温度特性的方法的原理的曲线图。示图图示了用于校正图3的电压 生成电路1中温度特性的方法的原理。在每个曲线图中，纵轴指示 电压，并且横轴指示温度。曲线图用于图示概念并不总是数值上精确。示图图示了其中校正电路20的数目为三(n＝3，校正电路20-1 至20-3)的实例。校正电路20-i的每个校正电路的基本功能与图1 中的校正电路20的基本功能类似。即，校正电路20-i的每个校正电 路生成如图2D和图2E所示的校正电流Icompi。校正电流Icompi中 的每个校正电流从阈值温度T2向高温度侧单调增加。至少，阈值温 度T2不同于另一校正电路20-i’(i’≠i)的校正电流Icompi’的温 度。此外，对校正电流Icompi的温度的增加/减少的比率可以不同。
图4A是对应于图2E、关于校正电路20-1的曲线图，并且图示 了校正电流Icomp1。校正电流Icomp1从阈值温度T2a向高温度侧单 调增加。图4B是对应于图2E、关于校正电路20-2的曲线图，并且 图示了校正电流Icomp2。校正电流Icomp2从阈值温度T2b向高温度 侧单调增加。图4C是对应于图2E、关于校正电路20-3的曲线图， 并且图示了校正电流Icomp3。校正电流Icomp3从阈值温度T2c向高 温度侧单调增加。在该实例中，满足关系T2a＜T2b＜T2c。阈值温度 T2的改变可以例如通过改变校正电路20-i中的电压VBGRC实现。在 图4A至图4C的示例中，可以通过以校正电路20-1、20-2和20-3 的顺序降低电压VBGRC来实现。用于生成校正电流Icompi的方法不 限于图2D的示例(VBGRC+VBE)。
如图4D所示，最终校正电流Icomp是校正电流Icomp1、 Icomp2和Icomp3的总和。校正电流Icomp是阈值温度T2a与T2b之 间的Icomp1，阈值温度T2b与T2c之间的Icomp1+Icomp2，以及在阈 值温度T2c或更高温度下的Icomp1+Icomp2+Icomp3。即，校正电流 Icomp随温度升高逐渐增加。其对应于在校正电流Icomp被添加之 前的参考电压VBGR(图2C)逐渐向高温度侧减少的实例。通过向图 2C的电压VBGR添加校正电流Icomp，生成图4E的参考电压VBGR。 相比于图2F的参考电压VBGR，图4E的参考电压VBGR关于温度的 改变可以在更广泛的范围内在高温度侧上降低。即，参考电压VBGR的精度可以被进一步提高。稍后将描述该实例中图3的电压生成电 路1的详细电路配置。
接下来，将描述用于校正参考电压VBGR在低温度侧上温度特性 的方法。
图5A至图5E是图示了根据实施方式用于校正电压生成电路中 温度特性的方法的原理的曲线图。示图图示了用于校正图3的电压 生成电路1中温度特性的方法的原理。在每个曲线图中，纵轴指示 电压，并且横轴指示温度。曲线图用于图示概念并不总是数值上精确。示图还图示了其中校正电路20的数目为三(n＝3，校正电路20- 1至20-3)的实例。校正电路20-i的每个校正电路的基本功能与图1 中的校正电路20的基本功能相反。即，校正电路20-i的每个校正电 路执行与参考电压VBGR成比例的电压VBGRC(或参考电压VBGR)和 基极和发射极之间P-N结的正向电压VBE之间的减法，用于生成减 法结果为正的范围内的校正电流Icompi。也即，图2D中的正电压是 相反的。校正电流Icompi中的每个校正电流从阈值温度T2向低温度 侧单调增加。至少，阈值温度T2不同于另一校正电路20-i’(i’≠i) 的校正电流Icompi’的温度。此外，对校正电流Icompi的温度的增加 /减少的比率可以不同。
图5A是对应于图2E、关于校正电路20-1的曲线图，并且图示 了校正电流Icomp1。校正电流Icomp1从阈值温度T2c向低温度侧单 调增加。图5B是对应于图2E、关于校正电路20-2的曲线图，并且 图示了校正电流Icomp2。校正电流Icomp2从阈值温度T2b向低温度 侧单调增加。图5C是对应于图2E、关于校正电路20-3的曲线图， 并且图示了校正电流Icomp3。校正电流Icomp3从阈值温度T2a向低 温度侧单调增加。在该实例中，满足关系T2a＜T2b＜T2c。阈值温度 T2的改变可以例如通过改变校正电路20-i中的电压VBGRC实现。在 图5A至图5C的示例中，可以通过以校正电路20-1、20-2和20-3 的顺序增加电压VBGRC来实现。用于生成校正电流Icompi的方法不 限于图2D的示例(VBGRC+VBE)，其中正电压是相反的。
如图5D所示，最终校正电流Icomp是校正电流Icomp1、 Icomp2和Icomp3的总和。校正电流Icomp是阈值温度T2c与T2b之 间的Icomp3，阈值温度T2b与T2a之间的Icomp2+Icomp3，以及在阈 值温度T2a或更低温度下的Icomp1+Icomp2+Icomp3。即，校正电流 Icomp随温度降低逐渐增加。其对应于在校正电流Icomp被添加之 前的参考电压VBGR(图2C)逐渐向低温度侧减少的实例。通过向图 2C的电压VBGR添加校正电流Icomp，生成图5E的参考电压VBGR。 在该实例中，优选在通过将山形顶峰的温度T1移至高温度侧(而非 低温度侧)获得的温度T1’使用图2C的电压VBGR的弧线。相比于图 2F的参考电压VBGR，图5E的参考电压VBGR关于温度的改变可以在 更广泛的范围内在低温度侧上降低。即，参考电压VBGR的精度可以 被进一步提高。稍后将描述该实例中图3的电压生成电路1的详细 电路配置。根据待获得的精度，校正电路20-i的数目可以如在图1 的实例中为一。
接下来，将描述用于校正参考电压VBGR的高温度侧和低温度侧 两者上温度特性的方法。
图6A至图6D是图示了根据实施方式用于校正电压生成电路中 温度特性的方法的原理的曲线图。示图图示了用于校正图3的电压 生成电路1中温度特性的方法的原理。在每个曲线图中，纵轴指示 电压，并且横轴指示温度。曲线图用于图示概念并不总是数值上精确。示图图示了其中校正电路20的数目为二(n＝2，校正电路20-1 和20-2)的实例。校正电路20-1(低温度侧)的基本功能如在图5A 的实例中与图1中的校正电路20的基本功能相反。校正电路20-2 (高温度侧)的基本功能如在图4A至图4E的实例中与图1中的校 正电路20的基本功能类似。校正电流Icomp1从阈值温度T2a向低温 度侧单调增加。校正电流Icomp2从阈值温度T2b向高温度侧单调增 加。预先确定的温度T2a不同于另一预先确定的温度T2b。下面，将 具体进行描述。此外，关于校正电流Icompi的温度的增加/减少的比 率可以不同。
图6A是对应于图5C、关于校正电路20-1的曲线图，并且图示 了校正电流Icomp1。校正电流Icomp1从阈值温度T2a向低温度侧单 调增加。图6B是对应于图4C、关于校正电路20-2的曲线图，并且 图示了校正电流Icomp2。校正电流Icomp2从阈值温度T2b向高温度 侧单调增加。在该实例中，满足关系T2a＜T2b。阈值温度T2的改变 可以例如通过改变校正电路20-i中的电压VBGRC实现。用于生成校 正电流Icompi的方法不限于图2D的示例(VBGRC+VBE)。
如图6C所示，最终校正电流Icomp是校正电流Icomp1和 Icomp2的总和。校正电流Icomp是在阈值温度T2a或更低温度下的 Icomp1，以及在阈值温度T2b或更高温度下的Icomp2。即，校正电 流Icomp随温度在低温度侧降低而增加，并且随温度在高温度侧升 高而增加。其对应于在校正电流Icomp被添加之前的参考电压VBGR (图2C)向低温度侧减少并且向高温度侧减少的实例。通过向图 2B的电压VBGR添加校正电流Icomp，生成图6D的参考电压VBGR。 在该实例中，如2B的电压VBGR，并非总是需要将在山形顶峰的温 度T1移至低温度侧或高温度侧。相比于图2B的参考电压VBGR，图 6D的参考电压VBGR关于温度的改变可以在更广泛的范围内在低温 度侧和高温度侧两者上降低。即，参考电压VBGR的精度可以被进一 步提高。稍后将描述该实例中图3的电压生成电路1的详细电路配 置。根据待获得的精度，可以在高温度侧和低温度侧中的每一侧上 提供多个校正电路20-i。校正电路20-i在低温度侧上的数目与在高 温度侧上的数目可以彼此不同。
2.实施方式的细节
下文，将描述用于实现实施方式概述中描述的配置和效果的具 体示例的细节。
第一实施方式
将描述根据第一实施方式的半导体器件。在第一实施方式中， 将描述如下实例，其中校正电路20基于参考电压VBGR(或电压 VBGRC)以及双极型晶体管的基极和发射极之间的电压VBE生成校正 电流Icomp并且通过该校正电流Icomp校正参考电压VBGR的高温度 侧。在该实施方式中，校正电路20的数目为一。
该实施方式中的电压生成电路为图1中所示的电压生成电路， 并且如图2C至图2F所示在高温度侧上执行校正。
图7是图示了根据第一实施方式电压生成电路的详细电路配置 的示例的电路图。虽然不受限制，但是电压生成电路1通过已知 CMOS集成电路制造技术被形成在半导体衬底(诸如单个硅衬底) 上。该配置在以下实施方式中是相同的。
BGR核心电路10具有电流生成单元101和电压输出单元102。 电流生成单元101生成通过将根据具有不同发射极面积的两个双极 型晶体管Q1和Q2的基极和发射极之间的电压的差电压(ΔVBE)的 电流、根据双极型晶体管Q2的基射极间电压VBE2的电流和校正电路20生成的校正电流Icomp相加获得的电流I。电压输出单元102将 生成的电流转换成参考电压VBGR并将其输出。
电流生成单元101例如具有NPN型双极型晶体管Q1和Q2，电 阻器R1、R2、R3、R5、R7、R8和Rz、电容器CC、差分放大器A1和 P沟道类型MOS晶体管MP1和MP2。输出单元102例如具有电阻 器R4。
双极型晶体管Q1和Q2的发射极端子通常被耦合。双极型晶体 管Q1的基极端子被耦合至双极型晶体管Q2的集电极端子。双极型 晶体管Q1的发射极面积是双极型晶体管Q2的发射极面积的“n”倍 (n为二或更大的整数)。即，被设置使得当相同电流通过双极型晶 体管Q1和Q2时，双极型晶体管Q2的发射极电流密度是双极型晶体 管Q1的发射极电流密度的“n”倍。在该示图的示例中，“n”等于 20。电阻器R1的一端被耦合至双极型晶体管Q2的基极端子，并且 另一端被耦合至双极型晶体管Q1的集电极端子。电阻器R2的一端 被耦合至电阻器R1的一端，并且另一端被耦合至双极型晶体管Q1的集电极端子。电阻器R5被提供在通常耦合至双极型晶体管Q1和 Q2的发射极端子与接地节点之间。电阻器R3被提供在双极型晶体管 Q2的基极端子与接地节点之间。向差分放大器A1供应在双极型晶体 管Q1和Q2的每一个的集电极侧上的电势。PMOS晶体管MP1和 MP2的每一个具有差分放大器A1的输出电压被向其供应的栅极端 子，并且具有电源节点Vcc经由电阻器R7或R8与其耦合的源极端 子。PMOS晶体管MP1的漏极端子被耦合至电阻器R1和R2的连接 节点。通过这种方式，形成反馈环路。电阻器R4的一端被耦合至 PMOS晶体管MP2的漏极端子，并且另一端被耦合至接地节点。因 此，电流I从PMOS晶体管MP2的漏极端子被供应至电阻器R4。 PMOS晶体管MP2的漏极端子与电阻器R4之间连接节点处的电压为 参考电压VBGR。稍后将描述BGR核心电路10的操作原理。
电阻器Rz和电容器Cc以此顺序串联耦合并且耦合至差分放大 器A1的输出侧以及PMOS晶体管MP1的漏极端子。这些元件是用 于相位补偿的元件以防止电路振荡，并且与电流和电压生成不具有 直接关系。电阻器R7和R8是源电阻器用于降低PMOS晶体管MP1 和MP2中不匹配的影响，并且可以在可以忽略不匹配的影响的情况 下省略。
校正电路20根据如下电压生成校正电流Icomp，该电压通过将 双极型晶体管Q3的基射极间电压VBE3从输出电压VBGR或对应于输 出电压VBGR的电压VBGRC减去而获得，并且将生成的校正电流 Icomp反馈至电流生成单元101。
校正电路20例如具有差分放大器A2、双极型晶体管Q3、电阻 器R6、P沟道类型MOS晶体管MP3和MP4。优选地，校正电路20 具有P沟道类型MOS晶体管MP6。
差分放大器A2接收BGR核心电路10的输出电压VBGR以及对 应于输出电压VBGR的VBGRC并且用作电压跟随器。双极型晶体管Q3具有差分放大器A2的输出端子与其耦合的基极端子。电阻器R6被 提供在双极型晶体管Q3的发射极端子与接地节点之间。PMOS晶体 管MP3具有电源节点Vcc与其耦合的源极端子以及具有耦合的栅极 端子与漏极端子并且与双极型晶体管Q3的集电极端子耦合。PMOS 晶体管MP4的源极端子被耦合至电源节点Vcc，并且栅极端子被耦 合至PMOS晶体管MP3的栅极端子。PMOS晶体管MP3和MP4配 置如下电流镜电路，该电流镜电路根据双极型晶体管Q3的集电极侧 上流动的电流从PMOS晶体管MP4输出校正电流Icomp。虽然不受 限制，但是该校正电流Icomp被反馈至电流生成单元101的电阻器 R5与双极型晶体管Q1和Q2的通常耦合的发射极端子之间的节点。 通过采用反馈方法，精度可以被提高而不需要元件电路(诸如差分 放大器和用于校正电路20的电流镜)的高精度，以及不需要添加大 面积和电流。
差分放大器A2被提供以供应双极型晶体管Q3的基极电流。然 而，在可以通过直接从PMOS晶体管MP2供应基极电流而忽略参考 电压VBGR的影响的情况下可以省略差分放大器A2。稍后将描述校正 电路20的详细操作原理。
电压生成电路1的操作原理将关于BGR核心电路10和校正电 路20中的每一个进行描述。
(1)BGR核心电路10
在图7中，电阻器R1中流动的电流被表示为I1，电阻器R2中流 动的电流被表示为I2，PMOS晶体管MP1和MP2中流动的电流被表 示为I，以及电阻器R1和R2的连接点处的电压被表示为V3，并且假 设满足关系R1＝R2＝R12。在如下描述中，电流镜电路与类似物的镜 像比为1:1。然而，本发明并不限于该比率，并且该镜像比可以被改 变。在如下描述中，为了更容易理解，执行计算而不需要考虑双极 型晶体管的基极电流。然而，在仿真或实际设计中，执行包括基极 电流的计算。
双极型晶体管的饱和电流密度被表示为Js，单位面积被表示为 A，热电压被表示为VT＝kT/q，玻耳兹曼常量(Boltzmann constant) 被表示为k，绝对温度被表示为T，以及电荷基本量子被表示为q。 关于双极型晶体管Q1的基射极间电压VBE1和双极型晶体管Q2的基射极间电压VBE2满足方程式1。当差分放大器A1的反馈操作正常 时，满足如下方程式2。
R12I2+VBE1＝VBE2 …(2)
当方程式1被方程式2取代时，满足如下方程式3。
根据基尔霍夫(Kirchhoff)电压定律，从电势V3的节点到差分 放大器A1的输入端子满足如下方程式4。当方程式4被整理，作为 电流I1和I2的关系的如下方程式5被满足。当电流I2从方程式3和 方程式5中消除时，方程式可以近似作为如下方程式6。Vos表示差 分放大器A1的输入偏移电压。在方程式6中，假设满足 VOS/I1·R12＜＜1。
V3-R12I1+VOS＝V3-R12I2 …(4)
通过解出方程式6中关于I1的二次方程式，I1被表示为如下方 程式7A。方程式7A中的D被表示为如下方程式7B。
D＝(VTln(n))2+(2ln(n)-4)VOSVT+VOS 2 …(7B)
因此，输出电压VBGR可以由如下方程式8表示。从该方程式容 易看出，通过关系R4＜R3，输出电压VBGR可以被降低(大于1.0V 或更少)。
当基于方程式8获得VOS＝0时的输出电压VBGR的误差ΔVBGR时，与非专利文献1和专利文献1中描述的BGR核心电路的值相 比，该实施方式的BGR核心电路10的值可以变得非常小。
容易理解，该实施方式的BGR核心电路10的输出电压VBGR为 1.0V或更少，并且操作可以从大约1.0V作为电源电压Vcc进行操 作。其还可以容易地从方程式8理解。即，该实施方式的BGR核心 电路10通过将在电阻器R3中流动的、根据双极型晶体管Q2的VBE的电流(IR3＝VBE2/R3)与和绝对温度成比例的PTAT(与绝对温度成 比例)电流(I＝I1+I2)相加而取消了与温度成比例的系数。电阻器 R4将通过加法获得的电流转换成电压并且输出该电压。因此，通过 调节电阻器R3和R4之间的比例，可以输出1.0V或更少的低输出电 压VBGR。
如上文所述，在BGR核心电路10中，通过调节电阻器R3和R4之间的比率，可以生成更低的输出电压VBGR，并且可以实现在更低 电源电压Vcc的操作。此外，如图7所示，通过将电阻器R5插入在 双极型晶体管Q1和Q2的发射极端子与接地节点之间，差分放大器 A1的共输入电压可以被移至更高，从而促进设计。
(II)校正电路20
首先，将描述双极型晶体管的基射极间电压VBE的温度依赖 性。当集电极电流IC的温度依赖性由非专利文献2中描述的如下方 程式9表示时，基射极间电压的温度依赖性被表示为如下方程式 10。
IC∝Tm …(9)
在该方程式中，TR表示参考温度。η表示取决于双极型晶体管的 器件结构的常量并且其值为大约3.6至4.0。VG0表示到带隙电压的 绝对温度OK的外推(extrapolation)值。如上文所述，当集电极电 流IC与绝对温度成比例时，“m”变成“1”。方程式10变形为如 下方程式11。
在方程式11中，第一项是不取决于温度的常量，并且第二项与 绝对温度成比例。第三项不与绝对温度成比例并且表示非线性依赖 性。即，基射极间电压VBE表示对温度的非线性依赖性。
当电阻比确定的常量被设置为K和L时，“(1)BGR核心电 路10”中描述的BGR核心电路的一般公式(方程式8)可以由以下 方程式12表示。ΔVBE表示两个双极型晶体管Q1和Q2的基射极间 电压VBE的差电压。
如还可以从方程式12理解，第一项中基射极间电压VBE的温度 依赖性具有非线性。理论上不可能仅通过与绝对温度成比例的第二 项来校正非线性温度依赖性。因此，在该实施方式的电压生成电路1 中，输出电压VBGR的非线性温度依赖性由以下方法校正。
在图7中，在电阻器R5和双极型晶体管Q1和Q2的发射极端子 的耦合节点处的电势被设置为V2，并且校正电流被设置为Icomp。 为了更容易理解，假设R1＝R2＝R12，并且I1＝I2＝IPTAT。IPTAT可以根 据VBE2＝VBE1+R12·IPTAT由以下方程式13表示。
电流I根据基尔霍夫电流定律由以下方程式14表示，并且在电 阻器R2中流动的电流IR3被表示为以下方程式15，使得电流I由以 下方程式16表示。
I＝2IPTAT+IR3 …(14)
因此，输出电压VBGR由以下方程式17表示。
例如图3的BGR核心电路10，可以通过调节电阻器R3和R4降 低输出电压VBGR。
当PMOS晶体管MP3和MP4的镜像比被设置为1:1时，校正电 流Icomp可以由以下方程式18表示。
如方程式18所示，校正电流Icomp基于输出电压VBGRC与双极 型晶体管Q3的基射极间电压VBE3之间的差电压VBE3而生成。由于 在低温度侧上VBGRC小于VBE3，因此校正电流Icomp不流动。在高 温度侧上，校正电流Icomp从VBGRC变得等于VBE3的温度处添加。 因此，校正电流Icomp由如下方程式19表示。
因此，在电压生成电路1中，方程式17中第一项的基射极间电 压VBE(对应于图2A中的VBE)的非线性通过第二项的IPTAT(对应 于图2E的Icomp)经受线性校正，并且还通过第三项的校正电流 Icomp(对应于图2E的Icomp)经受非线性校正。通过根据具有温 度依赖性的两个电压(输出电压VBGRC和基射极间电压VBE3，对应 于图2D中的VBGRC和VBE)之间的差生成校正电流Icomp，校正电 流Icomp从VBGRC＝VBE3的温度处添加。校正电流Icomp的倾斜可以 由电阻器R6的值控制。因此，通过调节VBGR的特性使得在期望的 温度范围内满足关系VBGRC≥VBE3以校正温度特性，非线性温度特性 可以被校正。
上述计算是近似计算。实际中，在BGR核心电路10与校正电 路20之间形成环路，并且执行反馈。因此，根据上文计算的略微偏 差发生在如电阻值、校正电流Icomp值等中。精确值可以通过仿真 获得。在该示例中，由于电源电压Vcc为大约1.0V并且在假设输出 电压VBGR被设置为大约0.63V的情况下，校正电路20中双极型晶 体管Q3的级数为一。在输出电压为大约1.2V的情况下期望将校正 电路20中双极型晶体管Q3的级数设置为二。
是否使用校正电路20可以由控制信号(掉电信号)控制。例 如，存在以下方法。PMOS晶体管MP6具有电源节点Vcc与其耦合 的源极端子并且具有PMOS晶体管MP3的栅极端子与其耦合的漏极 端子。分别向差分放大器A2的电源开关(未示出)和PMOS晶体管 MP6的栅极端子提供掉电信号PD和其反相信号PD_N。掉电信号 PD是用于在其处于高电平时减少校正电路20的功率的控制信号。 即，在没有使用校正电路20的情况下，掉电信号PD被设置为高电 平。在该实例中，差分放大器A2的电源开关被关断，至差分放大器 A2的电源被停止，PMOS晶体管MP6被开启，以及PMOS晶体管 MP3和MP4被关断。因此，校正电路20的操作可以被停止。该方 法还可以用于以下其它实施方式。
在电压生成电路1中，通过使得BGR核心电路10的电阻器R1至R5和电阻器R6可变，可以在电压生成电路1的制造之后调节(修 正)参考电压VBGR。即，为了校正在制造时器件变化的影响，在制 造之后向电阻器R1至R6提供调节电阻值的功能。例如，通过向电阻 器提供抽头(tap)以及通过半导体开关、熔断器等执行切换，电阻 器可以在制造之后进行调节。用于保存抽头切换信息的位置可以位 于半导体芯片的内部或外部。然而，信息以非易失性方式保存在熔 断器或非易失性存储器中以便制造之后可重写。在制造中受器件变 化影响的特性包括输出的绝对值(参考电压VBGR)和温度特性。例 如，在图7的电路中，通过调节电阻器R3，即，通过在BGR核心电 路10的制造之后改变电阻器R3的大小，可以改进输出(参考电压VBGR)的温度特性。通过改变电阻器R1＝R2＝R12的大小也可以得到 类似改进。通过调节电阻器R4，可以改进输出(参考电压VBGR)的 绝对值。通过调节电阻器R5和电阻器R6，可以改进输出(参考电压 VBGR)的非线性效应。这些还可以从方程式17、19等容易理解。如 电阻器R1至R6，优选使用相同器件类型的电阻器(例如，使用多晶 硅的电阻器)。该方法还可以用于以下其它实施方式。
修改
接下来，将描述对第一实施方式的电压生成电路1的详细电路 配置的修改。
图8是图示了根据第一实施方式电压生成电路1的详细电路配 置的修改的电路图。图8的电压生成电路1不同于图7的电压生成 电路1，不同点在于2在校正电路20a中没有使用差分放大器A。在 下文中，将主要描述与图7的电压生成电路1的不同点。
在该实例中，BGR核心电路10向校正电路20a供应电流I而非 参考电压VBGR。电流I是如图7的实例中I1(IPTAT)+I2(IPTAT)和 IR3的总和，并且是PMOS晶体管MP2中流动的电流。
校正电路20a通过从对应于生成自电流I的参考电压VBGR的 VBGRC中减去双极型晶体管Q3的基射极间电压VBE3而生成校正电流 Icomp，并且使得该校正电流Icomp反馈至电流生成单元101。
校正电路20a例如具有双极型晶体管Q3，电阻器R6、R10和 R40，以及P沟道类型MOS晶体管MP3和MP4。这里没有示出图7 中所示的P沟道类型MOS晶体管MP6。
PMOS晶体管MP5具有BGR核心电路10中PMOS晶体管MP2 的栅极端子与其耦合的栅极端子，并且具有电源节点Vcc经由电阻 器R10与其耦合的源极端子。电阻器R40的一端被耦合至PMOS晶体 管MP5的漏极并且另一端被耦合至接地节点。PMOS晶体管MP5与 电阻器R40之间的耦合节点被耦合至双极型晶体管Q3的基极端子。 另一双极型晶体管Q3，电阻器R6以及PMOS晶体管MP3和MP4与 图7的实例类似。在BGR核心电路中省略电阻器R7和R8的情况 下，还省略电阻器R10。
电流镜电路包括PMOS晶体管MP5和BGR核心电路10中的 PMOS晶体管MP2。因此，PMOS晶体管MP2中流动的电流I还 在PMOS晶体管MP5中流动。因此，在PMOS晶体管MP5与电阻器R40之间的连接节点处生成对应于输出电压VBGR的电压VBGRC。 参考电压VBGRC被供应至双极型晶体管Q3的基极端子。因此，图8 的校正电路20a可以执行与图7的校正电路20类似的操作。
在该实施方式中，同样在图8的电压生成电路1中，可以获得 类似于图7的电压生成电路1的效果。另外，图8的校正电路20a 与图7的校正电路20不同，其不使用差分放大器A2。因此，与图7 的校正电路20相比电路面积可以被减少。
第二实施方式
将描述根据第二实施方式的半导体器件。在第二实施方式中， 将描述如下实例，其中校正电路20基于参考电压VBGR(或电压 VBGRC)以及双极型晶体管的基射极间电压VBE生成校正电流Icomp 并且通过该校正电流Icomp校正参考电压VBGR的高温度侧。在该实 施方式中，提供多个校正电路20。换言之，其中提供多个校正电路 20的实施方式不同于其中校正电路20的数目为一的第一实施方式。 在下文，将主要描述与第一实施方式的不同点。
第二实施方式中的电压生成电路为如图3中所示的电压生成电 路，并且如图4A至图4E所示在高温度侧上执行校正。
图9是图示了根据第二实施方式电压生成电路1的详细电路配 置的示例的电路图。电压生成电路1不同于图7的电压生成电路1， 不同点在于校正电路20的数目为多个，例如，三个。在示图的示例 中，校正电路20并非彼此独立存在但从电路的实质功能的角度被视 为三个。该三个校正电路20可以彼此独立存在。在下文，将主要描 述与图7的电压生成电路1的不同点。
BGR核心电路10的输出单元102具有四个电阻器R4a、R4b、 R4c和R4d。该电阻器R4a、R4b、R4c和R4d在PMOS晶体管MP2的漏 极端子与接地节点之间以此顺序串联耦合。在P沟道类型MOS晶体 管MP2的漏极端子与电阻器R4a之间连接节点处的电压作为参考电 压VBGR。该参考电压VBGR被电阻器R4a、R4b、R4c和R4d划分。因 此，在电阻器R4a与R4b之间连接节点的电压作为VBGRCa向校正电路20输出。类似地，在电阻器R4b与R4c之间连接节点的电压作为 VBGRCb向校正电路20输出。另外，在电阻器R4c与R4d之间连接节 点的电压作为VBGRCc向校正电路20输出。满足如下关系：参考电压 VBGR＞电压VBGRCa＞电压VBGRCb＞电压VBGRCc。可以认为电压 VBGRCa、VBGRCb和VBGRCc为对应于电压VBGR的电压VBGRC。
校正电路20例如具有差分放大器A2a、A2b和A2c，双极型晶体 管Q3a、Q3b和Q3c，电阻器R6a、R6b和R6c，以及P沟道类型MOS 晶体管MP3和MP4。在校正电路20中，校正电路20-1包括差分放 大器A2a，双极型晶体管Q3a，电阻器R6a，以及P沟道类型MOS晶 体管MP3和MP4。类似地，另一校正电路20-2包括差分放大器 A2b，双极型晶体管Q3b，电阻器R6b，以及P沟道类型MOS晶体管 MP3和MP4。此外，另一校正电路20-3包括差分放大器A2c，双极 型晶体管Q3c，电阻器R6c，以及P沟道类型MOS晶体管MP3和 MP4。因此，配置电流镜电路的PMOS晶体管MP3和MP4由三个 校正电路20-1至20-3共同使用。在示图中，没有图示图7中所示的 P沟道类型MOS晶体管MP6。
在校正电路20-1中，差分放大器A2a接收BGR核心电路10的 输出电压VBGRCa并且配置为电压跟随器。双极型晶体管Q3a具有差 分放大器A2a的输出端子与其耦合的基极端子并且具有PMOS晶体 管MP3的漏极端子与其耦合的集电极端子。电阻器R6a被提供在双 极型晶体管Q3a的发射极端子与接地节点之间。校正电路20-1生成 与通过从VBGRCa减去双极型晶体管Q3a的基射极间电压VBE3a获得的 电压对应的校正电流Icomp1。此时的阈值温度为图4A中的T2a。
类似地，在校正电路20-2中，差分放大器A2b接收BGR核心电 路10的输出电压VBGRCb并且配置为电压跟随器。双极型晶体管Q3b具有差分放大器A2b的输出端子与其耦合的基极端子并且具有PMOS 晶体管MP3的漏极端子与其耦合的集电极端子。电阻器R6b被提供 在双极型晶体管Q3b的发射极端子与接地节点之间。校正电路20-2 生成与通过从VBGRCb减去双极型晶体管Q3b的基射极间电压VBE3b获 得的电压对应的校正电流Icomp2。此时的阈值温度为图4B中的 T2b。
类似地，在校正电路20-3中，差分放大器A2c接收BGR核心电 路10的输出电压VBGRCc并且作为电压跟随器。双极型晶体管Q3c具 有差分放大器A2c的输出端子与其耦合的基极端子并且具有PMOS 晶体管MP3的漏极端子与其耦合的集电极端子。电阻器R6c被提供 在双极型晶体管Q3c的发射极端子与接地节点之间。校正电路20-3 生成与通过从VBGRCc减去双极型晶体管Q3c的基射极间电压VBE3c获 得的电压对应的校正电流Icomp3。此时的阈值温度为图4C中的 T2c。
PMOS晶体管MP3和MP4与图7的实例类似。PMOS晶体管 MP3和MP4配置电流镜电路，其从PMOS晶体管MP4输出在双极 型晶体管Q3(Q3a、Q3b和Q3c)的集电极侧上流动的电流。PMOS晶 体管MP3和MP4由三个校正电路20-1至20-3共同使用。因此，从 PMOS晶体管MP4输出的校正电流Icomp为校正电流Icomp1、 Icomp2和Icomp3的总和。
在该实例中，如用于改变每个校正电路20中的阈值温度T2 (T2a、T2b和T2c)的方法，例如，存在用于改变电阻器R4a、R4b、 R4c和R4d的值的方法。因此，改变电压VBGRCa、VBGRCb和VBGRCc， 使得与电压VBE3的交叉点被改变(参考图2D)。因此，改变了阈值 温度T2a、T2b和T2c。另一方面，如用于改变校正电流Icomp的增加/ 减少的温度依赖性(图4A、图4B和图4C中曲线图的倾斜)的方 法，存在用于改变电阻器R6a、R6b和R6c的大小的方法。电阻器越 大，倾斜变得越小。
BGR核心电路10和校正电路20的其它配置、操作和原理与图 7的实例类似。
同样在该实施方式中，可以获得与图7电压生成电路1类似的 效果。另外，在该实例中，通过增加校正电路20，可以获得参考图 4A至图4E描述的效果。
修改1
现将描述根据第二实施方式的电压生成电路1的详细电路配置 的修改。
图10是图示了根据第二实施方式电压生成电路1的详细电路配 置的修改的电路图。图10的电压生成电路1不同于图9的电压生成 电路1，不同点在于在校正电路20b(20b-1至20b-3)中没有使用差 分放大器A2a至A2c。在下文中，将主要描述与图9的电压生成电路 1的不同点。
差分放大器A2a至A2c被提供用于供应双极型晶体管Q3a至Q3c的基极电流。其可以在来自PMOS晶体管MP2的基极电流的直接供 应的参考电压VBGR的影响可以被忽略的情况下被省略。
在该实施方式中，同样在图10的电压生成电路1中，可以获得 类似于图9的电压生成电路1的实例的效果。另外，与图9的校正 电路20不同，图10的校正电路20b不使用差分放大器A2a至A2c。 因此，与图9的校正电路20相比，电路面积可以被减小。
修改2
此外，将描述根据第二实施方式的电压生成电路1的详细电路 配置的修改。
图11是图示了根据第二实施方式电压生成电路1的详细电路配 置的修改的电路图。图11的电压生成电路1不同于图10的电压生 成电路1，不同点在于BGR核心电路10不具有划分参考电压VBGR的电阻器R4a至R4d，但校正电路20a具有具备相同功能的电阻器 R40a至R40d。在下文中，将主要描述与图10的电压生成电路1的不 同点。
在该实例中，BGR核心电路10向校正电路20a供应电流I而不 供应参考电压VBGR。电流I是如在图9的实例中I1(IPTAT)+I2 (IPTAT)和IR3的总和，并且是PMOS晶体管MP2中流动的电流。 没有提供用于划分参考电压VBGR的电阻器R4a、R4b、R4c和R4d。
校正电路20a通过从对应于生成自电流I的参考电压VBGR的VBGRC中减去双极型晶体管Q3的基射极间电压VBE3生成校正电流 Icomp，并且使得该校正电流Icomp反馈至电流生成单元101。
校正电路20a例如具有双极型晶体管Q3a、Q3b和Q3c，电阻器 R6a、R6b、R6c、R10、R40a、R40b、R40c和R40d，以及P沟道类型MOS 晶体管MP3、MP4和MP5。在校正电路20a中，校正电路20a-1包 括双极型晶体管Q3a，电阻器R6a、R10、R40a、R40b、R40c和R40d，以 及P沟道类型MOS晶体管MP3、MP4和MP5。类似地，另一校正 电路20a-2包括双极型晶体管Q3b，电阻器R6b、R10、R40a、R40b、 R40c和R40d，以及P沟道类型MOS晶体管MP3、MP4和MP5。此 外，另一校正电路20a-3包括双极型晶体管Q3c，电阻器R6c、R10、 R40a、R40b、R40c和R40d，以及P沟道类型MOS晶体管MP3、MP4和MP5。因此，电阻器R10、R40a、R40b、R40、和R40d，以及配置电 流镜电路的P沟道类型MOS晶体管MP5和配置另一电流镜电路的 PMOS晶体管MP3和MP4由三个校正电路20a-1至20a-3共同使用。在示图中，没有图示图7中所示的P沟道类型MOS晶体管 MP6。电阻器R40a可以被省略。
PMOS晶体管MP5具有BGR核心电路10中PMOS晶体管MP2 的栅极端子与其耦合的栅极端子，并且具有电源节点Vcc经由电阻 器R10与其耦合的源极端子。电阻器R40a、R40b、R40c和R40d在 PMOS晶体管MP5的漏极端子与接地节点之间以此顺序串联耦合。 在PMOS晶体管MP5的漏极端子与电阻器R40a之间连接节点处的电 压等于参考电压VBGRC(在该实例中，等于VBGR)。该电压VBGRC被电阻器R40a、R40b、R40c和R40d划分。因此，在电阻器R40a与R40b之间连接节点处的电压作为VBGRCa向双极型晶体管Q3a的基极端子 输出。类似地，在电阻器R40b与R40c之间连接节点的电压作为 VBGRCb向双极型晶体管Q3b的基极端子输出。另外，在电阻器R40c与 R40d之间连接节点的电压作为VBGRCc向双极型晶体管Q3c的基极端子 输出。满足如下关系：参考电压VBGR＞电压VBGRCa＞电压VBGRCb＞ 电压VBGRCc。可以认为电压VBGRCa、VBGRCb和VBGRCc为对应于电压VBGR的电压VBGRC。双极型晶体管Q3a、Q3a和Q3c，电阻器R6a、R6b和R6c，以及P沟道类型MOS晶体管MP3和MP4之间的关系与图 10的实例类似。
电流镜电路包括PMOS晶体管MP5和BGR核心电路10中的 PMOS晶体管MP2。因此，PMOS晶体管MP2中流动的电流I还 在PMOS晶体管MP5中流动。因此，在PMOS晶体管MP5与电阻器R40之间的连接节点处生成电压VBGRC(＝电压VBGR)。参考电压 VBGRC被电阻器R40a、R40b和R40c划分并且作为电压VBGRCa、VBGRCb和VBGRCc被供应至双极型晶体管Q3a、Q3b和Q3c的基极端子。因此，图11的校正电路20a-1至20a-3可以执行与图10的校正电路 20a-1至20a-3类似的操作。
在该实例中，如用于改变每个校正电路20中的阈值温度T2 (T2a、T2b和T2c)的方法，例如，存在用于改变电阻器R40a、R40b、 R40c和R40d的值的方法。因此，改变电压VBGRCa、VBGRCb和VBGRCc， 使得与电压VBE3的交叉点被改变(参考图2D)。因此，改变了阈值 温度T2a、T2b和T2c。另一方面，如用于改变校正电流Icomp的增加/ 减少的温度依赖性(图4A、图4B和图4C中曲线图的倾斜)的方 法，存在用于改变电阻器R6a、R6b和R6c的大小的方法。电阻器越 大，倾斜变得越小。
BGR核心电路10和校正电路20的其它配置、操作和原理与图 9的实例类似。
在该实施方式中，同样在图11的电压生成电路1中，可以获得 与图10电压生成电路1类似的效果。另外，不同于图10的BGR核 心电路10，图11的BGR核心电路10不使用电阻器R4进行分压。 因此，可以简化在BGR核心电路10上的布线。
在该实施方式中，是否使用校正电路20可以由第一实施方式中 描述的控制信号(掉电信号)控制。例如，其可以通过向PMOS晶 体管MP6的栅极端子供应掉电信号PD执行。即，每个实施方式中 的电压生成电路1可以通过掉电信号选择性地开启/关断多个校正电路20中期望的校正电路20。例如，在无需考虑温度依赖性的周围环 境的情况下或者在系统要求的输出电压VBGR的精度不高的情况下， 可以关断多个校正电路20的所有或一部分校正电路。相反，在需要 考虑温度依赖性的周围环境的情况下或者在系统要求的输出电压 VBGR的精度非常高的情况下，可以开启多个校正电路20的所有校正 电路。换言之，在实施方式的电压生成电路1中，输出电压VBGR的 温度依赖性的曲线图可以预先或随后成为期望弧线。通过此方式， 校正电路20中不必要消耗的功率可以被抑制，并且可以节省功率。 这还可以类似地应用于具有多个校正电路20的以下其它实施方式。
第三实施方式
将描述根据第三实施方式的半导体器件。在第三实施方式中， 将描述如下实例，其中校正电路20基于参考电压VBGR(或电压 VBGRC)以及双极型晶体管的基射极间电压VBE生成校正电流Icomp 并且通过该校正电流Icomp校正参考电压VBGR的低温度侧。在该实 施方式中，校正电路20的数目为一。换言之，该实施方式不同于用 于校正参考电压VBGR的高温度侧的第一实施方式，不同点在于该实 施方式校正的是参考电压VBGR的低温度侧。在下文，将主要描述与 第一实施方式的不同点。
该实施方式的电压生成电路为图1中所示的电压生成电路，并 且如图5A至图5E(校正电路20的数目为一)所示在低温度侧上执 行校正。
图12是图示了根据第三实施方式电压生成电路1的详细电路配 置的示例的电路图。电压生成电路1不同于图8的电压生成电路1， 不同点在于校正电路20c中没有使用电阻器R40而使用了二极管D1 和D2。在下文，将主要描述与图8的电压生成电路1的不同点。
校正电路20c通过从与生成自电流I的二极管的正向电压两倍高 的电压2VD中减去双极型晶体管Q3的基射极间电压VBE3而生成校正 电流Icomp，并且使得该校正电流Icomp反馈至电流生成单元101。
校正电路20c例如具有双极型晶体管Q3，电阻器R6和R10、二 极管D1和D2以及P沟道类型MOS晶体管MP3、MP4和MP5。在 该实例中，没有图示图7中所示的P沟道类型MOS晶体管MP6。
PMOS晶体管MP5具有BGR核心电路10中PMOS晶体管MP2 的栅极端子与其耦合的栅极端子，并且具有电源节点Vcc经由电阻 器R10与其耦合的源极端子。二极管D1和D2的一端被耦合至 PMOS晶体管MP5的漏极，并且另一端被耦合至接地节点。PMOS 晶体管MP5与二极管D1和D2之间的连接节点被耦合至双极型晶 体管Q3的基极端子。其它双极型晶体管Q3，电阻器R6和R10，以及 P MOS晶体管MP3和MP4与图8的实例类似。
电流镜电路包括PMOS晶体管MP5和BGR核心电路10中的 PMOS晶体管MP2。因此，PMOS晶体管MP2中流动的电流I还 在PMOS晶体管MP5中流动。因此，在PMOS晶体管MP5与二极管D1之间的连接节点处的电压为与该二极管正向电压两倍大的电压 2VD。电压2VD被提供至双极型晶体管Q3的基极端子。通过操作， 校正电流Icomp以类似于图8的实例的方式生成。当周围温度升高 时，二极管D1和D2的正向电压减少。因此，当电流I为常量时， 电压2VD减少，以及双极型晶体管Q3的基极电压正在减少并且校正 电流Icomp也在减少。因此，在预先确定的温度T2(阈值温度)或 更高温度下，双极型晶体管Q3的基极电压变得非常低(阈值电压或 更少)，没有电流通过双极型晶体管Q3。因此，也没有电流在包括 PMOS晶体管MP3和MP4的电流镜电路中流动。因此，校正电流 Icomp变为零。即，校正电流Icomp随温度增加而减少并且在高于 阈值温度T2的温度下不流动。换言之，校正电流Icomp从阈值温度 T2向低温度侧单调增加。如上所述，校正电路20c是能够实现如在 图5A至图5E中所示在低温度侧上校正的电路。
虽然该实施方式涉及校正电路20的数目为一的实例，但是通过 使用如在第二实施方式中的具有不同阈值温度的多个校正电路，还 可以实现更高的精度。在该实例中，如使得多个校正电路20c中阈 值温度T2彼此不同的方法，例如，当二极管D1与D2彼此相等时，存在用于改变二极管数目的方法。数目越大，阈值温度T2变得越 高。如用于改变校正电流Icomp的增加/减少的温度依赖性(图5A 等中曲线图的倾斜)的方法，存在用于改变电阻器R6的大小的方 法。电阻越大，倾斜变得越小。在该实例中，通过与图11等实例类 似的方式，在多个校正电路20c中，例如多个二极管和PMOS晶体 管MP3、MP4和MP5还可以被共同使用。
BGR核心电路10的其它配置、操作和原理与图8的实例类似。
在该实施方式中，与图2B中参考电压VBGR的实例相比，参考 电压VBGR对温度的改变可以在低温度侧上的广泛范围内减少。即， 可以增加参考电压VBGR的精度。
修改
接下来，将描述根据第三实施方式的电压生成电路的详细电路 配置的修改。
图13是图示了根据第三实施方式电压生成电路的详细电路配置 的修改的电路图。图13的电压生成电路1不同于图12的电压生成 电路1，不同点在于校正电路20d没有使用双极型晶体管Q3而使用 了N沟道类型MOS晶体管MN1。在下文中，将主要描述与图12的 电压生成电路1的不同点。
校正电路20d例如具有N沟道类型MOS晶体管MN1、MN2和 MN3，电阻器R6和R10、以及P沟道类型MOS晶体管MP3、MP4 和MP5。在该实例中，没有图示图7中所示的P沟道类型MOS晶体管MP6。
PMOS晶体管MP5具有BGR核心电路10中PMOS晶体管MP2 的栅极端子与其耦合的栅极端子，并且具有电源节点Vcc经由电阻 器R10与其耦合的源极端子。NMOS晶体管MN2的漏极端子被耦合 至栅极端子和PMOS晶体管MP5的漏极端子。NMOS晶体管MN3 的漏极端子被耦合至栅极端子和NMOS晶体管MN2的源极端子， 并且NMOS晶体管MN3的源极端子被耦合至接地节点。NMOS晶 体管MN1具有耦合至NMOS晶体管MN2的栅极端子的栅极端子， 耦合至电阻器R6一端的源极端子，以及耦合至PMOS晶体管MP3 的漏极端子的漏极端子。NMOS晶体管MN2和MN3二极管耦合。 即，它们可以被认为是图12中的二极管D1和D2。其它，电阻器 R6和R10，以及P沟道类型MOS晶体管MP3和MP4与图12的实 例相同。
电流镜电路包括PMOS晶体管MP5和BGR核心电路10中的 PMOS晶体管MP2。因此，PMOS晶体管MP2中流动的电流I还 在PMOS晶体管MP5中流动。在PMOS晶体管MP5与NMOS晶体管MN2之间的连接节点处的电压为与该NMOS晶体管的阈值电压 两倍大的电压2VTH。电压2VTH被提供至NMOS晶体管MN1的栅极 端子。因此，NMOS晶体管MN1被关断，电流在包括PMOS晶体 管MP3和MP4的电流镜电路中流动，并且生成校正电流Icomp。然 而，当周围温度升高时，二极管耦合的NMOS晶体管MN2和MN3 的阈值电压减少。与其伴随的是，当电流I为常量时，电压2VTH减 少，以及NMOS晶体管MN1的栅极电压正在减少并且校正电流 Icomp也在减少。因此，在预先确定的温度T2(阈值温度)或更高 温度下，NMOS晶体管MN1的栅极电压变得非常低(阈值电压或更 少)，没有电流通过NMOS晶体管MN1。因此，也没有电流在包括 PMOS晶体管MP3和MP4的电流镜电路中流动。因此，校正电流 Icomp变为零。即，校正电流Icomp随温度增加而减少并且在高于 阈值温度T2的温度下不流动。换言之，校正电流Icomp从阈值温度T2向低温度侧单调增加。如上所述，校正电路20d是能够实现如在 图5A至图5E中所示在低温度侧上校正的电路。
虽然该实施方式还涉及校正电路20的数目为一的实例，但是通 过使用如上文所述的具有不同阈值温度的多个校正电路，还可以实 现更高精度的校正。在该实例中，通过增加/减少二极管耦合的 NMOS晶体管，可以改变阈值温度T2。
BGR核心电路10的其它配置、操作和原理与图8的实例类似。
在该实施方式中，同样在图13电压生成电路1中，可以获得与 图12电压生成电路1的实例类似的效果。
第二实施方式涉及对高温度侧的校正，并且第三实施方式涉及 对低温度侧的校正。该校正还可以组合。例如，校正电路20a被用 作针对高温度的校正电路20，并且校正电路20c被用作针对低温度 的校正电路20。通过此方式，可以实现用于校正如图6A至图6D中所示参考电压VBGR的高温度侧和低温度侧两者上的温度特性的方 法。
第四实施方式
将描述根据第四实施方式的半导体器件。在第四实施方式中， 将描述如下实例，其中校正电路20基于根据具有不同发射极面积的 两个双极型晶体管基射极间电压的差电压ΔVBE的电流以及根据双极 型晶体管基射极间电压VBE的电流而生成校正电流Icomp，并且通过 该校正电流Icomp校正参考电压VBGR的高温度侧。在该实施方式 中，校正电路20的数目为多个。换言之，第四实施方式不同于第二 实施方式，不同点在于用于生成校正电流Icomp的电流种类。在下 文，将主要描述与第二实施方式的不同点。
第四实施方式的电压生成电路为图3中所示的电压生成电路， 并且如图4A至图4E所示在高温度侧上执行校正。显然，其还可以 应用于其中校正电路20的数目为一的实例，只要不出现技术矛盾。
图14是图示了根据第四实施方式电压生成电路的详细电路配置 的示例的电路图。
BGR核心电路10通过电流生成单元101生成通过将根据具有不 同发射极面积的两个双极型晶体管Q1和Q2的基射极间电压的差电 压(ΔVBE)的电流、根据双极型晶体管Q的基射极间电压VBE2的 电流和校正电路20生成的校正电流Icomp相加获得的电流。生成的 电流被转换成参考电压VBGR并通过电压输出单元102输出该电压。 此外，BGR核心电路10生成如根据具有不同发射极面积的两个双极 型晶体管的基射极间电压的差电压(ΔVBE)的电流IPTAT1和IPTAT2， 还根据双极型晶体管的基射极间电压VBE生成电流IVBE，并且向校 正电路20输出生成的电流。稍后将描述BGR核心电路10的详细配 置。
校正电路20-1基于电流IPTAT1和电流IVBE生成校正电流 Icomp1，并且使得校正电流Icomp1反馈至电流生成单元101。类似 地，校正电路20-2基于电流IPTAT2和电流IVBE生成校正电流 Icomp2，并且使得校正电流Icomp2反馈至电流生成单元101。
校正电路20-1例如具有恒流源IVBE，恒流源IPTAT1，以及P沟道 类型MOS晶体管MP31和MP32。图14中未示出图7中所示的P沟 道类型MOS晶体管MP6。恒流源IVBE的一端被耦合至电源节点Vcc 以便基于来自BGR核心电路10的电流IVBE从电源节点Vcc向接地 节点传送恒流IVBE。恒流源IPTAT1的一端被耦合至恒流源IVBE的另一 端，并且另一端被耦合至接地节点以便从电源节点Vcc向接地节点 传送恒流IPTAT1。PMOS晶体管MP31具有电源节点Vcc与其耦合的 源极端子并且具有栅极端子以及恒流源IVBE和恒流源IPTAT1的连接节 点与其耦合的漏极端子。PMOS晶体管MP32具有电源节点Vcc与 其耦合的源极端子并且具有PMOS晶体管MP31的栅极端子与其耦 合的栅极端子。PMOS晶体管MP31和MP32配置电流镜电路。电流 镜电路根据恒流源IVBE和恒流IPTAT1的连接节点中流动的差电流(Δ I1＝IPTAT1-IVBE)从PMOS晶体管MP32的漏极端子输出校正电流 Icomp1。在ΔI1≥0(即，IPTAT1≥IVBE)的情况下，ΔI1＝Icomp1流 动。
校正电路20-2例如具有恒流源IVBE，恒流源IPTAT2，以及P沟道 类型MOS晶体管MP33和MP34。图14中未示出图7中所示的P沟 道类型MOS晶体管MP6。恒流源IVBE的一端被耦合至电源节点Vcc 以便基于来自BGR核心电路10的电流IVBE从电源节点Vcc向接地 节点传送恒流IVBE。恒流源IPTAT2的一端被耦合至恒流源IVBE的另一 端，并且另一端被耦合至接地节点以便从电源节点Vcc向接地节点 传送恒流IPTAT2。PMOS晶体管MP33具有电源节点Vcc与其耦合的 源极端子并且具有栅极端子以及恒流源IVBE和恒流源IPTAT2的连接节 点与其耦合的漏极端子。PMOS晶体管MP34具有电源节点Vcc与 其耦合的源极端子并且具有PMOS晶体管MP33的栅极端子与其耦 合的栅极端子。PMOS晶体管MP33和MP34配置电流镜电路。电流 镜电路根据恒流源IVBE和恒流IPTAT2的连接节点中流动的差电流(Δ I2＝IPTAT2-IVBE)从PMOS晶体管MP34的漏极端子输出校正电流 Icomp2。在ΔI2≥0(即，IPTAT2≥IVBE)的情况下，ΔI2＝Icomp2流 动。
图15A至图15C是图示了用于校正在图14的实例中的电压生成 电路中温度特性的方法的原理的曲线图。在每个曲线图中，纵轴指 示电流或电压，并且横轴指示温度。曲线图旨在图示概念而不总是 在数值上准确。
如图15A所示，从BGR核心电路10供应电流IPTAT1、IPTAT2和 IVBE。电流IPTAT1和IPTAT2是根据具有不同发射极面积的两个双极型 晶体管的基射极间电压的差电压(ΔVBE)的电流并且与绝对温度成 比例。电流IVBE是根据双极型晶体管的基射极间电压VBE的电流并 且是非线性的。
如图15B所示，校正电路20-1基于恒流IVBE和恒流IPTAT1生成 差电流(ΔI1＝IPTAT1-IVBE)，如校正电流Icomp1。在该实例中，在Δ I1≥0的阈值温度T1或更高温度下时，即满足IPTAT1≥IVBE，生成Δ I1＝Icomp1。类似地，校正电路20-2基于恒流IVBE和恒流IPTAT2生成 差电流(ΔI2＝IPTAT2-IVBE)，如校正电流Icomp2。在该实例中，在Δ I2≥0的阈值温度T2或更高温度下时，即满足IPTAT2≥IVBE，生成Δ I2＝Icomp2。因此，最终校正电流Icomp是Icomp1和Icomp2的总 和。为了将阈值温度T1和T2设置为不同的值，在校正电路20-1和 20-2中使用不同电流IPTAT1和IPTAT2。
如图15C所示，BGR核心电路10将最终校正电流Icomp与对 应于参考电压VBGR的电流相加以生成最终参考电压VBGR。在校正电 流Icomp被添加之前的参考电压VBGR是图2B和图2C状态中的参 考电压VBGR。即，通过转换通过将根据具有不同发射极面积的两个 双极型晶体管Q1和Q2的基射极间电压的差电压(ΔVBE)的电流与 根据双极型晶体管Q4的基射极间电压VBE4的电流相加导出的电流获 得相加之前的参考电压VBGR。
最终参考电压VBGR的曲线图(图15C)具有以下形状，该形状 具有在温度T1和T2周围两个位置中的山谷以及在夹住山谷的三个位 置中的山的顶峰。满足关系T1＜T2。即，与图2B和图2C中的参考 电压VBGR相比，图15C的参考电压VBGR关于温度的改变可以在相 对广泛的范围内减少(具体地，在原始参考电压VBGR的山峰的高温 度侧)。即，参考电压VBGR的精度可以被进一步改进。
接下来，将描述该实施方式的BGR核心电路10。
图16是图示了BGR核心电路10的详细电路配置的示例的电路 图。BGR核心电路10具有电流生成单元101、电压输出单元102和 第一电流生成单元103。
电流生成单元101例如具有NPN类型双极型晶体管Q1、Q2和 Q4，电阻器R1、R2、R4、R7、R8和RZ，电容器Cc，差分放大器A1以及P沟道类型MOS晶体管MP1和MP2。电压输出单元102例如具有电阻器R3。第一电流生成单元103例如具有电阻器R17和R18， 以及P沟道类型MOS晶体管MP13和MP14。
在电流生成单元101中，双极型晶体管Q1和Q2的发射极端子 共同耦合至接地节点。双极型晶体管Q1的基极端子被耦合至双极型 晶体管Q2的集电极端子。双极型晶体管Q1的发射极面积是双极型 晶体管Q2的发射极面积的n倍大(n是整数2或更大)。即，设置 使得当相同电流通过双极型晶体管Q1和Q2时，双极型晶体管Q2的 发射极电流密度是晶体管Q1的的发射极电流密度的“n”倍高。在 示图的示例中，“n”等于20。电阻器R1的一端被耦合至双极型晶 体管Q2的基极端子，并且另一端被耦合至双极型晶体管Q1的集电 极端子。电阻器R2的一端被耦合至电阻器R1的一端，并且另一端被 耦合至双极型晶体管Q2的集电极端子。对于差分放大器A1，供应双 极型晶体管Q1和Q2的每个的集电极侧上的电势。PMOS晶体管MP1和MP2的每个具有向其供应差分放大器A1的输出电压的栅极 端子，并且具有电源节点Vcc经由电阻器R7或R8与其耦合的源极 端子。PMOS晶体管MP1的漏极端子被耦合至电阻器R1和R2的连接节点。通过此方式，形成反馈环路。双极型晶体管Q4的集电极端 子和基极端子被耦合至PMOS晶体管MP2的漏极端子。电阻器R4的一端被耦合至双极型晶体管Q4的发射极端子并且另一端被耦合至 接地节点。
电阻器RZ和电容器Cc以此顺序串联耦合并且耦合至差分放大 器A1的输出侧以及PMOS晶体管MP1的漏极端子。那些元件是用 于相位补偿的元件以防止电路振荡并且与电流和电压的生成没有直 接关系。
在输出单元102中，电阻器R3的一端被耦合至PMOS晶体管 MP2的漏极端子并且另一端被耦合至接地节点。来自校正电路20的 校正电流Icomp被供应至电阻器R3与PMOS晶体管MP2的漏极端 子之间的连接节点。连接节点处的电压作为参考电压VBGR被输出。 在连接节点处，满足以下方程式20。当方程式被整理时，获得方程 式21。
VBE表示双极型晶体管Q4的基射极间电压VBE4，2IPTAT表示根据 具有不同发射极面积的两个双极型晶体管Q1和Q2的基射极间电压 的电流(I＝I1+I2)。Icomp表示来自校正电路20的校正电流。因 此，三个电流被供应至连接节点。具体地，三个电流是根据双极型 晶体管Q4的基射极间电压VBE4的电流，根据具有不同发射极面积的 两个双极型晶体管Q1和Q2的基射极间电压的差电压的电流，以及 来自校正电路20的校正电流Icomp。通过将该三个电流(或电压) 相加，如图15C所示，参考电压VBGR的精度可以在相对广泛范围内 变高。
在第一电流生成单元103中，PMOS晶体管MP13具有PMOS 晶体管MP2的栅极端子与其耦合的栅极端子并且具有电源节点Vcc 经由电阻器R17与其耦合的源极端子。PMOS晶体管MP14具有 PMOS晶体管MP2的栅极端子与其耦合的栅极端子并且具有电源节 点Vcc经由电阻器R18与其耦合的源极端子。
PMOS晶体管MP13和MP14与PMOS晶体管MP2一起配置电 流镜电路。根据具有不同发射极面积的两个双极型晶体管Q1和Q2的基射极间电压的差电压的电流I(＝I1+I2＝2IPTAT)流向PMOS晶体 管MP2。因此，根据具有不同发射极面积的两个双极型晶体管Q1和Q2的基射极间电压的差电压的电流(∝IPTAT)也可以向PMOS晶 体管MP13和MP14传送。通过使得PMOS晶体管MP13和MP14 的电流镜像比不同，可以生成不同的电流IPTAT1和IPTAT2。在一个电 流IPTAT1足够的情况下，可以省略PMOS晶体管MP14。在电压 VPTAT必要的情况下，足以通过使用电阻器等将电流IPTAT转换成电 压。
图17A是图示了BGR核心电路10的第二电流生成电路104的 详细电路配置的示例的电路图。第二电流生成电路104具有双极型 晶体管Q11，电阻器R14，P沟道类型MOS晶体管MP21、MP22、 MP23和MP24，以及差分放大器APM10。第二电流生成电路104生 成根据双极型晶体管Q11的基射极间电压VBE11的电流。
PMOS晶体管MP21和MP22的源极端子被耦合至电源节点，并 且栅极端子被共同耦合。差分放大器APM10具有耦合至PMOS晶 体管MP21和MP22的漏极端子的两个输入端子，并且具有耦合至 PMOS晶体管MP21和MP22的栅极端子的两个输出端子。双极型晶 体管Q11具有耦合至PMOS晶体管MP21的漏极端子的基极端子和 集电极端子并且具有耦合至接地节点的发射极端子。电阻器R14的一 端被耦合至PMOS晶体管MP22的漏极端子，并且另一端被耦合至接地节点。PMOS晶体管MP21和MP22配置电流镜电路。因此，在 PMOS晶体管MP21中流动的根据双极型晶体管Q11的基射极间电压VBE11的电流也在PMOS晶体管MP22中流动。
PMOS晶体管MP23具有PMOS晶体管MP22的栅极端子与其 耦合的栅极端子并且具有电源节点与其耦合的源极端子。PMOS晶 体管MP24具有PMOS晶体管MP22的栅极端子与其耦合的栅极端 子并且具有电源节点与其耦合的源极端子。
PMOS晶体管MP23和MP24与PMOS晶体管MP22一起配置 电流镜电路。根据双极型晶体管Q11的基射极间电压VBE11的电流流 向PMOS晶体管MP22并且对应于该电流的电流还向PMOS晶体管 MP23和MP24。通过使得PMOS晶体管MP23和MP24的电流镜像 比不同，可以生成不同的电流IVBE1和IVBE2。在一个电流IVBE足够的 情况下，可以省略PMOS晶体管MP24。在电压VVBE必要的情况 下，足以通过使用电阻器等将电流IVBE转换成电压。
图17B是图示了BGR核心电路10的第二电流生成电路104的 详细电路配置的另一示例的电路图。图17B的实例不同于图17A的 实例，不同点在于没有使用差分放大器。在下文，将描述该不同 点。第二电流生成电路104具有双极型晶体管Q11，电阻器R14，P 沟道类型MOS晶体管MP21、MP22、MP23和MP24，以及N沟道 类型MOS晶体管MN11和MN12。第二电流生成电路104生成根据 双极型晶体管Q11的基射极间电压VBE11的电流。
PMOS晶体管MP21和MP22的源极端子被耦合至电源节点，并 且栅极端子被共同耦合。PMOS晶体管MP22的栅极端子被耦合至 漏极端子。NMOS晶体管MN11的漏极端子和栅极端子被耦合至 PMOS晶体管MP21的漏极端子，并且源极端子被耦合至双极型晶 体管Q11的集电极端子。NMOS晶体管MN12具有耦合至PMOS晶 体管MP22的漏极端子的漏极端子，耦合至NMOS晶体管MN11的 栅极端子的栅极端子，以及耦合至电阻器R14一端的源极端子。还在 该实例中，PMOS晶体管MP21和MP22配置电流镜电路。PMOS晶 体管MP23和MP24与PMOS晶体管MP22一起配置电流镜电路。 因此，还在该实例中，通过与图17A类似的方式，可以生成电流IVBE1和IVBE2。
图18是图示了根据第四实施方式电压生成电路1的详细电路配 置的示例的局部电路图。在示图的示例中，如图14的电压生成电路 1的详细电路配置，如BGR核心电路10，图示了通过组合图16和 图17A获得的电路。如BGR核心电路10，仅图示了与通过组合图 16和图17获得的电路中输出有关的PMOS晶体管MP13和MP23以 及NMOS晶体管MN15。如校正电路20，仅图示了校正电路20-1。 没有图示PMOS晶体管MP13的源极端子中插入的电阻器R17。
在校正电路20-1中，恒流源IVBE被实现为PMOS晶体管 MP33。PMOS晶体管MP33具有耦合至电源节点的源极端子，以及 耦合至恒流源IPTAT1的漏极端子。此外，PMOS晶体管MP33的栅极 端子被耦合至第二电流生成电路104中PMOS晶体管MP23的漏极 端子和栅极端子。通过配置，PMOS晶体管MP33和MP23配置电流 镜电路。因此，PMOS晶体管MP23中生成的电流IVBE被反映在 PMOS晶体管MP33中。即，可以认为电流IVBE实质上从BGR核心 电路10(在第二电流生成单元104中)向恒流源IVBE(PMOS晶体 管MP33)供应。
在校正电路20-1中，恒流源IPTAT1被实现为NMOS晶体管 MN31。NMOS晶体管MN31具有耦合至接地节点的源极端子，以及 耦合至恒流源IVBE的漏极端子。此外，NMOS晶体管MN31的栅极 端子被耦合至第一电流生成单元103中NMOS晶体管MN15的栅极 端子和漏极端子。NMOS晶体管MN15具有耦合至接地节点的源极 端子并且具有耦合至PMOS晶体管MP13的漏极的栅极端子和漏极 端子。PMOS晶体管MP13中流动的电流IPTAT1类似地在NMOS晶 体管MN15中流动。NMOS晶体管MN31和MN15配置电流镜电 路。因此，在PMOS晶体管MP13中生成并且还在NMOS晶体管 MN15中流动的电流IPTAT1被反映在NMOS晶体管MN31中。即， 可以认为电流IPTAT1实质上从BGR核心电路10(在第一电流生成单 元103中)向恒流源IPTAT1(NMOS晶体管MN31)供应。
通过此方式，实现图14中所示的电压生成电路1。
图16至图18中所示的电路配置是例示性的并且可以使用具有 类似功能的其它电路配置。
修改
接下来，将描述对根据第四实施方式电压生成电路的详细电路 配置的修改。
图19是图示了根据第四实施方式电压生成电路1的详细电路配 置的修改的电路图。在图14的电压生成电路1中，在校正电路20-1 和20-2中，相同电流被用作电流IVBE并且不同电流被用作电流 IPTAT。然而，在图19的电压生成电路1中，在校正电路20-1和20- 2中，不同电流被用作电流IVBE并且相同电流被用作电流IPTAT。在 下文，将主要描述与图14的实例不同的点。
BGR核心电路10生成IPTAT作为根据具有不同发射极面积的两 个双极型晶体管的基射极间电压的差电压(ΔVBE)的电流，还生成 根据双极型晶体管的基射极间电压VBE的电流IVBE1和IVBE2，并且向 校正电路20输出生成的电流。BGR核心电路10的其它功能和配置 与图14的实例类似。BGR核心电路10的详细配置如图16至图18 中所示。
校正电路20-1基于电流IPTAT和电流IVBE1生成校正电流Icomp1 并且使得校正电流Icomp1反馈至电流生成单元101。类似地，校正 电路20-2基于电流IPTAT和电流IVBE2生成校正电流Icomp2并且使得 校正电流Icomp2反馈至电流生成单元101。
与图14的实例相反，校正电路20-1和20-2使用彼此不同的恒 流IVBE1和IVBE2，以及相同的恒流源IPTAT。其它与图14的实例类 似。因此，在校正电路20-1中，包括PMOS晶体管MP31和MP32 的电流镜电路根据恒流源IVBE1和恒流源IPTAT的连接节点中流动的差 电流(ΔI1＝IPTAT-IVBE1)从PMOS晶体管MP32的漏极端子输出校正 电流Icomp1。在ΔI1≥0的情况下，即，IPTAT≥IVBE1，ΔI1＝Icomp1 流动。另一方面，在校正电路20-2中，包括PMOS晶体管MP33和MP34的电流镜电路根据恒流源IVBE2和恒流源IPTAT的连接节点中流 动的差电流(ΔI2＝IPTAT-IVBE2)从PMOS晶体管MP34的漏极端子输 出校正电流Icomp2。在ΔI2≥0的情况下，即，IPTAT≥IVBE2，ΔI2＝ Icomp2流动。
图20A至图20C是图示了用于校正在图19的实例中的电压生成 电路中非线性温度特性的方法的原理的曲线图。在每个曲线图中， 纵轴指示电流或电压，并且横轴指示温度。曲线图旨在图示概念而 不总是在数值上准确。
如图20A所示，从BGR核心电路10供应电流IPTAT、IVBE1和 IVBE2。电流IPTAT是根据具有不同发射极面积的两个双极型晶体管的 基射极间电压的差电压(ΔVBE)的电流并且与绝对温度成比例。电 流IVBE1和IVBE2是根据双极型晶体管的基射极间电压VBE的电流并且 是非线性的。
如图20B所示，校正电路20-1基于恒流IVBE1和恒流IPTAT生成 差电流(ΔI1＝IPTAT-IVBE1)，如校正电流Icomp1。在该实例中，在Δ I1≥0的阈值温度T1或更高温度下时，即满足IPTAT≥IVBE1，生成Δ I1＝Icomp1。类似地，校正电路20-2基于恒流IVBE2和恒流IPTAT生成 差电流(ΔI2＝IPTAT-IVBE2)，如校正电流Icomp2。在该实例中，在Δ I2≥0的阈值温度T2或更高温度下时，即满足IPTAT≥IVBE2，生成Δ I2＝Icomp2。因此，最终校正电流Icomp是Icomp1和Icomp2的总 和。为了将阈值温度T1和T2设置为不同的值，在校正电路20-1和 20-2中使用不同电流IVBE1和IVBE2。
如图20C所示，BGR核心电路10将最终校正电流Icomp与对 应于参考电压VBGR的电流相加以生成最终参考电压VBGR。在校正电 流Icomp被添加之前的参考电压VBGR是图2B和图2C状态中的参 考电压VBGR。即，通过转换通过将根据具有不同发射极面积的两个 双极型晶体管Q1和Q2的基射极间电压的差电压(ΔVBE)的电流与 根据双极型晶体管Q4的基射极间电压VBE4的电流相加导出的电流获 得相加之前的参考电压VBGR。
最终参考电压VBGR的曲线图(图20)具有以下形状，该形状具 有在温度T1和T2周围两个位置中的山谷以及在夹住山谷的三个位置 中的山的顶峰。满足关系T1＜T2。即，与图2B和图2C中的参考电 压VBGR相比，图20C的参考电压VBGR关于温度的改变可以在相对 广泛的范围内减少(具体地，在原始参考电压VBGR的山峰的高温度 侧)。即，参考电压VBGR的精度可以被进一步改进。
第五实施方式
将描述根据第五实施方式的半导体器件。在第五实施方式中， 将描述如下实例，其中校正电路20基于根据具有不同发射极面积的 两个双极型晶体管基射极间电压的差电压ΔVBE的电流以及预先确定 的恒流生成校正电流Icomp，并且通过该校正电流Icomp校正参考 电压VBGR的高温度侧。在该实施方式中，校正电路20的数目为多 个。换言之，第五实施方式不同于第四实施方式，不同点在于用于 生成校正电流Icomp的电流种类。在下文，将主要描述与第四实施 方式的不同点。
第五实施方式的电压生成电路为图3中所示的电压生成电路， 并且如图4A至图4E所示在高温度侧上执行校正。显然，其还可以 应用于其中校正电路20的数目为一的实例，只要不出现技术矛盾。
图21是图示了根据第五实施方式电压生成电路1的详细电路配 置的示例的电路图。
BGR核心电路10通过电流生成单元101生成通过将根据具有不 同发射极面积的两个双极型晶体管Q1和Q2的基射极间电压的差电 压(ΔVBE)的电流、根据双极型晶体管Q4的基射极间电压VBE4的 电流和校正电路20生成的校正电流Icomp相加获得的电流。生成的 电流被转换成参考电压VBGR并且通过电压输出单元102输出该电 压。此外，BGR核心电路10生成如根据具有不同发射极面积的两个 双极型晶体管的基射极间电压的差电压(ΔVBE)的电流IPTAT，并且 向校正电路20输出生成的电流。图16至图18中图示了BGR核心 电路10的详细配置。
校正电路20-1基于电流IPTAT和电阻器R31生成校正电流 Icomp1，并且使得校正电流Icomp1反馈至电流生成单元101。类似 地，校正电路20-2基于电流IPTAT和电阻器R32生成校正电流 Icomp2，并且使得校正电流Icomp2反馈至电流生成单元101。
校正电路20-1例如具有电阻器R31，恒流源IPTAT，以及P沟道 类型MOS晶体管MP31。图21中未示出图7中所示的P沟道类型 MOS晶体管MP6。电阻器R31的一端被耦合至电源节点Vcc并且另 一端被耦合至恒流源IPTAT，该电阻器R31传送根据所供应的电压的 电流。恒流源IPTAT的一端被耦合至电阻器R31的另一端，并且另一 端被耦合至接地节点以便基于来自BGR核心电路10的电流IPTAT从 电源节点Vcc向接地节点传送恒流IPTAT。PMOS晶体管MP31具有 电源节点Vcc与其耦合的源极端子并且具有电阻器R31与恒流源 IPTAT的连接节点与其耦合的栅极端子。PMOS晶体管MP31的栅极 电压由根据电阻器R31和恒流源IPTAT的电压控制，并且PMOS晶体 管MP31从漏极端子输出校正电流Icomp1。在IPTAT·R31≥PMOS晶 体管MP31的阈值电压的绝对值的情况下，Icomp1流动。
校正电路20-2例如具有电阻器R32，恒流源IPTAT，以及P沟道 类型MOS晶体管MP32。图21中未示出图7中所示的P沟道类型 MOS晶体管MP6。电阻器R32的一端被耦合至电源节点Vcc并且另 一端被耦合至恒流源IPTAT，该电阻器R32传送根据所供应的电压的 电流。恒流源IPTAT的一端被耦合至电阻器R32的另一端，并且另一 端被耦合至接地节点以便基于来自BGR核心电路10的电流IPTAT从 电源节点Vcc向接地节点传送恒流IPTAT。PMOS晶体管MP32具有 电源节点Vcc与其耦合的源极端子并且具有电阻器R32与恒流源 IPTAT的连接节点与其耦合的栅极端子。PMOS晶体管MP32的栅极 电压由根据电阻器R32和恒流源IPTAT的电压控制，并且PMOS晶体 管MP32从漏极端子输出校正电流Icomp2。在IPTAT·R32≥PMOS晶 体管MP32的阈值电压的绝对值的情况下，Icomp2流动。
在校正电路20-1中，在满足关系IPTAT·R31≥PMOS晶体管MP31 的阈值电压的绝对值的阈值温度T1或更高温度下，生成Icomp1。类 似地，在校正电路20-2中，在满足关系IPTAT·R32≥PMOS晶体管 MP32的阈值电压的绝对值的阈值温度T2或更高温度下，生成Icomp2。因此，最终校正电流Icomp是Icomp1和Icomp2的总和。 最终校正电流Icomp与图15B和图20B的实例类似。为了将阈值温 度T1和T2设置为不同的值，在校正电路20-1和20-2中使用不同的 R31和R32。
BGR核心电路10将最终校正电流Icomp与对应于参考电压 VBGR的电流相加以生成最终参考电压VBGR。在校正电流Icomp被添 加之前的参考电压VBGR是图2B和图2C状态中的参考电压VBGR。
最终参考电压VBGR的曲线图与图15C和图20C的实例类似。具 体地，该曲线图具有以下形状，该形状具有温度T1和T2周围两个位 置中的山谷以及在夹住山谷的三个位置中的山的顶峰。即，通过与 图15C和图20C的实例类似的方式，与图2B和图2C中的参考电压 VBGR相比，参考电压VBGR关于温度的改变可以在相对广泛的范围内 减少(具体地，在原始参考电压VBGR的山峰的高温度侧)。即，参 考电压VBGR的精度可以被进一步改进。与第四实施方式的实例相 比，电路配置可以被简化。
修改
接下来，将描述对根据第五实施方式的电压生成电路的详细电 路配置的修改。
图22是图示了根据第五实施方式电压生成电路1的详细电路配 置的修改的电路图。在图21的电压生成电路1中，在校正电路20-1 和20-2中，相同电流被用作电流IPTAT并且不同电阻器被用作电阻器 R3。然而，在图22的电压生成电路1中，在校正电路20-1和20-2中，不同电流被用作电流IPTAT并且相同电阻器被用作电阻器R3。在 下文，将主要描述与图21的实例不同的点。
BGR核心电路10生成IPTAT1和IPTAT2作为根据具有不同发射极 面积的两个双极型晶体管的基射极间电压的差电压(ΔVBE)的电 流，并且向校正电路20输出生成的电流。BGR核心电路10的其它 功能和配置与图21的实例类似。BGR核心电路10的详细配置如图 16至图18中所示。
校正电路20-1基于电流IPTAT1和电阻器R生成校正电流Icomp1 并且使得校正电流Icomp1反馈至电流生成单元101。类似地，校正 电路20-2基于电流IPTAT2和电阻器R生成校正电流Icomp2并且使得 校正电流Icomp2反馈至电流生成单元101。
与图21的实例相反，校正电路20-1和20-2使用彼此不同的恒 流IPTAT1和IPTAT2，以及相同的电阻器R31。其它与图21的实例类 似。因此，在校正电路20-1中，PMOS晶体管MP31的栅极电压由 根据电阻器R31和恒流源IPTAT1的电压控制，并且从漏极端子输出校 正电流Icomp1。在IPTAT1·R31≥PMOS晶体管MP31的阈值电压的绝 对值的情况下，Icomp1流动。在校正电路20-2中，PMOS晶体管 MP32的栅极电压由根据电阻器R31和恒流源IPTAT2的电压控制，并 且从漏极端子输出校正电流Icomp2。在IPTAT2·R32≥PMOS晶体管 MP32的阈值电压的绝对值的情况下，Icomp2流动。
在校正电路20-1中，在满足关系IPTAT1·R31≥PMOS晶体管 MP31的阈值电压的绝对值的阈值温度T1或更高温度下，生成 Icomp1。在校正电路20-2中，在满足关系IPTAT2·R31≥PMOS晶体管 MP32的阈值电压的绝对值的阈值温度T2或更高温度下，生成 Icomp2。因此，最终校正电流Icomp是Icomp1和Icomp2的总和。 最终校正电流Icomp与图15B和图20B的实例类似。为了将阈值温 度T1和T2设置为不同的值，在校正电路20-1和20-2中使用不同的 电流IPTAT1和IPTAT2。
通过与图21的实例类似的方式，BGR核心电路10将最终校正 电流Icomp与对应于参考电压VBGR的电流相加以生成最终参考电压 VBGR。最终参考电压VBGR的曲线图与图15C和图20C的实例类似。
在该实施方式中，同样在图22的电压生成电路1中，可以获得 与在图21的实例类似的效果。
第六实施方式
将描述根据第六实施方式的半导体器件。在第六实施方式中， 将描述如下实例，其中校正电路20基于根据具有不同发射极面积的 两个双极型晶体管基射极间电压的差电压ΔVBE的电流以及根据双极 型晶体管的基射极间电压VBE的电流(预先确定的恒流)生成校正 电流Icomp，并且通过该校正电流Icomp校正参考电压VBGR的低温 度侧。在该实施方式中，校正电路20的数目为多个。换言之，第六 实施方式不同于第四实施方式，不同点在于低温度侧被校正。在下 文，将主要描述与第四实施方式的不同点。
第六实施方式的电压生成电路为图3中所示的电压生成电路， 并且如图5A至图5E所示在低温度侧上执行校正。显然，其还可以 应用于其中校正电路20的数目为一的实例，只要不出现技术矛盾。
图23是图示了根据第六实施方式电压生成电路1的详细电路配 置的示例的电路图。
BGR核心电路10与图14的实例中的BGR核心电路10类似。 例如可以使用图16至图18中的电路作为BGR核心电路10。
校正电路20-1基于电流IPTAT1和电流IVBE生成校正电流 Icomp1，并且使得校正电流Icomp1反馈至电流生成单元101。类似 地，校正电路20-2基于电流IPTAT2和电流IVBE生成校正电流 Icomp2，并且使得校正电流Icomp2反馈至电流生成单元101。
校正电路20-1例如具有恒流源IPTAT1，恒流源IVBE，以及P沟 道类型MOS晶体管MP31和MP32。图23中未示出图7中所示的P 沟道类型MOS晶体管MP6。恒流源IPTAT1的一端被耦合至电源节点 Vcc以便基于来自BGR核心电路10的电流IPTAT1从电源节点Vcc 向接地节点传送恒流IPTAT1。恒流源IVBE的一端被耦合至恒流源I PTAT1的另一端，并且另一端被耦合至接地节点以便基于来自BGR核 心电路10的电流IVBE从电源节点Vcc向接地节点传送恒流IVBE。 PMOS晶体管MP31具有电源节点Vcc与其耦合的源极端子并且具 有栅极端子以及恒流源IPTAT1和恒流源IVBE的连接节点与其耦合的 漏极端子。PMOS晶体管MP32具有电源节点Vcc与其耦合的源极 端子并且具有PMOS晶体管MP31的栅极端子与其耦合的栅极端 子。PMOS晶体管MP31和MP32配置电流镜电路。电流镜电路根据 恒流源IPTAT1和恒流IVBE之间连接节点中流动的差电流(ΔI1＝IVBE- IPTAT1)从PMOS晶体管MP32的漏极端子输出校正电流Icomp1。在 ΔI1≥0(即，IVBE≥IPTAT1)的情况下，ΔI1＝Icomp1流动。
校正电路20-2例如具有恒流源IPTAT2，恒流源IVBE，以及P沟 道类型MOS晶体管MP33和MP34。图23中未示出图7中所示的P 沟道类型MOS晶体管MP6。恒流源IPTAT2的一端被耦合至电源节点 Vcc以便基于来自BGR核心电路10的电流IPTAT2从电源节点Vcc 向接地节点传送恒流IPTAT2。恒流源IVBE的一端被耦合至恒流源I PTAT2的另一端，并且另一端被耦合至接地节点以便基于来自BGR核 心电路10的电流IVBE从电源节点Vcc向接地节点传送恒流IVBE。 PMOS晶体管MP33具有电源节点Vcc与其耦合的源极端子并且具 有栅极端子以及恒流源IPTAT2和恒流源IVBE的连接节点与其耦合的漏 极端子。PMOS晶体管MP34具有电源节点Vcc与其耦合的源极端 子并且具有PMOS晶体管MP33的栅极端子与其耦合的栅极端子。 PMOS晶体管MP33和MP34配置电流镜电路。电流镜电路根据恒流 源IPTAT2和恒流IVBE之间连接节点中流动的差电流(ΔI2＝IVBE- IPTAT2)从PMOS晶体管MP34的漏极端子输出校正电流Icomp2。在 ΔI2≥0(即，IVBE≥IPTAT2)的情况下，ΔI2＝Icomp2流动。
将描述用于校正图23的实例中的电压生成电路1中非线性温度 特性的方法的原理。向校正电路20-1和20-2供应的电流IPTAT1、I PTAT2和IVBE2的关系如图15所示。图23的实例中的电压生成电路1 的恒流源IPTAT2/IPTAT1和恒流源IVBE的位置关系与图14的实例中的 电压生成电路1的上述位置关系相反。因此，如上文所述，在校正 电路20-1中，在低于ΔI1≥0(即，IVBE≥IPTAT1)的阈值温度T1的 温度范围内，ΔI1＝Icomp1流动。此时，Icomp1从阈值温度T1向低 温度侧单调增加。类似地，在校正电路20-2中，在低于ΔI2≥0 (即，IVBE≥IPTAT2)的阈值温度T2的温度范围内，ΔI2＝Icomp2流 动。此时，Icomp2从阈值温度T2向低温度侧单调增加。因此，最终 校正电流Icomp成为Icomp1和Icomp2的总和。为了将阈值温度T1和T2设置为不同的值，在校正电路20-1和20-2中使用不同电流 IVBE1和IVBE2。
BGR核心电路10将最终校正电流Icomp与对应于参考电压 VBGR的电流相加以生成最终参考电压VBGR。在校正电流Icomp被添 加之前的参考电压VBGR是图2B和图2C状态中的参考电压VBGR。
最终参考电压VBGR的曲线图具有以下形状，该形状具有在温度 T1和T2周围的两个位置中的山谷以及夹住山谷的三个位置中的山的 顶峰。即，与图2B和图2C中的参考电压VBGR相比，参考电压 VBGR关于温度的改变可以在相对广泛的范围内减少(具体地，在原 始参考电压VBGR的山峰的低温度侧)。即，参考电压VBGR的精度 可以被进一步改进。
修改
接下来，将描述对根据第五实施方式的电压生成电路的详细电 路配置的修改。
图24是图示了根据第六实施方式电压生成电路1的详细电路配 置的修改的电路图。在图23的电压生成电路1中，在校正电路20-1 和20-2中，相同电流被用作电流IVBE并且不同电流被用作电流 IPTAT。然而，在图24的电压生成电路1中，在校正电路20-1和20- 2中，不同电流被用作电流IVBE并且相同电流被用作电流IPTAT。在 下文，将主要描述与图23的实例不同的点。
BGR核心电路10与图19的实例中BGR核心电路10类似。例 如可以使用图16至图18中的电路作为BGR核心电路10。
校正电路20-1基于电流IPTAT和电流IVBE1生成校正电流 Icomp1，并且使得校正电流Icomp1反馈至电流生成单元101。类似 地，校正电路20-2基于电流IPTAT和电流IVBE2生成校正电流 Icomp2，并且使得校正电流Icomp2反馈至电流生成单元101。
与图23的实例相反，校正电路20-1和20-2使用彼此不同的恒 流IVBE1和IVBE2，以及相同的恒流源IPTAT。其它与图23中的实例类 似。因此，在校正电路20-1中，包括PMOS晶体管MP31和MP32 的电流镜电路根据恒流源IPTAT与恒流源IVBE1之间连接节点中流动 的差电流(ΔI1＝IVBE1-IPTAT)从PMOS晶体管MP32的漏极端子输出 校正电流Icomp1。在ΔI1≥0(即，IVBE1≥IPTAT)的情况下，ΔI1＝ Icomp1流动。另一方面，在校正电路20-2中，包括PMOS晶体管MP33和MP34的电流镜电路根据恒流源IPTAT与恒流源IVBE2之间连 接节点中流动的差电流(ΔI2＝IVBE2-IPTAT)从PMOS晶体管MP34 的漏极端子输出校正电流Icomp2。在ΔI2≥0(即，IVBE2≥IPTAT)的 情况下，ΔI2＝Icomp2流动。
接下来，将描述用于校正图24的实例中的电压生成电路1中非 线性温度特性的方法的原理。向校正电路20-1和20-2供应的电流 IPTAT、IVBE1和IVBE2的关系如图20A所示。图24的实例中的电压生 成电路1的恒流源IPTAT和IVBE1/IVBE2的位置关系与图19的实例中的 电压生成电路1的相反。因此，如上文所述，在校正电路20-1中， 在低于ΔI1≥0(即，IVBE1≥IPTAT)的阈值温度T1的温度范围内，Δ I1＝Icomp1流动。此时，Icomp1从阈值温度T1向低温度侧单调增 加。类似地，在校正电路20-2中，在低于ΔI2≥0(即，IVBE2≥I PTAT)的阈值温度T2的温度范围内，ΔI2＝Icomp2流动。此时， Icomp2从阈值温度T2向低温度侧单调增加。因此，最终校正电流 Icomp成为Icomp1和Icomp2的总和。为了将阈值温度T1和T2设置 为不同的值，在校正电路20-1和20-2中使用不同电流IVBE1和 IVBE2。
BGR核心电路10将最终校正电流Icomp与对应于参考电压 VBGR的电流相加以生成最终参考电压VBGR。在校正电流Icomp被添 加之前的参考电压VBGR是图2B和图2C状态中的参考电压VBGR。
同样在第六实施方式中的图24的电压生成电路1中，可以获得 与图23电压生成电路1类似的效果。
第七实施方式
将描述根据第七实施方式的半导体器件。在第七实施方式中， 将描述如下实例，其中校正电路20基于根据具有不同发射极面积的 两个双极型晶体管基射极间电压的差电压ΔVBE的电流以及电阻生成 校正电流Icomp，并且通过该校正电流Icomp校正参考电压VBGR的 低温度侧。在该实施方式中，校正电路20的数目为多个。换言之， 第七实施方式不同于第五实施方式，不同点在于低温度侧被校正。 在下文，将主要描述与第五实施方式的不同点。
第七实施方式的电压生成电路为图3中所示的电压生成电路， 并且如图5A至图5E所示在低温度侧上执行校正。显然，其还可以 应用于其中校正电路20的数目为一的实例，只要不出现技术矛盾。
图25是图示了根据第七实施方式电压生成电路1的详细电路配 置的示例的电路图。
BGR核心电路10与图21的实例中BGR核心电路10类似。例 如可以使用图16至图18中的电路作为BGR核心电路10。
校正电路20-1基于电阻R和电流IPTAT生成校正电流Icomp1， 并且使得校正电流Icomp1反馈至电流生成单元101。类似地，校正 电路20-2基于电流IPTAT和电阻R生成校正电流Icomp2，并且使得 校正电流Icomp2反馈至电流生成单元101。
校正电路20-1例如具有恒流源IPTAT，电阻器R31，以及P沟道 类型MOS晶体管MP31。图25中未示出图7中所示的P沟道类型 MOS晶体管MP6。恒流源IPTAT的一端被耦合至电源节点Vcc以便 基于来自BGR核心电路10的电流IPTAT从电源节点Vcc向接地节点 传送恒流IPTAT，并且另一端被耦合至电阻器R31。电阻器R31的一端 被耦合至恒流源IPTAT的另一端，并且另一端被耦合至接地节点以便 传送根据所供应的电压的电流。PMOS晶体管MP31具有电源节点Vcc与其耦合的源极端子并且具有恒流源IPTAT和电阻器R31的连接 节点与其耦合的栅极端子。PMOS晶体管MP31的栅极电压由根据 恒流源IPTAT和电阻器R31的电压控制，并且PMOS晶体管MP31从 漏极端子输出校正电流Icomp1。在PMOS晶体管MP31的阈值电压 的绝对值≥Vcc-IPTAT·R31的情况下，Icomp1流动。
校正电路20-2例如具有恒流源IPTAT，电阻器R32，以及P沟道 类型MOS晶体管MP32。图25中未示出图7中所示的P沟道类型 MOS晶体管MP6。恒流源IPTAT的一端被耦合至电源节点Vcc以便 基于来自BGR核心电路10的电流IPTAT从电源节点Vcc向接地节点 传送恒流IPTAT，并且另一端被耦合至电阻器R32。电阻器R32的一端 被耦合至恒流源IPTAT的另一端，并且另一端被耦合至接地节点以便 传送根据所供应的电压的电流。PMOS晶体管MP32具有电源节点Vcc与其耦合的源极端子并且具有恒流源IPTAT和电阻器R32的连接 节点与其耦合的栅极端子。PMOS晶体管MP32的栅极电压由根据 恒流源IPTAT和电阻器R32的电压控制，并且PMOS晶体管MP32从 漏极端子输出校正电流Icomp2。在PMOS晶体管MP32的阈值电压 的绝对值≥Vcc-IPTAT·R32的情况下，Icomp2流动。
在校正电路20-1中，在PMOS晶体管MP31的阈值电压的绝对 值≥Vcc-IPTAT·R31的阈值温度T1或更低温度下，生成Icomp1。此 时，Icomp1从阈值温度T1向低温度侧单调增加。类似地，在校正电 路20-2中，在PMOS晶体管MP32的阈值电压的绝对值≥Vcc- IPTAT·R32的阈值温度T2或更低温度下，生成Icomp2。此时，Icomp2 从阈值温度T2向低温度侧单调增加。因此，最终校正电流Icomp成 为Icomp1和Icomp2的总和。为了将阈值温度T1和T2设置为不同的 值，在校正电路20-1和20-2使用不同电阻器R31和R32。
BGR核心电路10将最终校正电流Icomp与对应于参考电压 VBGR的电流相加以生成最终参考电压VBGR。在校正电流Icomp被添 加之前的参考电压VBGR是图2B和图2C状态中的参考电压VBGR。
最终参考电压VBGR的曲线图具有以下形状，该形状具有温度T1和T2周围两个位置中的山谷以及在夹住山谷的三个位置中的山的顶 峰。满足关系T1＜T2。即，与图2B和图2C中的参考电压VBGR相 比，参考电压VBGR关于温度的改变可以在相对广泛的范围内减少(具体地，在原始参考电压VBGR的山峰的低温度侧)。即，参考电 压VBGR的精度可以被进一步改进。
修改
接下来，将描述对根据第七实施方式的电压生成电路的详细电 路配置的修改。
图26是图示了根据第七实施方式电压生成电路1的详细电路配 置的修改的电路图。在图25的电压生成电路1中，在校正电路20-1 和20-2中，相同电流被用作电流IPTAT并且不同电阻器被用作电阻器 R3。然而，在图26的电压生成电路1中，在校正电路20-1和20-2中，不同电流被用作电流IPTAT并且相同电阻器被用作电阻器R3。在 下文，将主要描述与图24的实例不同的点。
BGR核心电路10与图22的实例中的BGR核心电路10类似。 例如可以使用图16至图18中的电路作为BGR核心电路10。
校正电路20-1基于电阻R和电流IPTAT1生成校正电流Icomp1， 并且使得校正电流Icomp1反馈至电流生成单元101。类似地，校正 电路20-2基于电阻R和电流IPTAT2生成校正电流Icomp2，并且使得 校正电流Icomp2反馈至电流生成单元101。
与图25的实例相反，校正电路20-1和20-2使用彼此不同的恒 流IPTAT1和IPTAT12，以及相同的电阻器R31。其它与图25的实例类 似。因此，在校正电路20-1中，PMOS晶体管MP31的栅极电压由 根据恒流源IPTAT1和电阻器R31的电压控制，并且PMOS晶体管 MP31从漏极端子输出校正电流Icomp1。在PMOS晶体管MP31的 阈值电压的绝对值≥Vcc-IPTAT1·R31的情况下，Icomp1流动。在校正 电路20-2中，PMOS晶体管MP32的栅极电压由根据恒流源IPTAT2和电阻器R31的电压控制，并且PMOS晶体管MP32从漏极端子输 出校正电流Icomp2。在PMOS晶体管MP32的阈值电压的绝对值≥ Vcc-IPTAT2·R31的情况下，Icomp2流动。
在校正电路20-1中，在PMOS晶体管MP31的阈值电压的绝对 值≥Vcc-IPTAT1·R31的阈值温度T1或更低温度下，生成Icomp1。此 时，Icomp1从阈值温度T1向低温度侧单调增加。类似地，在校正电 路20-2中，在PMOS晶体管MP32的阈值电压的绝对值≥Vcc- IPTAT2·R31的阈值温度T2或更低温度下，生成Icomp2。此时，Icomp2 从阈值温度T2向低温度侧单调增加。因此，最终校正电流Icomp成 为Icomp1和Icomp2的总和。为了将阈值温度T1和T2设置为不同的 值，在校正电路20-1和20-2中使用不同恒流源IPTAT1和IPTAT2。
BGR核心电路10将最终校正电流Icomp与对应于参考电压 VBGR的电流相加以生成最终参考电压VBGR。在校正电流Icomp被添 加之前的参考电压VBGR是图2B和图2C状态中的参考电压VBGR。
在该实施方式中，同样在图26电压生成电路1中，可以获得与 图25电压生成电路类似的效果。
第八实施方式
将描述根据第八实施方式的半导体器件。在第八实施方式中， 将描述如下实例，其中校正电路20基于根据具有不同发射极面积的 两个双极型晶体管基射极间电压的差电压ΔVBE以及双极型晶体管的 基射极间电压VBE的电流生成校正电流Icomp，并且通过该校正电流 Icomp校正参考电压VBGR的高温度侧和低温度侧。在该实施方式 中，校正电路20的数目为多个。换言之，第八实施方式不同于第四 实施方式至第六实施方式，不同点在于在高温度侧和低温度侧两者 上执行校正。在下文，将主要描述与第四实施方式的不同点。
第八实施方式的电压生成电路为图3中所示的电压生成电路， 并且如图6A至图6E所示在高温度侧和低温度侧两者上执行校正。 显然，其还可以应用于其中校正电路20的数目为一的实例，只要不 出现技术矛盾。
图27是图示了根据第八实施方式电压生成电路1的详细电路配 置的示例的电路图。
BGR核心电路10与图14的实例中的BGR核心电路10类似。 例如可以使用图16至图18中的电路作为BGR核心电路10。
校正电路20-1基于电流IVBE和电流IPTAT1生成校正电流Icomp1，并且使得校正电流Icomp1反馈至电流生成单元101。类似 地，校正电路20-2基于电流IPTAT2和电流IVBE生成校正电流 Icomp2，并且使得校正电流Icomp2反馈至电流生成单元101。
校正电路20-1与图14的实例中的校正电路20-1类似。包括 PMOS晶体管MP31和MP32的电流镜电路根据恒流源IVBE与IPTAT1之间连接节点中流动的差电流(ΔI1＝IPTAT1-IVBE)从PMOS晶体管 MP32的漏极端子输出校正电流Icomp1。在ΔI1≥0(即，IPTAT1≥ IVBE)的情况下，ΔI1＝Icomp1流动。另一方面，校正电路20-2与图 23的实例中的校正电路20-2类似。包括PMOS晶体管MP33和 MP34的电流镜电路根据恒流源IPTAT2与IVBE之间连接节点中流动的 差电流(ΔI2＝IVBE-IPTAT2)从PMOS晶体管MP34的漏极端子输出 校正电流Icomp2。在ΔI2≥0(即，IVBE≥IPTAT2)的情况下，ΔI2＝ Icomp2流动。
接下来，将描述用于校正图27的实例中的电压生成电路1中非 线性温度特性的方法的原理。向校正电路20-1和20-2供应的电流 IPTAT1、IPTAT2和IVBE的关系如图15所示。为了便于解释，假设图 15A中所示的电流IPTAT2和阈值温度T2对应于图27中所示的电流 IPTAT1和阈值温度T1，并且图15A中所示的电流IPTAT1和阈值温度T1对应于图27中所示的电流IPTAT2和阈值温度T2(后缀“1”和“2” 被替换)。
在图27中，在校正电路20-1中，在高于满足IPTAT1≥IVBE的阈 值温度T1的温度范围内，ΔI1＝Icomp1流动。此时，Icomp1从阈值 温度T1向高温度侧单调增加。另一方面，在图27中，在校正电路 20-2中，在低于满足IVBE≥IPTAT2的阈值温度T2的温度范围内，Δ I2＝Icomp2流动。此时，Icomp2从阈值温度T2向低温度侧单调增 加。因此，最终校正电流Icomp成为高温度侧上Icomp1和低温度侧 上Icomp2的总和。即，Icomp2在低于阈值温度T2的温度范围内流 动，没有校正电流在阈值温度T2和T1的温度范围内流动，并且 Icomp1在高于阈值温度T1的温度范围内流动。为了将阈值温度T2和T1设置为不同的值，在校正电路20-1和20-2使用不同电流IPTAT1和IPTAT2。
BGR核心电路10将最终校正电流Icomp与对应于参考电压 VBGR的电流相加以生成最终参考电压VBGR。在校正电流Icomp被添 加之前的参考电压VBGR是图2B和图2C状态中的参考电压VBGR。
最终参考电压VBGR的曲线图具有以下形状，该形状具有在温度 T1和T2周围两个位置中的山谷以及在夹住山谷的三个位置中的山的 顶峰。满足关系T2＜T1。即，与图2B和图2C中的参考电压VBGR相比，参考电压VBGR关于温度的改变可以在相对广泛的范围内减少 (具体地，在原始参考电压VBGR的山峰的高温度侧和低温度侧两 者)。即，参考电压VBGR的精度可以被进一步改进。
修改
接下来，将描述对根据第八实施方式的电压生成电路的详细电 路配置的修改。
图28是图示了根据第八实施方式电压生成电路1的详细电路配 置的另一示例的电路图。在图27的电压生成电路1中，在校正电路 20-1和20-2中，相同电流被用作电流IVBE并且不同电流被用作电流 IPTAT。然而，在图28的电压生成电路1中，在校正电路20-1和20-2中，不同电流被用作电流IVBE并且相同电流被用作电流IPTAT。在 下文，将主要描述与图27的实例不同的点。
BGR核心电路10与图19的实例中的BGR核心电路10类似。 例如可以使用图16至图18中的电路作为BGR核心电路10。
校正电路20-1基于电流IVBE1和电流IPTAT生成校正电流 Icomp1，并且使得校正电流Icomp1反馈至电流生成单元101。类似 地，校正电路20-2基于电流IPTAT和电流IVBE2生成校正电流 Icomp2，并且使得校正电流Icomp2反馈至电流生成单元101。
与图27的实例相反，校正电路20-1和20-2使用彼此不同的恒 流源IVBE1和IVBE2，以及相同的恒流源IPTAT。其它与图27的实例类 似。即，校正电路20-1和20-2分别与图19和图24中的类似。因 此，在校正电路20-1中，包括PMOS晶体管MP31和MP32的电流 镜电路根据恒流源IVBE1与恒流源IPTAT之间连接节点中流动的差电流 (ΔI1＝IPTAT-IVBE1)从PMOS晶体管MP32的漏极端子输出校正电流 Icomp1。在ΔI1≥0(即，IPTAT≥IVBE1)的情况下，ΔI1＝Icomp1流 动。另一方面，在校正电路20-2中，包括PMOS晶体管MP33和 MP34的电流镜电路根据恒流源IPTAT与IVBE2之间连接节点中流动的 差电流(ΔI2＝IVBE2-IPTAT)从PMOS晶体管MP34的漏极端子输出 校正电流Icomp2。在ΔI2≥0的情况下，即，IVBE2≥IPTAT，ΔI2＝ Icomp2流动。
接下来，将描述用于校正图28的实例中的电压生成电路1中非 线性温度特性的方法的原理。向校正电路20-1和20-2供应的电流 IPTAT、IVBE1和IVBE2的关系如图20A所示。为了便于解释，假设图 20A中所示的电流IVBE2和阈值温度T2对应于图28中所示的电流 IVBE1和阈值温度T1，并且图20A中所示的电流IVBE1和阈值温度T1对应于图28中所示的电流IVBE2和阈值温度T2(后缀“1”和“2” 被替换)。
在图28中，在校正电路20-1中，在高于满足IPTAT≥IVBE1的阈 值温度T1的温度范围内，ΔI1＝Icomp1流动。此时，Icomp1从阈值 温度T1向高温度侧单调增加。另一方面，在图28中，在校正电路 20-2中，在低于满足IVBE2≥IPTAT的阈值温度T2的温度范围内，Δ I2＝Icomp2流动。此时，Icomp2从阈值温度T2向低温度侧单调增 加。因此，最终校正电流Icomp成为高温度侧上Icomp1和低温度侧 上Icomp2的总和。即，Icomp2在低于阈值温度T2的温度范围内流 动，没有校正电流在阈值温度T2和T1的温度范围内流动，并且 Icomp1在高于阈值温度T1的温度范围内流动。为了将阈值温度T2和T1设置为不同的值，在校正电路20-1和20-2中使用不同电流 IVBE1和IVBE2。
BGR核心电路10将最终校正电流Icomp与对应于参考电压 VBGR的电流相加以生成最终参考电压VBGR。在校正电流Icomp被添
在该实施方式中，同样在图28的电压生成电路1中，可以获得 类似于图27的电压生成电路1的效果。
第九实施方式
将描述根据第九实施方式的半导体器件。在第九实施方式中， 将描述如下实例，其中校正电路20基于根据具有不同发射极面积的 两个双极型晶体管基射极间电压的差电压ΔVBE的电流以及电阻生成 校正电流Icomp，并且通过该校正电流Icomp校正参考电压VBGR的 高温度侧和低温度侧。在该实施方式中，校正电路20的数目为多 个。换言之，第九实施方式不同于第八实施方式，不同点在于用于 生成校正电流Icomp的电流种类。在下文，将主要描述与第八实施 方式的不同点。
第九实施方式的电压生成电路为图3中所示的电压生成电路， 并且如图6A至图6D所示在高温度侧和低温度侧两者上执行校正。 显然，其还可以应用于其中校正电路20的数目为一的实例，只要不 出现技术矛盾。
图29是图示了根据第九实施方式电压生成电路1的详细电路配 置的另一示例的电路图。
BGR核心电路10与图21的实例类似。例如可以使用图16至图 18中的电路作为BGR核心电路10。
校正电路20-1基于电阻R和电流IPTAT生成校正电流Icomp1， 并且使得校正电流Icomp1反馈至电流生成单元101。类似地，校正 电路20-2基于电流IPTAT和电阻R生成校正电流Icomp2，并且使得 校正电流Icomp2反馈至电流生成单元101。
校正电路20-1与图21的实例中的校正电路20-1类似。PMOS 晶体管MP31的栅极电压由根据恒流源IPTAT和电阻器R31的电压控 制，并且PMOS晶体管MP31从漏极端子输出校正电流Icomp1。在 IPTAT·R31≥PMOS晶体管MP31的阈值电压的绝对值的情况下， Icomp1流动。另一方面，校正电路20-2与图25的实例中的校正电 路20-1类似。PMOS晶体管MP32的栅极电压由根据恒流源IPTAT和 电阻器R32的电压控制，并且PMOS晶体管MP32从漏极端子输出 校正电流Icomp2。在PMOS晶体管MP32的阈值电压的绝对值≥ Vcc-IPTAT·R32的情况下，Icomp2流动。
接下来，将描述用于校正图29的实例中的电压生成电路1中非 线性温度特性的方法的原理。在图29中，在校正电路20-1中，在 高于满足IPTAT·R31≥PMOS晶体管MP31的阈值电压的绝对值的阈值 温度T1的温度范围内，生成Icomp1。此时，Icomp1从阈值温度T1向高温度侧单调增加。另一方面，在图29中，在校正电路20-2 中，在低于满足PMOS晶体管MP32的阈值电压的绝对值≥Vcc- IPTAT·R32的阈值温度T2的温度范围内，生成Icomp2。此时，Icomp2从阈值温度T2向低温度侧单调增加。因此，最终校正电流Icomp成 为高温度侧上Icomp1和低温度侧上Icomp2的总和。即，Icomp2在 低于阈值温度T2的温度范围内流动，没有校正电流在阈值温度T2和 T1的温度范围内流动，并且Icomp1在高于阈值温度T1的温度范围 内流动。为了将阈值温度T2和T1设置为不同的值，在校正电路20-1 和20-2中使用不同电阻器R31和R32。
BGR核心电路10将最终校正电流Icomp与对应于参考电压 VBGR的电流相加以生成最终参考电压VBGR。在校正电流Icomp被添 加之前的参考电压VBGR是图2B和图2C状态中的参考电压VBGR。
最终参考电压VBGR的曲线图具有以下形状，该形状具有在温度 T1和T2周围两个位置中的山谷以及在夹住山谷的三个位置中的山的 顶峰。满足关系T2＜T1。即，与图2B和图2C中的参考电压VBGR相比，参考电压VBGR关于温度的改变可以在相对广泛的范围内减少 (具体地，在原始参考电压VBGR的山峰的高温度侧和低温度侧两 者)。即，参考电压VBGR的精度可以被进一步改进。
修改
接下来，将描述对根据第九实施方式的电压生成电路的详细电 路配置的修改。
图30是图示了根据第九实施方式电压生成电路1的详细电路配 置的另一示例的电路图。在图29的电压生成电路1中，在校正电路 20-1和20-2中，相同电流被用作电流IPTAT并且不同电阻器被用作电 阻器R3。然而，在图30的电压生成电路1中，在校正电路20-1和20-2中，不同电流被用作电流IPTAT并且相同电阻器被用作电阻器 R3。在下文，将主要描述与图29的实例不同的点。
BGR核心电路10与图22的实例中的BGR核心电路10类似。 例如可以使用图16至图18中的电路作为BGR核心电路10。
校正电路20-1基于电阻R和电流IPTAT1生成校正电流Icomp1， 并且使得校正电流Icomp1反馈至电流生成单元101。类似地，校正 电路20-2基于电流IPTAT2和电阻R生成校正电流Icomp2，并且使得 校正电流Icomp2反馈至电流生成单元101。
与图29的实例相反，校正电路20-1和20-2使用彼此不同的恒 流IPTAT1和IPTAT2，以及相同的电阻器R31。其它与图29的实例下的 类似。即，校正电路20-1和20-2分别与图22和图26中的类似。因 此，在校正电路20-1中，PMOS晶体管MP31的栅极电压由根据电 阻器R31和恒流源IPTAT1的电压控制，并且PMOS晶体管MP31从漏 极端子输出校正电流Icomp1。在IPTAT1·R31≥PMOS晶体管MP31的 阈值电压的绝对值的情况下，Icomp1流动。另一方面，在校正电 路20-2中，PMOS晶体管MP32的栅极电压由根据恒流源IPTAT2和 电阻器R31的电压控制，并且PMOS晶体管MP32从漏极端子输出 校正电流Icomp2。在PMOS晶体管MP32的阈值电压的绝对值≥ Vcc-IPTAT2·R31的情况下，Icomp2流动。
接下来，将描述用于校正图30的实例中的电压生成电路1中非 线性温度特性的方法的原理。在图30中，在校正电路20-1中，在 高于满足IPTAT1·R31≥PMOS晶体管MP31的阈值电压的绝对值的阈 值温度T1的温度范围内，生成Icomp1。此时，Icomp1从阈值温度 T1向高温度侧单调增加。另一方面，在校正电路20-2中，在低于满 足PMOS晶体管MP32的阈值电压的绝对值≥Vcc-IPTAT2·R31的阈值 温度T2的温度范围内，生成Icomp2。此时，Icomp2从阈值温度T2向低温度侧单调增加。因此，最终校正电流Icomp成为高温度侧上 Icomp1和低温度侧上Icomp2的总和。即，Icomp2在低于阈值温度 T2的温度范围内流动，没有校正电流在阈值温度T2和T1的温度范围 内流动，并且Icomp1在高于阈值温度T1的温度范围内流动。为了将阈值温度T2和T1设置为不同的值，在校正电路20-1和20-2中使 用不同恒流源IPTAT1和IPTAT2。
BGR核心电路10将最终校正电流Icomp与对应于参考电压 VBGR的电流相加以生成最终参考电压VBGR。在校正电流Icomp被添 加之前的参考电压VBGR是图2B和图2C状态中的参考电压VBGR。
在该实施方式中，同样在图30的电压生成电路1中，可以获得 类似于图29的电压生成电路1的效果。
IPTAT生成电路
在前述实施方式中的每个实施方式中，使用图16中所示的BGR 核心电路10中的第一电流生成单元103作为用于生成应用至每个电 流生成电路1的电流IPTAT的电路。然而，用于生成电流IPTAT的电路 不限于该示例。如另一示例，可以使用将要描述的BGR核心电路10。图31是图示了BGR核心电路10的详细电路配置的另一示例的 电路图。BGR核心电路10具有电流生成单元101、输出单元102和 第一电流生成单元103。
在电流生成单元101和输出单元102中，没有图示待输出的电 压VBGRC和待反馈的校正电流Icomp。然而，电流生成单元101和输 出单元102与图7的实例相同。
第一电流生成单元103例如具有NPN类型双极型晶体管Q3，电 阻器RX，以及P沟道类型MOS晶体管MP7和MP8。双极型晶体管 Q3的发射极端子被耦合至接地节点，并且基极端子被耦合至双极型 晶体管Q1的集电极端子。双极型晶体管Q3的发射极面积与双极型 晶体管Q1的相同。电阻器RX的一端被耦合至双极型晶体管Q3的集 电极端子。PMOS晶体管MP8的源极端子被耦合至电源节点，并且 栅极端子和漏极端子被耦合至电阻器RX的另一端。PMOS晶体管 MP7的源极端子被耦合至电源节点，并且栅极端子被耦合至PMOS 晶体管MP8的栅极端子。PMOS晶体管MP7和MP8配置电流镜电 路。
在PMOS晶体管MP8、电阻器RX和双极型晶体管Q3的路径 中，对应于通过电阻器R1和双极型晶体管Q1路径的电流I1(IPTAT) 的电流IPTAT流动。因此，电流IPTAT在作为与PMOS晶体管MP8一 起配置的电流镜电路中部件的PMOS晶体管MP7中生成并且从漏极 端子输出。
BGR核心电路
在前述实施方式的每个实施方式中应用于电压生成电路1的 BGR核心电路10(具体地，电流生成单元101和输出单元102)不 限于前述实施方式。如另一示例，可以采用以下BGR核心电路10。
(a-1)BGR核心电路(No.1)
图32是图示了BGR核心电路10的详细电路配置的另一示例的 电路图。在该示图中，相同的参考标号被指定用于与图7的BGR核 心电路10类似的部件，并且其细节描述将不再重复。
图32中所示的BGR核心电路10不同于图7的BGR核心电路 10，不同点在于电阻器R5没有被提供并且校正电流Icomp被反馈至 电阻器R3。在下文，将主要描述该不同点。虽然待输出的电压 VBGRC，电阻器R7、R8和RZ，以及电容器Cc没有被示出，但是其与 图7的实例类似。
在BGR核心电路10中，校正电流Icomp被反馈至电阻器R3。 虽然不被限制，但在示图的示例中，电阻器R3被分成电阻器R31和 R32，并且校正电流被反馈至电阻器R31和R32之间的连接节点。
在该实例中，BGR核心电路10的输出电压VBGR由以下方程式 22表示。
在方程式22中，第一项涉及基射极间电压VBE，第二项涉及具 有不同发射极面积的两个双极型晶体管的基射极间电压的差电压 VPTAT，以及第三项涉及校正电流Icomp。
(a-2)BGR核心电路(No.2)
图33是图示了BGR核心电路10的详细电路配置的另一示例的 电路图。在该示图中，相同的参考标号被指定用于与图7的BGR核 心电路10类似的部件，并且其细节描述将不再重复。
图33中所示的BGR核心电路10不同于图7的BGR核心电路 10，不同点在于电阻器R3没有被提供并且校正电流Icomp被反馈至 电阻器R2和双极型晶体管Q2的集电极端子。在下文，将主要描述 该不同点。虽然待输出的电压VBGRC，电阻器R7、R8和RZ，以及电 容器Cc没有被示出，但是其与图7的实例类似。
在BGR核心电路10中，校正电流Icomp被反馈至电阻器R2与 双极型晶体管Q2的集电极端子之间的连接节点。
参考电压生成电路4的输出电压VBGR表示如下。虽然不被限 制，但是为了简化起见，校正电流Icomp的镜像比为1:1。
在该实例中，BGR核心电路10的输出电压VBGR由以下方程式 23表示。
在方程式23中，第一项涉及基射极间电压VBE，第二项涉及具 有不同发射极面积的两个双极型晶体管的基射极间电压的差电压 VPTAT，以及第三项涉及校正电流Icomp。
(a-3)BGR核心电路(No.3)
图34是图示了BGR核心电路10的详细电路配置的另一示例的 电路图。在该示图中，相同的参考标号被指定用于与图7的BGR核 心电路10类似的部件，并且其细节描述将不再重复。
图34中所示的BGR核心电路10不同于图7的BGR核心电路 10，不同点在于电阻器R5没有被提供并且校正电流Icomp被反馈至 电阻器R4。在下文，将主要描述该不同点。虽然待输出的电压 VBGRC，电阻器R7、R8和RZ，以及电容器Cc没有被示出，但是其与 图7的实例类似。
在BGR核心电路10中，校正电流Icomp被反馈至电阻器R4。 虽然不被限制，但在示图的示例中，电阻器R4被分成电阻器R41和 R42，并且校正电流被反馈至电阻器R41和R42之间的连接节点。
在该实例中，BGR核心电路10的输出电压VBGR由以下方程式 24表示。
在方程式24中，第一项涉及基射极间电压VBE，第二项涉及具 有不同发射极面积的两个双极型晶体管的基射极间电压的差电压 VPTAT，以及第三项涉及校正电流Icomp。
差分放大器
将描述在前述实施方式中应用于电压生成电路1的BGR核心电 路10的差分放大器A1的详细示例。
(b-1)差分放大器A1(No.1)
图35A是图示了电压生成电路1中差分放大器A1的示例的电路 图。
图35A图示了使用N沟道类型MOS晶体管作为输入级的差分 放大器A1的示例。该放大器包括第一级31和输出级32。第一级31 具有N沟道类型MOS晶体管M1和M2，电流源i1以及P沟道类型 MOS晶体管M4和M5。NMOS晶体管M1和M2配置差分输入级。 电流源i1被提供在源极端子与接地节点之间。PMOS晶体管M4和 M5被提供在NMOS晶体管M1和M2的漏极端子与电源电压Vcc 之间，并且有源负载包括电流镜电路。输出级32是具有P沟道类型 MOS晶体管M3的反相放大电路。PMOS晶体管M3通过其栅极端 子接收第一级31的输出信号，并且具有耦合至电源电压Vcc的节点 的源极端子。反相放大电路使用提供在其漏极端子与接地端子之间的电流源i3作为负载。在PMOS晶体管M3的栅极端子与漏极端子 之间，提供电容器Cf和电阻器Rf作为相位补偿电路。
(b-2)差分放大器A1(No.2)
图35B是图示了电压生成电路1中差分放大器A1的示例的电路 图。
图35B图示了使用N沟道类型MOS晶体管作为输入级的差分 放大器A1的另一示例。该放大器包括第一级31、输出级32和电流 源33。在配置电压生成电路10的实例中，必须减少功耗。作为负面 影响，放大器的增益变得远高出需要，并且可能变得难于执行相位 补偿。示图中所示的放大器具有旨在降低功耗的电路配置并且包括 通过N沟道类型MOS晶体管制成的第一级放大单元，包括由P沟 道类型MOS晶体管制成的源极接地反相放大电路的输出单元，以及 用于驱动上述单元的电流源。为了稳定供应分钟电流，电流源通过 电阻器Rref将N沟道类型MOS晶体管M12和M13的栅源极间电 压之间的差电压转换成电流并且生成结果电流Iref。电流Iref确定 MOS晶体管M14和M15的电流镜形式中第一级单元与输出级中的 偏置电流i1和i3。在将电流i1的电流值设置为小的情况下，为了防 止第一级中放大器的增益变高并且变得难于执行相位补偿的情况， 用于向配置电流镜(作为用于确定增益的因子)的MOS晶体管M4 和M5传送恒流i2的电流源M6和M7被并联耦合。恒流Iref在 MOS晶体管M13和M11中流动，并且向二极管耦合的MOS晶体管M9流动。通过MOS晶体管M6和M9制成的电流镜形式，可以生 成恒流i2。因此，促进了相位补偿。即，除了常规使用的镜像补 偿，还可以执行容易设计的零极点补偿(串联耦合的Rf和Cf被耦 合至输出级)。
电压生成电路的其它配置1
在前述实施方式中，图示了不包括启动电路的电路配置以促进 对电压生成电路1的操作原理的理解。电压生成电路1还可以具有 启动电路。
图36是图示了具有启动电路的电压生成电路1的示例的电路 图。
电压生成电路1具有参考电压生成电路(BGR核心电路)10、 校正电路20和启动电路30。在某些实例中，电压生成电路1的输出 电压VBGR在应用电源电压的开始时间稳定在0V。作为对策，向电 压生成电路1提供启动电路30，并且通过强制传送电流执行启动。
启动电路30例如具有PMOS晶体管MP7和NMOS晶体管MN1 和MN2。PMOS晶体管MP7的源极端子被耦合至电源节点Vcc。 NMOS晶体管MN1的源极端子被耦合至接地节点，漏极端子被耦合 至PMOS晶体管MP7的漏极端子，以及栅极端子被耦合至PMOS 晶体管MP2的漏极端子(VBGR的输出端子)。NMOS晶体管MN2 的源极端子被耦合至接地节点，漏极端子被耦合至PMOS晶体管 MP2的漏极端子，以及栅极端子被耦合至NMOS晶体管MN1的漏 极端子。
在下文，将描述启动电路30的操作。例如，当PMOS晶体管 MP1的栅极电势V1为Vcc时，PMOS晶体管MP1为关断并且没有 电流流动。由于PMOS晶体管MP2此时为关断，因此输出电压 VBGR变成接地电势，并且NMOS晶体管MN1为关断。当PMOS晶 体管MP7的阈值电压被表示为VTHP时，NMOS晶体管MN1的漏极 端子与其耦合的节点的电势V4变成Vcc-|VTHP|，NMOS晶体管 MN2被开启。PMOS晶体管MP1的栅极电势V1从Vcc减少，并且BGR核心电路10可以在正常偏置操作。
通过启动电路30，输出电压VBGR可以在通电、取消休眠模式等 时无误差生成。在正常操作中出现干扰的情况下，迅速恢复并且稳 定生成输出电压VBGR。此外，在启动电路30的电路配置中，通过正 确选择PMOS晶体管MP7和NMOS晶体管MN1和MN2的大小， NMOS晶体管MN2的栅极电势V4可以被设置成NMOS晶体管 MN2的阈值电压VTHP或更少。因此，NMOS晶体管MN2中的电流 变得可忽略，并且在BGR核心电路10的操作过程中没有影响。启 动电路30是一个示例。可以为电压生成电路1提供具有另一电路配 置的启动电路。
电压生成电路的另一配置2
图37是图示了其中低通滤波器(LPF)被插入电源Vcc线的电 压生成电路的电路配置的示例的框图。
前述实施方式中的BGR核心电路10和校正电路20具有小电路 规模以及低功耗。因此，低通滤波器60可以被插入电源Vcc线以向 BGR核心电路10、校正电路20、调节器电路70等供应低通滤波器 60的输出电压Vcc_LPF。通过该配置，可以降低PSRR(电源抑制 比)，并且可以增加对电源电压波动的抗性。低通滤波器60例如由 电阻性元件和电容性元件实现，并且可以具有另一电路配置只要可 以获得低通特性。
应用电压生成电路的系统
现将描述应用前述实施方式中每个实施方式的电压生成电路1 的系统。
(c-1)AD转换器
图38A图示了向AD转换器51应用电压生成电路1的示例。 AD转换器51基于电压生成电路1生成的电压VBGR或基于电压 VBGR生成的电压将模拟输入信号转换成数字信号，并且输出该数字 信号。
(c-2)DA转换器
图38B图示了向DA转换器52应用电压生成电路1的示例。 DA转换器52基于电压生成电路1生成的电压VBGR或基于电压 VBGR生成的电压将数字输入信号转换成模拟信号，并且输出该模拟 信号。
(c-3)参考电流源
图38C图示了向参考电流源53应用电压生成电路1的示例。基 于电压生成电路1生成的电压VBGR或基于电压VBGR生成的电压， 参考电流源53生成并且输出参考电流IREF。
(c-4)温度传感器
图38D图示了向温度传感器54应用电压生成电路1(其可以输 出VPTAT)的示例。温度传感器54基于与温度成比例的电压VPTAT和 具有低温度依赖性的电压VBGR而测量温度，并且输出该测量结果。
(c-5)半导体集成电路器件(No.1)
图39是图示向其应用电压生成电路1的半导体集成电路器件的 示例的框图。虽然没被限制，但是半导体集成电路器件100例如为 其中具有电源电路的系统LSI。
半导体集成电路器件100例如包括电源电路50、CPU(中央处 理单元)45、寄存器46、非易失性存储元件47、其它外围电路48 和输入/输出电路49。电源电路50例如包括电源控制器41、电压生 成电路1、参考电压缓冲器42、作为主电源的主调节器43和作为备 用电源的子调节器44。这些电路在接收到从外部端子供应的电源电 压Vcc时进行操作。电源控制器41基于经由输入/输出电路49或 CPU 45供应的控制信号输出控制信号cnt1、cnt2和cnt3。基于控制 信号cnt1，电压生成电路1输出参考电压VBGR。参考电压缓冲器42 基于参考电压VBGR输出参考电压Vbuf。主调节器43或子调节器44 基于控制信号cnt2和cnt3以及参考电压Vbug输出内电压Vint。在 供应内电压Vint作为操作电压时，配置系统LSI的CPU 45、寄存器 46、非易失性存储元件47和其它外围电路48进行操作。
例如，在半导体集成电路器件(系统LSI)100依靠电池驱动的 情况下，需要低电源电压和低功耗。然而，当电源电压变低时，电 路变得无法保证足够的余地。因此，期望更高精度特性。当该实施 方式的电压生成电路1应用于系统LSI时，低电源电压操作和低输 出电压变得可能并且有效。为了更高精度，优选以CMOS工艺配置 电压生成电路1。具体地，当器件被装配在SOC(片上系统)存储 器或微处理器上时，差分放大器A1的偏移的较小影响(相当于电流 的失配)是适当的。此外，可以采用斩波器来减少差分放大器A1的 失配，或者可以采用DEM(动态元件匹配)来改进MOS晶体管的 匹配。
(c-6)半导体集成电路器件(No.2)
图40是图示向其应用电压生成电路1的半导体集成电路器件的 另一示例的框图。虽然没被限制，但是半导体集成电路器件100a例 如为其中具有电源电路的系统LSI。
半导体集成电路器件100a具有通过向图39的半导体集成电路 器件(系统LSI)100添加温度传感器54获得的配置。温度传感器 54具有电压生成电路1和AD转换器56。电压生成电路1与主调节 器43、子调节器44等一起使用。电压生成电路1例如具有BGR核 心电路10(其可以输出VPTAT)和校正电路20。
在向其应用该实施方式的电压生成电路的系统中，低电压输出 和低电源电压操作在该电压生成电路中成为可能，以及输出电压 VBGR的精度在广泛温度范围内改进。因此，可以保证低功耗和高可 靠性。
芯片布局
图41是图示向其应用电压生成电路1的半导体集成电路器件的 芯片布局的示例的框图。虽然没被限制，但是半导体集成电路器件 100b例如为其中具有电源电路的系统LSI。
半导体集成电路器件100b具有闪存ROM、多个模拟IP、PMU (功率管理单元)、DVC(电源电路)、PLL-VDC(专用PLL的电 源电路)、SRAM和BGR(电压生成电路1)，以便围绕核心部分 作为中心。作为与用于向这些元件供电的布线相关的配置，设备 100b具有多个端子81、I/O环形循环电源干线82、核心循环电源干 线83、主VDC线区域84、核心电源干线网85、端子电源干线86 和模拟电源干线87。多个端子81以预先确定的间隔沿半导体集成电 路器件100b的外围提供。I/O环形循环电源干线82是沿半导体集成 电路器件100b的外围循环提供的电源干线。主VDC线区域84是具 有用于向核心部分提供VDC(功率)的线的区域。主VDC线区域 84中的核心电源干线网85是核心部分中提供的网形电源干线。主 VDC线区域84中的核心循环电源干线83是被提供以便围绕核心电 源干线网85的电源干线。端子电源干线86是耦合端子81和VDC (电源)的电源干线。模拟电源干线87是耦合模拟IP和VDC(电 源)的电源干线。
图42是图示了在半导体衬底上制造电压生成电路1的实例中的 一部分的截面。
在该示例中，深n阱被提供在P类型半导体衬底中的较深位 置。在深n阱上(比深n阱浅的位置)，n阱被沿该深n阱的外围提 供，并且p阱被提供在该n阱的内部。提供n阱和p阱以便具有几 乎相同的深度。在深n阱上的p阱上，沿该p阱的外围提供p+层， 并且提供n+层以便将绝缘层夹在p+层的内部。n+层被提供在深n阱 外围上的n阱上。该深n阱是双极型晶体管的集电极层，并且在深n 阱外围上的n阱上提供的n+层是集电极端子。深n阱上的p阱是双 极型晶体管的基极层，并且p阱上的p+层是基极端子。深n阱上p 阱上的n+层是双极型晶体管的发射极层并且还作为发射极端子。p 阱上的p+层是基极端子。即，在该区域中形成双极型晶体管。
还在深n阱外围上的n阱的侧部提供p阱。在p阱上，n+层彼 此相对以便间隔预先确定的距离。预先确定距离的区域对应于MOS 晶体管的沟道，并且经由绝缘层在上方提供栅极电极。相对的n+层 对应于源极端子和漏极端子。即，在p阱中，形成MOS晶体管。该 p阱、上文所述的n阱和p阱被提供以便具有几乎相同的深度。
如上文所述，双极型晶体管和MOS晶体管以相同制造工艺形成 在相同半导体衬底上。
在每个实施方式的电压生成电路1中，通过采用上文描述的 BGR核心电路10的电路配置，可以实现低电压输出和低电源电压操 作。校正电流Icomp由校正电路20生成并且被反馈至BGR核心电 路10，由此进一步降低输出电压VBGR的温度依赖性。因此，输出电 压VBGR的精度在广泛温度范围内被改进。
每个实施方式中的电压生成电路1包括具有不同操作温度(阈 值温度)、级联至BGR核心电路的多个校正电路20。因此，校正电 路可以在不同温度下校正输出电压VBGR。因此，输出电压VBGR的温 度依赖性在更广泛温度范围内被改进。因此，输出电压VBGR的精度 在更广泛温度范围内被改进。
每个实施方式中的电压生成电路1可以通过控制信号(掉电信 号)选择性开启/关断多个校正电路20中所期望的校正电路20。因 此，根据周围环境(温度、湿度等)以及系统所需输出电压VBGR的 精度，多个校正电路20中的某些校正电路20可以被关断。因此， 输出电压VBGR的温度依赖性的曲线可以形成期望的弧线。非必要校 正电路20的功耗可以被抑制，以便节省功率。
上文已经基于实施方式详细描述了本发明人在此实现的本发 明。显然，本发明不限于上述实施方式并且可以在不脱离本发明主 旨的前提下进行各种改变。
还可以在以下补充说明中描述部分或所有实施方式和示例。本 发明同样不限于以下内容。
补充说明1
一种具有电压生成电路的半导体器件，
其中所述电压生成电路包括：参考电压生成电路，其输出参考 电压；以及多个校正电路，其生成校正电流并将其反馈至所述参考 电压生成电路，
其中所述多个校正电路中的每个校正电路生成子校正电流，所 述子校正电流从在所述多个校正电路之间变化的预先确定的温度向 低温度侧或高温度侧单调增加，以及
其中所述校正电流是由所述多个校正电路生成的多个所述子校 正电流的总和。
补充说明2
根据补充说明1中所述的半导体器件，其中所述多个校正电路 中的每个校正电路基于所述参考电压或与所述参考电压成比例的电 压或与所述参考电压对应的电流以及P-N结的正向电压或与所述正 向电压对应的电流生成所述子校正电流。
补充说明3
根据补充说明2中所述的半导体器件，其中所述多个校正电路 的所述多个子校正电流从所述预先确定的温度向高温度侧单调增 加。
补充说明4
根据补充说明3中所述的半导体器件，其中所述多个校正电路 中的每个校正电路包括：第一PMOS晶体管，其源极被耦合至第一 电源并且其漏极被耦合至其栅极；第二PMOS晶体管，其源极被耦 合至所说第一电源并且其栅极被耦合至所述第一PMOS晶体管的所 述栅极；双极型晶体管，其集电极被耦合至所述PMOS晶体管的所 述漏极并且具有与生成自所述参考电压的电压耦合的基极；以及电 阻器，其一端被耦合至所述双极型晶体管的发射极并且其另一端被 耦合至第二电源，
其中与所述参考电压对应的电压是通过由电阻器划分所述参考 电压获得的电压并且在所述多个校正电路之间变化，以及
其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。
补充说明5
根据补充说明4中所述的半导体器件，其中所述多个校正电路 的每个校正电路进一步包括：放大器，具有与所述参考电压对应的 所述电压与其耦合的输入端子以及具有耦合至所述双极型晶体管的 所述基极的输出端子和另一输入端子。
补充说明6
根据补充说明2中所述的半导体器件，其中所述多个校正电路 的所述多个子校正电流从所述预先确定的温度向低温度侧单调增 加。
补充说明7
根据补充说明6中所述的半导体器件，其中所述多个校正电路 中的每个校正电路包括：第三PMOS晶体管，其源极被耦合至第一 电源并且其栅极被耦合至所述参考电压生成电路中的参考电流在其 中流动的晶体管的栅极；第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极 被耦合至第一电源并且其栅极被耦合至所述第一PMOS晶体管的所 述栅极；双极型晶体管，其集电极被耦合至所述PMOS晶体管的所 述漏极并且其基极被耦合至所述第三PMOS晶体管的所述漏极；二 极管，其一端被耦合至所述双极型晶体管的所述基极并且其另一端 被耦合至第二电源；以及电阻器，其一端被耦合至所述双极型晶体 管的发射极并且其另一端被耦合至所述第二电源，
其中电流镜电路包括用于在所述参考电压生成电路中传送所述 参考电流的晶体管和所述第三PMOS晶体管，以及
其中所述电流镜电路的电流镜像比在所述多个校正电流之间变 化，并且所述第二PMOS晶体管从所述漏极输出所述子校正电流。
补充说明8
根据补充说明1中所述的半导体器件，其中所述多个校正电路 中的每个校正电路基于具有不同发射极面积的两个双极型晶体管的 基射极间电压之间的差电压、与所述差电压对应的电流、P-N结的 正向电压和与所述正向电压对应的电流中的至少一个生成所述子校 正电流。
补充说明9
根据补充说明8中所述的半导体器件，其中所述多个校正电路 的所述多个子校正电流从所述预先确定的温度向高温度侧单调增 加。
补充说明10
根据补充说明9中所述的半导体器件，其中所述多个校正电路 中的每个校正电路包括：第一PMOS晶体管，其源极被耦合至第一 电源并且其漏极被耦合至其栅极；第二PMOS晶体管，其源极被耦 合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所 述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体 管的所述漏极之间；以及第二恒流源，其耦合在所述第一PMOS晶 体管的所述漏极与第二电源之间，
其中所述第一恒流源生成根据P-N结的正向电压的电流，
其中所述第二恒流源生成根据具有不同发射极面积的两个双极 型晶体管的基射极间电压之间的差电压的电流，并且在所述多个校 正电路之间变化，以及
其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。
补充说明11
根据补充说明9中所述的半导体器件，其中所述多个校正电路 中的每个校正电路包括：第一PMOS晶体管，其源极被耦合至第一 电源并且其漏极被耦合至其栅极；第二PMOS晶体管，其源极被耦 合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所 述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体 管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体 管的所述漏极与第二电源之间，
其中所述第一恒流源生成根据P-N结的正向电压的电流，并且 在多个校正电路之间变化，
其中所述第二恒流源生成根据具有不同发射极面积的两个双极 型晶体管的基射极间电压之间的差电压的电流，以及
其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。
补充说明12
根据补充说明9中所述的半导体器件，其中所述多个校正电路 中的每个校正电路包括：电阻器，具有与第一电源耦合的一端； PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至 所述电阻器的另一端；以及恒流源，耦合在所述电阻器的所述另一 端与第二电源之间，
其中所述恒流源生成根据具有不同发射极面积的两个双极型晶 体管的基射极间电压的差电压的电流，
其中所述电阻器在所述多个校正电路之间变化，以及
其中所述PMOS晶体管从所述漏极输出所述子校正电流。
补充说明13
根据补充说明9中所述的半导体器件，其中所述多个校正电路 中的每个校正电路包括：电阻器，具有与第一电源耦合的一端； PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至 所述电阻器的另一端；以及恒流源，耦合在所述电阻器的所述另一 端与第二电源之间，
其中所述恒流源生成根据具有不同发射极面积的两个双极型晶 体管的基射极间电压的差电压的电流并且在所述多个校正电路之间 变化，以及
其中所述PMOS晶体管从所述漏极输出所述子校正电流。
补充说明14
根据补充说明8中所述的半导体器件，其中所述多个校正电路 的所述多个子校正电流从所述预先确定的温度向低温度侧单调增 加。
补充说明15
根据补充说明14中所述的半导体器件，其中所述多个校正电路 中的每个校正电路包括：第一PMOS晶体管，其源极被耦合至第一 电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦 合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所 述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体 管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体 管的所述漏极与第二电源之间，
其中所述第一恒流源生成根据P-N结的正向电压的电流，
其中所述第二恒流源生成根据具有不同发射极面积的两个双极 型晶体管的基射极间电压之间的差电压的电流，并且在所述多个校 正电路之间变化，以及
其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。
补充说明16
根据补充说明14中所述的半导体器件，其中所述多个校正电路 中的每个校正电路包括：第一PMOS晶体管，其源极被耦合至第一 电源并且其栅极被耦合至其漏极；第二PMOS晶体管，其源极被耦 合至所述第一电源并且其栅极被耦合至所述第一PMOS晶体管的所 述栅极；第一恒流源，耦合在所述第一电源与所述第一PMOS晶体 管的所述漏极之间；以及第二恒流源，耦合在所述第一PMOS晶体 管的所述漏极与第二电源之间，
其中所述第一恒流源生成根据P-N结的正向电压的电流，并且 在所述多个校正电路之间变化，
其中所述第二恒流源生成根据具有不同发射极面积的两个双极 型晶体管的基射极间电压之间的差电压的电流，以及
其中所述第二PMOS晶体管从所述漏极输出所述子校正电流。
补充说明17
根据补充说明14中所述的半导体器件，其中所述多个校正电路 中的每个校正电路包括：恒流源，具有与第一电源耦合的一端； PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至 所述恒流源的另一端；以及电阻器，其耦合在所述恒流源的所述另一端与第二电源之间，
其中所述恒流源生成根据具有不同发射极面积的两个双极型晶 体管的基射极间电压的差电压的电流，
其中所述电阻器在所述多个校正电路之间变化，以及
其中所述PMOS晶体管从所述漏极输出所述子校正电流。
补充说明18
根据补充说明14中所述的半导体器件，其中所述多个校正电路 中的每个校正电路包括：恒流源，具有与第一电源耦合的一端； PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至 所述恒流源的另一端；以及电阻器，其耦合在所述恒流源的所述另一端与第二电源之间，
其中所述恒流源生成根据具有不同发射极面积的两个双极型晶 体管的基射极间电压的差电压的电流并且在所述多个校正电路之间 变化，以及
其中所述PMOS晶体管从所述漏极输出所述子校正电流。
补充说明19
根据补充说明8中所述的半导体器件，其中所述多个校正电路 中的第一校正电路的所述子校正电流从第一预先确定的温度向高温 度侧单调增加，以及
其中所述多个校正电路中的第二校正电路的所述子校正电流从 低于所述第一预先确定的温度的第二预先确定的温度向低温度侧单 调增加。
补充说明20
根据补充说明19中所述的半导体器件，其中所述第一校正电路 包括：第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅 极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一 电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一 恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极 之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极 与第二电源之间，
其中所述第一恒流源生成根据P-N结的正向电压的第一电流，
其中所述第二恒流源生成根据具有不同发射极面积的两个双极 型晶体管的基射极间电压之间的差电压的第二电流，
其中所述第二PMOS晶体管从所述漏极输出所述子校正电流， 以及
其中所述第二校正电路包括：
第三PMOS晶体管，其源极被耦合至所述第一电源并且其栅极 被耦合至其漏极；
第四PMOS晶体管，其源极被耦合至所述第一电源并且其栅极 被耦合至所述第三PMOS晶体管的所述栅极；
第三恒流源，耦合在所述第一电源与所述第三PMOS晶体管的 所述漏极之间；以及
第四恒流源，耦合在所述第一PMOS晶体管的所述漏极与所述 第二电源之间，
其中所述第三恒流源生成根据具有不同发射极面积的两个双极 型晶体管的基射极间电压之间的差电压的第三电流，所述第三电流 不同于所述第二电流，
其中所述第四恒流源生成根据P-N结的正向电压的第四电流， 所述第四电流与所述第二电流相同，以及
其中所述第四PMOS晶体管从所述漏极输出所述子校正电流。
补充说明21
根据补充说明19中所述的半导体器件，其中所述第一校正电路 包括：第一PMOS晶体管，其源极被耦合至所述第一电源并且其栅 极被耦合至其漏极；第二PMOS晶体管，其源极被耦合至所述第一 电源并且其栅极被耦合至所述第一PMOS晶体管的所述栅极；第一 恒流源，耦合在所述第一电源与所述第一PMOS晶体管的所述漏极 之间；以及第二恒流源，耦合在所述第一PMOS晶体管的所述漏极 与第二电源之间，
其中所述第一恒流源生成根据P-N结的正向电压的第一电流，
其中所述第二恒流源生成根据具有不同发射极面积的两个双极 型晶体管的基射极间电压之间的差电压的第二电流，
其中所述第二PMOS晶体管从所述漏极输出所述子校正电流， 以及
其中所述第二校正电路包括：第三PMOS晶体管，其源极被耦 合至所述第一电源并且其栅极被耦合至其漏极；第四PMOS晶体 管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第三 PMOS晶体管的所述栅极；第三恒流源，耦合在所述第一电源与所 述第三PMOS晶体管的所述漏极之间；以及第四恒流源，耦合在所 述第一PMOS晶体管的所述漏极与所述第二电源之间，
其中所述第三恒流源生成根据具有不同发射极面积的两个双极 型晶体管的基射极间电压之间的差电压的第三电流，所述第三电流 与所述第二电流相同，
其中所述第四恒流源生成根据P-N结的正向电压的第四电流， 所述第四电流不同于所述第二电流，以及
其中所述第四PMOS晶体管从所述漏极输出所述子校正电流。
补充说明22
根据补充说明19中所述的半导体器件，其中所述第一校正电路 包括：第一电阻器，具有与第一电源耦合的一端；第一PMOS晶体 管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一电 阻器的另一端；以及第一恒流源，耦合在所述第一电阻器的所述另 一端与第二电源之间，
其中所述第一恒流源生成根据具有不同发射极面积的两个双极 型晶体管的基射极间电压的差电压的第一电流，
其中所述第一PMOS晶体管从所述漏极输出所述子校正电流，
其中所述第二校正电路包括：第二恒流源，具有与第一电源耦 合的一端；第二PMOS晶体管，其源极被耦合至所述第一电源并且 其栅极被耦合至所述第二恒流源的另一端；以及第二电阻器，耦合 在所述第二恒流源的所述另一端与第二电源之间，
其中所述第二恒流源生成根据具有不同发射极面积的两个双极 型晶体管的基射极间电压之间的差电压的第二电流，所述第二电流 不同于所述第一电流，
其中所述第二电阻器与所述第一电阻器相同，以及
其中所述PMOS晶体管从所述漏极输出所述子校正电流。
补充说明23
根据补充说明19中所述的半导体器件，其中所述第一校正电路 包括：第一电阻器，具有与第一电源耦合的一端；第一PMOS晶体 管，其源极被耦合至所述第一电源并且其栅极被耦合至所述第一电 阻器的另一端；以及第一恒流源，耦合在所述第一电阻器的所述另 一端与第二电源之间，
其中所述第一恒流源生成根据具有不同发射极面积的两个双极 型晶体管的基射极间电压的差电压的第一电流，
其中所述第一PMOS晶体管从所述漏极输出所述子校正电流，
其中所述第二校正电路包括：第二恒流源，具有与第一电源耦 合的一端；第二PMOS晶体管，其源极被耦合至所述第一电源并且 其栅极被耦合至所述第二恒流源的另一端；以及第二电阻器，耦合 在所述第二恒流源的所述另一端与第二电源之间，
其中所述第二恒流源生成根据具有不同发射极面积的两个双极 型晶体管的基射极间电压之间的差电压的第二电流，所述第二电流 与所述第一电流相同，
其中所述第二电阻器不同于所述第一电阻器，以及
其中所述PMOS晶体管从所述漏极输出所述子校正电流。
补充说明24
根据补充说明1中所述的半导体器件，其中所述多个校正电路 的每个校正电路由控制信号选择性地开启/关断。
补充说明25
根据补充说明1中所述的半导体器件，其中所述参考电压生成 电路通过将根据具有不同发射极面积的两个双极型晶体管的基射极 间电压之间的差电压的电流、根据P-N结的正向电压的电流和所述 校正电流相加生成参考电流，将所述参考电流转换成电压，并且输 出所述电压作为所述参考电压。
补充说明26
根据补充说明5中所述的半导体器件，
其中所述参考电压生成电路包括电流生成单元，其通过将根据 具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差 电压的电流、根据P-N结的正向电压的电流和所述校正电流相加生 成参考电流；以及输出单元，其将所述参考电流转换成电压，并且 输出所述电压，
其中所述电流生成单元包括：第一双极型晶体管，其发射极端 子布置于第一电势节点侧；第二双极型晶体管，具有大于所述第一 双极型晶体管的发射极面积的发射极面积，其发射极端子被耦合至 所述第一双极型晶体管的发射极端子，并且其基极端子被耦合至所 述第一双极型晶体管的集电极端子；第一电阻性元件，其一端被耦 合至所述第一双极型晶体管的集电极端子并且其另一端被耦合至所 述第一双极型晶体管的基极端子；第二电阻性元件，其一端被耦合 至所述第二双极型晶体管的集电极端子并且其另一端被耦合至所述 第一电阻性元件的另一端；第三电阻性元件，其一端被耦合至所述 第一双极型晶体管的基极端子并且其另一端被耦合至所述第一电势 节点；第四电阻性元件，其一端被耦合至所述第一双极型晶体管的 发射极端子并且其另一端被耦合至所述第一电势节点；放大器，其 输出根据所述第一双极型晶体管的集电极侧上的电压与所述第二双 极型晶体管的集电极侧上的电压之间的差电压的第一电压；以及电 压-电流转换器，其将所述第一电压转换成第二参考电流，向所述第 一电阻性元件和第二电阻性元件与其耦合的节点供应所述第二参考 电流，以及向所述输出单元供应所述电流作为所述参考电流，
其中所述输出单元具有第五电阻性元件，其一端被耦合至所述 电压-电流转换器并且其另一端被耦合至所述第一电势节点，
其中所述第五电阻性元件输出当所述参考电流流动时在所述电 压-电流转换器侧生成的电压作为所述输出电压，并且包括串联耦合 的多个子电阻性元件，
其中所述输出电压的温度特性可以由所述第三电阻性元件调 节，
其中所述输出电压的所述绝对值可以由所述第五电阻性元件调 节，以及
其中所述输出电压的非线性效应可以由所述第四电阻性元件调 节。

Claims (8)

1.一种具有电压生成电路的半导体器件，其中所述电压生成电路包括：
参考电压生成电路，其输出参考电压；以及
多个校正电路，其生成校正电流并将所述校正电流反馈至所述参考电压生成电路，
其中所述校正电路中的每个校正电路生成子校正电流，所述子校正电流从在所述校正电路之间变化的预先确定的温度向低温度侧或高温度侧增加，以及
其中所述校正电流是由所述校正电路生成的多个所述子校正电流的总和。
2.根据权利要求1所述的半导体器件，其中所述校正电路中的每个校正电路基于具有不同发射极面积的两个双极型晶体管的基射极间电压之间的差电压、与所述差电压对应的电流、P-N结的正向电压和与所述正向电压对应的电流中的至少一个生成所述子校正电流。
3.根据权利要求2所述的半导体器件，其中所述校正电路的所述子校正电流从所述预先确定的温度向高温度侧增加。
4.根据权利要求3所述的半导体器件，
其中所述校正电路中的每个校正电路包括：电阻器，具有与第一电源耦合的一端；PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述电阻器的另一端；以及恒流源，耦合在所述电阻器的所述另一端与第二电源之间，
其中所述恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压的差电压的电流，
其中所述电阻器在所述多个校正电路之间变化，以及
其中所述PMOS晶体管从所述漏极输出所述子校正电流。
5.根据权利要求3所述的半导体器件，
其中所述校正电路中的每个校正电路包括：电阻器，具有与第一电源耦合的一端；PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述电阻器的另一端；以及恒流源，耦合在所述电阻器的所述另一端与第二电源之间，
其中所述恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压的差电压的电流并且在所述多个校正电路之间变化，以及
其中所述PMOS晶体管从所述漏极输出所述子校正电流。
6.根据权利要求2所述的半导体器件，其中所述校正电路的所述子校正电流从所述预先确定的温度向低温度侧增加。
7.根据权利要求6所述的半导体器件，
其中所述校正电路中的每个校正电路包括：恒流源，具有与第一电源耦合的一端；PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述恒流源的另一端；以及电阻器，其耦合在所述恒流源的所述另一端与第二电源之间，
其中所述恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压的差电压的电流，
其中所述电阻器在所述多个校正电路之间变化，以及
其中所述PMOS晶体管从所述漏极输出所述子校正电流。
8.根据权利要求6所述的半导体器件，
其中所述多个校正电路中的每个校正电路包括：恒流源，具有与第一电源耦合的一端；PMOS晶体管，其源极被耦合至所述第一电源并且其栅极被耦合至所述恒流源的另一端；以及电阻器，其耦合在所述恒流源的所述另一端与第二电源之间，
其中所述恒流源生成根据具有不同发射极面积的两个双极型晶体管的基射极间电压的差电压的电流并且在所述多个校正电路之间变化，以及
其中所述PMOS晶体管从所述漏极输出所述子校正电流。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015039087A (ja) * 2011-12-20 2015-02-26 株式会社村田製作所 半導体集積回路装置および高周波電力増幅器モジュール
CN103869865B (zh) * 2014-03-28 2015-05-13 中国电子科技集团公司第二十四研究所 温度补偿带隙基准电路
US10146284B2 (en) * 2014-05-20 2018-12-04 Entropic Communications, Llc Method and apparatus for providing standby power to an integrated circuit
EP2977849A1 (en) * 2014-07-24 2016-01-27 Dialog Semiconductor GmbH High-voltage to low-voltage low dropout regulator with self contained voltage reference
CN105511534B (zh) 2014-09-22 2017-12-05 联合聚晶股份有限公司 多级分压电路
KR20160068562A (ko) * 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 증폭 성능을 향상시킬 수 있는 버퍼 회로
JP2016121907A (ja) * 2014-12-24 2016-07-07 株式会社ソシオネクスト 温度センサ回路及び集積回路
JP6651697B2 (ja) * 2015-01-26 2020-02-19 株式会社ソシオネクスト 電子回路、電源回路、回路の特性測定方法、及び振幅及び位相特性の演算プログラム
JP6478661B2 (ja) * 2015-01-29 2019-03-06 ルネサスエレクトロニクス株式会社 バッテリセルの電圧補正方法、バッテリ監視装置、半導体チップ及び車両
TWI564692B (zh) * 2015-03-11 2017-01-01 晶豪科技股份有限公司 能隙參考電路
TW201702783A (zh) * 2015-07-03 2017-01-16 Orient-Chip Semiconductor Co Ltd 隨負載變化而調整輸出電壓的補償方法及其補償電路
JP2017224978A (ja) * 2016-06-15 2017-12-21 東芝メモリ株式会社 半導体装置
WO2018135215A1 (ja) * 2017-01-18 2018-07-26 新日本無線株式会社 基準電圧生成回路
JP6873827B2 (ja) * 2017-01-18 2021-05-19 新日本無線株式会社 基準電圧生成回路
US10139849B2 (en) * 2017-04-25 2018-11-27 Honeywell International Inc. Simple CMOS threshold voltage extraction circuit
KR20200065703A (ko) * 2018-11-30 2020-06-09 에스케이하이닉스 주식회사 메모리 시스템
EP3683649A1 (en) * 2019-01-21 2020-07-22 NXP USA, Inc. Bandgap current architecture optimized for size and accuracy
US11221638B2 (en) * 2019-02-28 2022-01-11 Qorvo Us, Inc. Offset corrected bandgap reference and temperature sensor
US11762410B2 (en) 2021-06-25 2023-09-19 Semiconductor Components Industries, Llc Voltage reference with temperature-selective second-order temperature compensation
US11892862B2 (en) * 2021-08-30 2024-02-06 Micron Technology, Inc. Power supply circuit having voltage switching function
US11714444B2 (en) * 2021-10-18 2023-08-01 Texas Instruments Incorporated Bandgap current reference
TWI792977B (zh) * 2022-04-11 2023-02-11 立錡科技股份有限公司 具有高次溫度補償功能的參考訊號產生電路
CN114995572B (zh) * 2022-06-20 2024-05-14 北京智芯微电子科技有限公司 碳化硅mosfet去饱和保护的温度补偿电路及方法
CN115357087B (zh) * 2022-09-26 2024-01-19 杭州万高科技股份有限公司 带隙基准电路
CN115390616B (zh) * 2022-10-25 2023-01-03 太景科技(南京)有限公司 一种偏置装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5767664A (en) * 1996-10-29 1998-06-16 Unitrode Corporation Bandgap voltage reference based temperature compensation circuit
JPH11134051A (ja) * 1997-10-31 1999-05-21 Seiko Instruments Inc 基準電圧回路
US7161340B2 (en) * 2004-07-12 2007-01-09 Realtek Semiconductor Corp. Method and apparatus for generating N-order compensated temperature independent reference voltage
CN101615050A (zh) * 2008-05-13 2009-12-30 意法半导体股份有限公司 特别为电源电压低于1v的应用生成温度补偿电压基准的电路
US20100301832A1 (en) * 2009-05-29 2010-12-02 Broadcom Corporation Curvature Compensated Bandgap Voltage Reference
CN102369495A (zh) * 2009-03-31 2012-03-07 美国亚德诺半导体公司 用于低功率电压基准的方法和电路以及偏置电流发生器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3887863A (en) 1973-11-28 1975-06-03 Analog Devices Inc Solid-state regulated voltage supply
GB8630980D0 (en) * 1986-12-29 1987-02-04 Motorola Inc Bandgap reference circuit
US5053640A (en) * 1989-10-25 1991-10-01 Silicon General, Inc. Bandgap voltage reference circuit
JP3586073B2 (ja) * 1997-07-29 2004-11-10 株式会社東芝 基準電圧発生回路
JP2004110750A (ja) * 2002-09-20 2004-04-08 Toshiba Microelectronics Corp レギュレータ回路及び半導体集積回路
JP2007166788A (ja) * 2005-12-14 2007-06-28 Toppan Printing Co Ltd 昇圧回路
US7420359B1 (en) * 2006-03-17 2008-09-02 Linear Technology Corporation Bandgap curvature correction and post-package trim implemented therewith
US7710190B2 (en) * 2006-08-10 2010-05-04 Texas Instruments Incorporated Apparatus and method for compensating change in a temperature associated with a host device
JP4852435B2 (ja) * 2007-01-22 2012-01-11 パナソニック株式会社 定電流源
US7636010B2 (en) * 2007-09-03 2009-12-22 Elite Semiconductor Memory Technology Inc. Process independent curvature compensation scheme for bandgap reference
US20090066313A1 (en) * 2007-09-07 2009-03-12 Nec Electronics Corporation Reference voltage circuit compensated for temprature non-linearity
US7944280B2 (en) * 2008-05-26 2011-05-17 International Business Machines Corporation Bandgap reference generator utilizing a current trimming circuit
US7728575B1 (en) * 2008-12-18 2010-06-01 Texas Instruments Incorporated Methods and apparatus for higher-order correction of a bandgap voltage reference
JP5352500B2 (ja) * 2010-03-02 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置
CN102141818B (zh) * 2011-02-18 2013-08-14 电子科技大学 温度自适应带隙基准电路
JP5693711B2 (ja) * 2011-04-12 2015-04-01 ルネサスエレクトロニクス株式会社 電圧発生回路
JP5833858B2 (ja) * 2011-08-02 2015-12-16 ルネサスエレクトロニクス株式会社 基準電圧発生回路
JP5879136B2 (ja) * 2012-01-23 2016-03-08 ルネサスエレクトロニクス株式会社 基準電圧発生回路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5767664A (en) * 1996-10-29 1998-06-16 Unitrode Corporation Bandgap voltage reference based temperature compensation circuit
JPH11134051A (ja) * 1997-10-31 1999-05-21 Seiko Instruments Inc 基準電圧回路
US7161340B2 (en) * 2004-07-12 2007-01-09 Realtek Semiconductor Corp. Method and apparatus for generating N-order compensated temperature independent reference voltage
CN101615050A (zh) * 2008-05-13 2009-12-30 意法半导体股份有限公司 特别为电源电压低于1v的应用生成温度补偿电压基准的电路
CN102369495A (zh) * 2009-03-31 2012-03-07 美国亚德诺半导体公司 用于低功率电压基准的方法和电路以及偏置电流发生器
US20100301832A1 (en) * 2009-05-29 2010-12-02 Broadcom Corporation Curvature Compensated Bandgap Voltage Reference

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