以下、電圧発生回路を備える半導体装置の実施の形態に関して、添付図面を参照して説明する。
1.実施の形態の概要
以下、実施の形態に係る半導体装置の概要について説明する。
図1は、実施の形態に係る半導体装置に内蔵される電圧発生回路の一例を示すブロック図である。電圧発生回路1は、基準電圧生成回路10と、補正回路20とを具備している。この図では、補正回路20は1個である。基準電圧生成回路10は、基準電圧VBGRを生成して出力する(以下、「BGRコア回路」とも称する。)。補正回路20は、基準電圧VBGRCに基づいて、補正電流Icompを生成して、BGRコア回路10に帰還させる。補正電流Icompは、基準電圧VBGRの温度特性を補正するための電流である。
図2A〜図2Fは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。これらの図は、上記図1の電圧発生回路1における温度特性の補正方法の原理を示している。各グラフにおいて、縦軸は電圧を示し、横軸は温度を示す。ただし、各図は概念を示すべく、数値的に必ずしも正確なグラフではない。
図2A〜図2Bは従来知られた基準電圧VBGRの生成方法の原理を示している。基準電圧VBGRは、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧VPTAT(絶対温度に比例)とバイポーラトランジスタのベース−エミッタ間のPN接合の順方向電圧VBE(温度と共に単調に減少)とを加算して生成される。このとき、基準電圧VBGRのグラフは、上に凸な山型の形状を有する。そして、山の頂点付近に対応する温度T1が、電圧発生回路1の中心的な使用温度となるように設定される。その結果、温度T1を中心とするある温度範囲において、温度係数が概ねゼロとなり、温度依存性の少ない基準電圧VBGRが生成される。ただし、温度T1から高温側及び低温側に大きく離れると、基準電圧VBGRのグラフの傾きが大きくなる、すなわち温度係数が大きくなるため、基準電圧VBGRの精度が落ちる。
図1に示す本実施の形態の電圧発生回路1では、中心的な使用温度から高温側及び低温側に離れた温度でも基準電圧VBGRの精度を落とさないようにすべく補正回路20を設けている。図2C〜図2Fは本実施の形態の基準電圧VBGRの生成方法の原理を示している。まず、図2Cに示すように、BGRコア回路10は、基準電圧VBGRのグラフの山の頂点付近に対応する温度を低温側にずらすように基準電圧VBGRを生成する。この図では、温度T1を温度T1’のように低温側にずらす。低温側にずらすのは、高温側を補正するためである。温度T1を低温側にずらすことで低温側の精度が向上し、高温側を補正することで高温側の精度が向上する。その結果、広い温度範囲において精度を高めることができる。逆に、低温側を補正する場合には、温度T1を高温側にずらすことが考えられる。
次に、図2D〜図2Eに示すように、補正回路20は、基準電圧VBGR又はそれに比例した電圧VBGRCとバイポーラトランジスタのベース−エミッタ間のPN接合の順方向電圧VBEとを減算して、減算結果が正となる範囲で、補正電流Icompを生成する。このとき、電圧VBGRCと電圧VBEとの交点の温度T2がT2>T1’となるように電圧VBGRC又は電圧VBEを生成する。その結果、補正回路20は、補正電流Icomp(図2E)として、所定温度T2から高温側に向かって単調に増加する電流を生成する。この所定温度T2は、閾値温度ともいう。
そして、図2Fに示すように、この補正回路20の補正電流Icomp(図2E)をBGRコア回路10に帰還させて基準電圧VBGR(図2C)に加算することで、最終的な基準電圧VBGR(図2F)が生成される。この最終的な基準電圧VBGR(図2F)のグラフは、山の頂点が温度T1’と温度T3(>T2)の2箇所になり、温度T2付近に谷がある形状を有する。ただし、T1’<T2<T3である。このとき、温度T1’のやや低温側の温度から、温度T3のやや高温側の温度の範囲において、温度に対する基準電圧VBGRの変動幅が小さくなる。すなわち、その温度範囲において、温度係数が小さく抑えられている。言い換えると、図2Bの基準電圧VBGRと比較して、図2Fの基準電圧VBGRは広い範囲で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧VBGRの精度をより高めることができる。なお、図1の電圧発生回路1の具体的な回路構成については後述される。
上記図1では補正回路20は1個であるが、補正回路を複数個設けることで基準電圧VBGRの精度を更に高めることができる。以下では、補正回路を複数個設ける場合について説明する。
図3は、本実施の形態に係る半導体装置に内蔵される電圧発生回路の他の一例を示すブロック図である。電圧発生回路1は、BGRコア回路10と、複数の補正回路20−1〜20−n(nは自然数;補正回路の個数)とを具備している。BGRコア回路10は、基準電圧VBGRを生成して出力する。複数の補正回路20−1〜20−nは、補正電流Icompを生成して、BGRコア回路10に帰還させる。各補正回路20−i(i=1〜n;自然数)は、補正回路20−iごとに異なる所定温度(閾値温度)から低温側又は高温側に向かって単調に増加する補正電流Icompi(「副補正電流」とも称する。)を生成する。補正電流Icompは、基準電圧VBGRの温度特性を補正するための電流であり、複数の補正回路20−1〜20−nが生成する複数の補正電流Icomp1〜Icompnの和である。補正回路20−iは、基準電圧VBGR又はそれに対応した電圧VBGRCに基づいて補正電流Icompiを生成する。
ただし、補正回路20−iは、電圧VPTAT又はそれに対応した電流IPTAT、及び電圧VBE又はそれに対応した電流IVBEの少なくとも一つに基づいて補正電流Icompiを生成してもよい。ただし、電圧VPTATは、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧である。また、電圧VBEは、バイポーラトランジスタのベース−エミッタ間のPN接合の順方向電圧VBEである。
図3に示す本実施の形態では、中心的な使用温度から高温側及び低温側に離れた温度でも基準電圧VBGRの精度を落とさないようにすべく複数の補正回路20−1〜20−nを設けている。各補正回路20−iは、補正電流Icompiを生成する。各補正電流Icompiは、閾値温度T2から高温側又は低温側に向かって単調に増加する。しかし、その所定温度T2が他の補正回路20−i’(i’≠i)の補正電流Icompi’ の所定温度T2と異なっている。なお、複数の補正回路20−1〜20−nの全てを用いる必要はなく、補正回路20−iへの電源供給の制御等の方法で、複数の補正回路20−1〜20−nのうちの任意の一つ又は複数の補正回路20を動作させても良い。
言い換えると、この複数の補正回路20−1〜20−nは、BGRコア回路10にカスケード接続され、互いに異なる閾値温度を検出して、互いに異なる補正電流Icomp1〜Icompnを生成する回路ということもできる。補正電流Icomp(=ΣIcompi)は、カスケード段数を必要に応じて任意に可変とすることで、任意に変更が可能である。以下、具体的に説明する。
まず、基準電圧VBGRの高温側の温度特性を補正する方法について説明する。
図4A〜図4Eは、実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。これらの図は、上記図3の電圧発生回路1における温度特性の補正方法の原理を示している。各グラフにおいて、縦軸は電圧を示し、横軸は温度を示す。ただし、各図は概念を示すべく、数値的に必ずしも正確なグラフではない。これらの図は、補正回路20が3個(n=3、補正回路20−1〜20−3)の場合について示している。各補正回路20−iの基本的な機能は、図1の補正回路20と同様である。すなわち、各補正回路20−iは、図2Dや図2Eのようにして補正電流Icompiを生成する。各補正電流Icompiは、閾値温度T2から高温側に向かって単調に増加する。ただし、少なくとも、その閾値温度T2が他の補正回路20−i’(i’≠i)の補正電流Icompi’ の閾値温度T2と異なっている。更に、補正電流Icompiの温度に対する増減の割合が異なっていてもよい。
図4Aは、補正回路20−1に関する図2Eに対応する図であり、補正電流Icomp1を示している。この補正電流Icomp1は、閾値温度T2aから高温側に向かって単調に増加している。図4Bは、補正回路20−2に関する図2Eに対応する図であり、補正電流Icomp2を示している。この補正電流Icomp2は、閾値温度T2bから高温側に向かって単調に増加している。図4Cは、補正回路20−3に関する図2Eに対応する図であり、補正電流Icomp3を示している。この補正電流Icomp3は、閾値温度T2cから高温側に向かって単調に増加している。ここで、T2a<T2b<T2cである。閾値温度T2の変更は、例えば、電圧VBGRCを補正回路20−iごとに変更することで実現できる。図4A〜図4Cの例では、補正回路20−1、20−2、20−3の順に電圧VBGRCを低減して行くことで実現できる。ただし、補正電流Icompiの生成方法は、図2Dの例(VBGRC+VBE)に限定されない。
そして、図4Dに示すように、最終的な補正電流Icompは、補正電流Icomp1、Icomp2、Icomp3を加算した合計である。その補正電流Icompは、閾値温度T2a〜T2bではIcomp1、閾値温度T2b〜T2cではIcomp1+Icomp2、閾値温度T2c以上ではIcomp1+Icomp2+Icomp3となる。すなわち、温度の上昇と共に補正電流Icompが徐々に増加している。これは、補正電流Icompを加算する前の基準電圧VBGR(図2C)が高温側に向かって徐々に低下することに対応している。その補正電流Icompを、図2Cの電圧VBGRに加算することで、図4Eの基準電圧VBGRが生成される。図4Eの基準電圧VBGRは、図2Fの基準電圧VBGRと比較して、高温側において、より広い範囲で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧VBGRの精度を更により高めることができる。この場合での図3の電圧発生回路1の具体的な回路構成については後述される。
次に、基準電圧VBGRの低温側の温度特性を補正する方法について説明する。
図5A〜図5Eは、本実施の形態に係る電圧発生回路における温度特性の補正方法の原理を示すグラフである。これらの図は、上記図3の電圧発生回路1における温度特性の補正方法の原理を示している。各グラフにおいて、縦軸は電圧を示し、横軸は温度を示す。ただし、各図は概念を示すべく、数値的に必ずしも正確なグラフではない。これらの図も、補正回路20が3個(n=3、補正回路20−1〜20−3)の場合について示している。各補正回路20−iの基本的な機能は、図1の補正回路20とは逆である。すなわち、各補正回路20−iは、基準電圧VBGRに比例した電圧VBGRC(基準電圧VBGRでも可)とベース−エミッタ間のPN接合の順方向電圧VBEとを減算して、減算結果が正となる範囲で、補正電流Icompiを生成する。すなわち、上記図2Dにおいて正とする電圧を逆にしている。各補正電流Icompiは、閾値温度T2から低温側に向かって単調に増加する。ただし、少なくとも、その閾値温度T2が他の補正回路20−i’(i’≠i)の補正電流Icompi’と異なっている。更に、補正電流Icompiの温度に対する増減の割合が異なっていてもよい。
図5Aは、補正回路20−1に関する図2Eに対応する図であり、補正電流Icomp1を示している。この補正電流Icomp1は、閾値温度T2cから低温側に向かって単調に増加している。図5Bは、補正回路20−2に関する図2Eに対応する図であり、補正電流Icomp2を示している。この補正電流Icomp2は、閾値温度T2bから低温側に向かって単調に増加している。図5Cは、補正回路20−3に関する図2Eに対応する図であり、補正電流Icomp3を示している。この補正電流Icomp3は、閾値温度T2aから低温側に向かって単調に増加している。ただし、T2a<T2b<T2cである。閾値温度T2の変更は、例えば、電圧VBGRCを補正回路20−iごとに変更することで実現できる。図5A〜図5Cの例では、補正回路20−1、20−2、20−3の順に電圧VBGRCを増大して行くことで実現できる。ただし、補正電流Icompiの生成方法は、図2Dの例(VBGRC+VBE)において正とする電圧を逆にする場合に限定されない。
そして、図5Dに示すように、最終的な補正電流Icompは、補正電流Icomp1、Icomp2、Icomp3を加算した合計である。その補正電流Icompは、閾値温度T2c〜T2bではIcomp3、閾値温度T2b〜T2aではIcomp2+Icomp3、閾値温度T2a以下ではIcomp1+Icomp2+Icomp3となる。すなわち、温度の下降と共に補正電流Icompが徐々に増加している。これは、補正電流Icompを加算する前の基準電圧VBGR(図2C)が低温側に向かって徐々に低下することに対応している。その補正電流Icompを、図2Cの電圧VBGRに加算することで、図5Eの基準電圧VBGRが生成される。ただし、この場合、図2Cの電圧VBGRとして、山型の頂点の温度T1を(低温側ではなく)高温側にずらして温度T1’とした曲線を用いることが好ましい。図5Eの基準電圧VBGRは、図2Fの基準電圧VBGRと比較して、低温側において、より広い範囲で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧VBGRの精度を更により高めることができる。この場合での図3の電圧発生回路1の具体的な回路構成については後述される。なお、求める精度に応じて、補正回路20−iは図1の場合のように一つであっても良い。
次に、基準電圧VBGRの高温側及び低温側の両方の温度特性を補正する方法について説明する。
図6A〜図6Dは、本実施の形態に係る電圧発生回路における非線形温度特性の補正方法の原理を示すグラフである。これらの図は、上記図3の電圧発生回路1における温度特性の補正方法の原理を示している。各グラフにおいて、縦軸は電圧を示し、横軸は温度を示す。ただし、各図は概念を示すべく、数値的に必ずしも正確なグラフではない。これらの図は、補正回路20が2個(n=2、補正回路20−1〜20−2)の場合について示している。補正回路20−1(低温側)の基本的な機能は、図5A〜図5Eの場合と同様に図1の補正回路20とは逆である。補正回路20−2(高温側)の基本的な機能は、図4A〜図4Eの場合と同様に図1の補正回路20と同じである。補正電流Icomp1は、閾値温度T2aから低温側に向かって単調に増加する。補正電流Icomp2は、閾値温度T2bから高温側に向かって単調に増加する。そして、その所定温度T2aが他の所定温度T2bと異なっている。以下、具体的に説明する。更に、補正電流Icompiの温度に対する増減の割合が異なっていてもよい。
図6Aは、補正回路20−1に関する図5Cに対応する図であり、補正電流Icomp1を示している。この補正電流Icomp1は、閾値温度T2aから低温側に向かって単調に増加している。図6Bは、補正回路20−2に関する図4Cに対応する図であり、補正電流Icomp2を示している。この補正電流Icomp2は、閾値温度T2bから高温側に向かって単調に増加している。ただし、T2a<T2bである。閾値温度T2の変更は、例えば、電圧VBGRCを補正回路20−iごとに変更することで実現できる。ただし、補正電流Icompiの生成方法は、図2Dの例(VBGRC+VBE)に限定されない。
そして、図6Cに示すように、最終的な補正電流Icompは、補正電流Icomp1、Icomp2を加算した合計である。その補正電流Icompは、閾値温度T2a以下ではIcomp1、閾値温度T2b以上ではIcomp2となる。すなわち、低温側で温度の下降と共に補正電流Icompが増加し、高温側で温度の上昇と共に補正電流Icompが増加している。これは、補正電流Icompを加算する前の基準電圧VBGR(図2B)が低温側に向かって低下し、高温側に向かって低下することに対応している。その補正電流Icompを、図2Bの電圧VBGRに加算することで、図6Dの基準電圧VBGRが生成される。ただし、この場合、図2Bの電圧VBGRとして、山型の頂点の温度T1を特に低温側や高温側にずらすことは必ずしも必要はない。図6Dの基準電圧VBGRは、図2Bの基準電圧VBGRと比較して、低温側及び高温側の両側において、より広い範囲で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧VBGRの精度をより高めることができる。この場合での図3の電圧発生回路1の具体的な回路構成については後述される。なお、求める精度に応じて、補正回路20−iは、高温側及び低温側のそれぞれにおいて複数個設けられていてもよい。また、低温側と高温側とで、補正回路20−iの数が異なっていてもよい。
2.実施の形態の詳細
以下、上記実施の形態の概要で説明した構成及び作用効果を実現するための具体的な実施の形態の詳細について説明する。
(第1の実施の形態)
第1の実施の形態に係る半導体装置について説明する。第1の実施の形態では、補正回路20が、基準電圧VBGR(又は電圧VBGRC)とバイポーラトランジスタのベース−エミッタ間電圧VBEとに基づいて補正電流Icompを生成し、その補正電流Icompで基準電圧VBGRの高温側を補正する場合について説明する。本実施の形態では、補正回路20は1個である。
本実施の形態に係る電圧発生回路は、図1に示すような電圧発生回路であり、図2C〜図2Fに示すような高温側における補正を行う。
図7は、第1の実施の形態に係る電圧発生回路1の具体的な回路構成の一例を示す回路図である。電圧発生回路1は、特に制限されないが、公知のCMOS集積回路の製造技術によって1枚のシリコン基板のような半導体基板に形成されている。以下、各実施の形態において同じである。
BGRコア回路10は、電流生成部101と、電圧出力部102とを備えている。電流生成部101は、エミッタ面積の異なる2つのバイポーラトランジスタQ1、Q2のベース・エミッタ間電圧の差電圧(ΔVBE)に応じた電流とバイポーラトランジスタQ2のベース・エミッタ間電圧VBE2に応じた電流と補正回路20で生成された補正電流Icompとを加算した電流Iを生成する。電圧出力部102は、生成された電流を基準電圧VBGRに変換して出力する。
電流生成部101は、例えば、NPN型のバイポーラトランジスタQ1、Q2と、抵抗R1、R2、R3、R5、R7、R8、Rzと、キャパシタCcと、差動アンプA1と、Pチャネル型のMOSトランジスタMP1、MP2とを備えている。出力部102は、例えば、抵抗R4を備えている。
バイポーラトランジスタQ1、Q2はエミッタ端子を共通に接続されている。バイポーラトランジスタQ1のベース端子は、バイポーラトランジスタQ2のコレクタ端子に接続されている。バイポーラトランジスタQ1のエミッタ面積は、バイポーラトランジスタQ2のn(nは2以上の整数)倍に大きくされる。すなわち、バイポーラトランジスタQ1とQ2に同じ電流を流すようにしたとき、バイポーラトランジスタQ2のエミッタ電流密度がトランジスタQ1のエミッタ電流密度のn倍となるように設定される。この図の例では、n=20である。抵抗R1は、一端をバイポーラトランジスタQ2のベース端子に接続され、他端をバイポーラトランジスタQ1のコレクタ端子に接続されている。抵抗R2は、一端を抵抗R1の一端に接続され、他端をバイポーラトランジスタQ2のコレクタ端子に接続されている。抵抗R5は、バイポーラトランジスタQ1、Q2の共通に接続されたエミッタ端子と接地ノードとの間に設けられている。抵抗R3は、バイポーラトランジスタQ2のベース端子と接地ノードとの間に設けられている。差動アンプA1は、バイポーラトランジスタQ1、Q2のコレクタ側の電位をそれぞれ入力される。PMOSトランジスタMP1、MP2は共に、ゲート端子に差動アンプA1の出力電圧を入力され、ソース端子にそれぞれ抵抗R7、R8を介して電源ノードVccを接続されている。PMOSトランジスタMP1のドレイン端子が上記抵抗R1及びR2の接続ノードに接続されている。それにより、フィードバックループが形成されている。また、抵抗R4は、一端をPMOSトランジスタMP2のドレイン端子に接続され、他端を接地ノードに接続されている。それにより、PMOSトランジスタMP2のドレイン端子から電流Iが抵抗R4に供給される。PMOSトランジスタMP2のドレイン端子と抵抗R4との接続ノードの電圧が、基準電圧VBGRとなる。BGRコア回路10の動作原理については後述される。
なお、抵抗RzとキャパシタCcとはこの順に直列に接続され、差動アンプA1の出力側とPMOSトランジスタMP1のドレイン端子に接続されている。これらは、回路の発振を防止するための位相補償用の素子であり、電流/電圧の生成には直接関係はない。また、抵抗R7、R8はPMOSトランジスタMP1とMP2のミスマッチの影響を軽減するためのソース抵抗であり、ミスマッチの影響が無視できる場合には省略しても良い。
補正回路20は、出力電圧VBGR又はそれに対応した電圧VBGRCからバイポーラトランジスタQ3のベース・エミッタ間電圧VBE3を減算した電圧に応じた補正電流Icompを生成する。そして、生成された補正電流Icompを電流生成部101に帰還させる。
補正回路20は、例えば、差動アンプA2と、バイポーラトランジスタQ3と、抵抗R6と、Pチャネル型のMOSトランジスタMP3、MP4とを備えている。更に、Pチャネル型のMOSトランジスタMP6を備えていることが好ましい。
差動アンプA2は、BGRコア回路10の出力電圧VBGR又はそれに対応した電圧VBGRCを入力され、ボルテージフォロアを構成している。バイポーラトランジスタQ3は、ベース端子に差動アンプA2の出力端子を接続されている。抵抗R6は、バイポーラトランジスタQ3のエミッタ端子と接地ノードとの間に設けられている。PMOSトランジスタMP3は、ソース端子に電源ノードVccを接続され、ドレイン端子にゲート端子及びバイポーラトランジスタQ3のコレクタ端子を接続されている。PMOSトランジスタMP4は、ソース端子に電源ノードVccを接続され、ゲート端子にPMOSトランジスタPM3のゲート端子を接続されている。PMOSトランジスタMP3、MP4は、バイポーラトランジスタQ3のコレクタ側に流れる電流に応じてPMOSトランジスタMP4から補正電流Icompを出力するカレントミラー回路を構成している。特に制限されないが、補正電流Icompは、電流生成部101の抵抗R5とバイポーラトランジスタQ1、Q2の共通に接続されたエミッタ端子との間に帰還される。このようにフィードバック方式とすることにより、補正回路20に用いる差動アンプやカレントミラーといった要素回路に高い精度が必要されず、大きな面積や電流を追加することなく精度の向上が可能となる。
なお、差動アンプA2はバイポーラトランジスタQ3のベース電流を供給するために設けたものである。しかし、PMOSトランジスタMP2から直接ベース電流を供給することによる基準電圧VBGRへの影響が無視できる場合には省略してもよい。補正回路20の詳細な動作原理については後述される。
次に、電圧発生回路1の動作原理について、BGRコア回路10と補正回路20とに分けて説明する。
(I)BGRコア回路10
図7において、抵抗R1に流れる電流をI1、抵抗R2に流れる電流をI2、PMOSトランジスタMP1、MP2に流れる電流をI、抵抗R1と抵抗R2の接続点の電圧をV3とし、R1=R2=R12を仮定する。また、以降の説明では、カレントミラー回路等のミラー比を1:1として説明するが、特に限定されず、ミラー比を変えることも可能である。なお、以降の説明では理解を容易にするためバイポーラトランジスタのベース電流は無視して計算するが、実際の設計におけるシミュレーション等ではベース電流を含めた計算を行う。
バイポーラトランジスタの飽和電流密度をJs、単位面積をA、熱電圧VT=kT/q、kをボルツマン定数、Tを絶対温度、qを電荷素量とする。このとき、バイポーラトランジスタQ1のベース・エミッタ間電圧VBE1とバイポーラトランジスタQ2のベース・エミッタ間電圧VBE2について、式(1)が成立する。また、差動アンプA1による帰還が正常に動作していれば、以下の式(2)が成立する。
式(2)に式(1)を代入すると、以下の式(3)が成立する。
また、電位V3のノードから差動アンプA1の入力までのキルヒホッフ電圧則から以下の式(4)が成立する。それを整理すると電流I1とI2との関係として以下の式(5)が成立する。そして、式(3)と式(5)とから電流I2を消去すると、以下の式(6)のように近似できる。ここで、VOSは差動アンプA1の入力オフセット電圧である。ただし、式(6)において、VOS/I1・R12<<1を仮定している。
ここで、式(6)のI1についての2次方程式を解くと、I1は以下の式(7A)となる。ただし、式(7A)中のDは以下の式(7B)である。
したがって、出力電圧VBGRは以下の式(8)で表すことができる。また、同式から明らかなように抵抗R4<R3とすることにより出力電圧VBGRは低出力電圧化(約1.0V以下)とすることが可能とされる。
この式(8)に基づいて、出力電圧VBGRのVOS=0からの誤差を示すΔVBGRを求めると、本実施の形態のBGRコア回路10は、非特許文献1や特許文献1に記載のBGRコア回路と比較して、極めて小さい値とすることができる。
本実施の形態に係るBGRコア回路10は、出力電圧VBGRが1.0V以下となり、電源電圧Vccは約1.0Vから動作可能となることが理解される。このことは式(8)からも容易に理解される。すなわち、本実施の形態に係るBGRコア回路10は、抵抗R3に流れるバイポーラトランジスタQ2のVBEに応じた電流(IR3=VBE2/R3)と、絶対温度に比例したPTAT(Proportional to Absolute Temperature)電流(I=I1+I2)を加算することで温度に比例した係数をキャンセルする。そして、加算した電流を抵抗R4により電圧に変換して出力する構成である。したがって、抵抗R3と抵抗R4の比を調整すれば、出力電圧VBGRが1.0V以下の低電圧出力が可能となる。
以上に示されるように、本実施の形態に係るBGRコア回路10によれば、抵抗R3と抵抗R4の比を調整することでより低い出力電圧VBGRが生成可能となり、低い電源電圧Vccで動作が可能となる。更に、図7に示されるように、バイポーラトランジスタQ1、Q2のエミッタ端子と接地ノードとの間に抵抗R5が挿入することで差動アンプA1のコモン入力電圧を高くシフトさせることができ、設計が容易となる。
(II)補正回路20
まず、バイポーラトランジスタのベース・エミッタ間電圧VBEの温度依存性について説明する。ベース・エミッタ間電圧の温度依存性は、前述した非特許文献2に示されるように、コレクタ電流ICの温度依存性を以下の式(9)とすると、以下の式(10)のように表される。
ここでTRは参照温度である。また、ηはバイポーラトランジスタのデバイス構造に依存する定数であり、値は約3.6〜4.0である。VG0はバンドギャップ電圧の絶対温度0Kへ外挿値である。前述したように、mはコレクタ電流ICが絶対温度に比例している場合は“1”となる。式(10)を変形すると、以下の式(11)となる。
上記式(式11)において、第1項目が温度に依存しない定数であり、第2項目が絶対温度に比例する項である。また、第3項目が絶対温度に対して比例ではなく、非線形依存性を示す項である。すなわち、ベース・エミッタ間電圧VBEは温度に対して非線形依存性を示す。
上記(I)BGRコア回路10において示したBGRコア回路の一般式(式(8))は、抵抗比により決まる定数をK、Lとおくと、以下の式(12)のように表すことができる。ここで、ΔVBEは、2つのバイポーラトランジスタQ1、Q2のベース・エミッタ間電圧VBEの差電圧である。
上記の式(12)からもわかるように、第1項目のベース・エミッタ間電圧VBEの温度依存性が非線形性をもつので、絶対温度に比例した第2項目だけでは、非線形温度依存を補正することは理論上不可能であることがわかる。そこで、本実施の形態に係る電圧発生回路1では、以下の方法により出力電圧VBGRの非線形温度依存の補正を行う。
図7において、抵抗R5とバイポーラトランジスタQ1、Q2のエミッタ端子の接続点の電位をV2とし、補正電流をIcompとする。また、理解を容易にするため、R1=R2=R12、I1=I2=IPTATと仮定する。このとき、IPTATは、VBE2=VBE1+R12・IPTATより、以下の式(13)で表すことができる。
次に電流Iは、キルヒホッフ電流則から以下の式(14)となり、抵抗R3に流れる電流IR3は以下の式(15)のように表されるから、電流Iは以下の式(16)となる。
したがって、出力電圧VBGRは以下の式(17)となる。
抵抗R3と抵抗R4を調整することで出力電圧VBGRを低電圧化できることは、前述した図3のBGRコア回路10と同様である。
また、補正電流Icompは、PMOSトランジスタMP3とMP4のミラー比を1:1とすれば、以下の式(18)で表すことができる。
上記の式(18)に示されるように、補正電流Icompは、出力電圧VBGRCとバイポーラトランジスタQ3のベース・エミッタ間電圧VBE3の差電圧に基づいて生成される。低温側ではVBGRC<VBE3であるので補正電流Icompは流れず、高温側ではVBGRC=VBE3となる温度から補正電流Icompが加算される。これにより、補正電流Icompは以下の式(19)のように表される。
したがって、電圧発生回路1では、上記の式(17)の第1項のベース・エミッタ電圧VBE(図2AのVBEに相当)の非線形性を、第2項のIPTAT(図2AのVPTATに相当)で線形補正するとともに、第3項の補正電流Icomp(図2EのIcompに相当)により非線形補正を行う。また、温度依存性がある2つの電圧(出力電圧VBGRCとベース・エミッタ間電圧VBE3:図2DのVBGRCとVBEに相当)の差分に応じて補正電流Icompを生成することで、VBGRC=VBE3となる温度(図2EのT2に相当)から補正電流Icompが加算されるように構成することができる。また、補正電流Icompの傾きは抵抗R6の値により制御することができる。これにより、温度特性を補正したい所望の温度範囲でVBGR≧VBE3となるようにVBGRの特性を調整すれば、非線形温度特性を補正することが可能となる。
なお、上記の計算は近似計算であり、実際はBGRコア回路10と補正回路20との間でループが形成され、帰還がかけられているので、抵抗や補正電流Icompなどの値は上記計算から多少のずれが生じる。正確な値はシミュレーションにより求めることが可能である。また、この例では電源電圧Vccが1.0V程度であり、出力電圧VBGRを約0.63Vに設定する場合を想定しているため、補正回路20のバイポーラトランジスタQ3を一段構成としているが、出力電圧が1.2V程度の場合には、補正回路20のバイポーラトランジスタQ3を2段構成とすることが望ましい。
この補正回路20の使用の有無は、制御信号(パワーダウン信号)により制御可能とすることができる。その一例としては、以下の方法が考えられる。PMOSトランジスタMP6は、ソース端子に電源ノードVccを接続され、ドレイン端子にPMOSトランジスタPM3のゲート端子を接続される。そのとき、差動アンプA2の電源供給スイッチ(図示されず)及びPMOSトランジスタMP6のゲート端子には、それぞれパワーダウン信号PD及びその反転信号PD_Nが供給される。パワーダウン信号PDは、Highレベルで補正回路20をパワーダウンさせる制御信号である。すなわち、補正回路20を用いない場合、パワーダウン信号PDをHighレベルにする。その場合、差動アンプA2の電源供給スイッチがオフとなって差動アンプA2への電源供給が停止され、PMOSトランジスタPM6がオンとなって、PMOSトランジスタMP3、MP4がオフとなる。その結果、補正回路20の動作を停止できる。この方法は、以下の他の実施の形態でも使用可能である。
この電圧発生回路1では、BGRコア回路10の抵抗R1〜R5及び補正回路20の抵抗R6を可変にすることで、基準電圧VBGRを電圧発生回路1の製造後に調整することができる(トリミング)。すなわち、製造時の素子バラツキの影響を補正するために、製造後に抵抗値を調整する機能を抵抗R1〜R6に持たせる。例えば、抵抗にタップを設けて、半導体スイッチやフューズ等で切り替えることにより、製造後に抵抗を調整できる。タップの切り替え情報を保持する場所は半導体チップ内・外を問わない。ただし、フューズや不揮発メモリのように、製造後に書き換え可能でかつ不揮発な方法で保持される。製造上の素子バラツキに影響される特性は、出力(基準電圧VBGR)の絶対値や温度特性がある。例えば、図7の回路では、抵抗R3の調整により、すなわち、BGRコア回路10の製造後に抵抗R3の大きさを変えることで、出力(基準電圧VBGR)の温度特性を改善することが可能である。あるいは、抵抗R1=R2=R12の大きさを変えても同様に改善できる。また、抵抗R4の調整により、出力(基準電圧VBGR)の絶対値を改善することが可能である。また、抵抗R5、R6の調整により、出力(基準電圧VBGR)の非線形効果を改善することができる。これらのことは、式(17)や式(19)などからも明らかである。抵抗R1〜R6は同一の素子種の抵抗(例示:ポリシリコンを用いた抵抗)を用いることが好ましい。この方法は、以下の他の実施の形態でも使用可能である。
(変形例)
次に、第1の実施の形態に係る電圧発生回路1の具体的な回路構成の変形例について説明する。
図8は、第1の実施の形態に係る電圧発生回路1の具体的な回路構成の変形例を示す回路図である。図8の電圧発生回路1は、補正回路20aにおいて差動アンプA2を用いていない点で図7の電圧発生回路1と相違している。以下では、主に図7の電圧発生回路1との相違点について説明する。
BGRコア回路10は、この場合、補正回路20aへ基準電圧VBGRではなく電流Iを供給している。ただし、電流Iは、図7の場合と同様に、I1(IPTAT)+I2(IPTAT)とIR3の和であり、PMOSトランジスタMP2に流れる電流である。
補正回路20aは、電流Iから生成される基準電圧VBGRに対応した電圧VBGRCからバイポーラトランジスタQ3のベース・エミッタ間電圧VBE3を減算して補正電流Icompを生成する。そして、補正電流Icompを電流生成部101に帰還させる。
補正回路20は、例えば、バイポーラトランジスタQ3と、抵抗R6、R10、R40と、Pチャネル型のMOSトランジスタMP3、MP4とを備える。なお、ここでは、図7に記載されたPチャネル型のMOSトランジスタMP6の記載を省略している。
PMOSトランジスタMP5は、ゲート端子にBGRコア回路10のPMOSトランジスタMP2のゲート端子を接続され、ソース端子に抵抗R10を介して電源ノードVccを接続されている。抵抗R40は、一端をPMOSトランジスタMP5のドレインに接続され、他端を接地ノード接続されている。PMOSトランジスタMP5と抵抗R40との接続ノードは、バイポーラトランジスタQ3のベース端子に接続されている。その他のバイポーラトランジスタQ3、抵抗R6、PMOSトランジスタMP3、MP4については、図7の場合と同じである。BGRコア回路内の抵抗R7、R8を省略する場合には、抵抗R10も省略される。
PMOSトランジスタMP5は、BGRコア回路10のPMOSトランジスタMP2とカレントミラー回路を構成する。従って、PMOSトランジスタMP5にもPMOSトランジスタMP2に流れる電流Iが流れる。その結果、PMOSトランジスタMP5と抵抗R40との接続ノードには、出力電圧VBGRに対応した電圧VBGRCが生成される。その電圧VBGRCは、バイポーラトランジスタQ3のベース端子に供給される。その結果、図8の補正回路20aは、図7の補正回路20と同様の動作を行うことができる。
本実施の形態において、この図8の電圧発生回路1の場合にも、図7の電圧発生回路1の場合と同様の効果を得ることができる。加えて、このような図8の補正回路20aは、図7の補正回路20とは異なり、差動アンプA2を用いていない。従って、図7の補正回路20と比較して、回路面積を削減することができる。
(第2の実施の形態)
第2の実施の形態に係る半導体装置について説明する。第2の実施の形態では、補正回路20が、基準電圧VBGR(又は電圧VBGRC)とバイポーラトランジスタのベース−エミッタ間電圧VBEとに基づいて補正電流Icompを生成し、その補正電流Icompで基準電圧VBGRの高温側を補正する場合について説明する。本実施の形態では、補正回路20は複数個である。言い換えると、本実施の形態は、補正回路20が複数個である点で、補正回路20が1個である第1の実施の形態と相違する。以下では、主に第1の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図3に示すような電圧発生回路であり、図4A〜図4Eに示すような高温側における補正を行う。
図9は、第2の実施の形態に係る電圧発生回路1の具体的な回路構成の一例を示す回路図である。この電圧発生回路1は、補正回路20を複数個、例えば3個としている点で、図7の電圧発生回路1と相違する。そして、この図の例では、補正回路20が3個独立に存在しているのではなく、回路の実体的な機能上、補正回路20が3個とみなせる場合について示している。ただし、補正回路20が3個独立に存在していてもよい。以下では、図7の電圧発生回路1との相違点について主に説明する。
BGRコア回路10の出力部102は、4個の抵抗R4a、R4b、R4c、R4dを備えている。抵抗R4a、R4b、R4c、R4dは、PMOSトランジスタMP2のドレイン端子と接地ノードとの間にこの順で直列に接続されている。PMOSトランジスタMP2のドレイン端子と抵抗R4aとの接続ノードの電圧が、基準電圧VBGRとなる。また、この基準電圧VBGRは、抵抗R4a、R4b、R4c、R4dによって分圧される。その結果、抵抗R4aと抵抗R4bとの接続ノードの電圧が電圧VBGRCaとして補正回路20へ出力される。同様に、抵抗R4bと抵抗R4cとの接続ノードの電圧が電圧VBGRCbとして補正回路20へ出力される。更に、抵抗R4cと抵抗R4dとの接続ノードの電圧が電圧VBGRCcとして補正回路20へ出力される。ただし、基準電圧VBGR>電圧VBGRCa>電圧VBGRCb>電圧VBGRCcである。電圧VBGRCa、電圧VBGRCb、電圧VBGRCcは、出力電圧VBGRに対応した電圧VBGRCということができる。
補正回路20は、例えば、差動アンプA2a、A2b、A2cと、バイポーラトランジスタQ3a、Q3b、Q3cと、抵抗R6a、R6b、R6cと、Pチャネル型のMOSトランジスタMP3、MP4とを備えている。この補正回路20のうち、差動アンプA2aとバイポーラトランジスタQ3aと抵抗R6aと、PMOSトランジスタMP3、MP4とが一個の補正回路20−1を構成している。同様に、差動アンプA2bcとバイポーラトランジスタQ3bと抵抗R6bとPMOSトランジスタMP3、MP4とが他の一個の補正回路20−2を構成している。更に、差動アンプA2cとバイポーラトランジスタQ3cと抵抗R6cとPMOSトランジスタMP3、MP4とが更に他の一個の補正回路20−3を構成している。従って、カレントミラー回路を構成するPMOSトランジスタMP3、MP4は、3個の補正回路20−1〜20−3に共用されている。なお、ここでは、図7に記載されたPチャネル型のMOSトランジスタMP6を省略している。
補正回路20−1では、差動アンプA2aが、BGRコア回路10の電圧VBGRCaを入力され、ボルテージフォロアを構成している。バイポーラトランジスタQ3aは、ベース端子に差動アンプA2aの出力端子を接続され、コレクタ端子にPMOSトランジスタMP3のドレイン端子を接続されている。抵抗R6aは、バイポーラトランジスタQ3aのエミッタ端子と接地ノードとの間に設けられている。このとき、補正回路20−1は、電圧VBGRCaからバイポーラトランジスタQ3aのベース・エミッタ間電圧VBE3aを減算した電圧に対応する補正電流Icomp1を生成する。そのときの閾値温度は、図4AのT2aとなる。
同様に、補正回路20−2では、差動アンプA2bが、BGRコア回路10の電圧VBGRCbを入力され、ボルテージフォロアを構成している。バイポーラトランジスタQ3bは、ベース端子に差動アンプA2bの出力端子を接続され、コレクタ端子にPMOSトランジスタMP3のドレイン端子を接続されている。抵抗R6bは、バイポーラトランジスタQ3bのエミッタ端子と接地ノードとの間に設けられている。このとき、補正回路20−2は、電圧VBGRCbからバイポーラトランジスタQ3bのベース・エミッタ間電圧VBE3bを減算した電圧に対応する補正電流Icomp2を生成する。そのときの閾値温度は、図4BのT2bとなる。
更に、補正回路20−3では、差動アンプA2cが、BGRコア回路10の電圧VBGRCcを入力され、ボルテージフォロアを構成している。バイポーラトランジスタQ3cは、ベース端子に差動アンプA2cの出力端子を接続され、コレクタ端子にPMOSトランジスタMP3のドレイン端子を接続されている。抵抗R6cは、バイポーラトランジスタQ3cのエミッタ端子と接地ノードとの間に設けられている。このとき、補正回路20−3は、電圧VBGRCcからバイポーラトランジスタQ3cのベース・エミッタ間電圧VBE3cを減算した電圧に対応する補正電流Icomp3を生成する。そのときの閾値温度は、図4CのT2cとなる。
PMOSトランジスタMP3、MP4は、図7の場合と同様である。PMOSトランジスタMP3、MP4は、バイポーラトランジスタQ3(Q3a、Q3b、Q3c)のコレクタ側に流れる電流をPMOSトランジスタMP4から補正電流Icompとして出力するカレントミラー回路を構成している。ここで、PMOSトランジスタMP3、MP4は、3個の補正回路20−1〜20−3に共用されている。そのため、PMOSトランジスタMP4から出力される補正電流Icompは、補正電流Icomp1、Icomp2、Icomp3の合計となる。
この場合、各補正回路20での閾値温度T2(T2a、T2b、T2c)を変更する方法としては、例えば、抵抗R4a、R4b、R4c、R4dの値を変更する方法が考えられる。それにより、電圧VBGRCa、VBGRCb、VBGRCcが変わるので、電圧VBE3との交点が変わる(図2D参照)。結果として、閾値温度T2a、T2b、T2cが変更される。一方、補正電流Icompの増減の温度依存性(図4A、図4B、図4Cのグラフの傾き)を変更する方法としては、抵抗R6a、R6b、R6cの大きさを変える方法が考えられる。抵抗が大きいほど傾きは小さくなる。
その他のBGRコア回路10や補正回路20の構成や動作や原理については、図7の場合と同様である。
本実施の形態においても、図7の電圧発生回路1と同様の効果を得ることができる。加えて、この場合では、補正回路20を増やすことで、図4A〜図4Eにおいて説明した効果を得ることができる。
(変形例1)
次に、第2の実施の形態に係る電圧発生回路1の具体的な回路構成の変形例について説明する。
図10は、第2の実施の形態に係る電圧発生回路1の具体的な回路構成の変形例を示す回路図である。図10の電圧発生回路1は、補正回路20b(20b−1〜20b−3)において差動アンプA2a〜A2cを用いていない点で図9の電圧発生回路1と相違している。以下では、主に図9の電圧発生回路1との相違点について説明する。
差動アンプA2a〜A2cはバイポーラトランジスタQ3a〜Q3cのベース電流を供給するために設けたものである。ただし、PMOSトランジスタMP2から直接ベース電流を供給することによる基準電圧VBGRへの影響が無視できる場合には省略してもよい。
本実施の形態において、この図10の電圧発生回路1の場合にも、図9の電圧発生回路1の場合と同様の効果を得ることができる。加えて、このような図10の補正回路20bは、図9の補正回路20とは異なり、差動アンプA2a〜A2cを用いていない。従って、図9の補正回路20と比較して、回路面積を削減することができる。
(変形例2)
更に、第2の実施の形態に係る電圧発生回路1の具体的な回路構成の変形例について説明する。
図11は、第2の実施の形態に係る電圧発生回路1の具体的な回路構成の変形例を示す回路図である。図11の電圧発生回路1は、BGRコア回路10が基準電圧VBGRを分圧する抵抗R4a〜R4dを備えず、補正回路20aが同じ機能を有する抵抗R40a〜R40dを備えている点で図10の電圧発生回路1と相違している。以下では、主に図10の電圧発生回路1との相違点について説明する。
BGRコア回路10は、この場合、補正回路20aへ基準電圧VBGRではなく電流Iを供給している。ただし、電流Iは、図9の場合と同様に、I1(IPTAT)+I2(IPTAT)とIR3の和であり、PMOSトランジスタMP2に流れる電流である。また、基準電圧VBGRを分圧するための抵抗R4a、R4b、R4c、R4dを備えていない。
補正回路20aは、電流Iから生成される基準電圧VBGRに対応した電圧VBGRCからバイポーラトランジスタQ3のベース・エミッタ間電圧VBE3を減算して補正電流Icompを生成する。そして、補正電流Icompを電流生成部101に帰還させる。
補正回路20aは、例えば、バイポーラトランジスタQ3a、Q3b、Q3cと、抵抗R6a、R6b、R6c、R10、R40a、R40b、R40c、R40dと、Pチャネル型のMOSトランジスタMP3、MP4、MP5とを備えている。この補正回路20aのうち、バイポーラトランジスタQ3aと抵抗R6a、R10、R40a、R40b、R40c、R40dと、PMOSトランジスタMP3、MP4、MP5とが一個の補正回路20a−1を構成している。同様に、バイポーラトランジスタQ3bと抵抗R6b、R10、R40a、R40b、R40c、R40dとPMOSトランジスタMP3、MP4、MP5とが他の一個の補正回路20a−2を構成している。更に、バイポーラトランジスタQ3cと抵抗R6c、R10、R40a、R40b、R40c、R40dとPMOSトランジスタMP3、MP4、MP5とが更に他の一個の補正回路20a−3を構成している。従って、カレントミラー回路を構成する抵抗R10、R40a、R40b、R40c、R40d及びPMOSトランジスタMP5と、他のカレントミラー回路を構成するPMOSトランジスタMP3、MP4は、3個の補正回路20a−1〜20a−3に共用されている。なお、ここでは、図7に記載されたPチャネル型のMOSトランジスタMP6を省略している。抵抗R40aは省略しても良い
PMOSトランジスタMP5は、ゲート端子にBGRコア回路10のPMOSトランジスタMP2のゲート端子を接続され、ソース端子に抵抗R10を介して電源ノードVccを接続される。抵抗R40a、R40b、R40c、R40dは、PMOSトランジスタMP5のドレイン端子と接地ノードとの間にこの順で直列に接続されている。PMOSトランジスタMP5のドレイン端子と抵抗R40aとの接続ノードの電圧が、基準電圧VBGRC(この場合、VBGRと等しい)となる。また、この電圧VBGRCは、抵抗R40a、R40b、R40c、R40dによって分圧される。その結果、抵抗R40aと抵抗R40bとの接続ノードの電圧が電圧VBGRCaとしてバイポーラトランジスタQ3aのベース端子へ出力される。同様に、抵抗R40bと抵抗R40cとの接続ノードの電圧が電圧VBGRCbとしてバイポーラトランジスタQ3cのベース端子へ出力される。更に、抵抗R40cと抵抗R40dとの接続ノードの電圧が電圧VBGRCcとしてバイポーラトランジスタQ3cのベース端子へ出力される。ただし、基準電圧VBGR>電圧VBGRCa>電圧VBGRCb>電圧VBGRCcである。電圧VBGRCa、電圧VBGRCb、電圧VBGRCcは、出力電圧VBGRに対応した電圧VBGRCということができる。バイポーラトランジスタQ3a、Q3b、Q3cと、抵抗R6a、R6b、R6cと、PMOSトランジスタMP3、MP4との関係は、図10の場合と同様である。
PMOSトランジスタMP5は、BGRコア回路10のPMOSトランジスタMP2とカレントミラー回路を構成する。従って、PMOSトランジスタMP5にもPMOSトランジスタMP2に流れる電流Iが流れる。その結果、PMOSトランジスタMP5と抵抗R40aとの接続ノードには、出力電圧VBGRC(=電圧VBGR)が生成される。その電圧VBGRCは、抵抗R40a、R40b、R40c、R40dによって分圧され、それぞれ電圧VBGRCa、電圧VBGRCb、電圧VBGRCcとしてバイポーラトランジスタQ3a、Q3b、Q3cのベース端子に供給される。その結果、図11の補正回路20a−1〜20a−3は、図10の補正回路20−1〜20−3と同様の動作を行うことができる。
この場合、各補正回路20での閾値温度T2(T2a、T2b、T2c)を変更する方法としては、例えば、抵抗R40a、R40b、R40c、R40dの値を変更する方法が考えられる。それにより、電圧VBGRCa、VBGRCb、VBGRCcが変わるので、電圧VBE3との交点が変わる(図2D参照)。結果として、閾値温度T2a、T2b、T2cが変更される。一方、補正電流Icompの増減の温度依存性(図4A、図4B、図4Cのグラフの傾き)を変更する方法としては、抵抗R6a、R6b、R6cの大きさを変える方法が考えられる。抵抗が大きいほど傾きは小さくなる。
その他のBGRコア回路10や補正回路20aの構成や動作や原理については、図9の場合と同様である。
本実施の形態において、この図11の電圧発生回路1の場合にも、図10の電圧発生回路1の場合と同様の効果を得ることができる。加えて、このような図11のBGRコア回路10は、図10のBGRコア回路10とは異なり、抵抗R4を分圧用に用いていない。従って、BGRコア回路10側の配線を簡略化できる。
なお、本実施の形態において、これらの補正回路20の使用の有無は、第1の実施の形態で記載した制御信号(パワーダウン信号)により制御可能とすることができる。その一例としては、PMOSトランジスタMP6のゲート端子にパワーダウン信号PDを供給することで実行できる。すなわち、各実施の形態における電圧発生回路1は、パワーダウン信号により、複数の補正回路20の中から所望の補正回路20を選択的にオン/オフすることができる。例えば、温度依存性を気にする必要のない周辺環境の場合や、システムに要求される出力電圧VBGRの精度が高くない場合などでは、複数の補正回路20の全部又は一部をオフすることができる。逆に、温度依存性を気にする必要のある周辺環境の場合や、システムに要求される出力電圧VBGRの精度が極めて高い場合などででは、複数の補正回路20の全部をオンすることができる。言い換えると、本実施の形態の電圧発生回路1は、出力電圧VBGRの温度依存性のグラフを、状況に応じて事前に又は事後的に所望の曲線にすることが可能となる。それにより、また、不必要な補正回路20で消費される電力を抑制し、省電力にすることができる。このことは、複数の補正回路20を有する以下の他の実施の形態についても同様に当てはまる。
(第3の実施の形態)
第3の実施の形態に係る半導体装置について説明する。第3の実施の形態では、補正回路20が、基準電圧VBGR(又は電圧VBGRC)とバイポーラトランジスタのベース−エミッタ間電圧VBEとに基づいて補正電流Icompを生成し、その補正電流Icompで基準電圧VBGRの低温側を補正する場合について説明する。本実施の形態では、補正回路20は1個である。言い換えると、本実施の形態は、基準電圧VBGRの低温側を補正する点で、高温側を補正する第1の実施の形態と相違する。以下では、主に第1の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図1に示すような電圧発生回路であり、図5A〜図5Eに示すような低温側における補正(ただし補正回路20は1個)を行う。
図12は、第3の実施の形態に係る電圧発生回路1の具体的な回路構成の一例を示す回路図である。この電圧発生回路1は、補正回路20cにおいて、抵抗R40を用いず、ダイオードD1、D2を用いている点で図8の電圧発生回路1と相違している。以下では、主に図8の電圧発生回路1との相違点について説明する。
補正回路20cは、電流Iから生成されるダイオードの順方向電圧の2倍の電圧2VDからバイポーラトランジスタQ3のベース・エミッタ間電圧VBE3を減算して補正電流Icompを生成する。そして、補正電流Icompを電流生成部101に帰還させる。
補正回路20cは、例えば、バイポーラトランジスタQ3と、抵抗R6、R10と、ダイオードD1、D2と、Pチャネル型のMOSトランジスタMP3、MP4、MP5とを備える。なお、ここでは、図7に記載されたPチャネル型のMOSトランジスタMP6を省略している。
PMOSトランジスタMP5は、ゲート端子にBGRコア回路10のPMOSトランジスタMP2のゲート端子を接続され、ソース端子に抵抗R10を介して電源ノードVccを接続されている。ダイオードD1、D2は、一端をPMOSトランジスタMP5のドレインに接続され、他端を接地ノード接続されている。PMOSトランジスタMP5とダイオードD1、D2との接続ノードは、バイポーラトランジスタQ3のベース端子に接続されている。その他のバイポーラトランジスタQ3、抵抗R6、R10、PMOSトランジスタMP3、MP4については、図8と同じである。
PMOSトランジスタMP5は、BGRコア回路10のPMOSトランジスタMP2とカレントミラー回路を構成している。従って、PMOSトランジスタMP5にもPMOSトランジスタMP2に流れる電流Iが流れる。そのとき、PMOSトランジスタMP5とダイオードD1との接続ノードは、ダイオードの順方向電圧の2倍の電圧2VDということができる。この電圧2VDがバイポーラトランジスタQ3のベース端子に供給される。それにより、図8の場合と同様に補正電流Icompが生成される。ここで、周辺温度が上昇して行くと、ダイオードD1、D2の順方向電圧が低下して行く。それに伴い、電流Iが一定とすると、電圧2VDが低下して行くので、バイポーラトランジスタQ3のベース電圧が低下して行く。それに伴い、補正電流Icompも小さくなって行く。その結果、ある所定の温度T2(閾値温度)以上になると、バイポーラトランジスタQ3のベース電圧が極めて小さくなり(閾値電圧以下となり)、バイポーラトランジスタQ3に電流が流れなくなる。そのため、PMOSトランジスタMP3、MP4で構成されるカレントミラー回路にも電流が流れなくなる。結果として、補正電流Icompがゼロとなる。すなわち、補正電流Icompは温度上昇と共に減少し、閾値温度T2より高い温度で流れなくなる。言い換えると、補正電流Icompは、閾値温度T2から低温側に向かって単調に増加する。このように、この補正回路20cは、図5A〜図5Eで示される低温側の補正を実現可能な回路である。
なお、本実施の形態は、補正回路20cが1個の場合であるが、第2の実施の形態のように閾値温度が異なる複数の補正回路を用いることで、より精密な補正も可能である。その場合、複数の補正回路20cにおいて、各々の閾値温度T2を互いに異なるようにする方法としては、例えば、ダイオードD1=D2とすると、そのダイオードの数を変更する方法が考えられる。数が多くなるほど、閾値温度T2は高くなる。また、補正電流Icompの増減の温度依存性(図5Aなどのグラフの傾き)を変更する方法としては、抵抗R6の大きさを変える方法が考えられる。抵抗が大きいほど傾きは小さくなる。また、その場合、図11などの場合と同様に、複数の補正回路20cにおいて、例えば、複数のダイオードと、PMOSトランジスタMP3、MP4、MP5とを共用にすることも可能である。
その他のBGRコア回路10の構成や動作や原理については、図8の場合と同様である。
本実施の形態では、基準電圧VBGRは、図2Bの基準電圧VBGRと比較して、低温側において広い範囲で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧VBGRの精度をより高めることができる。
(変形例)
次に、第3の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図13は、第3の実施の形態に係る電圧発生回路1の具体的な回路構成の変形例を示す回路図である。図13の電圧発生回路1は、補正回路20dにおいて、バイポーラトランジスタQ3を用いず、Nチャネル型のMOSトランジスタMN1を用いている点で、図12の電圧発生回路1と相違している。以下では、主に図12との相違点について説明する。
補正回路20dは、例えば、Nチャネル型のMOSトランジスタMN1、MN2、MN3と、抵抗R6、R10と、Pチャネル型のMOSトランジスタMP3、MP4、MP5とを備える。なお、ここでは、図7に記載されたPチャネル型のMOSトランジスタMP6を省略している。
PMOSトランジスタMP5は、ゲート端子にBGRコア回路10のPMOSトランジスタMP2のゲート端子を接続され、ソース端子に抵抗R10を介して電源ノードVccを接続されている。NMOSトランジスタMN2はドレイン端子をゲート端子及びPMOSトランジスタMP5のドレインに接続される。NMOSトランジスタMN3はドレイン端子をゲート端子及びNMOSトランジスタMN2のソース端子に接続され、ソース端子を接地ノードに接続されている。NMOSトランジスタNM1はゲート端子をNMOSトランジスタMN2のゲートに接続され、ソース端子を抵抗R6の一端に接続され、ドレイン端子をPMOSトランジスタMP3のドレイン端子に接続される。NMOSトランジスタMN2、MN3はいずれもダイオード接続されている、すなわち図12のダイオードD1、D2と見ることができる。その他の抵抗R6、R10、PMOSトランジスタMP3、MP4については、図12と同じである。
PMOSトランジスタMP5は、BGRコア回路10のPMOSトランジスタMP2とカレントミラー回路を構成している。従って、PMOSトランジスタMP5にもPMOSトランジスタMP2に流れる電流Iが流れる。PMOSトランジスタMP5とNMOSトランジスタMN2との接続ノードは、NMOSトランジスタの閾値電圧の2倍の電圧2VTHということができる。この電圧2VTHがNMOSトランジスタMN1のゲート端子に供給される。それにより、NMOSトランジスタMN1がオンとなり、PMOSトランジスタMP3、MP4で構成されるカレントミラー回路に電流が流れて、補正電流Icompが生成される。しかし、周辺温度が上昇して行くと、ダイオード接続されたNMOSトランジスタMN2、MN3の閾値電圧が低下して行く。それに伴い、電流Iが一定とすると、電圧2VTHが低下して行くので、NMOSトランジスタMN1のゲート電圧が低下して行く。それに伴い、補正電流Icompも小さくなって行く。その結果、ある所定の温度T2(閾値温度)以上になると、NMOSトランジスタMN1のゲート電圧が極めて小さくなり(閾値電圧以下となり)、NMOSトランジスタMN1に電流が流れなくなる。そのため、PMOSトランジスタMP3、MP4で構成されるカレントミラー回路にも電流が流れなくなる。結果として、補正電流Icompがゼロとなる。すなわち、補正電流Icompは温度上昇と共に減少し、閾値温度T2より高い温度で流れなくなる。言い換えると、補正電流Icompは、閾値温度T2から低温側に向かって単調に増加する。このように、この補正回路20dは、図5A〜図5Eで示される低温側の補正を実現可能な回路である。
なお、この場合も補正回路20dが1個の場合であるが、上述のように閾値温度が異なる複数の補正回路を用いることで、より精密な補正も可能である。この場合、ダイオード接続のNMOSトランジスタを増減することで、閾値温度T2を変更できる。
その他のBGRコア回路10の構成や動作や原理については、図8の場合と同様である。
本実施の形態において、この図13の電圧発生回路1の場合にも、図12の電圧発生回路1の場合と同様の効果を得ることができる。
なお、第2の実施の形態は高温側の補正であり、第3の実施の形態は低温側の補正であるが、両者を組み合わせることも可能である。例えば、高温用の補正回路20として補正回路20aを用い、低温用の補正回路20として補正回路20cを用いることが考えられる。それにより、図6A〜図6Dに示すような、基準電圧VBGRの高温側及び低温側の両方の温度特性を補正する方法を実現することが可能となる。
(第4の実施の形態)
第4の実施の形態に係る半導体装置について説明する。第4の実施の形態では、補正回路20が、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ΔVBEに応じた電流とバイポーラトランジスタのベース・エミッタ間電圧VBEに応じた電流とに基づいて補正電流Icompを生成し、その補正電流Icompで基準電圧VBGRの高温側を補正する場合について説明する。本実施の形態では、補正回路20は複数個である。言い換えると、本実施の形態は、補正電流Icompの生成に用いる電流の種類の点で、第2の実施の形態と相違する。以下では、主に第2の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図3に示すような電圧発生回路であり、図4A〜図4Eに示すような高温側における補正を行う。なお、技術的矛盾が発生しない限りは、補正回路20が1個である場合についても適用可能であることは言うまでもない。
図14は、第4の実施の形態に係る電圧発生回路1の具体的な回路構成の一例を示す回路図である。
BGRコア回路10は、エミッタ面積の異なる2つのバイポーラトランジスタQ1、Q2のベース・エミッタ間電圧の差電圧(ΔVBE)に応じた電流とバイポーラトランジスタQのベース・エミッタ間電圧VBEに応じた電流と補正回路20で生成された補正電流Icompとを加算した電流を電流生成部101によって生成する。そして、生成された電流を電圧出力部102によって基準電圧VBGRに変換して出力する。更に、BGRコア回路10は、エミッタ面積の異なる2つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧(ΔVBE)に応じた電流としてIPTAT1、IPTAT2を生成する。更に、バイポーラトランジスタのベース・エミッタ間電圧VBEに応じた電流IVBEを生成する。そして、生成された電流を補正回路20へ出力する。BGRコア回路10の具体的構成については後述される。
補正回路20−1は、電流IPTAT1と電流IVBEとに基づいて補正電流Icomp1を生成する。そして、補正電流Icomp1を電流生成部101に帰還させる。同様に、補正回路20−2は、電流IPTAT2と電流IVBEとに基づいて補正電流Icomp2を生成する。そして、補正電流Icomp2を電流生成部101に帰還させる。
補正回路20−1は、例えば、定電流源IVBEと、定電流源IPTAT1と、Pチャネル型のMOSトランジスタMP31、MP32とを備えている。なお、ここでは、図7に記載されたPチャネル型のMOSトランジスタMP6を省略している。定電流源IVBEは、BGRコア回路10からの電流IVBEに基づいて、電源ノードVccから接地ノードの方向に定電流IVBEを流すように、一端を電源ノードVccに接続されている。定電流源IPTAT1は、BGRコア回路10からの電流IPTAT1に基づいて、電源ノードVccから接地ノードの方向に定電流IPTAT1を流すように、一端を定電流源IVBEの他端に接続され、他端を接地ノードに接続されている。PMOSトランジスタMP31は、ソース端子に電源ノードVccを接続され、ドレイン端子にゲート端子及び定電流源IVBEと定電流源IPTAT1との接続ノードを接続されている。PMOSトランジスタMP32は、ソース端子に電源ノードVccを接続され、ゲート端子にPMOSトランジスタPM31のゲート端子を接続されている。PMOSトランジスタMP31、MP32は、カレントミラー回路を構成している。そのカレントミラー回路は、定電流源IVBEと定電流源IPTAT1との接続ノードに流れる差電流(ΔI1=IPTAT1−IVBE)に応じてPMOSトランジスタMP32のドレイン端子から補正電流Icomp1を出力する。この場合、ΔI1≧0、すなわちIPTAT1≧IVBEの場合、ΔI1=Icomp1が流れる。
補正回路20−2は、例えば、定電流源IVBEと、定電流源IPTAT2とPチャネル型のMOSトランジスタMP33、MP34とを備えている。なお、ここでは、図7に記載されたPチャネル型のMOSトランジスタMP6を省略している。定電流源IVBEは、BGRコア回路10からの電流IVBEに基づいて、電源ノードVccから接地ノードの方向に定電流IVBEを流すように、一端を電源ノードVccに接続されている。定電流源IPTAT2は、BGRコア回路10からの電流IPTAT2に基づいて、電源ノードVccから接地ノードの方向に定電流IPTAT2を流すように、一端を定電流源IVBEの他端に接続され、他端を接地ノードに接続されている。PMOSトランジスタMP33は、ソース端子に電源ノードVccを接続され、ドレイン端子にゲート端子及び定電流源IVBEと定電流源IPTAT2との接続ノードを接続されている。PMOSトランジスタMP34は、ソース端子に電源ノードVccを接続され、ゲート端子にPMOSトランジスタPM33のゲート端子を接続されている。PMOSトランジスタMP33、MP34は、カレントミラー回路を構成している。そのカレントミラー回路は、定電流源IVBEと定電流源IPTAT2との接続ノードに流れる差電流(ΔI2=IPTAT2−IVBE)に応じてPMOSトランジスタMP34のドレイン端子から補正電流Icomp2を出力する。この場合、ΔI2≧0、すなわちIPTAT2≧IVBEの場合、ΔI2=Icomp2が流れる。
図15A〜図15Cは、図14の場合での電圧発生回路における温度特性の補正方法の原理を示すグラフである。各グラフにおいて、縦軸は電流又は電圧を示し、横軸は温度を示す。ただし、各図は概念を示すべく、数値的に必ずしも正確なグラフではない。
図15Aに示すように、BGRコア回路10から電流IPTAT1、IPTAT2及び電流IVBEが供給される。電流IPTAT1、IPTAT2は、エミッタ面積の異なる2つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧(ΔVBE)に応じた電流であり、絶対温度に比例する。また、電流IVBEは、バイポーラトランジスタのベース・エミッタ間電圧VBEに応じた電流であり、非線形である。
次に、図15Bに示すように、補正回路20−1は、定電流IVBEと定電流IPTAT1とに基づいて、それらの差電流(ΔI1=IPTAT1−IVBE)を補正電流Icomp1として生成する。この場合、ΔI1≧0、すなわちIPTAT1≧IVBEとなる、閾値温度T1以上において、ΔI1=Icomp1が生成される。同様に、補正回路20−2は、定電流IVBEと定電流IPTAT2とに基づいて、それらの差電流(ΔI2=IPTAT2−IVBE)を補正電流Icomp2として生成する。この場合、ΔI2≧0、すなわちIPTAT2≧IVBEとなる、閾値温度T2以上において、ΔI2=Icomp2が生成される。その結果、最終的な補正電流Icompは、Icomp1とIcomp2との和になる。このように、閾値温度T1と閾値温度T2とを異なる値にするために、ここでは、補正回路20−1と補正回路20−2とで異なる電流IPTAT1と電流IPTAT2とを用いている。
次に、図15Cに示すように、BGRコア回路10は、最終的な補正電流Icompと基準電圧VBGRに対応する電流とを加算して、最終的な基準電圧VBGRを生成する。ただし、補正電流Icompが加算される前の基準電圧VBGRは、図2Bや図2Cの状態での基準電圧VBGRである。すなわち、加算される前の基準電圧VBGRは、エミッタ面積の異なる2つのバイポーラトランジスタQ1、Q2のベース・エミッタ間電圧の差電圧(ΔVBE)に応じた電流とバイポーラトランジスタQ4のベース・エミッタ間電圧VBE4に応じた電流とを加算した電流を電圧に変換したものである。
この最終的な基準電圧VBGR(図15C)のグラフは、温度T1、T2付近の2箇所に谷があり、各谷を挟んで3箇所に山の頂点がある形状を有する。ただし、T1<T2である。すなわち、図2Bや図2Cの基準電圧VBGRと比較して、図15Cの基準電圧VBGRを比較的広い範囲(特に元の基準電圧VBGRの山の頂点よりも高温側)でで、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧VBGRの精度をより高めることができる。
次に、本実施の形態に係るBGRコア回路10について説明する。
図16は、BGRコア回路10の具体的な回路構成の一例を示す回路図である。BGRコア回路10は、電流生成部101と、出力部102と、第1電流生成部103とを備えている。
電流生成部101は、例えば、NPN型のバイポーラトランジスタQ1、Q2、Q4と、抵抗R1、R2、R4、R7、R8、Rzと、キャパシタCcと、差動アンプA1と、Pチャネル型のMOSトランジスタMP1、MP2とを備えている。出力部102は、例えば、抵抗R3を備えている。第1電流生成部103は、例えば、抵抗R17、R18と、Pチャネル型のMOSトランジスタMP13、MP14とを備えている。
電流生成部101において、バイポーラトランジスタQ1、Q2はエミッタ端子を共通に接地ノードに接続されている。バイポーラトランジスタQ1のベース端子は、バイポーラトランジスタQ2のコレクタ端子に接続されている。バイポーラトランジスタQ1のエミッタ面積は、バイポーラトランジスタQ2のn(nは2以上の整数)倍に大きくされる。すなわち、バイポーラトランジスタQ1とQ2に同じ電流を流すようにしたとき、バイポーラトランジスタQ2のエミッタ電流密度がトランジスタQ1のエミッタ電流密度のn倍となるように設定されている。この図の例では、n=20である。抵抗R1は、一端をバイポーラトランジスタQ2のベース端子に接続され、他端をバイポーラトランジスタQ1のコレクタ端子に接続されている。抵抗R2は、一端を抵抗R1の一端に接続され、他端をバイポーラトランジスタQ2のコレクタ端子に接続されている。差動アンプA1は、バイポーラトランジスタQ1、Q2のコレクタ側の電位をそれぞれ入力される。PMOSトランジスタMP1、MP2は共に、ゲート端子に差動アンプA1の出力電圧を入力され、ソース端子にそれぞれ抵抗R7、R8を介して電源ノードVccを接続されている。PMOSトランジスタMP1のドレイン端子が上記抵抗R1及びR2の接続ノードに接続されている。それにより、フィードバックループが形成される。また、バイポーラトランジスタQ4は、コレクタ端子及びベース端子をPMOSトランジスタMP2のドレイン端子に接続されている。抵抗R4は、一端をバイポーラトランジスタQ4のエミッタ端子に、他端を接地ノードに接続されている。
なお、抵抗RzとキャパシタCcとはこの順に直列に接続され、差動アンプA1の出力側とPMOSトランジスタMP1のドレイン端子に接続されている。これらは、回路の発振を防止するための位相補償用の素子であり、電流/電圧の生成には直接関係はない。
出力部102において、抵抗R3は、一端をPMOSトランジスタMP2のドレイン端子に接続され、他端を接地ノードに接続されている。抵抗R3とPMOSトランジスタMP2のドレイン端子との接続ノードには、補正回路20からの補正電流Icompが供給される。その接続ノードの電圧は、基準電圧VBGRとして出力される。ここで、その接続ノードでは、以下の式(20)が成り立つ。それを整理すると、以下の式(21)のように表される。
ただし、VBEは、バイポーラトランジスタQ4のベース・エミッタ間電圧VBE4である。2IPTATは、エミッタ面積の異なる2つのバイポーラトランジスタQ1、Q2のベース・エミッタ間電圧の差電圧に応じた電流(I=I1+I2)である。Icompは、補正回路20からの補正電流である。従って、その接続ノードには、3個の電流が供給される。すなわち、バイポーラトランジスタQ4のベース・エミッタ間電圧VBE4に応じた電流と、エミッタ面積の異なる2つのバイポーラトランジスタQ1、Q2のベース・エミッタ間電圧の差電圧に応じた電流と、補正回路20からの補正電流Icompである。この3個の電流(電圧でも同じ)を加算することで、図15Cに示すように、基準電圧VBGRを比較的広い範囲で、高精度にすることができる。
第1電流生成部103において、PMOSトランジスタMP13は、ゲート端子にPMOSトランジスタMP2のゲート端子を接続され、ソース端子に抵抗R17を介して電源ノードVccを接続されている。また、PMOSトランジスタMP14は、ゲート端子にPMOSトランジスタMP2のゲート端子を接続され、ソース端子に抵抗R18を介して電源ノードVccを接続されている。
PMOSトランジスタMP13、MP14は、PMOSトランジスタMP2とカレントミラー回路を構成する。ここで、PMOSトランジスタMP2には、エミッタ面積の異なる2つのバイポーラトランジスタQ1、Q2のベース・エミッタ間電圧の差電圧に応じた電流I(=I1+I2=2IPTATは、)が流れる。従って、PMOSトランジスタMP13、MP14にも、エミッタ面積の異なる2つのバイポーラトランジスタQ1、Q2のベース・エミッタ間電圧の差電圧に応じた電流(∝IPTAT)を流すことができる。ここで、PMOSトランジスタMP13、MP14のカレントミラー比を異ならせることで、異なる電流IPTAT1、IPTAT2を生成することができる。ただし、電流IPTATが1つで良い場合には、PMOSトランジスタMP14を省略できる。また、電圧VPTATが必要な場合、電流IPTATを抵抗などを用いて電圧に変換すればよい。
図17Aは、BGRコア回路10の第2電流生成部104の具体的な回路構成の一例を示す回路図である。第2電流生成部104は、バイポーラトランジスタQ11、抵抗R14、Pチャネル型のMOSトランジスタMP21、MP22、MP23、MP24、差動アンプA10を備える。第2電流生成部104は、バイポーラトランジスタQ11のベース・エミッタ間電圧VBE11に応じた電流を生成する。
PMOSトランジスタMP21、MP22は、ソース端子を電源ノードに接続され、ゲート端子を共通に接続されている。差動アンプA10は、2つの入力端子をPMOSトランジスタMP21、MP22のドレイン端子に接続され、出力端子をPMOSトランジスタMP21、MP22のゲート端子に接続されている。バイポーラトランジスタQ11は、コレクタ端子及びベース端子をPMOSトランジスタMP21のドレイン端子に接続され、エミッタ端子を接地ノードに接続されている。抵抗R14は、一端をPMOSトランジスタMP22のドレイン端子に接続され、他端を接地ノードに接続されている。ここで、PMOSトランジスタMP21、MP22は、カレントミラー回路を構成している。従って、PMOSトランジスタMP21に流れるバイポーラトランジスタQ11のベース・エミッタ間電圧VBE11に応じた電流が、PMOSトランジスタMP22にも流れる。
更に、PMOSトランジスタMP23は、ゲート端子にPMOSトランジスタMP22のゲート端子を接続され、ソース端子に電源ノードを接続されている。また、PMOSトランジスタMP24は、ゲート端子にPMOSトランジスタMP22のゲート端子を接続され、ソース端子に電源ノードを接続されている。
PMOSトランジスタMP23、MP24は、PMOSトランジスタMP22とカレントミラー回路を構成している。従って、PMOSトランジスタMP22にはバイポーラトランジスタQ11のベース・エミッタ間電圧VBE11に応じた電流が流れ、それに対応した電流がPMOSトランジスタMP23、MP24にも流れる。ここで、PMOSトランジスタMP23、MP24のカレントミラー比を異ならせることで、異なる電流IVBE1、IVBE2を生成することができる。ただし、電流IVBEが1つで良い場合には、PMOSトランジスタMP24を省略できる。また、電圧VVBEが必要な場合、電流IVBEを抵抗などを用いて電圧に変換すればよい。
図17Bは、BGRコア回路10の第2電流生成部104の具体的な回路構成の他の一例を示す回路図である。この例では、差動アンプを用いていない点で、図17Aの場合と相違している。以下相違点について説明する。第2電流生成部104は、バイポーラトランジスタQ11、抵抗R14、Pチャネル型のMOSトランジスタMP21、MP22、MP23、MP24、Nチャネル型のMOSトランジスタMN11、MN12を備えている。第2電流生成部104は、バイポーラトランジスタQ11のベース・エミッタ間電圧VBE11に応じた電流を生成する。
PMOSトランジスタMP21、MP22は、ソース端子を電源ノードに接続され、ゲート端子を共通に接続されている。更に、PMOSトランジスタMP22はゲート端子をドレイン端子に接続されている。NMOSトランジスタMN11は、ドレイン端子及びゲート端子をPMOSトランジスタMP21のドレイン端子に接続され、ソース端子をバイポーラトランジスタQ11のコレクタ端子に接続されている。NMOSトランジスタMN12は、ドレイン端子をPMOSトランジスタMP22のドレイン端子に接続され、ゲート端子をNMOSトランジスタMN11のゲート端子に接続され、ソース端子を抵抗R14の一端に接続されている。この場合にも、PMOSトランジスタMP21、MP22は、カレントミラー回路を構成している。また、PMOSトランジスタMP23、MP24は、PMOSトランジスタMP22とカレントミラー回路を構成している。従って、この場合にも図17Aと同様に、電流IVBE1、IVBE2を生成することができる。
図18は、第4の実施の形態に係る電圧発生回路1の具体的な回路構成の一例を示す部分的な回路図である。この図の例では、図14の電圧発生回路1の具体的な回路構成として、BGRコア回路10に、図16と図17Aとを併せた回路を用いる場合について示している。ただし、BGRコア回路10としては、図16と図17Aとを併せた回路のうちの出力に関わるPMOSトランジスタMP13、MP23及びNMOSトランジスタMN15のみを示している。また、補正回路20は、補正回路20−1のみを示している。PMOSトランジスタMP13のソース端子に挿入されている抵抗R17は記載を省略している。
補正回路20−1において、定電流源IVBEは、PMOSトランジスタMP33として実現される。ここで、PMOSトランジスタMP33は、ソース端子を電源ノードに接続され、ドレイン端子を定電流源IPTAT1に接続される。更に、PMOSトランジスタMP33は、ゲート端子を第2電流生成部104のPMOSトランジスタMP23のゲート端子及びドレイン端子に接続される。それにより、PMOSトランジスタMP33とPMOSトランジスタMP23とはカレントミラー回路を構成している。その結果、PMOSトランジスタMP23に生じる電流IVBEがPMOSトランジスタMP33に反映される。すなわち、定電流源IVBE(PMOSトランジスタMP33)は実質的にBGRコア回路10(の第2電流生成部104)から電流IVBEを供給されると見ることができる。
また、補正回路20−1において、定電流源IPTAT1は、NMOSトランジスタMN31として実現される。ここで、NMOSトランジスタMN31は、ソース端子を接地ノードに接続され、ドレイン端子を定電流源IVBEに接続される。更に、NMOSトランジスタMN31は、ゲート端子を第1電流生成部103のNMOSトランジスタMN15のゲート端子及びドレイン端子に接続される。ただし、NMOSトランジスタMN15は、ソース端子を接地ノードに、ゲート端子及びドレイン端子をPMOSトランジスタMP13のドレインに接続されている。そして、PMOSトランジスタMP13に流れる電流IPTAT1は、同様にNMOSトランジスタMN15にも流れる。ここで、NMOSトランジスタMN31とNMOSトランジスタMN15とはカレントミラー回路を構成している。その結果、PMOSトランジスタMP13に生じ、NMOSトランジスタMN15にも流れる電流IPTAT1がNMOSトランジスタMN31に反映される。すなわち、定電流源IPTAT1(NMOSトランジスタMN31)は実質的にBGRコア回路10(の第1電流生成部103)から電流IPTAT1を供給されると見ることができる。
以上のようにして、図14に記載の電圧発生回路1が実現される。
なお、図16〜図18に記載の各回路構成は例示であり、同様の機能を有する他の回路構成を用いても良い。
(変形例)
次に、第4の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図19は、第4の実施の形態に係る電圧発生回路1の具体的な回路構成の変形例を示す回路図である。上述の図14の電圧発生回路1では、補正回路20−1、20−2において、電流IVBEとして同じ電流を用い、電流IPTATとして異なる電流を用いている。しかし、この図19の電圧発生回路1では、補正回路20−1、20−2において、電流IVBEとして異なる電流を用い、電流IPTATとして同じ電流を用いる。以下、図14の場合との相違点について主に説明する。
BGRコア回路10は、エミッタ面積の異なる2つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧(ΔVBE)に応じた電流としてIPTATを生成する。更に、バイポーラトランジスタのベース・エミッタ間電圧VBEに応じた電流IVBE1、IVBE2を生成する。そして、生成した電流を補正回路20へ出力する。BGRコア回路10のその他の機能及び構成については図14の場合と同様である。また、BGRコア回路10の具体的構成については、図16〜図18に記載の場合に例示される。
補正回路20−1は、電流IPTATと電流IVBE1とに基づいて補正電流Icomp1を生成する。そして、補正電流Icomp1を電流生成部101に帰還させる。同様に、補正回路20−2は、電流IPTATと電流IVBE2とに基づいて補正電流Icomp2を生成する。そして、補正電流Icomp2を電流生成部101に帰還させる。
補正回路20−1、20−2は、図14の場合とは逆に、定電流源IVBE1、IVBE2が異なり、定電流源IPTATが同じである。その他については、図14の場合と同じである。その結果、補正回路20−1では、PMOSトランジスタMP31、MP32で構成されるカレントミラー回路は、定電流源IVBE1と定電流源IPTATとの接続ノードに流れる差電流(ΔI1=IPTAT−IVBE1)に応じてPMOSトランジスタMP32のドレイン端子から補正電流Icomp1を出力する。この場合、ΔI1≧0、すなわちIPTAT≧IVBE1の場合、ΔI1=Icomp1が流れる。一方、補正回路20−2では、PMOSトランジスタMP33、MP34で構成されるカレントミラー回路は、定電流源IVBE2と定電流源IPTATとの接続ノードに流れる差電流(ΔI2=IPTAT−IVBE2)に応じてPMOSトランジスタMP34のドレイン端子から補正電流Icomp2を出力する。この場合、ΔI2≧0、すなわちIPTAT≧IVBE2の場合、ΔI2=Icomp2が流れる。
図20A〜図20Cは、図19の場合での電圧発生回路における非線形温度特性の補正方法の原理を示すグラフである。各グラフにおいて、縦軸は電流又は電圧を示し、横軸は温度を示す。ただし、各図は概念を示すべく、数値的に必ずしも正確なグラフではない。
図20Aに示すように、BGRコア回路10から電流IPTAT及び電流IVBE1、IVBE2が供給される。電流IPTATは、エミッタ面積の異なる2つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧(ΔVBE)に応じた電流であり、絶対温度に比例する。また、電流IVBE1、IVBE2は、バイポーラトランジスタのベース・エミッタ間電圧VBEに応じた電流であり、非線形である。
次に、図20Bに示すように、補正回路20−1は、定電流IVBE1と定電流IPTATとに基づいて、それらの差電流(ΔI1=IPTAT−IVBE1)を補正電流Icomp1として生成する。この場合、ΔI1≧0、すなわちIPTAT≧IVBE1となる、閾値温度T1以上において、ΔI1=Icomp1が生成される。同様に、補正回路20−2は、定電流IVBE2と定電流IPTATとに基づいて、それらの差電流(ΔI2=IPTAT−IVBE2)を補正電流Icomp2として生成する。この場合、ΔI2≧0、すなわちIPTAT≧IVBE2となる、閾値温度T2以上において、ΔI2=Icomp2が生成される。その結果、最終的な補正電流Icompは、Icomp1とIcomp2との和になる。このように、閾値温度T1と閾値温度T2とを異なる値にするために、ここでは、補正回路20−1と補正回路20−2とで異なる電流IVBE1と電流IVBE2とを用いている。
次に、図20Cに示すように、BGRコア回路10は、最終的な補正電流Icompと基準電圧VBGRに対応する電流とを加算して、最終的な基準電圧VBGRを生成する。ただし、補正電流Icompが加算される前の基準電圧VBGRは、図2Bや図2Cの状態での基準電圧VBGRである。すなわち、加算される前の基準電圧VBGRは、エミッタ面積の異なる2つのバイポーラトランジスタQ1、Q2のベース・エミッタ間電圧の差電圧(ΔVBE)に応じた電流とバイポーラトランジスタQ4のベース・エミッタ間電圧VBE4に応じた電流とを加算した電流を電圧に変換したものである。
この最終的な基準電圧VBGR(図20C)のグラフは、温度T1、T2付近の2箇所に谷があり、各谷を挟んで3箇所に山の頂点がある形状を有する。ただし、T1<T2である。すなわち、図2Bや図2Cの基準電圧VBGRと比較して、図15Cの基準電圧VBGRは比較的広い範囲(特に元の基準電圧VBGRの山の頂点よりも高温側)で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧VBGRの精度をより高めることができる。
(第5の実施の形態)
第5の実施の形態に係る半導体装置について説明する。第5の実施の形態では、補正回路20が、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ΔVBEに応じた電流と所定の定電流とに基づいて補正電流Icompを生成し、その補正電流Icompで基準電圧VBGRの高温側を補正する場合について説明する。本実施の形態では、補正回路20は複数個である。言い換えると、本実施の形態は、補正電流Icompの生成に用いる電流の種類の点で、第4の実施の形態と相違する。以下では、主に第4の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図3に示すような電圧発生回路であり、図4A〜図4Eに示すような高温側における補正を行う。なお、技術的矛盾が発生しない限りは、補正回路20が1個である場合についても適用可能であることは言うまでもない。
図21は、第4の実施の形態に係る電圧発生回路1の具体的な回路構成の変形例を示す回路図である。
BGRコア回路10は、エミッタ面積の異なる2つのバイポーラトランジスタQ1、Q2のベース・エミッタ間電圧の差電圧(ΔVBE)に応じた電流とバイポーラトランジスタQ4のベース・エミッタ間電圧VBE4に応じた電流と補正回路20で生成された補正電流Icompとを加算した電流を電流生成部101によって生成する。そして、生成した電流を電圧出力部102によって基準電圧VBGRに変換して出力する。更に、BGRコア回路10は、エミッタ面積の異なる2つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧(ΔVBE)に応じた電流としてIPTATを生成する。そして、生成した電流を補正回路20へ出力する。また、BGRコア回路10の具体的構成については、図16〜図18に記載の場合に例示される。
補正回路20−1は、電流IPTATと抵抗R31とに基づいて補正電流Icomp1を生成する。そして、補正電流Icomp1を電流生成部101に帰還させる。同様に、補正回路20−2は、電流IPTATと抵抗R32とに基づいて補正電流Icomp2を生成する。そして、補正電流Icomp2を電流生成部101に帰還させる。
補正回路20−1は、例えば、抵抗R31と、定電流源IPTATと、Pチャネル型のMOSトランジスタMP31とを備えている。なお、ここでは、図7に記載されたPチャネル型のMOSトランジスタMP6を省略している。抵抗R31は、一端を電源ノードVccに接続され、他端を定電流源IPTATに接続されている。印加される電圧に応じた電流を流す。定電流源IPTATは、BGRコア回路10からの電流IPTATに基づいて、電源ノードVccから接地ノードの方向に定電流IPTATを流すように、一端を抵抗R31の他端に接続され、他端を接地ノードに接続されている。PMOSトランジスタMP31は、ソース端子に電源ノードVccを接続され、ゲート端子を抵抗R31と定電流源IPTATとの接続ノードを接続されている。PMOSトランジスタMP31は、抵抗R31と定電流源IPTAT1とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Icomp1を出力する。この場合、IPTAT・R31≧(PMOSトランジスタMP31の閾値電圧の絶対値)の場合、Icomp1が流れる。
補正回路20−2は、例えば、抵抗R32と、定電流源IPTATと、Pチャネル型のMOSトランジスタMP32とを備えている。なお、ここでは、図7に記載されたPチャネル型のMOSトランジスタMP6を省略している。抵抗R32は、一端を電源ノードVccに接続され、他端を定電流源IPTATに接続されている。印加される電圧に応じた電流を流す。定電流源IPTATは、BGRコア回路10からの電流IPTATに基づいて、電源ノードVccから接地ノードの方向に定電流IPTATを流すように、一端を抵抗R32の他端に接続され、他端を接地ノードに接続されている。PMOSトランジスタMP32は、ソース端子に電源ノードVccを接続され、ゲート端子を抵抗R32と定電流源IPTATとの接続ノードを接続されている。PMOSトランジスタMP32は、抵抗R32と定電流源IPTATとに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Icomp2を出力する。この場合、IPTAT・R32≧(PMOSトランジスタMP32の閾値電圧の絶対値)の場合、Icomp2が流れる。
補正回路20−1では、IPTAT・R31≧(PMOSトランジスタMP31の閾値電圧の絶対値)となる、閾値温度T1以上において、Icomp1が生成される。同様に、補正回路20−2では、IPTAT・R32≧(PMOSトランジスタMP32の閾値電圧の絶対値)となる、閾値温度T2以上において、Icomp2が生成される。その結果、最終的な補正電流Icompは、Icomp1とIcomp2との和になる。この最終的な補正電流Icompは、図15Bや図20Bの場合と同様である。ここで、閾値温度T1と閾値温度T2とを異なる値にするために、補正回路20−1と補正回路20−2とで異なるR31とR32とを用いている。
BGRコア回路10は、最終的な補正電流Icompと基準電圧VBGRに対応する電流とを加算して、最終的な基準電圧VBGRを生成する。ただし、補正電流Icompが加算される前の基準電圧VBGRは、図2Bや図2Cの状態での基準電圧VBGRである。
この最終的な基準電圧VBGRのグラフは、図15Cや図20Cの場合と同様である。すなわち、温度T1、T2付近の2箇所に谷があり、各谷を挟んで3箇所に山の頂点がある形状を有する。すなわち、図2Bや図2Cの基準電圧VBGRと比較して、図15Cや図20Cの場合と同様に基準電圧VBGRを比較的広い範囲(特に元の基準電圧VBGRの山の頂点よりも高温側)で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧VBGRの精度をより高めることができる。また、第4の実施の形態の場合と比較して、回路構成を簡略化することができる。
(変形例)
次に、第5の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図22は、第5の実施の形態に係る電圧発生回路1の具体的な回路構成の変形例を示す回路図である。上述の図21の電圧発生回路1では、補正回路20−1、20−2において、電流IPTATとして同じ電流を用い、抵抗R3として異なる抵抗を用いている。しかし、図22の電圧発生回路1では、補正回路20−1、20−2において、電流IPTATとして異なる電流を用い、抵抗R3として同じ抵抗を用いる。以下、図21の場合との相違点について主に説明する。
BGRコア回路10は、エミッタ面積の異なる2つのバイポーラトランジスタのベース・エミッタ間電圧の差電圧(ΔVBE)に応じた電流としてIPTAT1、IPTAT2を生成する。そして、生成した電流を補正回路20へ出力する。BGRコア回路10のその他の機能及び構成については図21の場合と同様である。また、BGRコア回路10の具体的構成については、図16〜図18に記載のとおりである。
補正回路20−1は、電流IPTAT1と抵抗Rとに基づいて補正電流Icomp1を生成する。そして、補正電流Icomp1を電流生成部101に帰還させる。同様に、補正回路20−2は、電流IPTAT2と抵抗Rとに基づいて補正電流Icomp2を生成する。そして、補正電流Icomp2を電流生成部101に帰還させる。
補正回路20−1、20−2は、図21の場合とは逆に、定電流源IPTAT1、IPTAT2が異なり、抵抗R31が同じである。その他については、図21の場合と同じである。その結果、補正回路20−1では、PMOSトランジスタMP31は、抵抗R31と定電流源IPTAT1とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Icomp1を出力する。この場合、IPTAT1・R31≧(PMOSトランジスタMP31の閾値電圧の絶対値)の場合、Icomp1が流れる。また、補正回路20−2では、PMOSトランジスタMP32は、抵抗R31と定電流源IPTAT2とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Icomp2を出力する。この場合、IPTAT2・R31≧(PMOSトランジスタMP32の閾値電圧の絶対値)の場合、Icomp2が流れる。
補正回路20−1では、IPTAT1・R31≧(PMOSトランジスタMP31の閾値電圧の絶対値)となる、閾値温度T1以上において、Icomp1が生成される。同様に、補正回路20−2では、IPTAT2・R31≧(PMOSトランジスタMP32の閾値電圧の絶対値)となる閾値温度T2以上において、Icomp2が生成される。その結果、最終的な補正電流Icompは、Icomp1とIcomp2との和になる。この最終的な補正電流Icompは、図15Bや図20Bの場合と同様である。ここで、閾値温度T1と閾値温度T2とを異なる値にするために、補正回路20−1と補正回路20−2とで異なるIPTAT1とIPTAT2とを用いている。
BGRコア回路10は、図21の場合と同様に、最終的な補正電流Icompと基準電圧VBGRに対応する電流とを加算して、最終的な基準電圧VBGRを生成する。この最終的な基準電圧VBGRのグラフは、図15Cや図20Cの場合と同様である。
本実施の形態において、この図22の電圧発生回路1の場合にも、図21の場合と同様の効果を得ることができる。
(第6の実施の形態)
第6の実施の形態に係る半導体装置について説明する。第6の実施の形態では、補正回路20が、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ΔVBEに応じた電流とバイポーラトランジスタのベース・エミッタ間電圧VBEに応じた電流とに基づいて補正電流Icompを生成し、その補正電流Icompで基準電圧VBGRの低温側を補正する場合について説明する。本実施の形態では、補正回路20は複数個である。言い換えると、本実施の形態は、低温側を補正する点で、第4の実施の形態と相違する。以下では、主に第4の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図3に示すような電圧発生回路であり、図5A〜図5Eに示すような低温側における補正を行う。なお、技術的矛盾が発生しない限りは、補正回路20が1個である場合についても適用可能であることは言うまでもない。
図23は、第6の実施の形態に係る電圧発生回路1の具体的な回路構成の一例を示す回路図である。
BGRコア回路10は、図14の場合と同様である。BGRコア回路10については、例えば、図16〜図18の回路を用いることができる。
補正回路20−1は、電流IPTAT1と電流IVBEとに基づいて補正電流Icomp1を生成する。そして、補正電流Icomp1を電流生成部101に帰還させる。同様に、補正回路20−2は、電流IPTAT2と電流IVBEとに基づいて補正電流Icomp2を生成する。そして、補正電流Icomp2を電流生成部101に帰還させる。
補正回路20−1は、例えば、定電流源IPTAT1と、定電流源IVBEと、Pチャネル型のMOSトランジスタMP31、MP32とを備えている。なお、ここでは、図7に記載されたPチャネル型のMOSトランジスタMP6を省略している。定電流源IPTAT1は、BGRコア回路10からの電流IPTAT1に基づいて、電源ノードVccから接地ノードの方向に定電流IPTAT1を流すように、一端を電源ノードVccに接続されている。定電流源IVBEは、BGRコア回路10からの電流IVBEに基づいて、電源ノードVccから接地ノードの方向に定電流IVBEを流すように、一端を定電流源IPTAT1の他端に接続され、他端を接地ノードに接続されている。PMOSトランジスタMP31は、ソース端子に電源ノードVccを接続され、ドレイン端子にゲート端子及び定電流源IPTAT1と定電流源IVBEとの接続ノードを接続されている。PMOSトランジスタMP32は、ソース端子に電源ノードVccを接続され、ゲート端子にPMOSトランジスタPM31のゲート端子を接続されている。PMOSトランジスタMP31、MP32は、カレントミラー回路を構成している。そのカレントミラー回路は、定電流源IPTAT1と定電流源IVBEとの接続ノードに流れる差電流(ΔI1=IVBE−IPTAT1)に応じてPMOSトランジスタMP32のドレイン端子から補正電流Icomp1を出力する。この場合、ΔI1≧0、すなわちIVBE≧IPTAT1の場合、ΔI1=Icomp1が流れる。
補正回路20−2は、例えば、定電流源IPTAT2と、定電流源IVBEと、Pチャネル型のMOSトランジスタMP33、MP34とを備えている。なお、ここでは、図7に記載されたPチャネル型のMOSトランジスタMP6を省略している。定電流源IPTAT2は、BGRコア回路10からの電流IPTAT2に基づいて、電源ノードVccから接地ノードの方向に定電流IPTAT2を流すように、一端を電源ノードVccに接続されている。定電流源IVBEは、BGRコア回路10からの電流IVBEに基づいて、電源ノードVccから接地ノードの方向に定電流IVBEを流すように、一端を定電流源IPTAT2の他端に接続され、他端を接地ノードに接続されている。PMOSトランジスタMP33は、ソース端子に電源ノードVccを接続され、ドレイン端子にゲート端子及び定電流源IPTAT2と定電流源IVBEとの接続ノードを接続されている。PMOSトランジスタMP34は、ソース端子に電源ノードVccを接続され、ゲート端子にPMOSトランジスタPM33のゲート端子を接続されている。PMOSトランジスタMP33、MP34は、カレントミラー回路を構成する。そのカレントミラー回路は、定電流源IPTAT2と定電流源IVBEとの接続ノードに流れる差電流(ΔI2=IVBE−IPTAT2)に応じてPMOSトランジスタMP34のドレイン端子から補正電流Icomp2を出力する。この場合、ΔI2≧0、すなわちIVBE≧IPTAT2の場合、ΔI2=Icomp2が流れる。
次に、図23の場合での電圧発生回路1における非線形温度特性の補正方法の原理について説明する。補正回路20−1、20−2に入力される電流IPTAT2、IPTAT2、IVBEの関係は図15Aに示すとおりである。ここで、図23の場合での電圧発生回路1は、図14の場合での電圧発生回路1と比較すると、定電流源IPTAT2/IPTAT1と定電流源IVBEとの位置関係が逆になっている。そのため、上述したように、補正回路20−1では、ΔI1≧0、すなわちIVBE≧IPTAT1となる、閾値温度T1よりも低い温度範囲でΔI1=Icomp1が流れる。そのとき、Icomp1は、閾値温度T1から低温側に向かって単調増加する。同様に、補正回路20−2では、ΔI2≧0、すなわちIVBE≧IPTAT2となる、閾値温度T2よりも低い温度範囲でΔI2=Icomp2が流れる。そのとき、Icomp2は、閾値温度T2から低温側に向かって単調増加する。その結果、最終的な補正電流Icompは、Icomp1とIcomp2との和になる。このように、閾値温度T1と閾値温度T2とを異なる値にするために、ここでは、補正回路20−1と補正回路20−2とで異なる電流IPTAT1と電流IPTAT2とを用いている。
BGRコア回路10は、最終的な補正電流Icompと基準電圧VBGRに対応する電流とを加算して、最終的な基準電圧VBGRを生成する。ただし、補正電流Icompが加算される前の基準電圧VBGRは、図2Bや図2Cの状態での基準電圧VBGRである。
この最終的な基準電圧VBGRのグラフは、温度T1、T2付近の2箇所に谷があり、各谷を挟んで3箇所に山の頂点がある形状を有する。ただし、T1<T2である。すなわち、図2Bや図2Cの基準電圧VBGRと比較して、基準電圧VBGRを比較的広い範囲(特に元の基準電圧VBGRの山の頂点よりも低温側で)で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧VBGRの精度をより高めることができる。
(変形例)
次に、第6の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図24は、第6の実施の形態に係る電圧発生回路1の具体的な回路構成の変形例を示す回路図である。上述の図23の電圧発生回路1では、補正回路20−1、20−2において、電流IVBEとして同じ電流を用い、電流IPTATとして異なる電流を用いている。しかし、この図24の電圧発生回路1では、補正回路20−1、20−2において、電流IVBEとして異なる電流を用い、電流IPTATとして同じ電流を用いる。以下、図23の場合との相違点について主に説明する。
BGRコア回路10は、図19の場合と同様である。BGRコア回路10については、例えば、図16〜図18の回路を用いることができる。
補正回路20−1は、電流IPTATと電流IVBE1とに基づいて補正電流Icomp1を生成する。そして、補正電流Icomp1を電流生成部101に帰還させる。同様に、補正回路20−2は、電流IPTATと電流IVBE2とに基づいて補正電流Icomp2を生成する。そして、補正電流Icomp2を電流生成部101に帰還させる。
補正回路20−1、20−2は、図23の場合とは逆に、定電流源IVBE1、IVBE2が異なり、定電流源IPTATが同じである。その他については、図23の場合と同じである。その結果、補正回路20−1では、PMOSトランジスタMP31、MP32で構成されるカレントミラー回路は、定電流源IPTATと定電流源IVBE1との接続ノードに流れる差電流(ΔI1=IVBE1−IPTAT)に応じてPMOSトランジスタMP32のドレイン端子から補正電流Icomp1を出力する。この場合、ΔI1≧0、すなわちIVBE1≧IPTATの場合、ΔI1=Icomp1が流れる。一方、補正回路20−2では、PMOSトランジスタMP33、MP34で構成されるカレントミラー回路は、定電流源IPTATと定電流源IVBE2との接続ノードに流れる差電流(ΔI2=IVBE2−IPTAT)に応じてPMOSトランジスタMP34のドレイン端子から補正電流Icomp2を出力する。この場合、ΔI2≧0、すなわちIVBE2≧IPTATの場合、ΔI2=Icomp2が流れる。
次に、図24の場合での電圧発生回路1における非線形温度特性の補正方法の原理について説明する。補正回路20−1、20−2に入力される電流IPTAT、IVBE1、IVBE2の関係は図20Aに示すとおりである。ここで、図24の場合での電圧発生回路1は、図19の場合での電圧発生回路1と比較すると、定電流源IPTATと定電流源IVBE1/IVBE2との位置関係が逆になっている。そのため、上述したように、補正回路20−1では、ΔI1≧0、すなわちIVBE1≧IPTATとなる、閾値温度T1よりも低い温度範囲でΔI1=Icomp1が流れる。そのとき、Icomp1は、閾値温度T1から低温側に向かって単調増加する。同様に、補正回路20−2では、ΔI2≧0、すなわちIVBE2≧IPTATとなる、閾値温度T2よりも低い温度範囲でΔI2=Icomp2が流れる。そのとき、Icomp2は、閾値温度T2から低温側に向かって単調増加する。その結果、最終的な補正電流Icompは、Icomp1とIcomp2との和になる。このように、閾値温度T1と閾値温度T2とを異なる値にするために、ここでは、補正回路20−1と補正回路20−2とで異なる電流IVBE1と電流IVBE2とを用いている。
BGRコア回路10は、最終的な補正電流Icompと基準電圧VBGRに対応する電流とを加算して、最終的な基準電圧VBGRを生成する。ただし、補正電流Icompが加算される前の基準電圧VBGRは、図2Bや図2Cの状態での基準電圧VBGRである。
本実施の形態における、図24の電圧発生回路1においても、図23の電圧発生回路1と同様の効果を得ることができる。
(第7の実施の形態)
第7の実施の形態に係る半導体装置について説明する。第7の実施の形態では、補正回路20が、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ΔVBEに応じた電流と抵抗とに基づいて補正電流Icompを生成し、その補正電流Icompで基準電圧VBGRの低温側を補正する場合について説明する。本実施の形態では、補正回路20は複数個である。言い換えると、本実施の形態は、低温側を補正する点で、第5の実施の形態と相違する。以下では、主に第5の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図3に示すような電圧発生回路であり、図5A〜図5Eに示すような低温側における補正を行う。なお、技術的矛盾が発生しない限りは、補正回路20が1個である場合についても適用可能であることは言うまでもない。
図25は、第7の実施の形態に係る電圧発生回路1の具体的な回路構成の一例を示す回路図である。
BGRコア回路10は、図21の場合と同様である。BGRコア回路10については、例えば、図16〜図18の回路を用いることができる。
補正回路20−1は、抵抗Rと電流IPTATとに基づいて補正電流Icomp1を生成する。そして、補正電流Icomp1を電流生成部101に帰還させる。同様に、補正回路20−2は、電流IPTATと抵抗Rとに基づいて補正電流Icomp2を生成する。そして、補正電流Icomp2を電流生成部101に帰還させる。
補正回路20−1は、例えば、定電流源IPTATと、抵抗R31と、Pチャネル型のMOSトランジスタMP31とを備える。なお、ここでは、図7に記載されたPチャネル型のMOSトランジスタMP6を省略している。定電流源IPTATは、BGRコア回路10からの電流IPTATに基づいて、電源ノードVccから接地ノードの方向に定電流IPTATを流すように、一端を電源ノードVccに接続され、他端を抵抗R31に接続されている。抵抗R31は、一端を定電流源IPTATの他端に接続され、他端を接地ノードに接続される。印加される電圧に応じた電流を流す。PMOSトランジスタMP31は、ソース端子に電源ノードVccを接続され、ゲート端子を定電流源IPTATと抵抗R31との接続ノードを接続されている。PMOSトランジスタMP31は、定電流源IPTAT1と抵抗R31とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Icomp1を出力する。この場合、(PMOSトランジスタMP31の閾値電圧の絶対値)≧Vcc−IPTAT・R31の場合、Icomp1が流れる。
補正回路20−2は、例えば、定電流源IPTATと、抵抗R32と、Pチャネル型のMOSトランジスタMP32とを備える。なお、ここでは、図7に記載されたPチャネル型のMOSトランジスタMP6を省略している。定電流源IPTATは、BGRコア回路10からの電流IPTATに基づいて、電源ノードVccから接地ノードの方向に定電流IPTATを流すように、一端を電源ノードVccに接続され、他端を抵抗R32の一端に接続されている。抵抗R32は、一端を定電流源IPTATに接続され、他端を接地ノードに接続される。印加される電圧に応じた電流を流す。PMOSトランジスタMP32は、ソース端子に電源ノードVccを接続され、ゲート端子を定電流源IPTATと抵抗R32との接続ノードを接続されている。PMOSトランジスタMP32は、定電流源IPTATと抵抗R32とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Icomp2を出力する。この場合、(PMOSトランジスタMP32の閾値電圧の絶対値)≧Vcc−IPTAT・R32の場合、Icomp2が流れる。
補正回路20−1では、(PMOSトランジスタMP31の閾値電圧の絶対値)≧Vcc−IPTAT・R31となる、閾値温度T1以下において、Icomp1が生成される。そのとき、Icomp1は、閾値温度T1から低温側に向かって単調増加する。同様に、補正回路20−2では、(PMOSトランジスタMP32の閾値電圧の絶対値)≧Vcc−IPTAT・R32となる、閾値温度T2以下において、Icomp2が生成される。そのとき、Icomp2は、閾値温度T2から低温側に向かって単調増加する。その結果、最終的な補正電流Icompは、Icomp1とIcomp2との和になる。このように、閾値温度T1と閾値温度T2とを異なる値にするために、ここでは、補正回路20−1と補正回路20−2とで異なる抵抗R31と抵抗R32とを用いている。
BGRコア回路10は、最終的な補正電流Icompと基準電圧VBGRに対応する電流とを加算して、最終的な基準電圧VBGRを生成する。ただし、補正電流Icompを加算される前の基準電圧VBGRは、図2Bや図2Cの状態での基準電圧VBGRである。
この最終的な基準電圧VBGRのグラフは、温度T1、T2付近の2箇所に谷があり、各谷を挟んで3箇所に山の頂点がある形状を有する。ただし、T1<T2である。すなわち、図2Bや図2Cの基準電圧VBGRと比較して、基準電圧VBGRを比較的広い範囲(特に元の基準電圧VBGRの山の頂点よりも低温側で)で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧VBGRの精度をより高めることができる。
(変形例)
次に、第7の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図26は、第7の実施の形態に係る電圧発生回路1の具体的な回路構成の変形例を示す回路図である。上述の図25の電圧発生回路1では、補正回路20−1、20−2において、電流IPTATとして同じ電流を用い、抵抗R3として異なる抵抗を用いている。しかし、図26の電圧発生回路1では、補正回路20−1、20−2において、電流IPTATとして異なる電流を用い、抵抗R3として同じ抵抗を用いる。以下、図24の場合との相違点について主に説明する。
BGRコア回路10は、図22の場合と同様である。BGRコア回路10については、例えば、図16〜図18の回路を用いることができる。
補正回路20−1は、抵抗Rと電流IPTAT1とに基づいて補正電流Icomp1を生成する。そして、補正電流Icomp1を電流生成部101に帰還させる。同様に、補正回路20−2は、抵抗Rと電流IPTAT2とに基づいて補正電流Icomp2を生成する。そして、補正電流Icomp2を電流生成部101に帰還させる。
補正回路20−1、20−2は、図25の場合とは逆に、定電流源IPTAT1、IPTAT2が異なり、抵抗R31が同じである。その他については、図25の場合と同じである。その結果、補正回路20−1では、PMOSトランジスタMP31は、定電流源IPTAT1と抵抗R31とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Icomp1を出力する。この場合、(PMOSトランジスタMP31の閾値電圧の絶対値)≧Vcc−IPTAT1・R31の場合、Icomp1が流れる。また、補正回路20−2では、PMOSトランジスタMP32は、定電流源IPTAT2と抵抗R31とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Icomp2を出力する。この場合、(PMOSトランジスタMP32の閾値電圧の絶対値)≧Vcc−IPTAT2・R31の場合、Icomp2が流れる。
補正回路20−1では、(PMOSトランジスタMP31の閾値電圧の絶対値)≧Vcc−IPTAT1・R31となる、閾値温度T1以下において、Icomp1が生成される。そのとき、Icomp1は、閾値温度T1から低温側に向かって単調増加する。同様に、補正回路20−2では、(PMOSトランジスタMP32の閾値電圧の絶対値)≧Vcc−IPTAT2・R31となる、閾値温度T2以下において、Icomp2が生成される。そのとき、Icomp2は、閾値温度T2から低温側に向かって単調増加する。その結果、最終的な補正電流Icompは、Icomp1とIcomp2との和になる。このように、閾値温度T1と閾値温度T2とを異なる値にするために、ここでは、補正回路20−1と補正回路20−2とで異なる定電流源IPTAT1と定電流源IPTAT2とを用いている。
BGRコア回路10は、最終的な補正電流Icompと基準電圧VBGRに対応する電流とを加算して、最終的な基準電圧VBGRを生成する。ただし、補正電流Icompが加算される前の基準電圧VBGRは、図2Bや図2Cの状態での基準電圧VBGRである。
本実施の形態において、この図26の電圧発生回路1についても、図25の電圧発生回路と同様の効果を得ることができる。
(第8の実施の形態)
第8の実施の形態に係る半導体装置について説明する。第8の実施の形態では、補正回路20が、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ΔVBEに応じた電流とバイポーラトランジスタのベース・エミッタ間電圧VBEに応じた電流とに基づいて補正電流Icompを生成し、その補正電流Icompで基準電圧VBGRの高温側及び低温側を補正する場合について説明する。本実施の形態では、補正回路20は複数個である。言い換えると、本実施の形態は、高温側及び低温側の両側で補正する点で、第4の実施の形態及び第6の実施の形態と相違する。以下では、主に第4の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図3に示すような電圧発生回路であり、図6A〜図6Dに示すような高温側及び低温側の両側における補正を行う。なお、技術的矛盾が発生しない限りは、補正回路20が1個である場合についても適用可能であることは言うまでもない。
図27は、第8の実施の形態に係る電圧発生回路1の具体的な回路構成の一例を示す回路図である。
BGRコア回路10は、図14の場合と同様である。BGRコア回路10については、例えば、図16〜図18の回路を用いることができる。
補正回路20−1は、電流IVBEと電流IPTAT1とに基づいて補正電流Icomp1を生成する。そして、補正電流Icomp1を電流生成部101に帰還させる。同様に、補正回路20−2は、電流IPTAT2と電流IVBEとに基づいて補正電流Icomp2を生成する。そして、補正電流Icomp2を電流生成部101に帰還させる。
補正回路20−1は、図14の場合と同様である。PMOSトランジスタMP31、MP32で構成されるカレントミラー回路は、定電流源IVBEと定電流源IPTAT1との接続ノードに流れる差電流(ΔI1=IPTAT1−IVBE)に応じてPMOSトランジスタMP32のドレイン端子から補正電流Icomp1を出力する。この場合、ΔI1≧0、すなわちIPTAT1≧IVBEの場合、ΔI1=Icomp1が流れる。一方、補正回路20−2は、図23の場合と同様である。PMOSトランジスタMP33、MP34で構成されるカレントミラー回路は、定電流源IPTAT2と定電流源IVBEとの接続ノードに流れる差電流(ΔI2=IVBE−IPTAT2)に応じてPMOSトランジスタMP34のドレイン端子から補正電流Icomp2を出力する。この場合、ΔI2≧0、すなわちIVBE≧IPTAT2の場合、ΔI2=Icomp2が流れる。
次に、図27の場合での電圧発生回路1における非線形温度特性の補正方法の原理について説明する。補正回路20−1、20−2に入力される電流IPTAT1、IPTAT2、IVBEの関係は図15Aに示すとおりである。ただし、説明の都合上、図15Aに示す電流IPTAT2及び閾値温度T2を、図27の場合における電流IPTAT1及び閾値温度T1とし、図15Aに示す電流IPTAT1及び閾値温度T1を、図27の場合における電流IPTAT2及び閾値温度T2とする(添え字の“1”と“2”とを入れ替えるものとする)。
ここで、図27において、補正回路20−1ではIPTAT1≧IVBEとなる、閾値温度T1よりも高い温度範囲でΔI1=Icomp1が流れる。そのとき、Icomp1は、閾値温度T1から高温側に向かって単調増加する。一方、図27において、補正回路20−2ではIVBE≧IPTAT2となる、閾値温度T2よりも低い温度範囲でΔI2=Icomp2が流れる。そのとき、Icomp2は、閾値温度T2から低温側に向かって単調増加する。その結果、最終的な補正電流Icompは、高温側のIcomp1と低温側のIcomp2との和になる。すなわち、閾値温度T2よりも低い温度範囲でIcomp2が流れ、閾値温度T2〜T1の温度範囲では補正電流は流れず、閾値温度T1よりも高い温度範囲でIcomp1が流れる。このように、閾値温度T1と閾値温度T2とを異なる値にするために、ここでは、補正回路20−1と補正回路20−2とで異なる電流IPTAT1と電流IPTAT2とを用いている。
BGRコア回路10は、最終的な補正電流Icompと基準電圧VBGRに対応する電流とを加算して、最終的な基準電圧VBGRを生成する。ただし、補正電流Icompに加算される前の基準電圧VBGRは、図2Bや図2Cの状態での基準電圧VBGRである。
この最終的な基準電圧VBGRのグラフは、温度T1、T2付近の2箇所に谷があり、各谷を挟んで3箇所に山の頂点がある形状を有する。ただし、T2<T1である。すなわち、図2Bや図2Cの基準電圧VBGRと比較して、基準電圧VBGRを比較的広い範囲(特に元の基準電圧VBGRの山の頂点の高温側及び低温側の両側)で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧VBGRの精度をより高めることができる。
(変形例)
次に、第8の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図28は、第8の実施の形態に係る電圧発生回路1の具体的な回路構成の他の一例を示す回路図である。上述の図27の電圧発生回路1では、補正回路20−1、20−2において、電流IVBEとして同じ電流を用い、電流IPTATとして異なる電流を用いている。しかし、この図28の電圧発生回路1では、補正回路20−1、20−2において、電流IVBEとして異なる電流を用い、電流IPTATとして同じ電流を用いる。以下、図27の場合との相違点について主に説明する。
BGRコア回路10は、図19の場合と同様である。BGRコア回路10については、例えば、図16〜図18の回路を用いることができる。
補正回路20−1は、電流IVBE1と電流IPTATとに基づいて補正電流Icomp1を生成する。そして、補正電流Icomp1を電流生成部101に帰還させる。同様に、補正回路20−2は、電流IPTATと電流IVBE2とに基づいて補正電流Icomp2を生成する。そして、補正電流Icomp2を電流生成部101に帰還させる。
補正回路20−1、20−2は、図27の場合とは逆に、定電流源IVBE1、IVBE2が異なり、定電流源IPTATが同じである。その他については、図27の場合と同じである。すなわち、補正回路20−1、20−2は、それぞれ図19、図24の場合と同様である。その結果、補正回路20−1では、PMOSトランジスタMP31、MP32で構成されるカレントミラー回路は、定電流源IVBE1と定電流源IPTATとの接続ノードに流れる差電流(ΔI1=IPTAT−IVBE1)に応じてPMOSトランジスタMP32のドレイン端子から補正電流Icomp1を出力する。この場合、ΔI1≧0、すなわちIPTAT≧IVBE1の場合、ΔI1=Icomp1が流れる。一方、補正回路20−2では、PMOSトランジスタMP33、MP34で構成されるカレントミラー回路は、定電流源IPTATと定電流源IVBE2との接続ノードに流れる差電流(ΔI2=IVBE2−IPTAT)に応じてPMOSトランジスタMP34のドレイン端子から補正電流Icomp2を出力する。この場合、ΔI2≧0、すなわちIVBE2≧IPTATの場合、ΔI2=Icomp2が流れる。
次に、図28の場合での電圧発生回路1における非線形温度特性の補正方法の原理について説明する。補正回路20−1、20−2に入力される電流IPTAT、IVBE1、IVBE2の関係は図20Aに示すとおりである。ただし、説明の都合上、図20Aに示す電流IVBE2及び閾値温度T2を、図28の場合における電流IVBE1及び閾値温度T1とし、図20Aに示す電流IVBE1及び閾値温度T1を、図28の場合における電流IVBE2及び閾値温度T2とする(添え字の“1”と“2”とを入れ替えるものとする)。
ここで、図28において、補正回路20−1ではIPTAT≧IVBE1となる、閾値温度T1よりも高い温度範囲でΔI1=Icomp1が流れる。そのとき、Icomp1は、閾値温度T1から高温側に向かって単調増加する。一方、図28において、補正回路20−2ではIVBE2≧IPTATとなる、閾値温度T2よりも低い温度範囲でΔI2=Icomp2が流れる。そのとき、Icomp2は、閾値温度T2から低温側に向かって単調増加する。その結果、最終的な補正電流Icompは、高温側のIcomp1と低温側のIcomp2との和になる。すなわち、閾値温度T2よりも低い温度範囲でIcomp2が流れ、閾値温度T2〜T1の温度範囲では補正電流は流れず、閾値温度T1よりも高い温度範囲でIcomp1が流れる。このように、閾値温度T1と閾値温度T2とを異なる値にするために、ここでは、補正回路20−1と補正回路20−2とで異なる電流IVBE1と電流IVBE2とを用いている。
BGRコア回路10は、最終的な補正電流Icompと基準電圧VBGRに対応する電流とを加算して、最終的な基準電圧VBGRを生成する。ただし、補正電流Icompが加算される前の基準電圧VBGRは、図2Bや図2Cの状態での基準電圧VBGRである。
本実施の形態において、図28の電圧発生回路1についても、図27の電圧発生回路1と同様の効果を得ることができる。
(第9の実施の形態)
第9の実施の形態に係る半導体装置について説明する。第9の実施の形態では、補正回路20が、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧ΔVBEに応じた電流と抵抗とに基づいて補正電流Icompを生成し、その補正電流Icompで基準電圧VBGRの高温側及び低温側を補正する場合について説明する。本実施の形態では、補正回路20は複数個である。言い換えると、本実施の形態は、補正電流Icompを生成するための電流の種類の点で、第8の実施の形態と相違する。以下では、主に第8の実施の形態との相違点について説明する。
本実施の形態に係る電圧発生回路は、図3に示すような電圧発生回路であり、図6A〜図6Dに示すような高温側及び低温側の両側における補正を行う。なお、技術的矛盾が発生しない限りは、補正回路20が1個である場合についても適用可能であることは言うまでもない。
図29は、電圧発生回路1の具体的な回路構成の他の一例を示す回路図である。
BGRコア回路10は、図21の場合と同様である。BGRコア回路10については、例えば、図16〜図18の回路を用いることができる。
補正回路20−1は、抵抗Rと電流IPTATとに基づいて補正電流Icomp1を生成する。そして、補正電流Icomp1を電流生成部101に帰還させる。同様に、補正回路20−2は、電流IPTATと抵抗Rとに基づいて補正電流Icomp2を生成する。そして、補正電流Icomp2を電流生成部101に帰還させる。
補正回路20−1は、図21の場合と同様である。PMOSトランジスタMP31は、定電流源IPTATと抵抗R31とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Icomp1を出力する。この場合、IPTAT・R31≧(PMOSトランジスタMP31の閾値電圧の絶対値)の場合、Icomp1が流れる。一方、補正回路20−2は、図25の場合と同様である。PMOSトランジスタMP32は、定電流源IPTATと抵抗R32とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Icomp2を出力する。この場合、(PMOSトランジスタMP32の閾値電圧の絶対値)≧Vcc−IPTAT・R32の場合、Icomp2が流れる。
次に、図29の場合での電圧発生回路1における非線形温度特性の補正方法の原理について説明する。図29において、補正回路20−1では、IPTAT・R31≧(PMOSトランジスタMP31の閾値電圧の絶対値)となる、閾値温度T1よりも高い温度範囲でIcomp1が生成される。そのとき、Icomp1は、閾値温度T1から高温側に向かって単調増加する。一方、図29において、補正回路20−2では、(PMOSトランジスタMP32の閾値電圧の絶対値)≧Vcc−IPTAT・R32となる、閾値温度T2よりも低い温度範囲でIcomp2が生成される。そのとき、Icomp2は、閾値温度T2から低温側に向かって単調増加する。その結果、最終的な補正電流Icompは、高温側のIcomp1と低温側のIcomp2との和になる。すなわち、閾値温度T2よりも低い温度範囲でIcomp2が流れ、閾値温度T2〜T1の温度範囲では補正電流は流れず、閾値温度T1よりも高い温度範囲でIcomp1が流れる。このように、閾値温度T1と閾値温度T2とを異なる値にするために、ここでは、補正回路20−1と補正回路20−2とで異なる抵抗R31と抵抗R32とを用いている。
BGRコア回路10は、最終的な補正電流Icompと基準電圧VBGRに対応する電流とを加算して、最終的な基準電圧VBGRを生成する。ただし、補正電流Icompが加算される前の基準電圧VBGRは、図2Bや図2Cの状態での基準電圧VBGRである。
この最終的な基準電圧VBGRのグラフは、温度T1、T2付近の2箇所に谷があり、各谷を挟んで3箇所に山の頂点がある形状を有する。ただし、T2<T1である。すなわち、図2Bや図2Cの基準電圧VBGRと比較して、基準電圧VBGRを比較的広い範囲(特に元の基準電圧VBGRの山の頂点の高温側及び低温側の両側)で、温度に対する電圧変化を少なくすることができる。すなわち、基準電圧VBGRの精度をより高めることができる。
(変形例)
次に、第9の実施の形態に係る電圧発生回路の具体的な回路構成の変形例について説明する。
図30は、第9の実施の形態に係る電圧発生回路1の具体的な回路構成の他の一例を示す回路図である。上述の図29の電圧発生回路1では、補正回路20−1、20−2において、電流IPTATとして同じ電流を用い、抵抗R3として異なる抵抗を用いている。しかし、図30の電圧発生回路1では、補正回路20−1、20−2において、電流IPTATとして異なる電流を用い、抵抗R3として同じ抵抗を用いる。以下、図29の場合との相違点について主に説明する。
BGRコア回路10は、図22の場合と同様である。BGRコア回路10については、例えば、図16〜図18の回路を用いることができる。
補正回路20−1は、抵抗Rと電流IPTAT1とに基づいて補正電流Icomp1を生成する。そして、補正電流Icomp1を電流生成部101に帰還させる。同様に、補正回路20−2は、電流IPTAT2と抵抗Rとに基づいて補正電流Icomp2を生成する。そして、補正電流Icomp2を電流生成部101に帰還させる。
補正回路20−1、20−2は、図29の場合とは逆に、定電流源IPTAT1、IPTAT2が異なり、抵抗R31が同じである。その他については、図29の場合と同じである。すなわち、補正回路20−1、20−2は、それぞれ図22、図26の場合と同様である。その結果、補正回路20−1では、PMOSトランジスタMP31は、抵抗R31と定電流源IPTAT1とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Icomp1を出力する。この場合、IPTAT1・R31≧(PMOSトランジスタMP31の閾値電圧の絶対値)の場合、Icomp1が流れる。一方、補正回路20−2では、PMOSトランジスタMP32は、定電流源IPTAT2と抵抗R31とに応じた電圧でゲート電圧を制御されて、ドレイン端子から補正電流Icomp2を出力する。この場合、(PMOSトランジスタMP32の閾値電圧の絶対値)≧Vcc−IPTAT2・R31の場合、Icomp2が流れる。
次に、図30の場合での電圧発生回路1における非線形温度特性の補正方法の原理について説明する。図30において、補正回路20−1では、IPTAT1・R31≧(PMOSトランジスタMP31の閾値電圧の絶対値)となる、閾値温度T1よりも高い温度範囲でIcomp1が生成される。そのとき、Icomp1は、閾値温度T1から高温側に向かって単調増加する。一方、補正回路20−2では、(PMOSトランジスタMP32の閾値電圧の絶対値)≧Vcc−IPTAT2・R31となる、閾値温度T2よりも低い温度範囲でIcomp2が生成される。そのとき、Icomp2は、閾値温度T2から低温側に向かって単調増加する。その結果、最終的な補正電流Icompは、高温側のIcomp1と低温側のIcomp2との和になる。すなわち、閾値温度T2よりも低い温度範囲でIcomp2が流れ、閾値温度T2〜T1の温度範囲では補正電流は流れず、閾値温度T1よりも高い温度範囲でIcomp1が流れる。このように、閾値温度T1と閾値温度T2とを異なる値にするために、ここでは、補正回路20−1と補正回路20−2とで異なる定電流源IPTAT1と定電流源IPTAT2とを用いている。
BGRコア回路10は、最終的な補正電流Icompと基準電圧VBGRに対応する電流とを加算して、最終的な基準電圧VBGRを生成する。ただし、補正電流Icompが加算される前の基準電圧VBGRは、図2Bや図2Cの状態での基準電圧VBGRである。
本実施の形態において、図30の電圧発生回路1についても、図29の電圧発生回路1と同様の効果を得ることができる。
(IPTAT生成回路)
上記の各実施の形態において、各電流生成回路1に適用される電流IPTATを生成する回路として、図16に記載のBGRコア回路10の第1電流生成部103が例示されている。ただし、電流IPTATを生成する回路としては、その例に限定されるものではない。他の例としては、以下のBGRコア回路10が考えられる。図31は、BGRコア回路10の具体的な回路構成の他の一例を示す回路図である。BGRコア回路10は、電流生成部101と、出力部102と、第1電流生成部103とを備える。
電流生成部101と出力部102は、出力される電圧VBGRC及び帰還される補正電流Icompの記載を省略している。しかし、電流生成部101と出力部102は図7の場合と同様である。
第1電流生成部103は、例えば、NPN型のバイポーラトランジスタQ3と、抵抗Rxと、Pチャネル型のMOSトランジスタMP7、MP8とを備えている。バイポーラトランジスタQ3は、エミッタ端子を接地ノードに接続され、ベース端子はバイポーラトランジスタQ1のコレクタ端子に接続される。バイポーラトランジスタQ3のエミッタ面積は、バイポーラトランジスタQ1と同じである。抵抗Rxは、一端をバイポーラトランジスタQ3のコレクタ端子に接続される。PMOSトランジスタMP8は、ソース端子を電源ノードに接続され、ゲート端子及びドレイン端子を抵抗Rxの他端に接続される。PMOSトランジスタMP7は、ソース端子を電源ノードに接続され、ゲート端子をPMOSトランジスタMP7のゲート端子に接続される。PMOSトランジスタMP7、MP8はカレントミラー回路を構成している。
このとき、PMOSトランジスタMP8、抵抗Rx及びバイポーラトランジスタQ3の経路において、抵抗R1及びバイポーラトランジスタQ1の経路を通る電流I1(IPTAT)に対応した電流IPTATが流れる。その結果、PMOSトランジスタMP8と共にカレントミラー回路を構成するPMOSトランジスタMP7に電流IPTATが生成され、ドレイン端子から出力される。
(BGRコア回路)
上記の各実施の形態において、電圧発生回路1に適用されるBGRコア回路10(特に電流生成部101と出力部102)については、上記各例に限定されるものではない。他の例としては、以下のBGRコア回路10が考えられる。
(a−1)BGRコア回路(その1)
図32は、BGRコア回路10の具体的な回路構成の他の一例を示す回路図である。同図において、図7のBGRコア回路10と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
同図に示されるBGRコア回路10は、抵抗R5を有さない点、及び補正電流Icompが抵抗R3へ帰還する点で図7のBGRコア回路10と相違している。以下では、主に相違点について説明する。なお、出力される電圧VBGRC、抵抗R7、R8、Rz、及びキャパシタCcの記載を省略しているが、それらは図7の場合と同様である。
BGRコア回路10において、補正電流Icompの帰還先は、抵抗R3とされる。特に制限されないが、この図の例では、抵抗R3を抵抗R31と抵抗R32とに分け、抵抗R31と抵抗R32との接続ノードに帰還させる構成とする。
この場合、BGRコア回路10による出力電圧VBGRは、以下の式(22)で表される。
上記の式(22)において、第1項はベース・エミッタ間電圧VBEの項であり、第2項はエミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧VPTATの項であり、第3項は補正電流Icompの項である。
(a−2)BGRコア回路(その2)
図33は、BGRコア回路10の具体的な回路構成の他の一例を示す回路図である。同図において、図7のBGRコア回路10と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
同図に示されるBGRコア回路10は、抵抗R5を有さない点、及び補正電流Icompが抵抗R2とバイポーラトランジスタQ2のコレクタ端子との間へ帰還する点で図7のBGRコア回路10と相違している。以下では、主に相違点について説明する。なお、出力される電圧VBGRC、抵抗R7、R8、Rz、及びキャパシタCcの記載を省略しているが、それらは図7の場合と同様である。
BGRコア回路10において、補正電流Icompの帰還先は、抵抗R2とバイポーラトランジスタQ2のコレクタ端子との接続ノードとされる。
基準電圧発生回路4の出力電圧VBGRは以下となる。なお、特に制限されないが、簡単のため、補正電流ICOMPのミラー比は1:1とする。
この場合、BGRコア回路10による出力電圧VBGRは、以下の式(23)で表される。
上記の式(23)において、第1項はベース・エミッタ間電圧VBEの項であり、第2項はエミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧VPTATの項であり、第3項は補正電流Icompの項である。
(a−3)BGRコア回路(その3)
図34は、BGRコア回路10の具体的な回路構成の他の一例を示す回路図である。同図において、図7のBGRコア回路10と同様の構成要素等については、同一の符号を付して、その詳細な説明を省略する。
同図に示されるBGRコア回路10は、抵抗R5を有さない点、及び補正電流Icompが抵抗R4へ帰還する点で図7のBGRコア回路10と相違している。以下では、主に相違点について説明する。なお、出力される電圧VBGRC、抵抗R7、R8、Rz、及びキャパシタCcの記載を省略しているが、それらは図7の場合と同様である。
BGRコア回路10において、補正電流Icompの帰還先は、抵抗R4とされる。特に制限されないが、この図の例では、抵抗R4を抵抗R41と抵抗R42とに分け、抵抗R41と抵抗R42との接続ノードに帰還させる構成とする。
この場合、BGRコア回路10による出力電圧VBGRは、以下の式(24)で表される。
上記の式(24)において、第1項はベース・エミッタ間電圧VBEの項であり、第2項はエミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧VPTATの項であり、第3項は補正電流Icompの項である。
(差動アンプ)
上記の各実施の形態において、電圧発生回路1に適用されるBGRコア回路10の差動アンプA1の具体例について説明する。
(b−1)差動アンプA1(その1)
図35Aは、電圧発生回路1における差動アンプA1の一例を示す回路図である。
図35Aは、Nチャネル型MOSトランジスタを入力段とする差動アンプA1の一例である。このアンプは、初段部31と出力段部32から構成される。初段部31は、Nチャネル型MOSトランジスタM1、M2と、電流源i1と、Pチャネル型MOSトランジスタM4、M5とを有する。NMOSトランジスタM1、M2は、差動入力段を構成する。電流源i1は、そのソース端子と接地ノードとの間に設けられる。PMOSトランジスタM4、M5は、上記NMOSトランジスタM1、M2のドレイン端子と電源電圧Vccとの間に設けられ、カレントミラー回路によりアクティブ負荷を構成する。また、出力段部32は、Pチャネル型MOSトランジスタM3を有する反転増幅回路である。PMOSトランジスタM3は、初段部31の出力信号をゲート端子に入力し、ソースが電源電圧Vccのノードに接続される。反転増幅回路は、そのドレイン端子と接地ノードとの間に設けられた電流源i3を負荷とする。PMOSトランジスタM3のゲート端子とドレイン端子との間には、位相補償回路としてのキャパシタCfと抵抗Rfが設けられる。
(b−2)アンプA1(その2)
図35Bは、電圧発生回路1における差動アンプA1の一例を示す回路図である。
図35Bは、Nチャネル型MOSトランジスタを入力段とする差動アンプA1の別の一例である。このアンプは、初段部31、出力段部32、及び電流源部33から構成される。基準電圧発生回路1を構成する場合、消費電力を下げることが必要であるが、その弊害としてアンプの利得が必要以上に高くなり、位相補償が困難になる虞がある。同図に示されるアンプは、消費電力の低減を目的とした回路構成であり、Nチャネル型MOSトランジスタによる差動入力の初段増幅部、Pチャネル型MOSトランジスタから構成されるソース接地の反転増幅回路からなる出力段、及びこれらを駆動する電流源で構成される。電流源部は、微小電流を安定に供給するためにNチャネル型MOSトランジスタM12とM13のゲート・ソース間電圧の差電圧を抵抗Rrefにより電流変換し、変換した電流Irefを発生する。電流Irefは、MOSトランジスタM14、M15で電流ミラー形態として初段部と出力段部のバイアス電流i1、i3を決める。電流i1の電流値を小さく設定する場合、初段のアンプの利得が高くなり位相補償が難しくなるのを防ぐために、利得を決める要因となるカレントミラーを構成するMOSトランジスタM4、M5のそれぞれに対して一定電流i2を流す電流源M6とM7を並列接続して構成する。上記一定電流Irefは、MOSトランジスタM13、M11、及びダイオード接続のM9に流れ、MOSトランジスタM6〜M9が電流ミラー形態とされることにより、定電流i2を形成することができる。これにより、位相補償が容易になる。つまり、従来用いられるミラー補償の他に、設計が容易なポールゼロ補償(RfとCfとの直列接続を出力段に接続)が可能となる。
(電圧発生回路の他の構成1)
上記の各実施の形態において、電圧発生回路1の動作原理の理解を容易にするため起動回路(スタートアップ回路)を除いた回路構成を示している。しかし、電圧発生回路1は更にスタートアップ回路を備えていてもよい。
図36は、スタートアップ回路を備えた電圧発生回路1の一例を示す回路図である。
電圧発生回路1は、基準電圧生成回路(BGRコア回路)10と、補正回路20と、スタートアップ回路30を具備している。電圧発生回路1は、電源電圧投入等の起動時に出力電圧VBGRが0Vで安定してしまう場合がある。この対策として、電圧発生回路1にスタートアップ回路30を設け、強制的に電流を流し込むことにより起動をかける。
スタートアップ回路30は、例えば、PMOSトランジスタMP7と、NMOSトランジスタMN1、MN2とを備えている。PMOSトランジスタMP7は、ソース端子を電源ノードVccに接続されている。NMOSトランジスタMN1は、ソース端子を接地ノードに接続され、ドレイン端子をPMOSトランジスタMP7のドレイン端子に接続され、ゲート端子をPMOSトランジスタMP2のドレイン端子(VBGRの出力端子)に接続されている。NMOSトランジスタMN2は、ソース端子を接地ノードに接続され、ドレイン端子をPMOSトランジスタMP2のゲート端子に接続され、ゲート端子をNMOSトランジスタMN1のドレイン端子に接続されている。
以下スタートアップ回路30の動作について説明する。例えば、PMOSトランジスタMP1のゲート電位V1がVccのとき、PMOSトランジスタMP1はオフしており電流は流れない。このとき、PMOSトランジスタMP2もオフしているので、出力電圧VBGRはグランド電位となり、NMOSトランジスタMN1はオフしている。NMOSトランジスタMN1のドレイン端子が接続されるノードの電位V4は、PMOSトランジスタMP7の閾値電圧をVTHPとすると、Vcc−|VTHP|となり、NMOSトランジスタMN2がオンする。これにより、PMOSトランジスタMP1のゲート電位V1は、Vccから下降し、BGRコア回路10は正常なバイアスで動作可能とされる。
上記スタートアップ回路30により、電源投入時やスリープ解除時等に誤りなく出力電圧VBGRを発生させることが可能となる。また、通常動作時に外乱などがあった場合にもすぐに復帰して出力電圧VBGRが安定に生成される。更に、スタートアップ回路30の回路構成によれば、PMOSトランジスタMP7、NMOSトランジスタMN1及びMN2のトランジスタサイズを適切に選択することにより、NMOSトランジスタMN2のゲート電位V4を、NMOSトランジスタMN2の閾値電圧VTHN以下とすることができる。それにより、NMOSトランジスタMN2の電流は無視でき、BGRコア回路10の動作に影響を与えないようにすることができる。なお、上記スタートアップ回路30は一例であり、電圧発生回路1には他の回路構成のスタートアップ回路を設けてもよい。
(電圧発生回路の他の構成2)
図37は、電源Vccラインにローパスフィルタ(LPF)を挿入した電圧発生回路1を含む回路構成の一例を示すブロック図である。
上記各実施の形態に係るBGRコア回路10及び補正回路20は、回路規模及び消費電力が小さい。そのため、同図に示されるように電源Vccラインにローパスフィルタ60を挿入し、ローパスフィルタ60の出力電圧Vcc_LPFをBGRコア回路10、補正回路20、レギュレータ回路(基準電流源)70等に供給する構成とすることができる。これにより、PSRR(power supply rejection ratio)を低減させ、電源電圧変動に対する耐性を高めることができる。ローパスフィルタ60は、例えば抵抗素子と容量素子で実現されるが、低域透過特性が得られるなら他の回路構成でもよい。
(電圧発生回路を適用したシステム)
次に、上記の各実施の形態の電圧発生回路1を適用したシステムについて説明する。
(c−1)AD変換器
図38Aには、電圧発生回路1をAD変換器51へ適用した例が示される。AD変換器51が電圧発生回路1によって生成したVBGR電圧やVBGR電圧を基準に生成された電圧に基づいて、アナログ入力信号をディジタル信号に変換して出力する。
(c−2)DA変換器
図38Bには、電圧発生回路1をDA変換器52へ適用した例が示される。DA変換器52が電圧発生回路1によって生成したVBGR電圧やVBGR電圧を基準に生成された電圧に基づいて、ディジタル入力信号をアナログ信号に変換して出力する。
(c−3)基準電流源
図38Cには、電圧発生回路1を基準電流源53へ適用した例が示される。基準電流源53が電圧発生回路1によって生成したVBGR電圧やVBGR電圧を基準に生成された電圧に基づいて、基準電流IREFを生成して出力する。
(c−4)温度センサ
図38Dには、電圧発生回路1(VPTATを出力可能)を温度センサ54へ適用した例が示される。温度センサ54は、温度に比例するVPTAT電圧と温度依存性の低いVBGR電圧に基づいて温度を測定し、測定結果を出力する。
(c−5)半導体集積回路装置(その1)
図39は、電圧発生回路1を適用した半導体集積回路装置の一例を示すブロック図である。特に制限されないが、半導体集積回路装置100は、例えば電源回路を内蔵したシステムLSIである。
半導体集積回路装置100は、例えば、電源回路50、CPU(中央処理装置)45、レジスタ46、不揮発性記憶素子47、その他の周辺回路48、及び入出力回路49から構成される。電源回路50は、例えば、電源制御部41、電圧発生回路1、参照電圧用バッファ回路42、主電源としてのメインレギュレータ43、及びスタンバイ用電源としてのサブレギュレータ44から構成される。これらの回路は、外部端子から供給された電源電圧VCCを受けて動作する。電源制御部41は入出力回路49を介して又はCPU45から入力された制御信号に基づいて、制御信号cnt1、cnt2、cnt3を出力する。電圧発生回路1は制御信号cnt1に基づいて、基準電圧VBGRを出力する。参照電圧用バッファ回路42は、基準電圧VBGRに基づいて、参照電圧Vbufを出力する。メインレギュレータ43及びサブレギュレータ44は、制御信号cnt2、cnt3及び参照電圧Vbufに基づいて、いずれか一方が内部電圧Vint出力する。システムLSIを構成するCPU45、レジスタ46、不揮発性記憶素子47、及びその他周辺回路48は、内部電圧Vintを動作電圧として供給されて動作する。
例えば上記半導体集積回路装置(システムLSI)100がバッテリー駆動される場合は、低電源電圧・低消費電力が求められる。しかしながら、低電源電圧化により各回路は十分なマージンが確保できなくなるため、より高精度な特性の要求が予想される。そこで、本実施の形態に係る電圧発生回路1を上記システムLSIに適用すれば、低電源電圧動作・低出力電圧が可能であり有効である。また、より高精度化するため、電圧発生回路1はCMOSプロセスで構成することが好ましい。特に差動アンプA1のオフセットの影響が小さい(電流のミスマッチと等価)ことはSOC(System on a chip)用メモリ、マイクロプロセッサに搭載する際に好都合である。さらに、差動アンプA1の素子ミスマッチを低減させるためにチョッパーを採用したり、MOSトランジスタのマッチングを改善するためにDEM(DynamicElement Matching)を採用してもよい。
(c−6)半導体集積回路装置(その2)
図40は、電圧発生回路1を適用した半導体集積回路装置の他の一を示すブロック図である。特に制限されないが、半導体集積回路装置100aは、例えば電源回路を内蔵したシステムLSIである。
半導体集積回路装置100aは、前述した図39の半導体集積回路装置(システムLSI)100に温度センサ54を追加した構成である。温度センサ54は、電圧発生回路1とAD変換器56とを備えている。電圧発生回路1は、メインレギュレータ43及びサブレギュレータ44などと共用される。電圧発生回路1は、例えば、BGRコア回路10(VPTATを出力可能)と補正回路20とを備えている。
上記各実施の形態の電圧発生回路を適用したシステムでは、電圧発生回路において低電圧出力及び低電源電圧動作が可能となり、且つ広範な温度範囲で出力電圧VBGRの精度が向上する。そのため、低消費電力及び高い信頼性を確保することができる。
(チップレイアウト)
図41は、電圧発生回路1を適用した半導体集積回路装置のチップのレイアウトの一例を示すブロック図である。特に制限されないが、半導体集積回路装置100bは、例えば電源回路を内蔵したシステムLSIである。
半導体集積回路装置100bは、Core部を中心として、それを囲むように、フラッシュROM、複数のアナログIP、PMU(電源制御回路)、VDC(電源回路)、PLL−VDC(PLL専用電源回路)、SRAM、BGR(電圧発生回路1)を備えている。そして、それらに電源を供給する配線関連の構成として、複数の端子81、I/Oリング周回電源幹線82、Core周回電源幹線83、Main_VDC配線領域84、Core部電源幹線メッシュ85、端子−電源幹線86、アナログ電源幹線87を備えている。複数の端子81は、半導体集積回路装置100bの縁に沿って所定の間隔で設けられている。I/Oリング周回電源幹線82は、半導体集積回路装置100bの縁に沿って周回する電源幹線である。Main_VDC配線領域84は、VDC(電源)をCore部へ供給するための配線を有する領域である。Main_VDC配線領域84のCore部電源幹線メッシュ85は、Core部に設けられたメッシュ状の電源幹線である。Main_VDC配線領域84のCore周回電源幹線83は、Core部電源幹線メッシュ85を囲むように設けられた電源幹線である。端子−電源幹線86は、端子81とVDC(電源)とをつなぐ電源幹線である。アナログ電源幹線87は、アナログIPとVDC(電源)とをつなぐ電源幹線である。
図42は、電圧発生回路1を半導体基板に製造した場合での、その一部分を示す断面図である。
この例では、P型半導体基板の深い位置にディープnウェル(deep n−well)が設けられている。そのディープnウェル上(ディープnウェルよりも浅い位置)において、そのディープnウェルの縁に沿ってnウェル(n−well)が設けられ、そのnウェルの内側にpウェル(p−well)が設けられている。これらnウェル、pウェルは概ね同じ深さに設けられている。ディープnウェル上のpウェル上において、そのpウェルの縁に沿ってp+層が設けられ、そのp+層の内側に絶縁層を挟んでn+層が設けられている。また、ディープnウェルの縁上のnウェル上にn+層が設けられている。このとき、ディープnウェルはバイポーラトランジスタのコレクタ層であり、そのディープnウェルの縁上のnウェル上に設けられたn+層がコレクタ端子となる。また、ディープnウェル上のpウェルはバイポーラトランジスタのベース層であり、そのpウェル上のp+層はベース端子となる。また、ディープnウェル上のpウェル上のn+層はバイポーラトランジスタのエミッタ層であり、エミッタ端子でもある。そのpウェル上のp+層はベース端子となる。すなわち、この領域にはバイポーラトランジスタが形成されている。
ディープnウェルの縁上のnウェルの側方にはpウェル(p−well)が更に設けられている。このpウェル上には、所定の距離だけ離れてn+層が向かい合わせに設けられている。所定の距離の領域はMOSトランジスタのチャネルに対応し、上部に絶縁層を介してゲート電極が設けられている。向かい合わせのn+層はソース端子及びドレイン端子に対応する。すなわち、このpウェルには、MOSトランジスタが形成されている。このpウェルと前述のnウェル、pウェルとは概ね同じ深さに設けられている。
このように、同一半導体基板上で、バイポーラトランジスタとMOSトランジスタとが同じ一連の製造プロセスの中で形成される。
各実施の形態における電圧発生回路1によれば、BGRコア回路10を上記の回路構成とすることで、低電圧出力及び低電源電圧動作が可能となる。また、補正回路20により補正電流Icompを生成してBGRコア回路10に帰還させることで、出力電圧VBGRの温度依存性をより低減させることができる。その結果、広範な温度範囲で出力電圧VBGRの精度が向上する。
また、各実施の形態における電圧発生回路1は、動作温度(閾値温度)の異なる複数の補正回路20を設け、BGRコア回路に対してカスケード接続している。そのため、各補正回路は、それぞれ異なる温度で出力電圧VBGRの補正を行うことができる。それにより、出力電圧VBGRの温度依存性の補正をより広範な温度範囲で行うことができる。その結果、より広範な温度範囲で出力電圧VBGRの精度が向上する。
また、各実施の形態における電圧発生回路1は、制御信号(パワーダウン信号)により、複数の補正回路20の中から所望の補正回路20を選択的にオン/オフすることができる。その結果、周辺環境(気温や湿度など)やシステムに要求される出力電圧VBGRの精度に応じて、複数の補正回路20のいくつかをオフにすることができる。それにより、出力電圧VBGRの温度依存性のグラフを所望の曲線にすることができる。また、不必要な補正回路20で消費される電力を抑制し、省電力にすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
上記の実施の形態や実施例の一部または全部は、以下の付記のようにも記載され得るが、以下には限定されない。
(付記1)
電圧発生回路を備える半導体装置であって、
前記電圧発生回路は、基準電圧を出力する基準電圧生成回路と、補正電流を生成して、前記基準電圧生成回路に帰還させる複数の補正回路とを具備し、
前記複数の補正回路の各々は、前記複数の補正回路の各々ごとに異なる所定温度から低温側又は高温側に向かって単調に増加する副補正電流を生成し、
前記補正電流は、前記複数の補正回路が生成する複数の前記副補正電流の和である、半導体装置。
(付記2)
付記1に記載の半導体装置であって、
前記複数の補正回路の各々は、前記基準電圧又は前記基準電圧に比例した電圧又はそれに対応した電流と、PN接合の順方向電圧又はそれに対応した電流とに基づいて前記副補正電流を生成する、半導体装置。
(付記3)
付記2に記載の半導体装置であって、
前記複数の補正回路の各々は、前記複数の副補正電流が、前記所定温度から高温側に向かって単調に増加する、半導体装置。
(付記4)
付記3に記載の半導体装置であって、
前記複数の補正回路の各々は、ソースに第1電源を、ゲートにドレインをそれぞれ接続された第1PMOSトランジスタと、ソースに前記第1電源を、ゲートに第1PMOSトランジスタのゲートをそれぞれ接続された第2PMOSトランジスタと、コレクタに前記PMOSトランジスタのドレインを、ベースに前記基準電圧から生成された電圧をそれぞれ接続されたバイポーラトランジスタと、一端に前記バイポーラトランジスタのエミッタを、他端を第2電源にそれぞれ接続された抵抗とを備え、
前記基準電圧に対応した電圧は、前記基準電圧を抵抗で分圧した電圧であり、前記複数の補正回路の各々で異なり、
前記第2PMOSトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
(付記5)
付記4に記載の半導体装置であって、
前記複数の補正回路の各々は、前記基準電圧に対応した電圧を一方の入力に、前記バイポーラトランジスタのベースを他方の入力及び出力にそれぞれ接続されたアンプを更に備える、半導体装置。
(付記6)
付記2に記載の半導体装置であって、
前記複数の補正回路の各々は、前記複数の副補正電流が、前記所定温度から低温側に向かって単調に増加する、半導体装置。
(付記7)
付記6に記載の半導体装置であって、
前記複数の補正回路の各々は、ソースに第1電源を、ゲートに前記基準電圧生成回路内の基準電流が流れるトランジスタのゲートをそれぞれ接続された第3PMOSトランジスタと、ソースに前記第1電源を、ゲートにドレインをそれぞれ接続された第1PMOSトランジスタと、ソースに前記第1電源を、ゲートに第1PMOSトランジスタのゲートをそれぞれ接続された第2PMOSトランジスタと、コレクタに前記PMOSトランジスタのドレインを、ベースに前記第3PMOSトランジスタのドレインをそれぞれ接続されたバイポーラトランジスタと、一端に前記バイポーラトランジスタのベースを、他端を第2電源にそれぞれ接続されたダイオードと、一端に前記バイポーラトランジスタのエミッタを、他端を第2電源にそれぞれ接続された抵抗とを備え、
前記基準電圧生成回路内の前記基準電流を流すトランジスタと前記第3PMOSトランジスタとはカレントミラー回路を構成し、
前記カレントミラー回路のカレントミラー比は、前記複数の補正回路の各々で異なり、
前記第2PMOSトランジスタ(MP4)は、ドレインから前記副補正電流を出力する、半導体装置。
(付記8)
付記1に記載の半導体装置であって、前記複数の補正回路の各々は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧又はそれに対応した電流及びPN接合の順方向電圧又はそれに対応した電流の少なくとも一方に基づいて前記副補正電流を生成する、半導体装置。
(付記9)
付記8に記載の半導体装置であって、前記複数の補正回路の各々は、前記複数の副補正電流が、前記所定温度から高温側に向かって単調に増加する、半導体装置。
(付記10)
付記9に記載の半導体装置であって、
前記複数の補正回路の各々は、ソースに第1電源を、ゲートにドレインをそれぞれ接続された第1PMOSトランジスタと、ソースに前記第1電源を、ゲートに第1PMOSトランジスタのゲートをそれぞれ接続された第2PMOSトランジスタと、前記第1電源と前記第1PMOSトランジスタのドレインとの間に接続された第1定電流源と、前記第1PMOSトランジスタのドレインと第2電源との間に接続された第2定電流源とを備え、
前記1定電流源は、PN接合の順方向電圧に応じた電流を生成し、
前記第2定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、前記複数の補正回路の各々で異なり、
前記第2PMOSトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
(付記11)
付記9に記載の半導体装置であって、
前記複数の補正回路の各々は、ソースに第1電源を、ゲートにドレインをそれぞれ接続された第1PMOSトランジスタと、ソースに前記第1電源を、ゲートに第1PMOSトランジスタのゲートをそれぞれ接続された第2PMOSトランジスタと、前記第1電源と前記第1PMOSトランジスタのドレインとの間に接続された第1定電流源と、前記第1PMOSトランジスタのドレインと第2電源との間に接続された第2定電流源とを備え、
前記1定電流源は、PN接合の順方向電圧に応じた電流を生成し、前記複数の補正回路の各々で異なり、
前記第2定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、
前記第2PMOSトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
(付記12)
付記9に記載の半導体装置であって、
前記複数の補正回路の各々は、一端に第1電源を接続された抵抗と、ソースに前記第1電源を、ゲートに前記抵抗の他端をそれぞれ接続されたPMOSトランジスタと、前記抵抗の他端と第2電源との間に接続された定電流源とを備え、
前記定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、
前記抵抗は、前記複数の補正回路の各々で異なり、
前記PMOSトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
(付記13)
付記9に記載の半導体装置であって、
前記複数の補正回路の各々は、一端に第1電源を接続された抵抗と、ソースに前記第1電源を、ゲートに前記抵抗の他端をそれぞれ接続されたPMOSトランジスタと、前記抵抗の他端と第2電源との間に接続された定電流源とを備え、
前記定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、前記複数の補正回路の各々で異なり、
前記PMOSトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
(付記14)
付記8に記載の半導体装置であって、
前記複数の補正回路の各々は、前記複数の副補正電流が、前記所定温度から低温側に向かって単調に増加する、半導体装置。
(付記15)
付記14に記載の半導体装置であって、
前記複数の補正回路の各々は、ソースに第1電源を、ゲートにドレインをそれぞれ接続された第1PMOSトランジスタと、ソースに前記第1電源を、ゲートに第1PMOSトランジスタのゲートをそれぞれ接続された第2PMOSトランジスタと、前記第1電源と前記第1PMOSトランジスタのドレインとの間に接続された第1定電流源と、前記第1PMOSトランジスタのドレインと第2電源との間に接続された第2定電流源とを備え、
前記1定電流源は、PN接合の順方向電圧に応じた電流を生成し、
前記第2定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、前記複数の補正回路の各々で異なり、
前記第2PMOSトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
(付記16)
付記14に記載の半導体装置であって、
前記複数の補正回路の各々は、ソースに第1電源を、ゲートにドレインをそれぞれ接続された第1PMOSトランジスタと、ソースに前記第1電源を、ゲートに第1PMOSトランジスタのゲートをそれぞれ接続された第2PMOSトランジスタと、前記第1電源と前記第1PMOSトランジスタのドレインとの間に接続された第1定電流源と、前記第1PMOSトランジスタのドレインと第2電源との間に接続された第2定電流源とを備え、
前記1定電流源は、PN接合の順方向電圧に応じた電流を生成し、前記複数の補正回路の各々で異なり、
前記第2定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、
前記第2PMOSトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
(付記17)
付記14に記載の半導体装置であって、
前記複数の補正回路の各々は、一端に第1電源を接続された定電流源と、ソースに前記第1電源を、ゲートに前記定電流源の他端をそれぞれ接続されたPMOSトランジスタと、前記定電流源の他端と第2電源との間に接続された抵抗とを備え、
前記定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、
前記抵抗は、前記複数の補正回路の各々で異なり、
前記PMOSトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
(付記18)
付記14に記載の半導体装置であって、
前記複数の補正回路の各々は、一端に第1電源を接続された定電流源と、ソースに前記第1電源を、ゲートに前記定電流源の他端をそれぞれ接続されたPMOSトランジスタと、前記定電流源の他端と第2電源との間に接続された抵抗とを備え、
前記定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流を生成し、前記複数の補正回路の各々で異なり、
前記PMOSトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
(付記19)
付記8に記載の半導体装置であって、
前記複数の補正回路のうちの第1補正回路は、副補正電流が第1所定温度から高温側に向かって単調に増加し、
前記複数の補正回路のうちの第2補正回路は、副補正電流が前記第1所定温度より低温の第2所定温度から低温側に向かって単調に増加する、半導体装置。
(付記20)
付記19に記載の半導体装置であって、
前記第1補正回路は、ソースに第1電源を、ゲートにドレインをそれぞれ接続された第1PMOSトランジスタと、ソースに前記第1電源を、ゲートに第1PMOSトランジスタのゲートをそれぞれ接続された第2PMOSトランジスタと、前記第1電源と前記第1PMOSトランジスタのドレインとの間に接続された第1定電流源と、前記第1PMOSトランジスタのドレインと第2電源との間に接続された第2定電流源とを備え、
前記第1定電流源は、PN接合の順方向電圧に応じた第1電流を生成し、
前記第2定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第2電流を生成し、
前記第2PMOSトランジスタは、ドレインから前記副補正電流を出力し、
前記第2補正回路は、ソースに前記第1電源を、ゲートにドレインをそれぞれ接続された第3PMOSトランジスタと、ソースに前記第1電源を、ゲートに第3PMOSトランジスタのゲートをそれぞれ接続された第4PMOSトランジスタと、前記第1電源と前記第3PMOSトランジスタのドレインとの間に接続された第3定電流源と、前記第1PMOSトランジスタのドレインと第2電源との間に接続された第4定電流源とを備え、
前記3定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第3電流を生成し、前記第3電流は前記2電流と異なり、
前記第4定電流源は、PN接合の順方向電圧に応じた第4電流を生成し、前記第4電流は前記2電流と同じであり、
前記第4PMOSトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
(付記21)
付記19に記載の半導体装置であって、
前記第1補正回路は、ソースに第1電源を、ゲートにドレインをそれぞれ接続された第1PMOSトランジスタと、ソースに前記第1電源を、ゲートに第1PMOSトランジスタのゲートをそれぞれ接続された第2PMOSトランジスタと、前記第1電源と前記第1PMOSトランジスタのドレインとの間に接続された第1定電流源と、前記第1PMOSトランジスタのドレインと第2電源との間に接続された第2定電流源とを備え、
前記第1定電流源は、PN接合の順方向電圧に応じた第1電流を生成し、
前記第2定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第2電流を生成し、
前記第2PMOSトランジスタは、ドレインから前記副補正電流を出力し、
前記第2補正回路は、ソースに前記第1電源を、ゲートにドレインをそれぞれ接続された第3PMOSトランジスタと、ソースに前記第1電源を、ゲートに第3PMOSトランジスタのゲートをそれぞれ接続された第4PMOSトランジスタと、前記第1電源と前記第3PMOSトランジスタのドレインとの間に接続された第3定電流源と、前記第1PMOSトランジスタのドレインと第2電源との間に接続された第4定電流源とを備え、
前記3定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第3電流を生成し、前記第3電流は前記2電流と同じであり
前記第4定電流源は、PN接合の順方向電圧に応じた第4電流を生成し、前記第4電流は前記2電流と異なり、
前記第4PMOSトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
(付記22)
付記19に記載の半導体装置であって、
前記第1補正回路は、一端に第1電源を接続された第1抵抗と、ソースに前記第1電源を、ゲートに前記第1抵抗の他端をそれぞれ接続された第1PMOSトランジスタと、前記第1抵抗の他端と第2電源との間に接続された第1定電流源とを備え、
前記第1定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第1電流を生成し、
前記第1PMOSトランジスタは、ドレインから前記副補正電流を出力し、
前記第2補正回路は、一端に前記第1電源を接続された第2定電流源と、ソースに前記第1電源を、ゲートに前記第2定電流源の他端をそれぞれ接続された第2PMOSトランジスタと、前記第2定電流源の他端と第2電源との間に接続された第2抵抗とを備え、
前記第2定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第2電流を生成し、前記第2電流は、前記第1電流と異なり、
前記第2抵抗は、前記第1抵抗と同じであり、
前記PMOSトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
(付記23)
付記19に記載の半導体装置であって、
前記第1補正回路は、一端に第1電源を接続された第1抵抗と、ソースに前記第1電源を、ゲートに前記第1抵抗の他端をそれぞれ接続された第1PMOSトランジスタと、前記第1抵抗の他端と第2電源との間に接続された第1定電流源とを備え、
前記第1定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第1電流を生成し、
前記第1PMOSトランジスタは、ドレインから前記副補正電流を出力し、
前記第2補正回路は、一端に前記第1電源を接続された第2定電流源と、ソースに前記第1電源を、ゲートに前記第2定電流源の他端をそれぞれ接続された第2PMOSトランジスタと、前記第2定電流源の他端と第2電源との間に接続された第2抵抗とを備え、
前記第2定電流源は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた第2電流を生成し、前記第2電流は、前記第1電流と同じであり、
前記第2抵抗は、前記第1抵抗と異なり、
前記PMOSトランジスタは、ドレインから前記副補正電流を出力する、半導体装置。
(付記24)
付記1に記載の半導体装置であって、
前記複数の補正回路の各々は、制御信号により、選択的にオン又はオフされる、半導体装置。
(付記25)
付記1に記載の半導体装置であって、
前記基準電圧生成回路は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流とPN接合の順方向電圧に応じた電流と前記補正電流とを加算した基準電流を生成し、電圧に変換して前記基準電圧として出力する、半導体装置。
(付記26)
付記5に記載の半導体装置であって、
前記基準電圧生成回路は、エミッタ面積の異なる2つのバイポーラトランジスタのベース−エミッタ間電圧の差電圧に応じた電流とPN接合の順方向電圧に応じた電流と前記補正電流とを加算した基準電流を生成する電流生成部と、前記基準電流を出力電圧に変換して出力する出力部とを備え、
前記電流生成部は、エミッタ端子が第1電位ノード側に配置された第1バイポーラトランジスタと、前記第1バイポーラトランジスタのエミッタ面積より大きいエミッタ面積を有し、エミッタ端子が前記第1バイポーラトランジスタのエミッタ端子と接続され、ベース端子が前記第1バイポーラトランジスタのコレクタ端子に接続される第2バイポーラトランジスタと、一端が前記第1バイポーラトランジスタのコレクタ端子に接続され、他端が前記第1バイポーラトランジスタのベース端子に接続される第1抵抗素子と、一端が前記第2バイポーラトランジスタのコレクタ端子に接続され、他端が前記第1抵抗素子の他端に接続される第2抵抗素子と、一端が前記第1バイポーラトランジスタのベース端子に接続され、他端が前記第1電位ノードに接続された第3抵抗素子と、一端が前記第1バイポーラトランジスタのエミッタ端子に接続され、他端が前記第1電位ノードに接続された第4抵抗素子と、前記第1バイポーラトランジスタのコレクタ側の電圧と前記第2バイポーラトランジスタのコレクタ側の電圧との差電圧に応じた第1電圧を出力するアンプ部と、前記第1電圧を第2基準電流に変換して、前記第1抵抗素子と前記第2抵抗素子とが接続されるノードに供給し、前記出力部に前記基準電流として供給する電圧電流変換部(MP1、MP2、MP3、MP4)とを有し、
前記出力部は、一端が前記電圧電流変換部に接続され、他端が前記第1電位ノードに接続された第5抵抗素子を備え、
前記第5抵抗素子は、前記基準電流が流れて生じる前記電圧電流変換部側の電圧を前記出力電圧として出力し、直列に接続された複数の副抵抗素子を含み、
前記第3抵抗素子で前記出力電圧の温度特性を調整可能であり、
前記第5抵抗素子で前記出力電圧の絶対値を調整可能であり、
前記第4抵抗素子により前記出力電圧の非線形効果を調整可能である、半導体装置。