CN108536207B - 电流产生电路和包括其的带隙基准电路及半导体器件 - Google Patents

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Abstract

本公开涉及电流产生电路和包括其的带隙基准电路及半导体器件。提供一种电流产生电路，该电流产生电路包括：第一和第二双极晶体管；分别使得第一电流和第二电流流过第一和第二双极晶体管的电流分配电路，第一电流和第二电流与第一控制电压对应；设置在第一双极晶体管与第一电流分配电路之间的第一NMOS晶体管；设置在第二双极晶体管与第一电流分配电路之间的第二NMOS晶体管；第一电阻元件；根据第一NMOS晶体管的漏极电压和基准偏压向第一和第二NMOS晶体管的栅极输出第二控制电压的第一运算放大器；和根据第二NMOS晶体管的漏极电压和基准偏压产生第一控制电压的第二运算放大器。

Description

电流产生电路和包括其的带隙基准电路及半导体器件
本申请是申请号为201510175400.0、申请日为2015年4月14日、名称为“电流产生电路和包括其的带隙基准电路及半导体器件”的发明专利申请的分案申请。
(对相关申请的交叉引用)
本申请基于在2014年4月14日提交的日本专利申请No.2014-082566并要求其优先权的益处，在此通过引用将其公开的全部内容并入本文。
技术领域
本发明涉及电流产生电路以及包括电流产生电路的带隙基准电路和半导体器件。例如，本发明涉及适于产生高精度的电流的电流产生电路和包含上述的电流产生电路并且适于与温度无关地连续输出恒定基准电压的带隙基准电路和半导体器件。
背景技术
带隙基准电路需要与其温度无关地连续输出恒定基准电压。在H.Neuteboom,B.M.J.Kup,and M.Janssens，“A DSP-based hearing instrument IC”，IEEE J.Solid-State Circuits,vol.32,pp.1790-1806,Nov.1997中公开了与带隙基准电路有关的技术。
在H.Neuteboom,B.M.J.Kup,and M.Janssens，“A DSP-based hearinginstrument IC”，IEEE J.Solid-State Circuits,vol.32,pp.1790-1806,Nov.1997中公开的带隙基准电路通过使流过由两个双极晶体管、运算放大器和电阻元件形成的电流路径的电流具有正的温度依赖性并且通过基极与发射极之间的电压具有负的温度依赖性的双极晶体管与上述的电流成比例地馈送电流，与其温度无关地产生恒定基准电压。
此外，日本未审专利申请公布No.2011-198093和No.2011-81517公开了用于减少由运算放大器的偏移电压导致的基准电压的误差的技术。
发明内容
本发明的发明人发现了以下问题。为了与其温度无关地输出恒定基准电压，在H.Neuteboom,B.M.J.Kup,and M.Janssens，“A DSP-based hearing instrument IC”，IEEEJ.Solid-State Circuits,vol.32,pp.1790-1806,Nov.1997中公开的带隙基准电路需要高精度地产生具有正的温度依赖性的电流。但是，由于运算放大器被设置在具有正的温度依赖性的电流流过的电流路径上，因此，由于运算放大器的偏移电压的影响，在流过该电流路径的电流中出现误差。
因此，存在这样的问题：在H.Neuteboom,B.M.J.Kup,and M.Janssens，“A DSP-based hearing instrument IC”，IEEE J.Solid-State Circuits,vol.32,pp.1790-1806,Nov.1997中公开的带隙基准电路中设置的电流产生单元受运算放大器的偏移电压影响并由此不能高精度地产生具有正的温度依赖性的电流。作为结果，存在该带隙基准电路不能与其温度无关地连续输出恒定基准电压的问题。从结合附图给出的某些实施例的以下描述，要解决的其它问题和创新特征将更加明显。
本发明的第一方面是一种电流产生电路，该电流产生电路包括：第一和第二双极晶体管；分别根据第一控制电压使得第一和第二电流在第一和第二双极晶体管的集电极与发射极之间流动的第一电流分配电路；设置在第一双极晶体管与第一电流分配电路之间的第一NMOS晶体管，第一NMOS晶体管的栅极被供给第二控制电压；设置在第二双极晶体管与第一电流分配电路之间的第二NMOS晶体管，第二NMOS晶体管的栅极被供给第二控制电压；设置在第二NMOS晶体管与第二双极晶体管之间的第一电阻元件；根据第一NMOS晶体管的漏极电压和基准偏压产生第二控制电压的第一运算放大器；和根据第二NMOS晶体管的漏极电压和基准偏压产生第一控制电压的第二运算放大器。
本发明的另一方面是一种电流产生电路，该电流产生电路包括：第一和第二双极晶体管；分别基于控制电压使得第一和第二电流在第一和第二双极晶体管的集电极与发射极之间流动的电流分配电路；设置在第一双极晶体管与电流分配电路之间的第一NMOS晶体管，第一NMOS晶体管的栅极和漏极相互连接；设置在第二双极晶体管与电流分配电路之间的第二NMOS晶体管，第二NMOS晶体管的栅极与第一NMOS晶体管的栅极和漏极连接；设置在第二NMOS晶体管与第二双极晶体管之间的第一电阻元件；和根据第一和第二NMOS晶体管中的每一个的漏极电压产生控制电压的运算放大器。
根据上述的方面，能够提供能够产生高精度的电流的电流产生电路和包含上述的电流产生电路并且能够与温度无关地连续输出恒定基准电压的带隙基准电路和半导体器件。
附图说明
从结合附图给出的某些实施例的以下描述，以上和其它的方面、优点和特征将更加明显，在这些附图中：
图1是表示根据第一实施例的电流产生电路的电路图；
图2是表示设置在图1所示的电流产生电路中的电流分配电路的细节的电路图；
图3是表示设置在图1所示的电流产生电路中的电流分配电路的变更例的电路图；
图4是表示设置在图1所示的电流产生电路中的运算放大器的电路图；
图5是表示在三阱工艺中形成的晶体管的截面图；
图6是表示在单阱工艺中形成的晶体管的截面图；
图7是表示图1所示的电流产生电路的变更例的电路图；
图8是表示根据第二实施例的带隙基准电路的电路图；
图9表示设置在图8所示的带隙基准电路的PTAT电流产生回路上的MOS晶体管的细节；
图10是表示根据比较例的带隙基准电路的电路图；
图11是表示基准电压Vbgr的变动特性的示图；
图12是表示图8所示的带隙基准电路的变更例的电路图；
图13是表示根据第三实施例的带隙基准电路的电路图；
图14是表示根据第四实施例的带隙基准电路的电路图；
图15是表示图14所示的带隙基准电路的第一特定例子的电路图；
图16是表示图14所示的带隙基准电路的第二特定例子的电路图；
图17是表示根据第五实施例的带隙基准电路的电路图；
图18是表示二次特性补偿前后的基准电压Vbgr的特性的示图；
图19是表示根据第六实施例的电流产生电路的电路图；
图20是表示应用图19所示的电流产生电路的带隙基准电路的电路图；
图21是表示根据第七实施例的电流产生电路的电路图；
图22是表示应用图21所示的电流产生电路的带隙基准电路的电路图；
图23是表示根据第八实施例的电流产生电路的电路图；
图24是表示应用图23所示的电流产生电路的带隙基准电路的电路图；
图25是表示根据第九实施例的基准电压和基准电流产生电路的电路图；
图26表示设置在图25所示的基准电压和基准电流产生电路中的内部基准电流产生电路；
图27表示设置在图25所示的基准电压和基准电流产生电路中的基准电压和基准电流产生部分；以及
图28是表示包含其中设置了图25所示的基准电压和基准电流产生电路的半导体器件的电子系统的框图。
具体实施方式
以下参照附图解释实施例。应当注意，以简化的方式给出附图，因此，不应基于这些附图狭义解释实施例的技术范围。并且，相同的部件被分配相同的符号，并且省略它们的重复的解释。
在以下的实施例中，当必要时，通过使用单独的部分或单独的实施例解释本发明。但是，除非另外规定，否则这些实施例不是彼此不相关的。即，它们以一个实施例是另一实施例的一部分或全部的变更例、应用例、详细例子或补充例子的方式相关。并且，在以下的实施例中，当提到要素的数量等(包含数量、值、量和范围等)时，除了明确规定数量或者数量基于其原理明显限于特定数量的情况以外，数量不限于该特定数量。即，也可使用比特定数量多或少的数量。
并且，在以下的实施例中，除了明确规定构成要素或者构成要素基于其原理明显必不可少的情况以外，它们的构成要素(包括操作步骤等)不一定是必不可少的。类似地，在以下的实施例中，当提到构成要素等的形状或位置关系等时，除了它被明确规定或者它们基于其原理被消除的情况以外，在该形状中也包括基本上与该形状类似或相近的形状等。对于上述的数量等(包含数量、值、量和范围等)，这也成立。
第一实施例
图1是表示根据第一实施例的电流产生电路10的电路图。电流产生电路10在电流值随其温度上升而增加的电流路径(即，PTAT(与绝对温度成比例)电流产生回路)上包含代替运算放大器的栅极接地电路。作为结果，电流产生电路10不需要在PTAT电流产生回路上设置运算放大器，由此使得能够高精度地产生具有正温度依赖性的输出电流。以下给出详细的解释。
如图1所示，电流产生电路10包含电流分配电路11、N沟道型MOS晶体管(第一NMOS晶体管)M1、N沟道型MOS晶体管(第二NMOS晶体管)M2、PNP型双极晶体管(第一双极晶体管)Q1、PNP型双极晶体管(第二双极晶体管)Q2、电阻元件(第一电阻元件)R1、运算放大器(第二运算放大器)A1、运算放大器(第一运算放大器)A2、以及基准偏压源12。
双极晶体管Q1的基极与集电极相互连接。双极晶体管Q2的基极与集电极相互连接。更具体而言，双极晶体管Q1的基极和集电极均与供给接地电压GND的接地电压端子(以下，称为“接地电压端子GND”)连接。双极晶体管Q2的基极和集电极均与接地电压端子GND连接。在本实施例中，解释双极晶体管Q2的尺寸(发射极尺寸)为双极晶体管Q1的尺寸(发射极尺寸)的n倍(n是不小于1的正数)的例子。
MOS晶体管M1的源极与双极晶体管Q1的发射极连接，并且，MOS晶体管M1的漏极通过节点N1与电流分配电路11连接。并且，从运算放大器A1输出的控制电压V1被供给到MOS晶体管M1的栅极。MOS晶体管M1用作共源共栅放大器(cascode)(栅极接地电路)。
MOS晶体管M2的源极与电阻元件R1的一端连接，并且，MOS晶体管M2的漏极通过节点N2与电流分配电路11连接。并且，从运算放大器A1输出的控制电压V1被供给到MOS晶体管M2的栅极。电阻元件R1的另一端与双极晶体管Q1的发射极连接。MOS晶体管M2用作共源共栅放大器(栅极接地电路)。
作为例如电流镜电路的电流分配电路11分别向节点N1和N2输出与从运算放大器A2输出的控制电压V2对应的电流I1和与电流I1成比例的电流I2。这些电流I1和I2分别在双极晶体管Q1和Q2的集电极与发射极之间流动。
(电流分配电路11的细节)
图2是表示电流分配电路11的细节的电路图。如图2所示，电流分配电路11包含P沟道型MOS晶体管MP21、MP22、MP23和MP24、以及偏压源14。
MOS晶体管MP21的源极与供给电源电压VDD的电源电压端子(以下，称为“电源电压端子VDD”)连接，并且，从运算放大器A2输出的控制电压V2被供给到MOS晶体管MP21的栅极。MOS晶体管MP23的源极与MOS晶体管MP21的漏极连接，并且，MOS晶体管MP23的漏极与节点N1连接。并且，从偏压源14输出的偏压被供给到MOS晶体管MP23的栅极。
MOS晶体管MP22的源极与电源电压端子VDD连接，并且，从运算放大器A2输出的控制电压V2被供给到MOS晶体管MP22的栅极。MOS晶体管MP24的源极与MOS晶体管MP22的漏极连接，并且，MOS晶体管MP24的漏极与节点N2连接。并且，从偏压源14输出的偏压被供给到MOS晶体管MP24的栅极。
通过上述的配置，电流I1流向节点N1(即，在双极晶体管Q1的集电极与发射极之间)，并且，与电流I1成比例的电流I2流向节点N2(即，在双极晶体管Q2的集电极与发射极之间)。
例如，当控制电压V2大时，MOS晶体管MP21和MP22中的每一个的导通电阻增大。因此，分别流向节点N1和N2的电流I1和I2减小。另一方面，当控制电压V2小时，MOS晶体管MP21和MP22中的每一个的导通电阻减小。因此，分别流向节点N1和N2的电流I1和I2增大。
(电流分配电路11a的细节)
图3是表示作为电流分配电路11a的电流分配电路11的变更例的电路图。如图3所示，电流分配电路11a包含P沟道型MOS晶体管MP21和MP22及电阻元件R21和R22。
MOS晶体管MP21的源极与电源电压端子VDD连接，并且，从运算放大器A2输出的控制电压V2被供给到MOS晶体管MP21的栅极。电阻元件R21的一端与MOS晶体管MP21的漏极连接，并且，电阻元件R21的另一端与节点N1连接。
MOS晶体管MP22的源极与电源电压端子VDD连接，并且，从运算放大器A2输出的控制电压V2被供给到MOS晶体管MP22的栅极。电阻元件R22的一端与MOS晶体管MP22的漏极连接，并且，电阻元件R22的另一端与节点N2连接。此外，MOS晶体管MP21和MP22的漏极相互连接。
通过上述的配置，电流I1流向节点N1(即，在双极晶体管Q1的集电极与发射极之间)，并且，与电流I1成比例的电流I2流向节点N2(即，在双极晶体管Q2的集电极与发射极之间)。
例如，当控制电压V2大时，MOS晶体管MP21和MP22中的每一个的导通电阻增大。因此，分别流向节点N1和N2的电流I1和I2减小。另一方面，当控制电压V2小时，MOS晶体管MP21和MP22中的每一个的导通电阻减小。因此，分别流向节点N1和N2的电流I1和I2增大。
电流分配电路11可视需要而改变或修改为具有与图2和图3所示的配置的功能等同的功能的其它配置。
这里，再次参照图1。运算放大器A1从其输出端子OUTA输出根据从基准偏压源12供给到其反相输入端子INN的基准偏压Vb与供给到其非反相输入端子INP的MOS晶体管M1的漏极电压(节点N1处的电压)之间的电势差的控制电压V1。
运算放大器A2从其输出端子OUTA输出根据从基准偏压源12供给到其反相输入端子INN的基准偏压Vb与供给到其非反相输入端子INP的MOS晶体管M2的漏极电压(节点N2处的电压)之间的电势差的控制电压V2。
由于运算放大器A1的两个输入端子与人为接地点(artificial ground)连接并且运算放大器A2的两个输入端子也与假想接地点连接，因此，节点N1和N2处的电势基本上相等。
(运算放大器A1和A2的细节)
图4是表示运算放大器A1的细节的电路图。运算放大器A2的配置与运算放大器A1的配置相同，因此以下仅解释运算放大器A1。
如图4所示，运算放大器A1包含P沟道型MOS晶体管MP11～MP13、N沟道型MOS晶体管MN11～MN15和恒流源13。在本实施例中，解释通过N沟道型MOS晶体管形成输入差动对的例子。但是，本发明不限于这些例子。假定输入差动对适当地工作，那么它可由P沟道型MOS晶体管形成。
恒流源13和MOS晶体管MN14串联连接于电源电压端子VDD与接地电压端子GND之间。更具体而言，恒流源13的输入端子与电源电压端子VDD连接，并且，其输出端子与MOS晶体管MN14的漏极和栅极连接。MOS晶体管MN14的源极与接地电压端子GND连接。
MOS晶体管MP11的源极与电源电压端子VDD连接，并且，MOS晶体管MP11的漏极和栅极与MOS晶体管MN11的漏极连接。MOS晶体管MN11的源极与MOS晶体管MN13的漏极连接，并且，MOS晶体管MN11的栅极与反相输入端子INN连接。
MOS晶体管MP12的源极与电源电压端子VDD连接，并且，MOS晶体管MP12的漏极和栅极与MOS晶体管MN12的漏极连接。MOS晶体管MN12的源极与MOS晶体管MN13的漏极连接，并且，MOS晶体管MN12的栅极与非反相输入端子INP连接。
MOS晶体管MN13的源极与接地电压端子GND连接，并且，MOS晶体管MN13的栅极与MOS晶体管MN14的漏极和栅极连接。
MOS晶体管MP13的源极与电源电压端子VDD连接，并且，MOS晶体管MP13的漏极与输出端子OUTA连接。并且，MOS晶体管MP13的栅极与MOS晶体管MP12的漏极和栅极连接。
MOS晶体管MN15的源极与接地电压端子GND连接，并且，MOS晶体管MN15的漏极与输出端子OUTA连接。并且，MOS晶体管MN15的栅极与MOS晶体管MN14的漏极和栅极连接。
注意，运算放大器A1和A2中的每一个的配置可视需要改变或修改为具有与图4所示的配置的功能等同的功能的其它配置。
此外，双极晶体管Q1和Q2的基极与发射极之间的电压Vbe1和Vbe2(以下，称为“基极-发射极电压Vbe1和Vbe2”)分别具有负的温度依赖性。即，双极晶体管Q1和Q2的基极-发射极电压Vbe1和Vbe2分别随其温度上升而降低。因此，当双极晶体管Q2的发射极尺寸大于双极晶体管Q1的发射极尺寸时，电压Vbe1和Vbe2之间的差值电压△Vbe(即，△Vbe＝Vbe1-Vbe2)具有正的温度依赖性。即，差值电压△Vbe随温度上升而增加。
因此，即使对于由双极晶体管Q1、MOS晶体管M1、MOS晶体管M2、电阻元件R1和双极晶体管Q2形成的电流路径，也能够通过调整电阻元件R1的电阻值和双极晶体管Q2的发射极尺寸等使得具有正的温度依赖性的电流流过其中。以下，具有正的温度依赖性的电流流过的该电流路径被称为“PTAT电流产生回路”。
没有运算放大器被设置在PTAT电流产生回路上。因此，不会由于运算放大器的偏移电压的影响而在流过该PTAT电流产生回路的电流中导致误差。即，电流产生电路10可高精度地产生具有正的温度依赖性的电流(例如，电流I2)。
并且，在电流产生电路10中，通过使用PNP型双极晶体管Q1和Q2形成不包含运算放大器的PTAT电流产生回路。因此，即使在不可使用NPN型双极晶体管的环境中，也可形成电流产生电路10。
图5是表示在三阱工艺中形成的晶体管的截面图。图6是在单阱工艺(在本例子中，为N阱工艺)中形成的晶体管的截面图。
在三阱工艺中，通过在P-sub中形成深N阱，P-sub与P阱隔离。作为结果，能够形成NPN型双极晶体管以及PNP型双极晶体管。
与此对照，在单阱工艺中，不在P-sub中形成深N阱。因此，虽然可形成PNP型双极晶体管，但不能在单阱工艺中形成NPN型双极晶体管。
不仅在三阱工艺中，而且在不能使用NPN型双极晶体管的单阱工艺中，可形成电流产生电路10。
注意，虽然在本实施例中解释了设置PNP型双极晶体管Q1和Q2的例子，但本发明不限于这些例子。即，可以设置NPN型双极晶体管Q1a和Q2a。
图7是表示作为电流产生电路10a的电流产生电路10的变更例的电路图。
如图7所示，与电流产生电路10相比，电流产生电路10a包含NPN型双极晶体管Q1a和Q2a而不是PNP型双极晶体管Q1和Q2。注意，由于电流产生电路10a包含NPN型双极晶体管Q1a和Q2a，因此，需要在三阱工艺中形成电流产生电路10a。电流产生电路10a的其它配置与电流产生电路10的配置类似，并因此省略其解释。
电流产生电路10a提供与电流产生电路10的有利效果类似的有利效果。
第二实施例
图8是表示根据第二实施例的带隙基准电路1的电路图。注意，电流产生电路10被应用于带隙基准电路1中。
如图8所示，除了电流分配电路11以外，带隙基准电路1还包含MOS晶体管M1和M2、双极晶体管Q1和Q2、运算放大器A1和A2、电阻元件R1、以及基准偏压源12(它们构成电流产生电路10)、具有固定电阻的电阻元件(第二电阻元件)R2、以及双极晶体管(第三双极晶体管)Q3。由于上面已经解释了电流产生电路10，因此以下解释电流产生电路10以外的配置。
双极晶体管Q3是PNP型双极晶体管，即，导电类型与双极晶体管Q1和Q2的导电类型相同的双极晶体管。此外，在本例子中，双极晶体管Q3的尺寸(发射极尺寸)与双极晶体管Q1的尺寸(发射极尺寸)相同。
双极晶体管Q3的基极和集电极相互连接。更具体而言，双极晶体管Q3的基极和集电极均与接地电压端子GND连接。
电阻元件R2被设置在双极晶体管Q3的发射极与电流分配电路11之间。
除了电流I1和I2以外，电流分配电路11输出与这些电流I1和I2成比例的电流I3。该电流I3流过电阻元件R2并且在双极晶体管Q3的集电极与发射极之间流动。
此外，带隙基准电路1从其输出端子OUT向外部输出从电流分配电路11延伸到电阻元件R2的电流路径上的节点处的电压作为基准电压Vbgr。
注意，带隙基准电路1可通过使得从电流分配电路11输出的具有正的温度依赖性的电流I3流过其基极-发射极电压Vbe3具有负的温度依赖性的双极晶体管Q3，与其温度无关地产生恒定基准电压Vbgr。
此外，在带隙基准电路1中，通过使用PNP型双极晶体管形成不包含运算放大器的PTAT电流产生回路。因此，也可在不能使用NPN型双极晶体管的单阱工艺等中形成带隙基准电路1。
下面，将解释从PTAT电流产生回路消除运算放大器能减少运算放大器的偏移电压的多少影响。注意，将双极晶体管Q1～Q2的发射极尺寸之间的比表达为“1:n:1”。
首先，双极晶体管Q1和Q2的基极-发射极电压Vbe1和Vbe2分别由下面示出的式子(1)和(2)表达。
[式1]
Figure BDA0001613360410000121
[式2]
Figure BDA0001613360410000122
式中，Js代表双极晶体管的饱和电流密度，A代表单位面积。并且，关系“Vt＝kT/q”成立，这里，k为玻尔兹曼常数，T为绝对温度，q为元电荷(elementary charge)。
注意，基于从接地电压端子GND通过双极晶体管Q1到MOS晶体管M1的栅极的电流路径和从接地电压端子GND通过双极晶体管Q2到MOS晶体管M2的栅极的电流路径，接地电压端子GND与运算放大器A1的控制电压V1之间的电势差由下面示出的式(3)表达。
[式3]
Vbe1+Vgs1＝Vbe2+R1.I2+Vgs2...(3)
式中，Vgs1和Vgs2分别代表MOS晶体管M1和M2的栅极与源极之间的电压(以下，称为“栅极-源极电压”)；R1代表电阻元件R1的电阻值，I2代表电流I2的电流值。
图9表示MOS晶体管M1和M2的细节。在图9中，通过短沟道效应在MOS晶体管M1的源极和漏极之间形成的电流路径的电阻成分表示为“ro1”，类似地，通过短沟道效应在MOS晶体管M2的源极和漏极之间形成的电流路径的电阻成分表示为“ro2”。
注意，在供给到MOS晶体管M1的电流I1中，当假定平方根定律时流动的电流I在MOS晶体管M1的源极与漏极之间流动，并且，电流I1ro流过电阻成分ro1。并且，在供给到MOS晶体管M2的电流I2中，当假定平方根定律时流动的电流I在MOS晶体管M2的源极与漏极之间流动，并且，电流I2ro流过电阻成分ro2。即，电流I1和I2的电流值I1和I2由下面示出的式(4)和(5)表达。
[式4]
I1＝I+Ilro…(4)
[式5]
I2＝I+I2ro…(5)
当运算放大器A1和A2的偏移电压Vos1和Vos2各自都不被考虑时，MOS晶体管M1和M2的源极与漏极之间的电压Vds1和Vds2(以下，称为“源极-漏极电压Vds1和Vds2”)分别由下面示出的式(6)和(7)表达。
[式6]
Vds1＝Vb-(V1-Vgs1)…(6)
[式7]
Vds2＝Vb-(V1-Vgs2)…(7)
另一方面，当分别考虑运算放大器A1和A2的偏移电压Vos1和Vos2时，MOS晶体管M1和M2的源极-漏极电压Vds1_os和Vds2_os分别由下面示出的式(8)和(9)表达。
[式8]
Vds1_os＝Vds1-Vos1…(8)
[式9]
Vds2_os＝Vds2-Vos2…(9)
并且，在这种情况下，电流值I1ro和I2ro由下面示出的式(10)和(11)表达。注意，ro代表电阻成分ro1和ro2中的每一个的电阻值。
[式10]
Figure BDA0001613360410000141
[式11]
Figure BDA0001613360410000142
注意，由于MOS晶体管M1和M2的尺寸彼此相等，因此，关系“Vgs1＝Vgs2＝Vgs”和“Vds1＝Vds2＝Vds”成立。并且，基于式(1)、(2)、(3)、(4)、(10)和(11)，下面示出的式(12)成立。
[式12]
Figure BDA0001613360410000143
注意，由于关系“I2＝I3”成立，因此，基准电压Vbgr由下面示出的式(13)表达。
[式13]
Figure BDA0001613360410000144
注意，一般地，MOS晶体管M1和M2被设计为使得通过短沟道效应分别在MOS晶体管M1和M2的源极和漏极之间形成的电流路径的电阻成分ro1和ro2中的每一个的电阻值ro非常高。通过参照式(13)，可以理解，当电阻值ro非常高时，偏移电压Vos1和Vos2几乎不对基准电压Vbgr具有任何影响。即，带隙基准电路1不明显受偏移电压Vos1和Vos2影响，由此能够产生高精度的基准电压Vbgr。
图10是表示根据比较例的带隙基准电路50的电路图。如图10所示，带隙基准电路50包含电流分配电路51、运算放大器A52、双极晶体管Q51～Q53、以及电阻元件R51和R52。电流分配电路51、运算放大器A52、双极晶体管Q51～Q53、电阻元件R51和R52、以及节点N51和N52分别与电流分配电路11、运算放大器A2、双极晶体管Q1～Q3、电阻元件R1和R2、以及节点N1和N2对应。注意，运算放大器A52根据节点N51与N52之间的电势差产生控制电压V5。带隙基准电路50的其它配置与带隙基准电路1的配置类似，因此省略其解释。
在带隙基准电路50中，通过双极晶体管Q51、运算放大器A52、电阻元件R51和双极晶体管Q52形成PTAT电流产生回路。该PTAT电流产生回路包含设置在其上面的运算放大器A52。
首先，双极晶体管Q51和Q52的基极-发射极电压Vbe51和Vbe52分别由下面示出的式(14)和(15)表达。
[式14]
Figure BDA0001613360410000151
[式15]
Figure BDA0001613360410000152
并且，假定运算放大器A52正在执行通常的反馈操作，则下面示出的式(16)成立。
[式16]
Vbe51＝Vbe52+R5l.I52+Vos50…(16)
式中，R51代表电阻元件R51的电阻值，I52代表电流I52的电流值，Vos50代表运算放大器A52的偏移电压。
基于式(14)～(16)，电流I52由下面示出的式(17)表达。
[式17]
Figure BDA0001613360410000161
注意，由于关系“I52＝I53”成立，因此基准电压Vbgr50由下面示出的式(18)表达。
[式18]
Figure BDA0001613360410000162
从式(18)，可以理解，基准电压Vbgr50可由于偏移电压Vos50的影响而改变。即，带隙基准电路50受偏移电压Vos50影响，并由此不能产生高精度的基准电压Vbgr50。
图11是表示带隙基准电路1和50的基准电压Vbgr和Vbgr50的变动特性的示图。注意，用于带隙基准电路50的运算放大器A2的输入差动对的MOS晶体管的配置与设置在带隙基准电路1中的MOS晶体管M1和M2的配置相同。
如图11所示，与在PTAT电流产生回路上存在运算放大器的带隙基准电路50相比，在PTAT电流产生回路上不存在运算放大器的带隙基准电路1具有更小的变动。
虽然在本实施例中解释了设置PNP型双极晶体管Q1、Q2和Q3的例子，但本发明不限于这种例子。即，可以设置PNP型双极晶体管Q1a、Q2a和Q3a。
图12是表示作为带隙基准电路1a的带隙基准电路1的变更例的电路图。如图12所示，与带隙基准电路1相比，带隙基准电路1a包含NPN型双极晶体管Q1a～Q3a而不是PNP型双极晶体管Q1～Q3。注意，由于带隙基准电路1a包含NPN型双极晶体管Q1a～Q3a，因此需要在三阱工艺中形成带隙基准电路1a。带隙基准电路1a的其它配置与带隙基准电路1的配置类似，并因此省略其描述。
带隙基准电路1a提供与带隙基准电路1的有利效果类似的有利效果。
第三实施例
图13是表示根据第三实施例的带隙基准电路1b的电路图。注意，电流产生电路10被应用于带隙基准电路1b中。
如图13所示，与带隙基准电路1相比，带隙基准电路1b另外包含与电阻元件R2和双极晶体管Q1并联连接的电阻元件(第三电阻元件)R3。带隙基准电路1b的其它配置与带隙基准电路1的配置类似，并因此省略其解释。
带隙基准电路1b可例如通过使用电阻元件R3将基准电压Vbgr从1.2V分压(即，降低)到0.8V并且输出分压的(即，降低的)基准电压。
第四实施例
图14是表示根据第四实施例的带隙基准电路1c的电路图。注意，电流产生电路10被应用于带隙基准电路1c中。
如图13所示，与带隙基准电路1相比，带隙基准电路1c包含可变电阻VR1而不是电阻元件R2。带隙基准电路1c的其它配置与带隙基准电路1的配置类似，并因此省略其解释。
(带隙基准电路1c的第一特定例子)
图15是表示带隙基准电路1c的第一特定例子的电路图。在图15所示的带隙基准电路1c中，可变电阻VR1a被设置为可变电阻VR1。
可变电阻VR1a包含电阻元件R2、分别设置在电阻元件R2上的多个节点中的各节点与电流分配电路11之间的多个开关SW1和分别设置在电阻元件R2上的多个节点中的各节点与输出端子OUT之间的多个开关SW2。通过外部供给的控制信号，多个开关SW1中的一个与多个开关SW2中的一个被接通。
通过该配置，可变电阻VR1a可通过基于控制信号控制开关SW2来改变输出端子OUT与双极晶体管Q3之间的电阻值。通过这样做，图15所示的带隙基准电路1c可对基准电压Vbgr的温度依赖性进行微调。此外，可变电阻VR1a可通过基于控制信号控制开关SW1来改变电流分配电路11与双极晶体管Q3之间的电阻值。通过这样做，可变电阻VR1a可防止电阻元件R2的上端电压(与电流分配电路11连接的那侧的电压)的上升，并由此保持电流分配电路11的正常操作。
(带隙基准电路1c的第二特定例子)
图16是表示带隙基准电路1c的第二特定例子的电路图。
在图16所示的带隙基准电路1c中，可变电阻VR1b被设置为可变电阻VR1。
可变电阻VR1b包含电阻元件R2和分别设置在电阻元件R2上的多个节点中的各节点与输出端子OUT之间的多个开关SW2。通过外部供给的控制信号，多个开关SW2中的一个被接通。
通过该配置，可变电阻VR1b可通过基于控制信号控制开关SW2改变输出端子OUT与双极晶体管Q3之间的电阻值。通过这样做，图16所示的带隙基准电路1c可对基准电压Vbgr的温度依赖性进行微调。
第五实施例
图17是表示根据第五实施例的带隙基准电路1d的电路图。注意，电流产生电路10被应用于带隙基准电路1d中。
如图17所示，与带隙基准电路1相比，带隙基准电路1d另外包含电流分配电路(第二电流分配电路)15、N沟道型MOS晶体管(第三NMOS晶体管)M4和电阻元件(第四电阻元件)R4。
MOS晶体管M4的源极与电阻元件R4的一端连接并且MOS晶体管M4的漏极与电流分配电路15连接。此外，从运算放大器A1输出的控制电压V1被供给到MOS晶体管M4的栅极。电阻元件R4的另一端与接地电压端子GND连接。
作为例如电流镜电路的电流分配电路15输出电流I4和与电流I4成比例的电流I5。电流I4在MOS晶体管M4的源极与漏极之间流动并且流过电阻元件R4。此外，电流I5流过电阻元件R2。即，从电流分配电路11输出的电流I3和从电流分配电路15输出的电流I5流过电阻元件R2。
此外，带隙基准电路1d从其输出端子OUT向外部输出从电流分配电路11和15延伸到电阻元件R2的电流路径上的节点处的电压作为基准电压Vbgr。
注意，基于从接地电压端子GND开始、穿过双极晶体管Q1、MOS晶体管M1、MOS晶体管M4和电阻元件R4并且再次到达接地电压端子GND的电流路径，下面示出的式(19)成立。
[式19]
Vbe1+Vgs1＝Vgs4+Vr4…(19)
式中，Vgs4代表MOS晶体管M4的栅极-源极电压，Vr4代表跨着电阻元件R4产生的电压。
从式(19)，看起来如果MOS晶体管M1和M4的尺寸彼此相等则关系“Vbe1＝Vr4”成立。但是，实际上，由于分别在MOS晶体管M1和M4的源极和漏极之间流动的电流I1和I4不相同，因此值Vbe1和Vr4不相同。
注意，当电压Vgs1和Vgs4之间的差值表达为“ΔVgs＝Vgs1-Vgs4”时，下面示出的式(20)成立。
[式20]
Vr4＝ΔVgs+Vbel…(20)
在一次近似(或一阶近似)中，电压Vr4具有负的温度依赖性。因此，由电阻元件R4的电阻值R4和电压值Vr4确定的电流I4(以及与电流I4成比例的电流I5)具有负的温度依赖性。同时，如上所述，电流I2(以及与电流I2成比例的电流I3)具有正的温度依赖性。
带隙基准电路1d可通过使得从电流分配电路11输出的具有正的温度依赖性的电流I3和从电流分配电路15输出的具有负的温度依赖性的电流I5均流过电阻元件R2，与其温度无关地产生恒定基准电压Vbgr。
注意，已知一般地，双极晶体管的基极-发射极电压包含二次项(second-orderterm)。因此，例如，当如带隙基准电路1的情况那样仅使用以下的配置时，基极-发射极电压Vbe3的二次项保留：在该配置中，通过使用具有正的温度依赖性的差值电压△Vbe和具有负的温度依赖性的基极-发射极电压Vbe3，相互抵消负的温度依赖性和正的温度依赖性。作为结果，存在基准电压Vbgr对于温度变化来说不稳定的可能性。已知为了解除该不稳定性，希望在基准电压Vbgr中包含具有三次特性的信号。
与此对照，在带隙基准电路1d中，电流I4和I5不单单是电压Vbe1的函数，而是电压Vbe1和差值电压△Vbe的函数(参见式(20))。已经可以基于仿真等确认这些电流I4和I5包含三次项。因此，由于基准电压Vbgr包含具有三次特性的信号，因此，即使当温度变化时，基准电压Vbgr也是稳定的。
图18是表示二次特性补偿前后的基准电压Vbgr的特性的示图。图中，虚线代表二次特性补偿之前的基准电压Vbgr，实线代表二次特性补偿之后的基准电压Vbgr。
如图18所示，虽然二次特性补偿之前的基准电压Vbgr对于温度变化来说相对不稳定，但是二次特性补偿之后的基准电压Vbgr即使在温度改变时也是相对稳定的。
第六实施例
图19是表示根据第六实施例的电流产生电路10b的电路图。与电流产生电路10相比，电流产生电路10b包含耗尽型MOS晶体管M1a和M2a而不是增强型MOS晶体管M1和M2。电流产生电路10b的其它配置与电流产生电路10的配置类似，并因此省略其解释。
电流产生电路10b可降低MOS晶体管M1a和M2a的栅极电压。通过这样做，对运算放大器A1的输出电压范围的要求得到放松，由此使得能够以较低电压驱动电流产生电路10b。
如上所述，电流产生电路10b可在较低的电压处操作，同时提供与电流产生电路10的有利效果类似的有利效果。
虽然在本实施例中解释了作为增强型MOS晶体管M1和M2的替代设置耗尽型MOS晶体管M1a和M2a的例子，但是本发明不限于这些例子。即，也可以设置自然(native)型MOS晶体管M1a和M2a。
此外，在电流产生电路10b中，如图7所示的例子的情况那样，PNP型双极晶体管Q1和Q2可被NPN型双极晶体管Q1a和Q2a替代。
(应用电流产生电路10b的带隙基准电路1e)
图20是表示应用电流产生电路10b的带隙基准电路1e的电路图。
如图20所示，除了电流产生电路10的配置以外，带隙基准电路1e还包含电阻元件R2和双极晶体管Q3。即，通过在带隙基准电路1中用电流产生电路10b替代电流产生电路10，获得带隙基准电路1e。
带隙基准电路1e提供与带隙基准电路1的有利效果类似的有利效果。此外，通过使用耗尽型或自然型MOS晶体管M1a和M2a，带隙基准电路1e可在低电压操作。
注意，带隙基准电路1e可如图13所示的例子的情况那样包含与电阻元件R2和双极晶体管Q3并联连接的电阻元件R3，并且如图14所示的例子的情况那样包含可变电阻VR1而不是电阻元件R2。此外，带隙基准电路1e还可如图17所示的例子的情况那样包含电流分配电路15、MOS晶体管M4和电阻元件R4。
此外，带隙基准电路1e可如图12所示的例子的情况那样包含NPN型双极晶体管Q1a、Q2a和Q3a而不是PNP型双极晶体管Q1、Q2和Q3。
第七实施例
图21是表示根据第七实施例的电流产生电路10c的电路图。与电流产生电路10相比，电流产生电路10c另外分别在双极晶体管Q1和Q2的集电极与发射极之间包含电阻元件(补充电阻元件)R11和R12。电流产生电路10c的其它配置与电流产生电路10的配置类似，并因此省略其解释。
通过分别在双极晶体管Q1和Q2的集电极与发射极之间另外包含电阻元件R11和R12，电流产生电路10c可将基准电压Vbgr的电平例如从1.2V降低到0.8V。此外，由于具有负的温度依赖性的电流流过电阻元件R11和R12且具有正的温度依赖性的电流流过双极晶体管Q1和Q2，因此，电流产生电路10可与其温度无关地产生恒定电流I2。
如上所述，电流产生电路10c可与其温度无关地高精度地产生恒定电流I2。
在电流产生电路10c中，如图7所示的例子的情况那样，PNP型双极晶体管Q1和Q2可被NPN型双极晶体管Q1a和Q2a替代。
(应用电流产生电路10c的带隙基准电路1f)
图22是表示应用电流产生电路10c的带隙基准电路1f的电路图。
如图22所示，除了电流产生电路10c的配置以外，带隙基准电路1f还包括电阻元件R2。即，通过在带隙基准电路1中用电流产生电路10c替代电流产生电路10并且去除双极晶体管Q3，获得带隙基准电路1f。注意，双极晶体管Q3被去除的原因是，由于电流产生电路10c与其温度无关地产生恒定电流I2，因此不需要通过使用双极晶体管Q3调整基准电压Vbgr的温度依赖性。
带隙基准电路1f提供与带隙基准电路1的有利效果类似的有利效果。
注意，带隙基准电路1f可包含与电阻元件R2并联连接的电阻元件R3，并且包含可变电阻VR1而不是电阻元件R2。此外，带隙基准电路1f还可包含电流分配电路15、MOS晶体管M4和电阻元件R4。
此外，带隙基准电路1f可包含NPN型双极晶体管Q1a和Q2a而不是PNP型双极晶体管Q1和Q2。
第八实施例
图23是表示根据第八实施例的电流产生电路10d的电路图。如图23所示，电流产生电路10d包含电流分配电路11、N沟道型MOS晶体管M1和M2、PNP型双极晶体管Q1和Q2、电阻元件R1、以及运算放大器A3。
双极晶体管Q1的基极和集电极均与接地电压端子GND连接。双极晶体管Q2的基极和集电极均与接地电压端子GND连接。
MOS晶体管M1的源极与双极晶体管Q1的发射极连接并且MOS晶体管M1的漏极和栅极与节点N1连接。即，MOS晶体管M1是二极管连接的晶体管。MOS晶体管M2的源极与电阻元件R1的一端连接并且MOS晶体管M2的漏极与节点N2连接。此外，MOS晶体管M2的栅极与MOS晶体管M1的漏极和栅极连接。此外，电阻元件R1的另一端与双极晶体管Q2的发射极连接。
运算放大器A3具有例如与运算放大器A1或A2的功能等同的功能，并且根据节点N1和N2之间的电势差输出控制电压V3。电流分配电路11分别向节点N1和N2输出与从运算放大器A3输出的控制电压V3对应的电流I1和与电流I1成比例的电流I2。
MOS晶体管M1和M2的栅极电势(即，节点N1处的电势)具有表达为“Vbe1+Vgs1”的值。注意，由于耗尽型MOS晶体管和自然型MOS晶体管不能被二极管连接，因此，MOS晶体管M1和M2必须是增强型MOS晶体管。
通过该配置，电流产生电路10d提供与电流产生电路10的有利效果类似的有利效果。此外，与电流产生电路10相比，电流产生电路10d可使运算放大器的数量减少一个并由此减小电路尺寸。
在电流产生电路10d中，如图7所示的例子的情况那样，PNP型双极晶体管Q1和Q2可被NPN型双极晶体管Q1a和Q2a替代。
(应用电流产生电路10d的带隙基准电路1g)。
图24是应用电流产生电路10d的带隙基准电路1g的电路图。
如图24所示，除了电流产生电路10d的配置以外，带隙基准电路1g还包括电阻元件R2和双极晶体管Q3。即，通过在带隙基准电路1中用电流产生电路10d替代电流产生电路10，获得带隙基准电路1g。
带隙基准电路1g提供与带隙基准电路1的有利效果类似的有利效果。并且，由于带隙基准电路1g可使运算放大器的数量减少一个，因此它可减小电路尺寸。
注意，带隙基准电路1g可如图13所示的例子的情况那样包含与电阻元件R2和双极晶体管Q3并联连接的电阻元件R3，并且如图14所示的例子的情况那样包含可变电阻VR1而不是电阻元件R2。此外，如图17所示的例子的情况那样，带隙基准电路1g还可包含电流分配电路15、MOS晶体管M4和电阻元件R4。
此外，如图12所示的例子的情况那样，带隙基准电路1g可包含NPN型双极晶体管Q1a、Q2a和Q3a而不是PNP型双极晶体管Q1、Q2和Q3。
注意，电流产生电路10b、10c和10d的特性特征可相互组合。但是，在电流产生电路10d中使用的MOS晶体管M1和M2必须是增强型MOS晶体管。
第九实施例
图25表示根据第九实施例的基准电压和基准电流产生电路2。在以下的解释中，解释在基准电压和基准电流产生电路2中应用带隙基准电路1c的例子。但是，不用说，可以应用上述的其它的带隙基准电路中的任一个。
如图25所示，基准电压和基准电流产生电路2包含带隙基准电路1c、内部基准电流产生电路16、偏压产生电路17、启动电路18、基准电压和基准电流产生部分(基准电压电流产生部分)19、以及启动检测电路20。内部基准电流产生电路16和偏压产生电路17形成基准偏压源12。
内部基准电流产生电路16产生基准电流I0并且向节点N3输出产生的基准电流I0。偏压产生电路17基于通过节点N3供给的基准电流I0和偏压产生电路17自身的电阻成分而产生基准偏压Vb。
(内部基准电流产生电路16的细节)
图26是表示内部基准电流产生电路16的细节的电路图。
如图26所示，内部基准电流产生电路16包含启动电路21、P沟道型MOS晶体管MP31～MP33、N沟道型MOS晶体管MN32和MN32、以及电阻元件R31。
MOS晶体管MP31的源极与电源电压端子VDD连接，并且，MOS晶体管MP31的漏极和栅极分别与节点N31和N32连接。MOS晶体管MP32的源极与电源电压端子VDD连接，并且，MOS晶体管MP32的漏极和栅极与节点N32连接。MOS晶体管MN31的源极与接地电压端子GND连接，并且，MOS晶体管MN31的漏极和栅极与节点N31连接。MOS晶体管MN32的源极与电阻元件R31的一端连接，并且，MOS晶体管MN32的漏极和栅极分别与节点N32和N31连接。电阻元件R31的另一端与接地电压端子GND连接。MOS晶体管MP33的源极与电源电压端子VDD连接，并且，MOS晶体管MP33的漏极与内部基准电流产生电路16的输出端子连接。此外，MOS晶体管MP33的栅极与节点N32连接。此外，启动电路21的输出与节点N31连接。注意，启动节点N21向节点N31供给启动电流并由此在启动电源电压的供给时使基准电流I0稳定化。
通过该配置，内部基准电流产生电路16可产生稳定的基准电流I0。注意，能够通过使内部基准电流产生电路16具有多个MOS晶体管MP33而产生具有不同的电流值的多个基准电流I0。
这里，再次参照图25。偏压产生电路17包含例如二极管连接于节点N3与接地电压端子GND之间的N沟道型MOS晶体管M3。基于流过MOS晶体管M3的基准电流I0和MOS晶体管M3的电阻成分，产生基准偏压Vb。
启动电路18通过在启动电源电压的供给时向运算放大器A2的非反相输入端子(即，节点N2)供给启动电流来启动带隙基准电路1c的操作。例如，当启动电路18检测到在电源电压的供给启动时带隙基准电路1c不在操作时，启动电路18通过控制运算放大器A2的非反相输入端子的电压强制使得带隙基准电路1c开始操作。
当基准电压Vbgr达到预定电平时，启动检测电路20向外部传送关于该状态的信息。作为结果，例如，外部电路将其模式从暂停模式变为操作模式。
基准电压和基准电流产生部分19基于基准电压Vbgr产生外部电路所需要的多个基准电压Vref1～Vrefp(p是任意的自然数)和多个基准电流Iref1～Irefq(q是任意的自然数)。
(基准电压和基准电流产生部分19的细节)
图27是表示基准电压和基准电流产生部分19的细节的电路图。
如图27所示，基准电压和基准电流产生部分19包含P沟道型MOS晶体管MP40、P沟道型MOS晶体管MP41～MP4q、运算放大器A40、电阻元件R40和多个开关SW。
MOS晶体管MP40的源极与电源电压端子VDD连接，并且，MOS晶体管MP40的漏极与节点N41连接。此外，运算放大器A40的输出电压被供给到MOS晶体管MP40的栅极。电阻元件R40的一端与节点N41连接，并且，其另一端与接地电压端子GND连接。多个开关SW中的每一个被设置在电阻元件R40上的多个节点中的各节点与节点N42之间。此外，多个开关SW中的一个基于外部供给的控制信号被接通。运算放大器A40输出根据基准电压Vbgr与节点N42处的电势之间的电势差的电压。
MOS晶体管MP41～MP4q(即，q个MOS晶体管)中的每一个的源极与电源电压端子VDD连接，并且，运算放大器A40的输出电压被供给到MOS晶体管MP41～MP4q中的每一个的栅极。此外，分别从MOS晶体管MP41～MP4q的漏极输出基准电流Iref1～Irefq。此外，分别作为基准电压Vref1～Vrefp输出电阻元件R40上的多个节点处的电压。
如上所述，基准电压和基准电流产生电路2可通过使用带隙基准电路1c与其温度无关地产生高精度的基准电压Vref1～Vrefp和高精度的基准电流Iref1～Irefq。
(包含其中设置了基准电压和基准电流产生电路2的半导体器件3的电子系统)
图28是表示包含其中设置了基准电压和基准电流产生电路2的半导体器件3的电子系统4的框图。
如图28所示，电子系统4包含半导体器件3、外部部件5、外部LDO(Low Drop Out)调节器6和电容器C1。半导体器件3包含基准电压和基准电流产生电路2、传感器单元7、LDO调节器8和数字单元9。
基准电压和基准电流产生电路2通过从外部LDO调节器6供给的电源电压被驱动，并且输出基准电压Vref和基准电流Iref。LDO调节器8通过从外部LDO调节器6供给的电源电压被驱动，并且根据基准电压Vref和基准电流Iref产生内部电源电压。在通过电容器C1去除其噪声之后，产生的内部电源电压被供给到诸如传感器单元7和数字单元9的内部电路。
传感器单元7通过从外部LDO调节器6供给的电源电压和从LDO调节器8供给的内部电源电压被驱动，并且例如通过使用基准电压Vref和基准电流Iref将外部输入的模拟信号转换成数字信号并且将产生的数字信号传送到数字单元9。传感器单元7还向/从外部部件5传送/接收信号。数字单元9对从传感器单元7接收的数字信号执行某种处理并且将处理结果输出到例如外部电路。
电子系统4仅是其中设置了基准电压和基准电流产生电路2的系统的例子，并且可视需要改变或修改为其中设置了基准电压和基准电流产生电路2的其它电路配置。
如上所述，根据上述的第一和第六到第八实施例的电流产生电路中的每一个在PTAT电流产生回路上包含栅极接地电路(MOS晶体管M1和M2)而不是运算放大器。作为结果，根据上述的第一和第六到第八实施例的电流产生电路中的每一个不需要设置在PTAT电流产生回路上的任何运算放大器，并由此能够高精度地输出具有正的温度依赖性的电流。
此外，在根据上述的第一和第六到第八实施例的电流产生电路中的每一个中，通过使用PNP型双极晶体管形成不包含运算放大器的PTAT电流产生回路。因此，即使在不能使用NPN型双极晶体管的环境中也能够形成它们。
此外，在根据上述的第一和第六到第八实施例的电流产生电路中的每一个中，通过使用运算放大器A1和A2固定MOS晶体管M1和M2的漏极电压。通过这样做，MOS晶体管M1和M2的漏极电压在低电压偏置，由此使得能够使它们在低电压操作。
此外，根据上述的第二到第八实施例的带隙基准电路中的每一个可通过使用上述的电流产生电路与其温度无关地产生恒定基准电压Vbgr。此外，根据上述的第九实施例的基准电压和基准电流产生电路以及使用它的半导体器件可通过使用上述的带隙基准电路实施期望的操作。
(与现有技术的不同)
在日本未审专利申请公布No.2011-198093和No.2011-81517中公开的配置中的每一个需要用于减少运算放大器的偏移电压的影响的附加电路。因此，电路尺寸和成本增加。
此外，在日本未审专利申请公布No.2011-198093中公开的配置需要偏移量的测量和基准电压的补偿控制。因此，在装运时实施的测试成本增加。并且，在日本未审专利申请公布No.2011-81517中公开的配置中，运算放大器的输入和输出端子的连接目的地被切换。该切换需要在等于或高于后续的低通滤波器的截止频率的频率处重复。因此，当被供给基准电压的外部电路与切换定时不同步时或者当外部电路是连续时间电路时，存在特性由于不能通过低通滤波器去除的残留误差而劣化的可能性。
与此对照，根据上述的实施例的电流产生电路和包含它们的带隙基准电路根本不在具有正的温度依赖性的电流流过的电流路径上包含任何运算放大器。因此，在根据上述的实施例的电流产生电路和带隙基准电路中不出现上述的问题。
以上基于实施例以特定的方式解释了由发明人提出的本发明。但是，本发明不限于上述的实施例，并且，不用说，可在本发明的精神和范围内提出各种变更。
例如，根据上述的实施例的半导体器件可具有以下配置：在该配置中，半导体基板的导电类型(p型或n型)、半导体层、扩散层(扩散区域)等可反转。因此，当n型和p型中的一个被定义为第一导电类型且另一个被定义为第二导电类型时，第一和第二导电类型可分别为p型和n型。作为替代方案，第一和第二导电类型可分别为n型和p型。
本领域普通技术人员可如希望的那样组合第一到第九实施例。
虽然关于几个实施例描述了本发明，但本领域技术人员可以认识到，在所附的权利要求的精神和范围内，可通过各种修改实施本发明，并且本发明不限于上述的例子。
并且，权利要求的范围不被上述的实施例限制。
并且，注意，即使以后在审查过程中有所修改，申请人的意图也是包括所有权利要求要素的等同。

Claims (15)

1.一种半导体器件，具备：
基准电压电流产生电路，产生基准电压以及基准电流中的至少任一个；
内部LDO调节器，产生与所述基准电压以及所述基准电流中的至少任一个对应的内部电源电压；
传感器部，通过所述内部电源电压被驱动，将从外部输入的模拟信号转换成数字信号；以及
数字部，通过所述内部电源电压被驱动，对从所述传感器部接收到的所述数字信号执行预定的处理，并输出处理结果，
所述基准电压电流产生电路具备：
带隙基准电路；以及
基准电压电流产生部，根据从所述带隙基准电路输出的电压，产生所述基准电压和所述基准电流中的至少任一个，
所述带隙基准电路具备：
第二电阻元件；
第一双极晶体管，第一双极晶体管的基极和集电极相互连接；
第二双极晶体管，第二双极晶体管的基极和集电极相互连接；
第一电流分配电路，使与第一控制电压对应的第一电流和与该第一电流成比例的第二电流分别在所述第一双极晶体管和所述第二双极晶体管各自的集电极和发射极之间流过，并且还使与所述第一电流和所述第二电流成比例的第三电流流过所述第二电阻元件；
第一NMOS晶体管，设置在所述第一双极晶体管与所述第一电流分配电路之间，栅极被供给第二控制电压；
第二NMOS晶体管，设置在所述第二双极晶体管与所述第一电流分配电路之间，栅极被供给所述第二控制电压；
第一电阻元件，设置在所述第二NMOS晶体管与所述第二双极晶体管之间；
第一运算放大器，产生与所述第一NMOS晶体管的漏极电压和基准偏压对应的所述第二控制电压；
第二运算放大器，产生与所述第二NMOS晶体管的漏极电压和所述基准偏压对应的所述第一控制电压；
第三电阻元件；
第二电流分配电路，使第四电流流过所述第三电阻元件，并且还使与所述第四电流成比例的第五电流在流过所述第三电流的所述第二电阻元件中流过；以及
第三NMOS晶体管，设置在所述第三电阻元件与所述第二电流分配电路之间，栅极被供给所述第二控制电压，
输出与所述第二电阻元件的电阻值以及流过所述第二电阻元件的电流的值对应的电压。
2.根据权利要求1所述的半导体器件，其中，所述第一双极晶体管和所述第二双极晶体管均是PNP型双极晶体管。
3.根据权利要求1所述的半导体器件，其中，所述第一NMOS晶体管和所述第二NMOS晶体管均是耗尽型或自然型MOS晶体管。
4.一种电子系统，具备：
半导体器件；
外部LDO调节器；以及
外部电容器，
所述半导体器件具备：
基准电压电流产生电路，通过来自所述外部LDO调节器的电源电压被驱动，产生基准电压以及基准电流中的至少任一个；
内部LDO调节器，通过来自所述外部LDO调节器的电源电压被驱动，产生与所述基准电压以及所述基准电流中的至少任一个对应的内部电源电压；
传感器部，通过来自所述外部LDO调节器的电源电压以及由所述外部电容器去除了噪声的所述内部电源电压被驱动，将从外部输入的模拟信号转换成数字信号；以及
数字部，通过所述内部电源电压被驱动，对从所述传感器部接收到的所述数字信号执行预定的处理，并输出处理结果，
所述基准电压电流产生电路具备：
带隙基准电路；以及
基准电压电流产生部，根据从所述带隙基准电路输出的电压，产生所述基准电压和所述基准电流中的至少任一个，
所述带隙基准电路具备：
第二电阻元件；
第一双极晶体管，第一双极晶体管的基极和集电极相互连接；
第二双极晶体管，第二双极晶体管的基极和集电极相互连接；
第一电流分配电路，使与第一控制电压对应的第一电流和与该第一电流成比例的第二电流分别在所述第一双极晶体管和所述第二双极晶体管各自的集电极和发射极之间流过，并且还使与所述第一电流和所述第二电流成比例的第三电流流过所述第二电阻元件；
第一NMOS晶体管，设置在所述第一双极晶体管与所述第一电流分配电路之间，栅极被供给第二控制电压；
第二NMOS晶体管，设置在所述第二双极晶体管与所述第一电流分配电路之间，栅极被供给所述第二控制电压；
第一电阻元件，设置在所述第二NMOS晶体管与所述第二双极晶体管之间；
第一运算放大器，产生与所述第一NMOS晶体管的漏极电压和基准偏压对应的所述第二控制电压；
第二运算放大器，产生与所述第二NMOS晶体管的漏极电压和所述基准偏压对应的所述第一控制电压；
第三电阻元件；
第二电流分配电路，使第四电流流过所述第三电阻元件，并且还使与所述第四电流成比例的第五电流在流过所述第三电流的所述第二电阻元件中流过；以及
第三NMOS晶体管，设置在所述第三电阻元件与所述第二电流分配电路之间，栅极被供给所述第二控制电压，
输出与所述第二电阻元件的电阻值以及流过所述第二电阻元件的电流的值对应的电压。
5.一种半导体器件，具备：
基准电压电流产生电路，产生基准电压以及基准电流中的至少任一个；
内部LDO调节器，产生与所述基准电压以及所述基准电流中的至少任一个对应的内部电源电压；
传感器部，通过所述内部电源电压被驱动，将从外部输入的模拟信号转换成数字信号；以及
数字部，通过所述内部电源电压被驱动，对从所述传感器部接收到的所述数字信号执行预定的处理，并输出处理结果，
所述基准电压电流产生电路具备：
具有电流产生电路的带隙基准电路；以及
基准电压电流产生部，根据从所述带隙基准电路输出的电压，产生所述基准电压和所述基准电流中的至少任一个，
所述电流产生电路具备：
第一双极晶体管，第一双极晶体管的基极和集电极相互连接；
第二双极晶体管，第二双极晶体管的基极和集电极相互连接；
第一电流分配电路，使与第一控制电压对应的第一电流和与该第一电流成比例的第二电流分别在所述第一双极晶体管和所述第二双极晶体管各自的集电极和发射极之间流过；
第一NMOS晶体管，设置在所述第一双极晶体管与所述第一电流分配电路之间，栅极被供给第二控制电压；
第二NMOS晶体管，设置在所述第二双极晶体管与所述第一电流分配电路之间，栅极被供给所述第二控制电压；
第一电阻元件，设置在所述第二NMOS晶体管与所述第二双极晶体管之间；
第一运算放大器，产生与所述第一NMOS晶体管的漏极电压和基准偏压对应的所述第二控制电压；
第二运算放大器，产生与所述第二NMOS晶体管的漏极电压和所述基准偏压对应的所述第一控制电压。
6.一种电流产生电路，具备：
第一双极晶体管，具有相互连接的基极和集电极；
第二双极晶体管，具有相互连接的基极和集电极；
第一电阻元件，连接到第二双极晶体管；
第一MOS晶体管，耦合在第一双极晶体管与第一节点之间；
第二MOS晶体管，耦合在第一电阻元件与第二节点之间；
电流分配电路，具有耦合在电源电压端子与第一节点之间的第三MOS晶体管以及耦合在电源电压端子与第二节点之间的第四MOS晶体管，电流分配电路分别向第一和第二节点供给第一电流和第二电流；
基准偏压源；
第一运算放大器，具有接收第一节点的电压的第一输入端子、接收来自基准偏压源的基准偏压的第二输入端子以及连接到第一和第二MOS晶体管的栅极的第一输出端子；以及
第二运算放大器，具有接收第二节点的电压的第三输入端子、接收来自基准偏压源的基准偏压的第四输入端子以及连接到第三和第四MOS晶体管的栅极的第二输出端子。
7.根据权利要求6所述的电流产生电路，其中，第一运算放大器向第一输出端子输出根据第一节点的电压与基准偏压之间的电势差的第一控制电压，第二运算放大器向第二输出端子输出根据第二节点的电压与基准偏压之间的电势差的第二控制电压。
8.根据权利要求6所述的电流产生电路，其中，电流分配电路还包括耦合在第三MOS晶体管与第一节点之间的第五MOS晶体管以及耦合在第四MOS晶体管和第二节点之间的第六MOS晶体管，其中，第五和第六MOS晶体管的栅极被供给偏压。
9.根据权利要求6所述的电流产生电路，其中，电流分配电路还包括第二电阻元件和第三电阻元件，其中，第二电阻元件连接在第三MOS晶体管和第一节点之间，第三电阻元件连接在第四MOS晶体管和第二节点之间，第三MOS晶体管和第二电阻元件的接合处与第四MOS晶体管和第三电阻元件的结合处相互耦合。
10.根据权利要求6所述的电流产生电路，其中，第一MOS晶体管和第二MOS晶体管均是耗尽或自然MOS晶体管。
11.根据权利要求6所述的电流产生电路，还包括：
第一补充电阻元件，耦合在第一双极晶体管的集电极与发射极之间；和
第二补充电阻元件，耦合在第二双极晶体管的集电极与发射极之间。
12.一种带隙基准电路，包括：
根据权利要求6所述的电流产生电路；
与电流产生电路耦合的输出端子；
第三双极晶体管，具有相互连接的基极和集电极；以及
第二电阻元件，耦合在输出端子和第三双极晶体管之间，
其中，电流产生电路产生与第一电流成比例的第三电流，以流过第二电阻元件。
13.根据权利要求12所述的带隙基准电路，其中，第二电阻元件包括可变电阻。
14.根据权利要求13所述的带隙基准电路，其中，可变电阻根据第一控制信号设置输出端子与第三双极晶体管之间的电阻值，并根据第二控制信号设置电流分配电路与第三双极晶体管之间的电阻值。
15.根据权利要求12所述的带隙基准电路，还包括：
第三电阻元件，该第三电阻元件与第二电阻元件及第三双极晶体管并联地耦合。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4212983A1 (en) 2015-05-08 2023-07-19 STMicroelectronics S.r.l. Circuit arrangement for the generation of a bandgap reference voltage
US9817428B2 (en) * 2015-05-29 2017-11-14 Synaptics Incorporated Current-mode bandgap reference with proportional to absolute temperature current and zero temperature coefficient current generation
TWI672576B (zh) * 2017-05-02 2019-09-21 立積電子股份有限公司 帶差參考電路、電壓產生器及其電壓控制方法
US10642302B1 (en) 2019-04-18 2020-05-05 Qualcomm Incorporated Apparatus and method for generating reference DC voltage from bandgap-based voltage on data signal transmission line
US11392155B2 (en) * 2019-08-09 2022-07-19 Analog Devices International Unlimited Company Low power voltage generator circuit
US11068011B2 (en) * 2019-10-30 2021-07-20 Taiwan Semiconductor Manufacturing Company Ltd. Signal generating device and method of generating temperature-dependent signal
FR3103333A1 (fr) * 2019-11-14 2021-05-21 Stmicroelectronics (Tours) Sas Dispositif pour générer un courant
CN113125920B (zh) * 2019-12-27 2024-03-22 中芯国际集成电路制造(上海)有限公司 工艺传感器
CN113093856B (zh) * 2021-03-31 2022-12-30 黄山学院 用于高压栅驱动芯片的高精度带隙基准电压产生电路
CN113485511B (zh) * 2021-07-05 2022-05-10 哈尔滨工业大学（威海） 一种具有低温度系数的带隙基准电路
CN113434005B (zh) * 2021-07-15 2022-06-21 苏州瀚宸科技有限公司 一种可控电阻电路
US11757459B2 (en) * 2022-02-17 2023-09-12 Caelus Technologies Limited Cascode Class-A differential reference buffer using source followers for a multi-channel interleaved Analog-to-Digital Converter (ADC)
CN114756079B (zh) * 2022-04-15 2023-07-18 中国电子科技集团公司第五十八研究所 一种抗单粒子效应辐射加固带隙基准电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000284844A (ja) * 1999-03-30 2000-10-13 Seiko Epson Corp バンドギャップ回路及びこれを具備する半導体装置
US6531857B2 (en) * 2000-11-09 2003-03-11 Agere Systems, Inc. Low voltage bandgap reference circuit
FR2825807B1 (fr) * 2001-06-08 2003-09-12 St Microelectronics Sa Dispositif de polarisation atopolarise a point de fonctionnement stable
US6943617B2 (en) * 2003-12-29 2005-09-13 Silicon Storage Technology, Inc. Low voltage CMOS bandgap reference
FR2906903B1 (fr) * 2006-10-06 2009-02-20 E2V Semiconductors Soc Par Act Circuit electronique de reference de tension.
JP2008108009A (ja) * 2006-10-24 2008-05-08 Matsushita Electric Ind Co Ltd 基準電圧発生回路
KR100943115B1 (ko) * 2007-07-25 2010-02-18 주식회사 하이닉스반도체 전압 변환 회로 및 이를 구비한 플래시 메모리 소자
KR100957228B1 (ko) * 2007-11-08 2010-05-11 주식회사 하이닉스반도체 반도체 소자의 밴드갭 기준전압 발생회로
KR100901769B1 (ko) * 2007-11-15 2009-06-11 한국전자통신연구원 저전압 고정밀도 밴드갭 기준전압 발생기
CN100514249C (zh) * 2007-12-14 2009-07-15 清华大学 一种带隙基准源产生装置
CN101197124A (zh) * 2008-01-09 2008-06-11 友达光电股份有限公司 液晶显示装置及其能带隙参考电压电路
TWI377462B (en) * 2008-12-26 2012-11-21 Novatek Microelectronics Corp Low voltage bandgap reference circuit
JP5461944B2 (ja) 2009-10-05 2014-04-02 凸版印刷株式会社 バンドギャップリファレンス回路を備えるａｄコンバータ、並びに、バンドギャップリファレンス回路の調整方法
JP5607963B2 (ja) 2010-03-19 2014-10-15 スパンション エルエルシー 基準電圧回路および半導体集積回路
JP5706674B2 (ja) 2010-11-24 2015-04-22 セイコーインスツル株式会社 定電流回路及び基準電圧回路

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