JP5833858B2

JP5833858B2 - 基準電圧発生回路

Info

Publication number: JP5833858B2
Application number: JP2011169388A
Authority: JP
Inventors: 光弥深澤; 賢治古澤; 伊藤　正雄; 正雄伊藤; 尚子内田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-08-02
Filing date: 2011-08-02
Publication date: 2015-12-16
Anticipated expiration: 2031-08-02
Also published as: JP2013033400A; US20130033305A1; US8493130B2

Description

本発明は、基準電圧発生回路に関する。

半導体回路、特にアナログ回路の高精度化のためには、温度変化に対する基準電圧の変動が極めて小さいものが要求される。

このような要求に対して、たとえば、特許文献１には、次のような基準電圧発生回路が開示されている。

ＢＧＲ（BandGap Reference）回路に接続される抵抗から取り出した絶対温度に比例する電圧と、ＢＧＲ回路の出力電圧とを抵抗分圧して取り出した電圧が差動対で構成される補正回路に入力される。補正回路の差動対は、温度に応じて変化する入力電圧差に応じて補正電流を発生する。発生した補正電流を再度ＢＧＲ回路に接続される抵抗に流すことによって、ＢＧＲ回路から出力される温度変化に応じて変化した基準電圧が補正される。

米国特許第７４２０３５９号明細書

しかしながら、特許文献１では、ＢＧＲ回路から出力される電圧が補正回路の入力電圧となる。補正回路は入力電圧差に応じて補正電流を生成して、ＢＧＲ回路に接続される抵抗へフィードバックする。

このとき、フィードバックされた補正電流に依存して、補正回路の入力電圧が変化してしまう。その結果、補正電流がさらに変化してしまい、所望の補正結果を得ることが困難になる。

また、特許文献１では、ＢＧＲの温度特性のみを補正している。したがって、後段に昇圧動作を行なうレギュレータを設けられているような場合には、レギュレータの温度特性は補正されない。

それゆえに、本発明の目的は、ＢＧＲとレギュレータの温度特性を正しく補正することができる基準電圧発生回路を提供することである。

本発明の一実施形態の基準電圧発生回路は、バンドギャップ基準電圧を出力するバンドギャップレファレンス回路と、バンドギャップ基準電圧を分圧した第１の電圧および第２の電圧を生成する分圧回路と、バンドギャップ基準電圧を増幅するレギュレータとを備える。レギュレータは、差動増幅器と、差動増幅器の出力と接地電源との間に直列接続された第１の抵抗および第２の抵抗とを含む。差動増幅器の第１の入力端子は、バンドギャップ基準電圧を受け、第２の入力端子は、第１の抵抗と第２の抵抗の間の接続ノードと接続する。バンドギャップレファレンス回路は、さらに、バンドギャップレファレンス回路内を流れる所定量の電流とバンドギャップレファレンス回路内の所定の抵抗とによって定まる温度に応じて変化する第３の電圧を出力する。基準電圧発生回路は、さらに、第３の電圧と第１の電圧との差、および第３の電圧と第２の電圧との差に応じた大きさの補正電流を接続ノードに流れるように制御する補正回路とを備える。

本発明の一実施形態の基準電圧発生回路によれば、ＢＧＲとレギュレータの温度特性を正しく補正することができる。

本発明の実施形態の半導体装置の構成を表わす図である。本発明の実施形態の基準電圧発生回路の構成の概要を表わす図である。第１の実施形態の基準電圧発生回路の構成を表わす図である。図３の差動アンプＡＭＰ１の構成を表わす図である。図３のフィードバックアンプＡＭＰ２の構成を表わす図である。補正電流ＩＣＯＲＲＥＣＴが生成される仕組み、およびその大きさを説明するための図である。第２の実施形態の基準電圧発生回路の構成を表わす図である。第３の実施形態の基準電圧発生回路の構成を表わす図である。第４の実施形態の基準電圧発生回路の構成を表わす図である。第５の実施形態の基準電圧発生回路の構成を表わす図である。

以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の実施形態の半導体装置の構成を表わす図である。

図１を参照して、この半導体装置は、バッテリ監視に用いられるものであり、セルバランス制御回路５１と、マルチプレクサ５２と、基準電圧発生回路５４と、自己診断回路５７と、レベルシフト回路５５と、１２ビットΔΣＡＤＣ５６と、ＳＰＩ（Serial Peripheral Interface）回路５８＿１，５８＿２と、ＷＤＴ／Ｒｅｓｅｔ部５９と、制御レジスタ６０とを備える。

セルバランス制御回路５１は、直列接続した多数のバッテリの電圧ＶＩＮ０１〜ＶＩＮ１２，ＣＩＮ０〜ＣＩＮ１２を受けて、これらのバッテリの放電に生じたアンバランスに対して、バランスが取れた充電を行なうように制御する。

マルチプレクサ５２は、セルバランス制御回路５１からの１２個の出力のうち１つを選択して出力する。

レベルシフト回路５５は、１２ビットΔΣＡＤＣ５６に与える電圧のレベルを変換する。

基準電圧発生回路５４は、高精度な基準電圧ＶＲＥＦを１２ビットΔΣＡＤＣ５６に供給する。

１２ビットΔΣＡＤＣ５６は、マルチプレクサから出力されるアナログの電圧と、デジタル出力をＤＡ（Digital to Analog）変換して積分した信号との差分(Δ）を求め、これを積分(Σ)した信号を参照電圧と比較して量子化した１２ビットの値を制御レジスタ６０へ出力する。

自己診断回路５７は、バッテリの電圧ＶＩＮ０１〜ＶＩＮ１２，ＣＩＮ０〜ＣＩＮ１２の異常を診断する。

ＳＰＩ回路５８＿１，５８＿２は、制御レジスタ６０内の１２ビットΔΣＡＤＣ５６の出力値に基づいて、他のＩＣ（Integrated Circuit）を制御する。

ＷＤＴ／Ｒｅｓｅｔ部５９は、ウオッチドグタイマ機能と、リセット機能を実行する。
図１の装置では、基準電圧発生回路５４から高精度な基準電圧ＶＲＥＦが１２ビットΔΣＡＤＣ５６に供給されるので、バッテリの監視精度がよくなる。

（基準電圧発生回路の概要）
図２は、本発明の実施形態の基準電圧発生回路の構成の概要を表わす図である。

図２に示すように、基準電圧発生回路は、ＢＧＲ回路４と、分圧回路５０と、レギュレータ６と、温度特性補正回路２とを含む。

ＢＧＲ回路４は、バンドギャップ基準電圧ＶＢＧＲを出力する。バンドギャップ基準電圧ＶＢＧＲは、温度に応じて数ｍＶの範囲で微妙に変化する。バンドギャップ基準電圧ＶＢＧＲの温度変化およびレギュレータ６自体の温度特性によってレギュレータ６から出力される基準電圧ＶＲＥＦも変化する。温度の変化によって、基準電圧ＶＲＥＦが変化しないようにするのが本実施の形態の目的である。

ＢＧＲ回路４は、ＢＧＲ４回路内を流れる所定量の電流とＢＧＲ回路４内の所定の抵抗とによって定まる温度に応じて大きく変化する電圧ＶＰＴＡＴを出力する。

分圧回路５０は、バンドギャップ基準電圧ＶＢＧＲを分圧した高い側の電圧ＶＴ１および低い側の電圧ＶＴ２を生成する。電圧ＶＴ１および電圧ＶＴ２は、バンドギャップ基準電圧ＶＢＧＲは、温度に応じて数ｍＶの範囲で微妙に変化する。

レギュレータ６は、バンドギャップ基準電圧ＶＧＢＲを増幅して、基準電圧ＶＲＥＦを出力する。レギュレータ６は、アンプＡＭＰ１と、アンプＡＭＰ１の出力とグランドとの間に直列に接続された抵抗４および抵抗Ｒ５とを含む。

アンプＡＭＰ１の正の入力端子はバンドギャップ基準電圧ＶＢＧＲを受け、負の入力端子は、抵抗Ｒ４と抵抗Ｒ５の間の接続ノードＮＤ６のフィードバック電圧ＶＦＢを受ける。

温度特性補正回路２は、電圧ＶＰＴＡＴと電圧ＶＴ１の差、および電圧ＶＰＴＡＴと電圧ＶＴ２との差に応じた大きさの補正電流ＩＣＯＲＲＥＣＴをノードＮＤ６に流れるように制御する。

本実施の形態では、ＢＧＲ回路４の温度に依存する電圧ＶＰＴＡＴに応じて温度特性補正回路２で生成される補正電流ＩＣＯＲＲＥＣＴをレギュレータへフィードバックするので、温度特性補正回路２へ入力される電圧ＶＰＴＡＴと電圧ＶＴ１と電圧ＶＴ２が補正電流ＩＣＯＲＲＥＣＴに依存して変化しないようにすることができる。その結果、所望の補正電流を得ることが容易になる。また、レギュレータ６まで含めて補正を行なうので、レギュレータ６の温度特性まで考慮した補正が可能となる。

（基準電圧発生回路の詳細）
図３は、第１の実施形態の基準電圧発生回路の構成を表わす図である。

図３に示すように、ＢＧＲ回路４ａは、電流源８ａと、ＮＰＮ型バイポーラトランジスタＱＮ１およびＱＮ２、抵抗Ｒ６およびＲ７とを含む。

電流源８ａは、同一の大きさの電流Ｉ１および電流Ｉ２を出力する。電流源８ａは、ＰＭＯＳトランジスタＭＰ５およびＭＰ６と、フィードバックアンプＡＭＰ２と、ＮＭＯＳトランジスタＭＮ３とを含む。

ＰＭＯＳトランジスタＭＰ５およびＭＰ６は、カレントミラーを構成する。ＰＭＯＳトランジスタＭＰ５のソースおよびＰＭＯＳトランジスタＭＰ６のソースは、電源ＶＤＤに接続される。ＰＭＯＳトランジスタＭＰ５のドレインは、バイポーラトランジスタＱＮ１のコレクタ端子に接続される。ＰＭＯＳトランジスタＭＰ６のドレインは、バイポーラトランジスタＱＮ２のコレクタ端子に接続される。

アンプＡＭＰ２の正の入力端子は、ＰＭＯＳトランジスタＭＰ６のドレインおよびバイポーラトランジスタＱＮ２のコレクタ端子に接続される。アンプＡＭＰ２の負の入力端子は、ＰＭＯＳトランジスタＭＰ５のドレインおよびバイポーラトランジスタＱＮ１のコレクタ端子に接続される。アンプＡＭＰ２の出力端子は、ＰＭＯＳトランジスタＭＰ５のゲートおよびＰＭＯＳトランジスタＭＰ６のゲートに接続される。

ＰＭＯＳトランジスタＭＰ５とＰＭＯＳトランジスタＭＰ６のサイズは等しいので、アンプＡＭＰ２によって、電流源８ａからバイポーラトランジスタＱＮ１へ送られる電流Ｉ１と、電流源８ａからバイポーラトランジスタＱＮ２へ送られる電流Ｉ２の大きさが等しくなる。

ＮＭＯＳトランジスタＭＮ３は、電源ＶＤＤとノードＮＤ２との間に設けられる。ノードＮＤ２は、バイポーラトランジスタＱＮ１のベース端子とバイポーラトランジスタＱＮ２のベース端子とが接続される。ＮＭＯＳトランジスタＭＮ３のゲートは、ＰＭＯＳトランジスタＭＰ５のドレインおよびバイポーラトランジスタＱＮ１のコレクタ端子と接続される。

バイポーラトランジスタＱＮ１のコレクタ端子は、ＰＭＯＳトランジスタＭＰ５のドレインに接続され、電流Ｉ１が入力される。

バイポーラトランジスタＱＮ１のベース端子はノードＮＤ２に接続され、エミッタ端子はノードＮＤ１に接続される。

バイポーラトランジスタＱＮ２のコレクタ端子は、ＰＭＯＳトランジスタＭＰ６のドレインに接続され、電流Ｉ２が入力される。

バイポーラトランジスタＱＮ２のベース端子はノードＮＤ２に接続され、エミッタ端子は抵抗Ｒ６に接続される。

抵抗Ｒ６の一方の端子は、バイポーラトランジスタＱＮ２のエミッタ端子に接続され、他方の端子は、ノードＮＤ１に接続される。

抵抗Ｒ７は、ノードＮＤ１とグランドとの間に設けられる。
バイポーラトランジスタＱＮ１のベース端子とバイポーラトランジスタＱＮ２のベース端子とが接続されるノードＮＤ２は、バンドギャップ基準電圧ＶＢＧＲを出力する。

バイポーラトランジスタＱＮ１のエミッタ端子、抵抗Ｒ６および抵抗Ｒ７が接続されるノードＮＤ１は、温度に比例する電圧ＶＰＴＡＴを温度特性補正回路２ａに出力する。電圧ＶＰＴＡＴは、電流Ｉ１とＩ２の和および抵抗Ｒ７によって定まり、温度に応じて変化する。

（分圧回路）
分圧回路５０は、ノードＮＤ２とグランドとの間に直列に設けられた抵抗Ｒ１，Ｒ２，Ｒ３を含む、抵抗Ｒ１と抵抗Ｒ２の接続ノードＮＤ３は、温度変化に対してほぼ一定の高い側の電圧ＶＴ１を出力する。抵抗Ｒ２と抵抗Ｒ３の接続ノードＮＤ４は、温度変化に対してほぼ一定の低い側の電圧ＶＴ２を出力する。

（レギュレータ）
レギュレータ６は、差動アンプＡＭＰ１と、差動アンプＡＭＰ１の出力端子の電圧ＶＲＥＦを分圧するための抵抗Ｒ４，Ｒ５とを含む。

抵抗Ｒ４，Ｒ５は、差動アンプＡＭＰ１の出力端子とグランドの間に直列に設けられる。抵抗Ｒ４と抵抗Ｒ５の接続ノードＮＤ６は、差動アンプＡＭＰ１の負の入力端子およびカレントミラー回路の出力側のＮＭＯＳトランジスタＭＮ２のドレインに接続される。差動アンプＡＭＰ１の正の入力端子は、ノードＮＤ２と接続してバンドギャップ基準電圧ＶＢＧＲを受け、負の入力端子はノードＮＤ６と接続してフィードバック電圧ＶＦＢを受ける。アンプＡＭＰ１の出力端子は、基準電圧ＶＲＥＦを出力する。

（温度特性補正回路）
温度特性補正回路２ａは、ＰＭＯＳトランジスタＭＰ７，ＭＰ８と、第１の差動対を構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２と、第２の差動対を構成するＰＭＯＳトランジスタＭＰ３，ＭＰ４と、カレントミラーを構成するＮＭＯＳトランジスタＭＮ１，ＭＮ２とを含む。

ＰＭＯＳトランジスタＭＰ７は、ＰＭＯＳトランジスタＭＰ６とともにカレントミラーを構成し、テール電流Ｉ３を出力する電流源となる。

ＰＭＯＳトランジスタＭＰ８は、ＰＭＯＳトランジスタＭＰ６とともにカレントミラーを構成し、テール電流Ｉ４を出力する電流源となる。

ＰＭＯＳトランジスタＭＰ１のゲートおよびＰＭＯＳトランジスタＭＰ３のゲートは、温度に比例して変化する電圧ＶＰＴＡＴを受ける。

ＰＭＯＳトランジスタＭＰ２のゲートは、温度に応じて変化量が少ない、高電圧ＶＴ１を受ける。ＰＭＯＳトランジスタＭＰ４のゲートは、温度に応じて変化量が少ない、低電圧ＶＴ２を受ける。

ＰＭＯＳトランジスタＭＰ１およびＭＰ２のソースは、電流源であるＰＭＯＳトランジスタＭＰ７のドレインに接続される。ＰＭＯＳトランジスタＭＰ３およびＭＰ４のソースは、電流源であるＰＭＯＳトランジスタＭＰ８のドレインに接続される。

ＰＭＯＳトランジスタＭＰ１およびＭＰ４のドレインは、グラウンドに接続される。ＰＭＯＳトランジスタＭＰ２およびＭＰ３のドレインは、ノードＮＤ５に接続される。

カレントミラー回路の入力側のＮＭＯＳトランジスタＭＮ１のドレインおよびゲートは、ノードＮＤ５に接続される。ＮＭＯＳトランジスタＭＮ１のソースは、グランドに接続される。

カレントミラー回路の出力側のＮＭＯＳトランジスタＭＮ２のドレインは、ノードＮＤ６に接続される。ＮＭＯＳトランジスタＭＮ２のソースは、グランドに接続され、ゲートは、ノードＮＤ５に接続される。

カレントミラー側の出力側のＮＭＯＳトランジスタＭＮ２を介して、補正電流ＩＣＯＲＲＥＣＴがノードＮＤ６からグランドに流れることによって、補正電流ＩＣＯＲＲＥＣＴの大きさに応じた電圧ＶＲＥＦの補正が行われる。

（ＡＭＰ１）
図４は、図３の差動アンプＡＭＰ１の構成を表わす図である。

図４に示すように、差動アンプＡＭＰ１はサブアンプＡと、サブアンプＢと、ＰＭＯＳトランジスタＬＭＰ８で構成される。

サブアンプＡは、入力差動対を構成するＰＭＯＳトランジスタＬＭＰ１，ＬＭＰ２と、テール電流源を構成するＰＭＯＳトランジスタＬＭＰ３と、負荷を構成するＰＭＯＳトランジスタＬＭＰ４，ＬＭＰ５とを含む。

サブアンプＡは、さらに、ＰＭＯＳトランジスタＬＭＰ４のドレインとグランドとの間に直列に接続されたＮＭＯＳトランジスタＬＭＮ７およびＬＭＮ３と、ＰＭＯＳトランジスタＬＭＰ５のドレインとグランドとの間に直列に接続されたＮＭＯＳトランジスタＬＭＮ８およびＬＭＮ４とを含む。

サブアンプＡは、さらに、ＰＭＯＳトランジスタＬＭＰ１のドレインとグランドとの間に直列に接続されたＮＭＯＳトランジスタＬＭＮ５およびＬＭＮ１と、ＰＭＯＳトランジスタＬＭＰ２のドレインとグランドとの間に直列に接続されたＮＭＯＳトランジスタＬＭＮ６およびＬＭＮ２とを含む。

ＰＭＯＳトランジスタＬＭＰ３のゲートには、一定のバイアス電圧ＶＢＰが入力される。ＮＭＯＳトランジスタＬＭＮ７，ＬＭＮ５，ＬＭＮ６，ＬＭＮ８のゲートには、一定のバイアス電圧ＶＢＣＳＮが入力される。ＮＭＯＳトランジスタＬＭＮ３，ＬＭＮ１のゲートは、ＰＭＯＳトランジスタＬＭＰ１とＮＭＯＳトランジスタＬＭＮ５とが接続されるノードＮＤＤ１と接続する。ＮＭＯＳトランジスタＬＭＮ２，ＬＭＮ４のゲートは、ＰＭＯＳトランジスタＬＭＰ２とＮＭＯＳトランジスタＬＭＮ６とが接続されるノードＮＤＤ２と接続する。

ＰＭＯＳトランジスタＬＭＰ１のゲートには、バンドギャップ基準電圧ＶＢＧＲが入力される。ＰＭＯＳトランジスタＬＭＰ２のゲートには、抵抗ＲＲ１を介してフィードバック電圧ＶＦＢが入力される。また、ＬＭＰ２のゲートとグランドとの間に容量ＣＣ１が接続され、抵抗ＲＲ１と容量ＣＣ１とでローパスフィルタを構成する。

サブアンプＢは、入力差動対を構成するＮＭＯＳトランジスタＬＭＮ９，ＬＭＮ１０と、テール電流源を構成するＮＭＯＳトランジスタＬＭＮ１１と、負荷を構成するＰＭＯＳトランジスタＬＭＰ６，ＬＭＰ７とを含む。

ＮＭＯＳトランジスタＬＭＮ１１のゲートには、一定のバイアス電圧ＶＢＮが入力される。

ＮＭＯＳトランジスタＬＭＮ９のゲートには、ＰＭＯＳトランジスタＬＭＰ５とＮＭＯＳトランジスタＬＭＮ８とが接続されるノードＮＮＤ３の電圧Ｖｏ１が入力される。

ＰＭＯＳトランジスタＬＭＰ８のソースは、電源ＶＤＤと接続され、ドレインから基準電圧ＶＲＥＦが出力される。ＰＭＯＳトランジスタＬＭＰ８のゲートには、ＰＭＯＳトランジスタＬＭＰ７とＮＭＯＳトランジスタＬＭＮ１０とが接続されるノードＮＤＤ４の電圧Ｖｏ２が入力される。

（ＡＭＰ２）
図５は、図３のフィードバックアンプＡＭＰ２の構成を表わす図である。

アンプＡＭＰ２は、入力差動対を構成するＮＭＯＳトランジスタＭＭＮ１，ＭＭＮ２と、テール電流源を構成するＮＭＯＳトランジスタＭＭＮ３と、負荷に対応するＰＭＯＳトランジスタＭＭＰ１，ＭＭＰ２で構成される。

ＮＭＯＳトランジスタＭＭＮ３のゲートには、一定のバイアス電圧ＶＢＮが入力される。ＮＭＯＳトランジスタＭＭＮ１のゲートには、図３のＰＭＯＳトランジスタＭＰ６のドレイン電圧ＩＮＰが入力される。ＮＭＯＳトランジスタＭＭＮ２のゲートには、図３のＰＭＯＳトランジスタＭＰ５のドレイン電圧ＩＮＮが入力される。

ＰＭＯＳトランジスタＭＭＰ２とＮＭＯＳトランジスタＭＭＮ２の接続ノードがＡＭＰ２の出力端子であり、電圧ＯＵＴＰが出力される。

（補正電流ＩＣＯＲＲＥＣＴの説明）
図６は、補正電流ＩＣＯＲＲＥＣＴが生成される仕組み、およびその大きさを説明するための図である。

図６（ａ）は、温度Ｔに応じて、バンドギャップ基準電圧ＶＢＧＲがどのように変化するかを表わす図である。

図６（ａ）に示すように、バンドギャップ基準電圧ＶＢＧＲは、温度に応じて、数ｍＶの範囲で変化する。

本発明の実施形態では、この数ｍＶの範囲での変化をなくすことによって、高精度なき準電圧ＶＲＥＦを生成することを目的としている。

図６（ｂ）は、基準電圧ＶＲＥＦが温度Ｔによって変化しないようにするために必要なフィードバック電圧ＶＦＢと、補正電流ＩＣＯＲＲＥＣＴとを表わす図である。

基準電圧ＶＲＥＦが温度Ｔによって変化しないようにするためには、フィードバック電圧ＶＦＢの温度に対する変化を打ち消すための補正電流ＩＣＯＲＲＥＣＴが必要である。なぜなら、この補正電流ＩＣＯＲＲＥＣＴと抵抗Ｒ４によって、フィードバック電圧ＶＦＢの温度変化に対して逆変化する電圧を生成することができ、その結果、基準電圧ＶＲＥＦの温度Ｔによる変化を除去できるからである。

なお、図６（ｂ）では、説明の便宜上、補正電流ＩＣＯＲＲＥＣＴのレンジをフィードバック電圧ＶＦＢのレンジに合わせて表示している。

図６（ｃ）は、図６（ａ）のバンドギャップ基準電圧ＶＢＧＲ、図６（ｂ）のフィードバック電圧ＶＦＢおよび補正電流ＩＣＯＲＲＥＣＴによって、レギュレータから出力される基準電圧ＶＲＥＦを表わす図である。

図６（ｃ）に示すように、基準電圧ＶＲＥＦは、温度によって変化しない。
図６（ｄ）は、電圧ＶＴ１、電圧ＶＴ２、電圧ＶＰＴＡＴの温度に対する変化を表わす図である。

図６（ｄ）に示すように、電圧ＶＴ１および電圧ＶＴ２は、温度に応じてほぼ変化しない。実際には、ＶＢＧＲと同じように数ｍＶの範囲で変化するが、図６（ｄ）では、図６（ａ）および図６（ｂ）に比べて、電圧を荒い精度で表わしている。

また、電圧ＶＰＴＡＴは、温度に比例して変化する。
抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ６、Ｒ７の値は、電圧ＶＴ１、電圧ＶＴ２、電圧ＶＰＴＡＴが温度に対して図６（ｄ）に示すように変化するように調整されている。

図６（ｅ）は、差動対トランジスタＭＰ１，ＭＰ２を介して流れる補正電流ＩＣＯＲＲＥＣＴの一成分の温度に対する変化と、差動対トランジスタＭＰ３，ＭＰ４を介して流れる補正電流ＩＣＯＲＲＥＣＴの一成分の温度の対する変化を表わす図である。

差動対トランジスタＭＰ１，ＭＰ２において、ＰＭＯＳトランジスタＭＰ２に流れる電流が補正電流ＩＣＯＲＲＥＣＴの一成分になる。ＰＭＯＳトランジスタＭＰ２だけがノードＮＤ５に接続されているからである。

低温（−４０℃）では、電圧ＶＰＡＴの大きさが電圧ＶＴ１よりも低いので、電圧ＶＰＡＴを受けるＰＭＯＳトランジスタＭＰ１に多くの電流が流れ、電圧ＶＴ１を受けるＰＭＯＳトランジスタＭＰ２には少量の電流しか流れない。したがって、低温では、差動対トランジスタＭＰ１，ＭＰ２を介して流れる補正電流の成分が少ない。

高温（１２５℃）では、電圧ＶＰＡＴの大きさが電圧ＶＴ１とほぼ等しくなるので、ＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ２にほぼ同量の電流が流れる。したがって、高温では、差動対トランジスタＭＰ１，ＭＰ２を介して流れる補正電流の成分が大きい。

差動対トランジスタＭＰ３，ＭＰ３において、ＰＭＯＳトランジスタＭＰ３に流れる電流が補正電流ＩＣＯＲＲＥＣＴの成分になる。ＰＭＯＳトランジスタＭＰ３だけがノードＮＤ５に接続されているからである。

低温（−４０℃）では、電圧ＶＰＡＴの大きさが電圧ＶＴ２とほぼ等しいので、ＰＭＯＳトランジスタＭＰ３とＰＭＯＳトランジスタＭＰ４にほぼ同量の電流が流れる。したがって、低温では、差動対トランジスタＭＰ３，ＭＰ３を介して流れる補正電流の成分が大きい。

高温（１２５℃）では、電圧ＶＰＡＴの大きさが電圧ＶＴ２よりも高いので、電圧ＶＰＡＴを受けるＰＭＯＳトランジスタＭＰ３に少量の電流しか流れず、電圧ＶＴ２を受けるＰＭＯＳトランジスタＭＰ４には多くの電流が流れる。したがって、高温では、差動対トランジスタＭＰ３，ＭＰ４を介して流れる補正電流の成分が少ない。

差動対トランジスタＭＰ１，ＭＰ２を介して流れる補正電流の成分と、差動対トランジスタＭＰ３，ＭＰ４を介して流れる補正電流の成分の和が図６（ｂ）に示す補正電流ＩＣＯＲＲＥＣＴとなる。

以上のように、本実施の形態によれば、ＢＧＲ回路４の温度に依存する電圧ＶＰＴＡＴに応じて温度特性補正回路２で生成される補正電流ＩＣＯＲＲＥＣＴをレギュレータへフィードバックするので、ＢＧＲ回路４とレギュレータ６の温度特性を考慮した適切な補正が可能となる。

［第２の実施形態］
図７は、第２の実施形態の基準電圧発生回路の構成を表わす図である。

この基準電圧発生回路が、図３の基準電圧発生回路と相違する点は、温度特性補正回路２ｂである。

温度特性補正回路２ｂは、第１の差動対を構成するＮＭＯＳトランジスタＭＮ１，ＭＮ２と、第２の差動対を構成するＮＭＯＳトランジスタＭＮ３，ＭＮ４と、カレントミラーを構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２とを含む。

電流源９５は、テール電流Ｉ３を出力する。電流源９５は、電流源８ａに含まれるＰＭＯＳトランジスタＭＰ６とともにカレントミラーを構成するＮＭＯＳトランジスタで構成することもできる。

電流源９６は、テール電流Ｉ４を出力する。電流源９６は、電流源８ａに含まれるＰＭＯＳトランジスタＭＰ６とともにカレントミラーを構成するＮＭＯＳトランジスタで構成することもできる。

ＮＭＯＳトランジスタＭＮ１のゲートおよびＮＭＯＳトランジスタＭＮ４のゲートは、温度に比例して変化する電圧ＶＰＴＡＴを受ける。

ＮＭＯＳトランジスタＭＮ２のゲートは、温度に応じて変化量が少ない、低電圧ＶＴ２を受ける。ＮＭＯＳトランジスタＭＮ３のゲートは、温度に応じて変化量が少ない、高電圧ＶＴ１を受ける。

ＮＭＯＳトランジスタＭＮ１およびＭＮ２のソースは、電流源９５に接続される。ＮＭＯＳトランジスタＭＮ３およびＭＮ４のソースは、電流源９６に接続される。

ＮＭＯＳトランジスタＭＮ１およびＭＮ３のドレインは、電源ＶＤＤに接続される。ＮＭＯＳトランジスタＭＮ２およびＭＮ４のドレインは、ノードＮＤ７に接続される。

カレントミラー回路を構成する入力側のＰＭＯＳトランジスタＭＰ１のドレインおよびゲートは、ノードＮＤ７に接続される。ＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤに接続される。

カレントミラー回路を構成する出力側のＰＭＯＳトランジスタＭＰ２のドレインは、ノードＮＤ６に接続される。ＰＭＯＳトランジスタＭＰ２のソースは、電源ＶＤＤに接続され、ゲートは、ノードＮＤ７に接続される。

以上のように、本実施の形態では、第１の実施形態と同様に、ＢＧＲ回路４とレギュレータ６の温度特性を考慮した適切な補正が可能となる。

［第３の実施形態］
図８は、第３の実施形態の基準電圧発生回路の構成を表わす図である。

この基準電圧発生回路が、図３の基準電圧発生回路と相違する点は、ＢＧＲ回路４ｂである。

なお、図８では、図３のＰＭＯＳトランジスタＭＰ７を電流源１８として表わし、図３のＰＭＯＳトランジスタＭＰ８を電流源２８として表わしているが、同一のものとする。

ＢＧＲ回路４ｂは、電流源８ｂと、電流源８ｂの第１の端子Ｏ１とグランドとの間に直列に設けられた抵抗Ｒ１６およびＰＮＰ型バイポーラトランジスタＱＰ１と、電流源８ｂの第２の端子Ｏ２とグランドとの間に設けられたＰＮＰ型バイポーラトランジスタＱＰ２と、電流源８ｂの第３の端子Ｏ３とグランドとの間に設けられた抵抗Ｒ３と、電流源８ｂの第４の端子Ｏ４グランドとの間に直列に設けられた抵抗Ｒ１７およびＰＮＰ型バイポーラトランジスタＱＰ３とを含む。

電流源８ｂは、第１の端子Ｏ１、第２の端子Ｏ２、第３の端子Ｏ３、第４の端子Ｏ４からそれぞれ、電流Ｉ１、Ｉ２、Ｉ３、Ｉ４を出力する。

電流源８ｂは、バイポーラトランジスタＱＰ１、バイポーラトランジスタＱＰ２、抵抗Ｒ１６の大きさに応じた大きさの電流Ｉ１、Ｉ２を出力する。また、電流源は、電流Ｉ１を基準にして内部のカレントミラー回路によって、電流Ｉ５および電流Ｉ６を生成する。本実施の形態では、一例として、電流Ｉ１、Ｉ２、Ｉ５、Ｉ６の大きさは等しいものとする。

バイポーラトランジスタＱＰ１、ＱＰ２，ＱＰ３のベース端子は、グランドに接続される。

電流源８ｂから出力される電流Ｉ１は、抵抗Ｒ１６を経由して、バイポーラトランジスタＱＰ１のエミッタ端子に入力される。バイポーラトランジスタＱＰ１のコレクタ端子から出力される電流はグランドへ流れる。

電流源８ｂから出力される電流Ｉ２は、バイポーラトランジスタＱＰ２のエミッタ端子に入力される。バイポーラトランジスタＱＰ２のコレクタ端子から出力される電流はグランドへ流れる。

抵抗Ｒ１７は、ノードＮＤ８とグランドの間に接続される。電流源８ｂから出力される電流Ｉ５は、ノードＮＤ８へ送られる。ノードＮＤ８へ入力される電流は、抵抗Ｒ１７を経由してグランドへ流れる。ノードＮＤ８の電圧が第１の実施形態で説明したＶＰＴＡＴとなり、温度特性補正回路２ａへ送られる。

抵抗Ｒ１８は、ノードＮＤ９とバイポーラトランジスタＱＰ３のエミッタ端子の間に接続される。電流源８ｂから出力される電流Ｉ６は、ノードＮＤ９へ送られる。ノードＮＤ９へ入力される電流のうちの一部の電流は、抵抗Ｒ１８を経由して、バイポーラトランジスタＱＰ３のエミッタ端子に入力される。バイポーラトランジスタＱＰ３のコレクタ端子から出力される電流はグランドへ流れる。ノードＮＤ９へ入力される電流のうちの残りの電流は、分圧回路５０へ流れる。ノードＮＤ９の電圧が第１の実施形態で説明したバンドギャップ基準電圧ＶＢＧＲとなる。

生成されたＶＰＴＡＴおよびＶＢＧＲによって、基準電圧発生回路のＢＧＲ以外の他の構成要素は、第１の実施形態と同様の動作を行なう。電圧ＶＰＴＡＴは、電流Ｉ５と抵抗Ｒ１７とによって定まり、温度に応じて変化する。

［第４の実施形態］
図９は、第４の実施形態の基準電圧発生回路の構成を表わす図である。

この基準電圧発生回路が、図３の基準電圧発生回路と相違する点は、ＢＧＲ回路４ｃである。

ＢＧＲ回路４ｃは、図３のソースフォロワを構成するＮＭＯＳトランジスタＭＮ３の代わりに、ボルテージフォロアを構成するアンプＡＭＰ３を含む。

ＡＭＰ３の正の入力端子は、ＰＭＯＳトランジスタＭＰ５のドレインおよびバイポーラトランジスタＱＮ１のコレクタ端子に接続される。アンプＡＭＰ３の出力端子は、ノードＮＤ２に接続されるとともに、アンプＡＭＰ３の負の入力端子に接続される。

アンプＡＭＰ３の構成は、図５で説明したアンプＡＭＰ２と同様である。
本実施の形態では、ＮＭＯＳトランジスタＭＮ３を、ボルテージフォロアを構成するアンプＡＭＰ３に置き換えることによって、第１の実施形態よりも低電圧動作が可能になる。

［第５の実施形態］
図１０は、第５の実施形態の基準電圧発生回路の構成を表わす図である。

この基準電圧発生回路が、図４の基準電圧発生回路と相違する点は、ＢＧＲ回路４ｄと、温度特性補正回路２ｃである。

ＢＧＲ回路４ｄおよび温度特性補正回路２ｃは、回路特性を向上させるために、抵抗および容量が付加されている。

具体的には、トランジスタＭＮ１、ＭＮ２、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８のソースにそれぞれデジェネレーション抵抗Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５が接続される。これによって、トランジスタＭＮ１、ＭＮ２、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８の閾値のミスマッチに対するカレントミラーの電流マッチング精度を高めている。

また、トリミング抵抗Ｒ８が抵抗Ｒ４と抵抗Ｒ５の間に設けられて、トリミング抵抗Ｒ９が抵抗Ｒ６と抵抗Ｒ７の間に設けられている。トリミング抵抗Ｒ８、Ｒ９による抵抗値調整を行なうことで、バンドギャップ基準電圧ＶＢＧＲ、および基準電圧ＶＲＥＦの精度を向上させることができる。この際、トリミングによる抵抗値の変化に対して、電圧ＶＰＴＡＴや補正電流ＩＣＯＲＲＥＣＴが変化しない構成としている。このような構成を取ることで、トリミング精度の向上とトリミングコード算出の容易化を同時に達成できる。

さらに、位相補償のために、抵抗Ｒ１６、容量Ｃ１、容量Ｃ２をアンプＡＭＰ２の周りに追加し、容量Ｃ３をアンプＡＭＰ１の周りに追加している。これによって、基準電圧発生回路内の信号ループの安定性を増加させることができる。

なお、図１０の基準電圧発生回路が適切に動作するための、トランジスタのサイズと抵抗の値を一例として挙げておく。

抵抗Ｒ１〜Ｒ１５の値は、１８３ｋΩ、１３７ｋΩ、１０８ｋΩ、５５ｋΩ、６１６ｋΩ、５３ｋΩ、２２０ｋΩ、６３．５ｋΩ、６２ｋΩ、８０ｋΩ、８０ｋΩ、４００ｋΩ、４００ｋΩ、４００ｋΩ、４００ｋΩとする。

また、トランジスタＱＮ１とＱＮ２のサイズの比は、１対８とする。他のトランジスタのサイズは同一であるとする。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

２，２ａ，２ｂ温度特性補正回路、４，４ａ，４ｂＢＧＲ回路、６レギュレータ、８ａ，８ｂ１８，２８９５，９６電流源、５０分圧回路、５１セルバランス制御回路、５２マルチプレクサ、５４基準電圧発生回路、５５レベルシフタ回路、５６１２ビットΔΣＡＤＣ、５７自己診断回路、５８＿１，５８＿２ＳＰＩ回路、５９ＷＤＴ／Ｒｅｓｅｔ部、６０制御レジスタ、１１０半導体装置、Ｒ１〜Ｒ７，Ｒ１６〜Ｒ１８ＲＲ１抵抗、ＣＣ１容量、ＡＭＰ１，ＡＭＰ２，ＡＭＰ３，Ａ，Ｂアンプ、ＭＰ１〜ＭＰ８，ＬＭＰ１〜ＬＭＰ８，ＭＭＰ１，ＭＭＰ２ＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ３，ＬＭＮ１〜ＬＭＮ１１，ＭＭＮ１〜ＭＭＮ３ＮＭＯＳトランジスタ、ＱＮ１，ＱＮ２ＮＰＮ型バイポーラトランジスタ、ＱＰ１，ＱＰ２，ＱＰ３ＰＮＰ型バイポーラトランジスタ。

Claims

基準電圧発生回路であって、
バンドギャップ基準電圧を出力するバンドギャップレファレンス回路と、
前記バンドギャップ基準電圧を分圧した第１の電圧および第２の電圧を生成する分圧回路と、
前記バンドギャップ基準電圧を増幅するレギュレータとを備え、
前記レギュレータは、
差動増幅器と、
前記差動増幅器の出力と接地電源との間に直列接続された第１の抵抗および第２の抵抗とを含み、
前記差動増幅器の第１の入力端子は、前記バンドギャップ基準電圧を受け、第２の入力端子は、前記第１の抵抗と前記第２の抵抗の間の接続ノードと接続し、
前記バンドギャップレファレンス回路は、さらに、前記バンドギャップレファレンス回路内を流れる所定量の電流と前記バンドギャップレファレンス回路内の所定の抵抗とによって定まる温度に応じて変化する第３の電圧を出力し、
前記基準電圧発生回路は、さらに、
前記第３の電圧と前記第１の電圧との差、および前記第３の電圧と前記第２の電圧との差に応じた大きさの補正電流を前記接続ノードに流れるように制御する補正回路とを備え、
前記補正回路は、
第１のテール電流源と、
前記第１のテール電流源と接続された第１の差動対トランジスタと、
第２のテール電流源と、
前記第２のテール電流源と接続された第２の差動対トランジスタと、
入力側トランジスタおよび出力側トランジスタから構成されるカレントミラー回路とを含み、
前記第１の差動対トランジスタの一方のトランジスタの制御電極は、前記第３の電圧を受け、前記第１の差動対トランジスタの他方のトランジスタの制御電極は、前記第１の電圧を受け、
前記第２の差動対トランジスタの一方のトランジスタの制御電極は、前記第３の電圧を受け、前記第２の差動対トランジスタの他方のトランジスタの制御電極は、前記第２の電圧を受け、
前記入力側トランジスタは、前記第１の差動対トランジスタの他方のトランジスタおよび前記第２の差動対トランジスタの一方のトランジスタと接続し、
前記出力側トランジスタは、前記接続ノードと接続し、
前記第１のテール電流源および前記第２のテール電流源は、接地電源と接続し、
前記第１の差動対トランジスタおよび前記第２の差動対トランジスタは、ＮＭＯＳトランジスタであり、前記入力側トランジスタおよび前記出力側トランジスタは、ＰＭＯＳトランジスタであり、
前記第１の差動対トランジスタの一方のトランジスタおよび前記第２の差動対トランジスタの他方のトランジスタは、動作電源と接続する、基準電圧発生回路。
前記バンドギャップレファレンス回路は、
同一の大きさの第１の電流および第２の電流を出力する電流源と、
コレクタ端子に前記第１の電流が入力される第１のＮＰＮ型バイポーラトランジスタと、
コレクタ端子に前記第２の電流が入力される第２のＮＰＮ型バイポーラトランジスタと、前記第１のＮＰＮ型バイポーラトランジスタのベース端子と、前記第２のＮＰＮ型バイポーラトランジスタのベース端子とは接続され、
一方の端子が、前記第２のＮＰＮ型バイポーラトランジスタのエミッタ端子と接続する第３の抵抗と、
前記第１のＮＰＮ型バイポーラトランジスタのエミッタ端子および前記第３の抵抗の他方の端子と接続する第４の抵抗とを含み、
前記バンドギャップ基準電圧は、第１のＮＰＮ型バイポーラトランジスタおよび第２のＮＰＮ型バイポーラトランジスタのベース電圧であり、
前記所定量の電流は、前記第１と第２の電流の総和であり、
前記所定の抵抗は、前記第４の抵抗であり、
前記第３の電圧は、前記第３の抵抗と前記第４の抵抗の接続ノードの電圧である、請求項１記載の基準電圧発生回路。
前記電流源は、
動作電源と、第１のＮＰＮ型バイポーラトランジスタのコレクタ端子との間に設けられた第１のＰＭＯＳトランジスタと、
動作電源と、第２のＮＰＮ型バイポーラトランジスタのコレクタ端子との間に設けられた第２のＰＭＯＳトランジスタと、
一方の入力端子が前記第１のＮＰＮ型バイポーラトランジスタのコレクタ端子と接続され、他方の入力端子が前記第２のＮＰＮ型バイポーラトランジスタのコレクタ端子と接続され、出力端子が前記第１のＰＭＯＳトランジスタの制御電極および前記第２のＰＭＯＳトランジスタの制御電極に接続されるフィードバックアンプと、
動作電源と、前記第１のＮＰＮ型バイポーラトランジスタのベース端子および前記第２のＮＰＮ型バイポーラトランジスタのベース端子との間に設けられ、制御電極が、前記第１のＮＰＮ型バイポーラトランジスタのコレクタ端子と接続されるＮＭＯＳトランジスタとを含む、請求項２記載の基準電圧発生回路。
基準電圧発生回路であって、
バンドギャップ基準電圧を出力するバンドギャップレファレンス回路と、
前記バンドギャップ基準電圧を分圧した第１の電圧および第２の電圧を生成する分圧回路と、
前記バンドギャップ基準電圧を増幅するレギュレータとを備え、
前記レギュレータは、
差動増幅器と、
前記差動増幅器の出力と接地電源との間に直列接続された第１の抵抗および第２の抵抗とを含み、
前記差動増幅器の第１の入力端子は、前記バンドギャップ基準電圧を受け、第２の入力端子は、前記第１の抵抗と前記第２の抵抗の間の接続ノードと接続し、
前記バンドギャップレファレンス回路は、さらに、前記バンドギャップレファレンス回路内を流れる所定量の電流と前記バンドギャップレファレンス回路内の所定の抵抗とによって定まる温度に応じて変化する第３の電圧を出力し、
前記基準電圧発生回路は、さらに、
前記第３の電圧と前記第１の電圧との差、および前記第３の電圧と前記第２の電圧との差に応じた大きさの補正電流を前記接続ノードに流れるように制御する補正回路とを備え、
前記バンドギャップレファレンス回路は、
同一の大きさの第１の電流および第２の電流を出力する電流源と、
コレクタ端子に前記第１の電流が入力される第１のＮＰＮ型バイポーラトランジスタと、
コレクタ端子に前記第２の電流が入力される第２のＮＰＮ型バイポーラトランジスタと、前記第１のＮＰＮ型バイポーラトランジスタのベース端子と、前記第２のＮＰＮ型バイポーラトランジスタのベース端子とは接続され、
一方の端子が、前記第２のＮＰＮ型バイポーラトランジスタのエミッタ端子と接続する第３の抵抗と、
前記第１のＮＰＮ型バイポーラトランジスタのエミッタ端子および前記第３の抵抗の他方の端子と接続する第４の抵抗とを含み、
前記バンドギャップ基準電圧は、第１のＮＰＮ型バイポーラトランジスタおよび第２のＮＰＮ型バイポーラトランジスタのベース電圧であり、
前記所定量の電流は、前記第１と第２の電流の総和であり、
前記所定の抵抗は、前記第４の抵抗であり、
前記第３の電圧は、前記第３の抵抗と前記第４の抵抗の接続ノードの電圧であり、
前記電流源は、
動作電源と、第１のＮＰＮ型バイポーラトランジスタのコレクタ端子との間に設けられた第１のＰＭＯＳトランジスタと、
動作電源と、第２のＮＰＮ型バイポーラトランジスタのコレクタ端子との間に設けられた第２のＰＭＯＳトランジスタと、
一方の入力端子が前記第１のＮＰＮ型バイポーラトランジスタのコレクタ端子と接続され、他方の入力端子が前記第２のＮＰＮ型バイポーラトランジスタのコレクタ端子と接続され、出力端子が前記第１のＰＭＯＳトランジスタの制御電極および前記第２のＰＭＯＳトランジスタの制御電極に接続されるフィードバックアンプと、
一方の入力端子が前記第１のＮＰＮ型バイポーラトランジスタのコレクタ端子と接続され、他方の入力端子と出力端子とが接続され、前記出力端子が前記第１のＮＰＮ型バイポーラトランジスタのベース端子および前記第２のＮＰＮ型バイポーラトランジスタのベース端子と接続されるボルテージフォロアとを含む、基準電圧発生回路。