JP2007157055A - 基準電圧発生回路 - Google Patents

Abstract

【課題】差動アンプのオフセットの影響を低減し低電圧化に対応可能な基準電圧発生回路の提供。
【解決手段】抵抗Ｒ０、Ｒ０、Ｒ３、差動アンプＡ１、トランジスタＱ１、Ｑ２、Ｑ３を含み、トランジスタＱ１、Ｑ２のコレクタは差動アンプの差動入力端子に接続され、抵抗Ｒ０、Ｒ０、Ｒ３の一端は、差動アンプＡ１の出力に共通接続され、２つの抵抗Ｒ０の他端は、Ｑ１、Ｑ２のコレクタに接続され、抵抗Ｒ１の他端はＱ３のコレクタおよびベースに接続され、Ｑ３のベースは、Ｑ１、Ｑ２のベースに接続されてなる基準電圧発生回路において、Ｑ１、Ｑ２のエミッタサイズ比は１：Ｎに設定され、抵抗Ｒ１に、Ｑ１またはＱ２コレクタ電流にほぼ等しい電流と、それよりも大きな正の温度係数を持つ電流を重畳させて流し抵抗Ｒ１の両端に発生した電圧と、Ｑ３のベース−エミッタ間電圧Ｖ_ＢＥ３とを加算した電圧を出力する。
【選択図】図３

Description

本発明は、基準電圧発生回路に関し、特に、低電圧で動作し、製造ばらつきの小さな基準電圧発生回路に関する。

図１は、温度依存性のない基準電圧を出力する、従来のバンドギャップ基準電圧発生回路（"Band-Gap-Referenced Biasing Circuit"ともいう）の構成の一例を示す図である。この種の回路については、非特許文献１等の記載が参照される。この基準電圧発生回路は、ＰＮＰ型のバイポーラジャンクショントランジスタ（「ＢＪＴ」とも略記される）Ｑ１、Ｑ２と、差動アンプＡ１と、抵抗Ｒ１、Ｒ２とを備えている。ベースとコレクタがグランド電位に接続されたＢＪＴ Ｑ１のエミッタには、差動アンプＡ１の出力に一端が接続された抵抗Ｒ１の他端が接続され、ベースとコレクタがグランド電位に接続されたＢＪＴ Ｑ２のエミッタには、抵抗Ｒ２の一端が接続され、抵抗Ｒ２の他端には、差動アンプＡ１の出力に一端が接続された抵抗Ｒ１の他端が接続され、抵抗Ｒ１とＢＪＴ Ｑ１のエミッタの接続点のノードＮ１、抵抗Ｒ１とＲ２の接続点のノードＮ２は、差動アンプＡ１の非反転入力端子、反転入力端子に接続されている。なお、Ｎ−ウェルプロセスでは、Ｎ−ウェル中のＰ^＋領域はエミッタ、Ｎ−ウェルはベース、Ｐ型基板はコレクタとなり、該コレクタはグランド電位に接続され、ＰＮＰ型バイポーラジャンクショントランジスタとして動作する（非特許文献１参照）。

ＢＪＴ Ｑ１、Ｑ２のエミッタサイズの比は、ＡＥ（Ｑ１）：ＡＥ（Ｑ２）＝１：Ｎとしてある。この回路の出力電圧Ｖ_ＲＥＦは、以下のようにして求められる。

差動アンプＡ１の負帰還により、ノードＮ１とＮ２の電位が等しくなる。したがって、２つのＲ１に流れる電流が等しくなり、ＢＪＴ Ｑ１とＱ２に流れる電流（コレクタ電流）も等しくなる。

ここで、ＢＪＴ Ｑ１とＱ２のエミッタ面積はＱ２の方が大きいので、Ｑ２のベース−エミッタ間電圧Ｖ_ＢＥ２は低くなり、Ｑ１のベース−エミッタ間電圧Ｖ_ＢＥ１との差電圧ΔＶ_ＢＥが、抵抗Ｒ２にかかる。この電位差ΔＶ_ＢＥ＝Ｖ_ＢＥ１−Ｖ_ＢＥ２は、次式（１）で与えられる。

（１）

式（１）の導出について簡単に説明しておくと、ＢＪＴ Ｑ１、Ｑ２のコレクタ電流Ｉ_１、Ｉ_２はそれぞれ、I₁=I_Sexp(qＶ_BE1/(kT)）、I₂=I_Ｓexp(qＶ_BE2/(kT)）で与えられることから（ただし、Ｉ_Ｓは飽和電流、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷（単位電荷）である）、Ｑ１、Ｑ２のベース−エミッタ間電圧は、V_BE1=(kT/q)ln(I₁/I_S)、V_BE2=(kT/q)ln(I₂/I_S)と表される。よって、
ΔV_BE=V_BE1-V_BE2=(kT/q)ln(I₁/I_S)-(kT/q)ln(I₂/(NI_S))
＝(kT/q)ln(NI₁/I₂)
となり、Ｉ_１＝Ｉ_２のとき、上式（１）が導出される。

抵抗Ｒ２に流れる電流Ｉ_２は、次式（２）で与えられる。

（２）

したがって、差動アンプＡ１の出力電圧Ｖ_ＲＥＦは次式（３）で表される。

（３）

上式（３）において、
第１項のＶ_ＢＥ１は、負の温度依存性（温度係数が負、温度が高くなるにしたがい電圧下がる）、
第２項の（R1/R2）(kT/q)lnNは、絶対温度Ｔに比例し、正の温度依存性を持つ。

したがって、抵抗Ｒ１と抵抗Ｒ２の比を適当に調整することにより、出力電圧Ｖ_ＲＥＦの温度依存性をキャンセルすることができる。

そして、このときの電圧が、「バンドギャップ電圧」と呼ばれ、ＳｉのＢＪＴでは、１．２〜１．３Ｖになる。また電流Ｉ_１、Ｉ_２は、絶対温度Ｔに比例するので、Proportional To Absolute Temperature電流、略して、「ＰＴＡＴ電流」といわれている。

この種の回路は、大きく、ＰＴＡＴ電流発生部と基準電圧発生部とに分けることができる。図１においては、抵抗Ｒ１、Ｒ２、ＢＪＴ Ｑ１、Ｑ２が、ＰＴＡＴ電流発生部、抵抗Ｒ１とＢＪＴ Ｑ１が基準電圧発生部に対応する。ＢＪＴ Ｑ１は、ＰＴＡＴ電流発生部と基準電圧発生部に共通とされる。

一般に、ＢＪＴのベース−エミッタ間電圧Ｖ_ＢＥはプロセスばらつきが小さい。このため、差動アンプを理想的なアンプとした場合、ばらつきの極めて小さな基準電圧を実現することができる。

しかしながら、一般的な近接したＭＯＳトランジスタの閾値電圧Ｖ_Ｔばらつきは、数ｍＶから数１０ｍＶと大きい。このため、ＭＯＳトランジスタを用いた差動アンプでは、それによるオフセット電圧が発生する。

このオフセット電圧を、回路全体で足し合わせてアンプの入力電圧に換算したものが、所謂、入力換算オフセット電圧である。図１のＶ_ＯＳは、入力換算オフセット電圧を表している。

図６に、ＭＯＳトランジスタを用いた差動アンプの典型例を示す。差動アンプは、ソースが共通接続され、ゲートに電圧Ｖ_ＩＮ ⁻、Ｖ_ＩＮ ^＋をそれぞれ入力し差動対をなすＮチャネルＭＯＳトランジスタＭ１、Ｍ２と、電源Ｖ_ＥＸＴとＮチャネルＭＯＳトランジスタＭ１、Ｍ２のドレイン間に接続され、差動対の能動負荷をなしカレントミラー構成のＰチャネルＭＯＳトランジスタＭ３、Ｍ４と、ＮチャネルＭＯＳトランジスタＭ１、Ｍ２の共通ソースとグランド間に接続され定電流源をなすＮチャネルＭＯＳトランジスタＭ５と、電源Ｖ_ＥＸＴと出力端子Ｖ_ＯＵＴ間に接続され、ゲートがトランジスタＭ４、Ｍ２のドレイン同士の接続点に接続されたＰチャネルＭＯＳトランジスタＭ６と、出力端子Ｖ_ＯＵＴとグランド間に接続され定電流源をなすＮチャネルＭＯＳトランジスタＭ７を備え、ＮチャネルＭＯＳトランジスタＭ５、Ｍ７のゲートにはバイアス電圧Ｖ_ＢＩＡＳが供給される。

この差動アンプにおいて、特に入力換算オフセットに影響を与えるのが、入力段の差動対トランジスタＭ１、Ｍ２である。

このオフセット電圧Ｖ_ＯＳと出力電圧Ｖ_ＲＥＦの関係は、次式（４）で表される。

（４）

ここで、上式（４）は、以下の２つ方程式をそれぞれＶ_ＯＳで微分することで求めることができる。式（５）は、図１において、抵抗Ｒ２の端子間電圧が、ＢＪＴ Ｑ１、Ｑ２のベース−エミッタ間電圧の差電圧ΔＶ_ＢＥとオフセット電圧Ｖ_ＯＳとの和に等しいことに対応している。また式（６）は、ノードＮ１、Ｎ２の電圧の差がオフセット電圧Ｖ_ＯＳとなることに対応している。

（５）

（６）

上式（４）から、図１の回路構成の場合、オフセット電圧Ｖ_ＯＳは、１０倍以上されて、差動アンプＡ１の出力として現れることになる。

これは、通常のアプリケーションにおいても無視できない量である。このため、レーザーや電気ヒューズなどで抵抗Ｒ１またはＲ２をトリミングする必要がある。

また、図１の回路構成の場合、出力電圧Ｖ_ＲＥＦは、１．２Ｖ〜１．３Ｖである。したがって、図７に示すように、電源電圧Ｖ_ＥＸＴとして、少なくとも１．３Ｖ以上必要となる。なお、図７は、従来の回路と後述される本発明について、出力電圧Ｖ_ｏｕｔ（Ｖ_ＲＥＦ）（縦軸）と電源電圧Ｖ_ＥＸＴ（横軸）の関係を対比して示した図である。

図２は、特許文献１（特開平８−３２０７３０号公報）に開示されている回路構成を示す図である。図２を参照すると、ＮＰＮ型 Ｑ１のエミッタは、直接、グランド電位に接続され（接地され）、ＮＰＮ型ＢＪＴ Ｑ２のエミッタは抵抗Ｒ２を介してグランド電位に接続され、ＢＪＴ Ｑ１、Ｑ２のコレクタは、差動アンプＡ１の非反転入力端子（＋）、反転入力端子（−）にそれぞれ接続されている。３つの抵抗Ｒ０、Ｒ０、Ｒ１の一端は、差動アンプＡ１の出力端子に共通接続され、抵抗Ｒ０、Ｒ０の他端は、ＢＪＴ Ｑ１、Ｑ２のコレクタにそれぞれ接続され、抵抗Ｒ１の他端は、ＮＰＮ型ＢＪＴ Ｑ３のコレクタとベースに接続されている。ＢＪＴ Ｑ３のベースは、ＢＪＴ Ｑ１、Ｑ２のベースに接続されている。ＢＪＴ Ｑ１のベースとＢＪＴ Ｑ２のベースの間は抵抗Ｒ３が接続されている。ＢＪＴ Ｑ１、Ｑ２のエミッタサイズ比は１：Ｎ（ただし、Ｎは所定の正整数）とされる。この構成では、ＮＰＮ型のＢＪＴを用いてΔＶ_ＢＥ発生用抵抗Ｒ２をエミッタに接続し、差動アンプＡ１への帰還は、それらのコレクタ端子から行っている。

図２の基準電圧発生回路において、ＰＴＡＴ電流を発生するＰＴＡＴ電流発生部は、抵抗Ｒ０、Ｒ２、Ｒ３、ＢＪＴ Ｑ１、Ｑ２よりなる。温度係数が負の電圧を生成する基準電圧発生部は、抵抗Ｒ１とＢＪＴ Ｑ３よりなる。

ＢＪＴ Ｑ１、Ｑ２、Ｑ３のコレクタ電流Ｉ_１、Ｉ_２、Ｉ_３は、後述の式（８）、（９）、（１０）からわかるように、比例関係にあり、いずれもＰＴＡＴ電流になる。この回路の出力電圧Ｖ_ＲＥＦは、トランジスタＱ３のベース−エミッタ間電圧Ｖ_ＢＥ３と、抵抗Ｒ１の端子間電圧Ｒ_１・Ｉ_１の和となり、次式（７）で表される。

（７）

トランジスタＱ３のベース−エミッタ間電圧Ｖ_ＢＥ３は、負の温度依存性（温度係数が負）、電流Ｉ_３は正の温度依存性（温度係数が正）を持つことから、抵抗Ｒ１を適当に調整することにより、図１の回路と同様、温度依存性がキャンセルされたバンドギャップ電圧を得ることができる。

特開平８−３２０７３０号公報 Behzad Razavi著、黒田 忠広訳、"アナログＣＭＯＳ集積回路の設計"、第４７０−４７１頁、図１１．１１、丸善株式会社

図２の構成によれば、差動アンプのＭＯＳのオフセットによる出力誤差を大幅に低減することができる。この点は、特許文献１には記載は無く、本願発明者等が、全く独自に見出した特性である。以下、本願発明者等によって為された解析結果に基づいて説明する。

図２におけるオフセット電圧Ｖ_ＯＳと出力電圧Ｖ_ＲＥＦの関係は、次式（８）で表される。

（８）

また、ＢＪＴ Ｑ２のＱ１のベース−エミッタ間電圧をＶ_ＢＥ２、エミッタ電流をＩ_２’とすると、ベース電圧はＶ_ＢＥ２＋Ｒ２・Ｉ_２’で与えられる。また、ＢＪＴ Ｑ２のベース接地電流増幅率をα（Ｉ_２＝αＩ_２’）とすると、Ｑ２のベース電流Ｉ_Ｂは、（１−α）Ｉ_２／αで与えられる。図２において、ＢＪＴ Ｑ２のベース電圧は、Ｑ１のベース−エミッタ間電圧をＶ_ＢＥ１とすると、Ｖ_ＢＥ１＋Ｒ３・Ｉ_Ｂ＝となり、Ｖ_ＢＥ２＋Ｒ２・Ｉ_２’＝Ｖ_ＢＥ１＋Ｒ３・（１−α）Ｉ_２／α、Ｒ３＝２Ｒ２より、次式（９）が導出される。

（９）

また、抵抗Ｒ１に流れる電流Ｉ_３は、ＢＪＴ Ｑ３のコレクタ電流Ｉ_１と、３つのＢＪＴ Ｑ１、Ｑ２、Ｑ３のベース電流Ｉ_Ｂの和であるため、次式（１０）が成り立つ。

（１０）

したがって、出力電圧Ｖ_ＲＥＦは、次式（１１）で表される。

（１１）

ここで、式（８）、（９）をそれぞれオフセット電圧Ｖ_ＯＳで微分して、さらに式（１０）、（１１）を使って、ｄＶ_ＲＥＦ／ｄＶ_ＯＳのＶ_ＯＳ→０を求めると、次式（１２）が得られる。

（１２）

αは、ＢＪＴ Ｑ１、Ｑ２のベース接地電流増幅率（α＜１）である。式（１２）を計算すると、ｄＶ_ＲＥＦ／ｄＶ_ＯＳとして、１〜２の値が得られる。したがって、図２の回路構成では、オフセット電圧Ｖ_ＯＳは１〜２倍されて出力電圧に現れることになる。

この値は、図１の構成（オフセット電圧Ｖ_ＯＳは１０倍以上されて出力として現れる）と比べ、十分に小さい。これは、定性的には、ＢＪＴ Ｑ１、Ｑ２と２つの抵抗Ｒ０による増幅作用のためであるということができる。

すなわち、出力電圧Ｖ_ＲＥＦが変化すると、その変化分は、抵抗Ｒ１を介して、ＢＪＴ Ｑ３のベースとコレクタ電位の変化となって現れる。

そして、ＢＪＴ Ｑ３のベース電位の変化は、ＢＪＴ Ｑ１、Ｑ２のベース電流の変化となる。この電流変化が、ＢＪＴ Ｑ１、Ｑ２と２つの抵抗Ｒ０で増幅され、それぞれのコレクタ（ノードＮ１、Ｎ２）に現れ、差動アンプＡ１の入力となる。この増幅される分だけ、図１の構成の場合よりも、小さな出力電圧Ｖ_ＲＥＦの変化で、Ｖ_ＯＳによるノードＮ１、Ｎ２間のアンバランスを補正することができる。

前述したように、差動アンプのオフセット電圧は数ｍＶ〜数１０ｍＶであることから、この誤差の大きさは、メモリや論理回路の内部電源としてのアプリケーションにおいてはほとんど無視できる。つまり、トリミングは不要になる。

しかしながら、図２の回路構成において、その出力電圧は、図１の回路構成と同じく、１．２Ｖ〜１．３Ｖである。このため、電源電圧は、１．３Ｖ以上必要である。

近年、１．５Ｖ以下で動作するＬＳＩが増えてきており、そのためには、基準電圧は余裕をとって、１Ｖ程度まで動作することが必要である。

上記したように、図１の回路構成においては、基準電圧発生回路の構成要素に、ＭＯＳトランジスタを使った場合、出力電圧のばらつきが大きい、という問題があった。

また、この問題を解決するための構成として、図２に示した基準電圧発生回路においては、出力電圧が１．２Ｖ程度とされることから、この基準電圧発生回路を動作させるためには１．３Ｖ以上の電源電圧が必要である、という問題があった。

したがって、本発明は上記問題点に鑑みて創案されたものであって、その目的は、ばらつきが小さく、動作開始電圧の低い基準電圧発生回路を提供することにある。

本願で開示される発明は、上記課題を解決するため概略以下の構成とされる。

本発明の１つの側面に係る基準電圧発生回路は、温度係数が正の第１の電流を生成する電流発生部と、温度係数が負の電圧を生成する電圧発生部と、抵抗に温度係数が正の電流を流すことで前記抵抗の端子間に現れる温度係数が正の電圧と、前記温度係数が負の電圧とを合成した電圧を生成する合成部と、を備えた基準電圧発生回路であって、温度係数が正の第２の電流を生成する補償電流発生部をさらに備え、前記抵抗には、前記第１の電流と前記第２の電流とを合成（重畳）した電流を流し、前記合成部は、前記第１の電流と前記第２の電流との合成電流による前記抵抗の端子電圧と、前記温度係数が負の電圧とを合成した電圧を生成し、基準電圧として出力する、ことを特徴としている。前記抵抗には、前記第１の電流と前記第２の電流との電流和が流れる。

本発明において、好ましくは、前記補償電流発生部は、出力される前記基準電圧から、温度係数が負の電圧を減算した差電圧に比例する電流を、前記第２の電流として出力する。本発明において、前記第２の電流は、温度係数が前記第１の電流よりも大としてもよい。

本発明において、前記合成部が、差動アンプよりなり、前記電流発生部は、前記差動アンプの出力端子に一端が接続された第１の抵抗と、前記第１の抵抗の他端にコレクタが接続され、エミッタがグランド電位に接続された第１のトランジスタと、前記差動アンプの出力端子に一端が接続された第２の抵抗と、前記第２の抵抗の他端にコレクタが接続され、エミッタが第３の抵抗を介してグランド電位に接続された第２のトランジスタと、を備えた構成としてもよい。前記電圧発生部は、前記差動アンプの出力端子に一端が接続された第４の抵抗と、前記第４の抵抗の他端にコレクタとベースが接続され、エミッタがグランド電位に接続された第３のトランジスタとを備えた構成としてもよい。前記第２のトランジスタのベースは、前記第１のトランジスタのベースに第５の抵抗を介して接続され、且つ、前記第３のトランジスタのコレクタ及びベースは前記第１のトランジスタのベースが接続され、前記第１及び第２のトランジスタのコレクタは前記差動アンプの非反転入力端子及び反転入力端子にそれぞれ接続される。前記補償電流発生部は、前記差動アンプの出力端子に一端が接続された第６の抵抗と、前記第４の抵抗の他端にコレクタが接続され、エミッタがグランド電位に接続された第４のトランジスタと、エミッタがグランド電位に接続され、前記第６の抵抗の他端にコレクタとベースが共通に接続され、コレクタとベースが前記第４のトランジスタのベースに接続された第５のトランジスタと、を備えた構成としてもよい。

本発明の他の側面に係る基準電圧発生回路は、温度係数が正の第１の電流を生成する電流発生部と、温度係数が負の電圧を生成する電圧発生部と、前記電圧発生部で生成された温度係数が負の電圧を分圧する分圧回路と、前記第１の電流を抵抗に流して得られる端子電圧と、前記温度係数が負の電圧を前記分圧回路で分圧した電圧を合成した電圧を生成出力する合成部と、を備えている。

本発明において、前記合成部は、差動アンプよりなる。前記電流発生部は、前記差動アンプの出力端子に一端が接続された第１の抵抗と、前記第１の抵抗の他端にコレクタが接続され、エミッタがグランド電位に接続された第１のトランジスタと、前記差動アンプの出力端子に一端が接続された第２の抵抗と、前記第２の抵抗の他端にコレクタが接続され、エミッタが第３の抵抗を介してグランド電位に接続された第２のトランジスタと、を備えた構成としてもよい。前記電圧発生部は、前記差動アンプの出力端子に一端が接続された第４の抵抗と、前記第４の抵抗の他端にコレクタが接続され、エミッタがグランド電位に接続された第３のトランジスタとを備えた構成としてもよい。前記第１及び第２の抵抗と前記第１及び第２のトランジスタのコレクタとの接続点に非反転入力端子及び反転入力端子がそれぞれ接続され、出力端子が前記第３のトランジスタのベースに接続された別の差動アンプを備え、さらに、前記第１乃至第３のトランジスタのベースは共通接続され、前記第１乃至第３のトランジスタの共通接続されたベース・ノードとグランド間に直列形態に接続された複数の抵抗よりなる分圧回路を備えている。前記分圧回路による分圧出力電圧が、前記差動アンプの非反転入力端子に入力され、前記第４の抵抗と前記第３のトランジスタのコレクタの接続点が、前記差動アンプの反転入力端子に接続された構成としてもよい。

本発明において、前記電流発生部において、前記第１、第２のトランジスタのエミッタサイズの比が１：Ｎ（Ｎは１より大の整数）とされる。また、前記温度係数が負の電圧は、バイポーラトランジスタのベース−エミッタ間電圧に相当するものである。

本発明において、前記温度係数が正の第１の電流は、熱電圧（＝ｋＴ／ｑ、ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷）に比例した電流である。

本発明の１つの側面に係る回路は、好ましくは、少なくとも第１、第２、第３の抵抗、第１の差動アンプ、第１、第２、第３のトランジスタ（バイポーラジャンクショントランジスタ）を有し、該第１のトランジスタのコレクタ端子と該第１の差動アンプの第１の入力端子を接続し、第２のトランジスタのコレクタ端子と該第１の差動アンプの第２の入力端子を接続し、該第１、第２、第３の抵抗の一端と差動アンプの出力を接続し、第１の抵抗の他端は第１のトランジスタのコレクタに、第２の抵抗の他端は第２のトランジスタのコレクタに、第３の抵抗の他端は、該第３のトランジスタのコレクタおよびベースに、さらに該第３のトランジスタのベースは該第１および該第２のトランジスタのベースに接続され、第１と第２のトランジスタのエミッタサイズ比は１：Ｎに設定されており、該第３の抵抗に、該第１のトランジスタまたは、該第２のトランジスタのコレクタ電流にほぼ等しい電流とそれよりも大きな正の温度係数を持つ電流を重畳させて流し、該第３の抵抗の両端に発生した電圧と該第３のトランジスタのベース−エミッタ間電圧とを加算した電圧を出力すればよい。

本発明の他の側面に係る回路は、好ましくは、少なくとも第１の抵抗、第１の差動アンプ、第１、第２、第３のトランジスタ（バイポーラジャンクショントランジスタ）を有し、該第１のトランジスタのコレクタ端子と該第１の差動アンプの第１の入力端子を接続し、該第２のトランジスタのコレクタ端子と該第１の差動アンプの第２の入力端子を接続し、該第１および第２のトランジスタのベースと該第１の差動アンプの出力を接続し、該第１と第２のトランジスタのエミッタサイズ比は１：Ｎに設定されており、該第１のトランジスタのベース−エミッタ間電圧を分圧した電圧と、該第１の抵抗に、該第１のトランジスタまたは、該第２のトランジスタのコレクタ電流と等しい電流を流すことにより得られる電圧とを加算した電圧を出力すればよい。

本発明の別の側面に係る基準電圧発生回路は、第１の端子がグランド電位に接続され、制御端子と第２の端子が接続された第１のトランジスタと、第１の端子が第１の抵抗を介してグランド電位に接続され、制御端子が前記第１のトランジスタの第２の端子と制御端子とに共通接続された第２のトランジスタと、前記第１トランジスタの第２の端子と、前記第２のトランジスタの第２の端子に、差動入力対がそれぞれ接続された差動アンプと、
前記第１及び第２のトランジスタの第２の端子に一端がそれぞれ接続され、前記差動アンプの出力端に他端が共通接続された第２及び第３の抵抗を備えている。

本発明のさらに他の側面に係る回路は、好ましくは、第１、第２、第３の抵抗、チャネル幅比が１：Ｎの第１、第２のＭＯＳトランジスタ、第１の差動アンプを有し、該第１、第２の抵抗の一端は、該差動アンプの出力に、該第１の抵抗の他端は該第１のＭＯＳトランジスタのドレイン及びゲートと該第１の差動アンプの第１の入力端子に、該第２の抵抗の他端は該第２のＭＯＳトランジスタのドレインと該第１の差動アンプの第２の入力端子に、該第３の抵抗の一端は該第２のＭＯＳトランジスタのソースに、該第３の抵抗の他端はグランド電位に接続し、かつ、該第１および該第２のＭＯＳトランジスタのしきい電圧を、ＢＪＴのベース−エミッタ間電圧よりも低く設定し、該第１の差動アンプの出力端子から出力すればよい。

本発明によれば、該第１の差動アンプのオフセット電圧依存性を小さくしたまま、１．２Ｖより低い電圧で温度依存性をキャンセルすることができるのでばらつきが小さく、温度依存性の小さい基準電圧発生回路を実現できる。

上記した本発明についてさらに詳細に説明すべく添付図面を参照して説明する。本発明は、図３を参照すると、温度係数が正の第１の電流（Ｉ_１）を生成するＰＴＡＴ電流発生部（ＢＪＴ Ｑ１、Ｑ２、抵抗Ｒ０、Ｒ０、Ｒ２、Ｒ４）と、温度係数が負の電圧（Ｖ_ＢＥ３）を生成する基準電圧発生部（ＢＪＴ Ｑ３、抵抗Ｒ１）と、抵抗（Ｒ１）の端子電圧と、前記温度係数が負の電圧（Ｖ_ＢＥ３）とを合成した電圧を生成する合成部（差動アンプＡ１）とを備え、さらに、温度係数が正の第２の電流を生成する補償電流発生部（Ｑ４、Ｑ５、抵抗Ｒ３）を備えている。ＰＴＡＴ電流発生部のＢＪＴ Ｑ１、Ｑ２のエミッタサイズ比は１：Ｎに設定されている。抵抗（Ｒ１）に流す電流として、第２の電流（Ｉ_４）を第１の電流（Ｉ_１）に重畳した合成電流（和電流）（Ｉ_３）を流し、合成部（Ａ１）は、第１の電流（Ｉ_１）と第２の電流（Ｉ_４）の合成電流による抵抗（Ｒ１）の端子電圧と、前記温度係数が負の電圧（Ｖ_ＢＥ３）とを合成した電圧を基準電圧（Ｖ_ＲＥＦ）として出力する。補償電流発生部は、合成部（Ａ１）から出力される電圧（Ｖ_ＲＥＦ）から、温度係数が負の電圧（Ｑ５のベース−エミッタ間電圧Ｖ_ＢＥ）を減算した差電圧に比例する電流を、第２の電流（Ｉ_４）として出力するカレントミラーより構成される。

本発明によれば、抵抗（Ｒ１）に、トランジスタ（Ｑ１またはＱ２）のコレクタ電流（Ｉ_１又はＩ_２）にほぼ等しい電流と、それよりも大きな正の温度係数を持つ電流（Ｉ_４）を重畳させて流し、抵抗（Ｒ１）の端子間電圧と、トランジスタ（Ｑ３）のベース−エミッタ間電圧（Ｖ_ＢＥ３）を加算した電圧を出力する。

かかる構成により、差動アンプ（Ａ１）のオフセット電圧依存性を小さくしたまま、１．２Ｖよりも低い電圧で、温度依存性をキャンセルすることができる。このため、ばらつきが小さく、温度依存性の小さい基準電圧発生回路を実現できる。

また、本発明の別の実施の形態として、図４を参照すると、温度係数が正の第１の電流を生成するＰＴＡＴ電流発生部（ＢＪＴ Ｑ１、Ｑ２、抵抗Ｒ１、Ｒ１、Ｒ２）と、温度係数が負の電圧を生成する基準電圧発生部（ＢＪＴ Ｑ３、抵抗Ｒ０）と、前記基準電圧発生部で生成された温度係数が負の電圧を分圧する分圧回路（Ｒ３、Ｒ４）と、前記第１の電流を抵抗に流して得られる端子電圧と、前記温度係数が負の電圧（Ｖ_ＢＥ）を、分圧回路（Ｒ３、Ｒ４）で分圧した電圧を合成した電圧を生成出力する合成部（差動アンプＡ２）とを備えている。ＰＴＡＴ電流発生部のＢＪＴ Ｑ１、Ｑ２のエミッタサイズ比は１：Ｎに設定されている。さらに、ＰＴＡＴ電流発生部のＢＪＴ Ｑ１のコレクタと抵抗Ｒ１の接続点に非反転入力端子が接続され、ＢＪＴ Ｑ１のコレクタと抵抗Ｒ１の接続点に反転入力端子が接続され、出力端子がＢＪＴ Ｑ３のベースに接続された差動アンプ（Ａ２）を備えている。ＢＪＴ Ｑ１、Ｑ２、Ｑ３のベースは共通に接続されている。差動アンプ（Ａ２）の非反転入力端子は、分圧回路（Ｒ３、Ｒ４）の出力端子に接続され、反転入力端子は、ＢＪＴ Ｑ３と抵抗Ｒ０の接続点に接続されている。ＢＪＴ Ｑ１のベース−エミッタ間電圧（＝Ｖ_ＢＥ）を分圧した電圧（＝｛Ｒ４／（Ｒ３＋Ｒ４）｝Ｖ_ＢＥ）と、抵抗（Ｒ０）に、ＢＪＴ Ｑ１、Ｑ２のコレクタ電流（Ｉ_１又はＩ_２）とほぼ等しい電流を流すことにより得られる電圧とを加算した電圧を出力することにより、該差動アンプ（Ａ１）のオフセット電圧依存性を小さくしたまま、１．２Ｖよりも低い電圧で温度依存性をキャンセルすることができる。このため、本発明の別の実施の形態によれば、ばらつきが小さく、温度依存性の小さい基準電圧発生回路を実現できる。

本発明のさらに別の実施の形態によれば、図５を参照すると、第１の端子がグランド電位に接続され、制御端子と第２の端子が接続された第１のトランジスタ（Ｍ１）と、第１の端子が第１の抵抗（Ｒ２）を介してグランド電位に接続され、制御端子が前記第１のトランジスタの第２の端子と制御端子とに共通接続された第２のトランジスタ（Ｍ２）と、前記第１トランジスタの第２の端子と、前記第２のトランジスタの第２の端子に、差動入力対がそれぞれ接続された差動アンプ（Ａ１）と、前記第１及び第２のトランジスタ（Ｍ１、Ｍ２）の第２の端子に一端がそれぞれ接続され、前記差動アンプ（Ａ１）の出力端に他端が共通接続された第２及び第３の抵抗（Ｒ１、Ｒ１）を備えている。第１、第２のトランジスタ（Ｍ１、Ｍ２）をＭＯＳトランジスタで構成し、チャネル幅（Ｗ）の比は１：Ｎに設定される。第１および該第２のＭＯＳトランジスタのしきい電圧を、ＢＪＴのベース−エミッタ間電圧よりも低く設定し、該第１の差動アンプの出力端子から出力することにより、該第１の差動アンプのオフセット電圧依存性を小さくしたまま、１．２Ｖより低い電圧で温度依存性をキャンセルすることができるのでばらつきが小さく、温度依存性の小さい基準電圧発生回路を実現できる。なお、この実施の形態において、第１、第２のトランジスタは、エミッタサイズの比が１：ＮのＢＪＴであってもよい。以下、実施例に即して説明する。

図３は、本発明の第一の実施例の構成を示す図である。本実施例は、図２に示した回路に対して、抵抗Ｒ１を、出力電圧Ｖ_ＲＥＦ＜バンドギャップ電圧となるように、その抵抗値をより小さくしている。そして、ＰＴＡＴ電流よりも大きな正の温度係数を持つ電流を発生するための補償電流発生部を新たに設け、補償電流発生部で生成した電流を、ＰＴＡＴ電流と合成して、抵抗Ｒ１に流すように構成したものである。

より詳細には、図３を参照すると、本実施例の基準電圧発生回路において、補償電流発生部は、抵抗Ｒ１とトランジスタＱ３のベースとコレクタの接続点にコレクタが接続され、エミッタがグランド電位に接続されたＢＪＴ Ｑ４と、エミッタがグランド電位に接続され、差動アンプＡ１の出力に抵抗Ｒ３を介してコレクタとベースが接続されたＢＪＴ Ｑ５を備え、ＢＪＴ Ｑ４、Ｑ５のベースは共通接続され、カレントミラーを構成している。

図３を参照すると、本実施例において、ＰＴＡＴ電流発生部は、図２の構成と同様とされており、差動アンプＡ１の出力に一端が接続された抵抗Ｒ０と、この抵抗Ｒ０の他端にコレクタが接続され、エミッタがグランド電位に接続されたＢＪＴ Ｑ１と、差動アンプＡ１の出力に一端が接続された抵抗Ｒ０と、この抵抗Ｒ０の他端にコレクタが接続され、エミッタが抵抗Ｒ２を介してグランド電位に接続されたＢＪＴ Ｑ２とを備え、ＢＪＴ Ｑ１、Ｑ２のエミッタサイズ比は１：Ｎとされる。

また、基準電圧発生部は、差動アンプＡ１の出力に一端が接続された抵抗Ｒ１と、抵抗Ｒ１の他端にコレクタとベースが接続され、エミッタがグランド電位に接続されたＢＪＴ Ｑ３を備えている。ＢＪＴ Ｑ２のベースは、ＢＪＴ Ｑ１のベースに抵抗Ｒ４を介して接続され、ＢＪＴ Ｑ３のベースとコレクタは、ＢＪＴ Ｑ１のベースに接続されている。

かかる構成により、差動アンプのオフセット電圧依存性（Ｖ_ＯＳ依存性）を小さくしたまま、従来技術のバンドギャップ電圧（１．２Ｖ）よりも低い電圧で温度依存性をキャンセルすることができる。図７には、本発明と従来技術における、出力電圧と外部電圧の関係が対比して示されている。なお、図７において、縦軸の出力電圧（Ｖ_ｏｕｔ）は、出力基準電圧Ｖ_ＲＥＦに対応する。例えば出力電圧は、従来技術では１．２６Ｖであるのに対して、本発明によれば、出力電圧（Ｖ_ｏｕｔ）の温度依存性をキャンセルし、差動アンプのオフセット電圧依存性を小さくしながら、従来技術よりも低い出力電圧を出力することができる。

ＰＴＡＴ電流よりも大きな正の温度係数を持つ電流Ｉ_５は、抵抗Ｒ３とＢＪＴ Ｑ５によって生成される。抵抗Ｒ３の一端は、差動アンプＡ１の出力端子に接続され、抵抗Ｒ３の他端は、エミッタがグランド電位に接続されたＢＪＴ Ｑ５のベースとコレクタに接続されている。

また、ＢＪＴ Ｑ４のコレクタを、ＢＪＴ Ｑ３のコレクタと抵抗Ｒ１の接続ノードに接続し、そのベースを、ＢＪＴ Ｑ５のコレクタとベースに接続することにより、カレントミラーを構成し、電流Ｉ_５に比例した電流Ｉ_４（＝Ｉ_５）を抵抗Ｒ１に流す。

ここで、カレントミラー回路（Ｑ４、Ｑ５）の入力電流Ｉ_５（ＢＪＴ Ｑ５のコレクタ電流）は、次式（１３）で表される。

（１３）

出力電圧（基準電圧）Ｖ_ＲＥＦは、温度依存性が相殺され、温度係数が零とすると、電流Ｉ_５の温度依存性は、トランジスタＱ５のベース−エミッタ間電圧の負極性−Ｖ_ＢＥで決まることになる。

一方、ＰＴＡＴ電流を発生するためのＢＪＴ Ｑ１とＱ２のベース−エミッタ間電圧Ｖ_ＢＥの差ΔＶ_ＢＥは、上式（１）で表される。

Ｖ_ＢＥの温度依存性は−２ｍＶ／℃、
ΔＶ_ＢＥは、Ｎ＝１０として、＋０．２ｍＶ／℃となり、
Ｖ_ＢＥの方が、温度依存性は１０倍程度大きい。

補償電流発生部の出力電流Ｉ_４の温度係数（正特性）は、Ｑ１、Ｑ２のベース−エミッタ間電圧の差電圧に基づくＰＴＡＴ電流Ｉ_１の温度係数よりも大となる。

したがって、補償電流発生部の出力電流Ｉ_４を抵抗Ｒ１にも流すようにすることで、抵抗Ｒ１は、図２の構成の場合よりも小さな抵抗値で、出力電圧の温度依存性をキャンセルできることになる。抵抗Ｒ１の端子間電圧に関して、該抵抗Ｒ１に流れる電流Ｉ_３の温度依存性は、ＰＴＡＴ電流Ｉ_１と、補償電流発生部の出力電流Ｉ_４とを重畳した電流（和電流）に相当する（実効的に温度係数の値が大となる）。

ここで、出力電圧Ｖ_ＲＥＦは、式（７）より、次式（１４）で与えられる。

（１４）

式（１４）より、抵抗Ｒ１の抵抗値を小さくすることで、差動アンプよりＡ１出力される基準電圧Ｖ_ＲＥＦはより低くなる。すなわち、１．２Ｖ以下の基準電圧Ｖ_ＲＥＦを出力することができる。

次に、本発明の第２の実施例を説明する。図４は、本発明の第２の実施例の構成を示す図である。本実施例は、２個のＢＪＴ Ｑ１、Ｑ２（エミッタサイズ比１：Ｎ）のコレクタ端子と差動アンプＡ１の差動入力端子をそれぞれ接続し、ＢＪＴ Ｑ１、Ｑ２のベースと差動アンプＡ１の出力を接続して帰還ループを作り、ＢＪＴ Ｑ２のエミッタには、一端がグランド電位に接続された抵抗Ｒ２を接続することにより、ＢＪＴ Ｑ１、Ｑ２のベースおよびコレクタにＰＴＡＴ電流が流れるようにし、ＢＪＴ Ｑ１のベース−エミッタ間電圧Ｖ_ＢＥを分圧した電圧と、ＰＴＡＴ電流を、抵抗Ｒ１よりの抵抗値の小さい抵抗Ｒ０に流したときの電圧を合成することにより、Ｖ_ＯＳ依存性を小さくしたまま、従来のバンドギャップ電圧（１．２Ｖ）より低い電圧で温度依存性をキャンセルできるようにしている。

ここで、ＢＪＴ Ｑ１、Ｑ２のコレクタ電流Ｉ_１、Ｉ_２がＰＴＡＴ電流になることは、以下のように証明される。ただし、αはＢＪＴ Ｑ２の電流増幅率（Ｉ_２＝αＩ_２’）である。

（１５）

前述の式（３）において、ＢＪＴ Ｑ１のベース−エミッタ間電圧Ｖ_ＢＥ１と抵抗Ｒ１に係数ｍ（０＜ｍ＜１）を共通に掛けた場合、出力電圧は、ｍ×Ｖ_ＲＥＦと小さくなるが、温度依存性がないという特性は、そのまま保たれることは明らかである。

本実施例は、この原理に基づいている。すなわち、抵抗Ｒ３とＲ４により、ベース−エミッタ間電圧Ｖ_ＢＥの分圧電圧を発生する。

一方、新たにＢＪＴ Ｑ３を設け、ＢＪＴ Ｑ３のベースを、ＢＪＴ Ｑ１、Ｑ２のベースと接続することにより、カレントミラーを構成する。かかる構成により、ＢＪＴ Ｑ３に、ＰＴＡＴ電流Ｉ_３が流れる。

本実施例においては、図４に示すように、差動アンプＡ２が追加されており、非反転入力端子（＋）を抵抗Ｒ３とＲ４の接続点に接続して、ベース−エミッタ間電圧Ｖ_ＢＥの分圧電圧（Ｖ_ＢＥ×Ｒ４／（Ｒ３＋Ｒ４））を入力し、その出力を、抵抗Ｒ０を介してＢＪＴ Ｑ３のコレクタに接続している。このような構成にすることにより、ＢＪＴ Ｑ３のコレクタ（差動アンプＡ２の反転入力端子に接続される）は、ベース−エミッタ間電圧Ｖ_ＢＥの分圧電圧とされる。

ＢＪＴ Ｑ３のコレクタには、ＰＴＡＴ電流Ｉ_３が流れることから、抵抗Ｒ０にも、ＰＴＡＴ電流Ｉ_３が流れる。ここで、抵抗Ｒ０の抵抗値を、ベース−エミッタ間電圧Ｖ_ＢＥを分圧しないで温度依存性をキャンセルできる大きさに対して、ベース−エミッタ間電圧Ｖ_ＢＥの分圧比（＝｛Ｒ４／（Ｒ３＋Ｒ４）｝）と同じ係数を掛けた値にすると、温度依存性がなく、従来の回路よりも低い電圧の基準電圧Ｖ_ＲＥＦを得ることができる。

差動アンプＡ２の出力端子は、ＰＴＡＴ電流発生回路の抵抗Ｒ１の一端にも接続されている。差動アンプＡ２の出力電圧は、外部電圧電圧、温度に依存しないので、安定なＰＴＡＴ電流を得ることができる。

次に、本発明の第３の実施例を説明する。図５は、本発明の第３の実施例の構成を示す図である。本実施例は、ＰＴＡＴ電流の発生と基準電圧の発生のためにＭＯＳトランジスタを用いている。

ＭＯＳトランジスタの閾値電圧Ｖ_Ｔは、ＢＪＴのベース−エミッタ間電圧Ｖ_ＢＥよりも低くすることができる。このため、本実施例によれば、ＢＪＴを用いた場合の構成と比べてより低いレベルの出力電圧Ｖ_ＲＥＦを得ることができる。

図５を参照すると、本実施例は、３個の抵抗（Ｒ１が２個、Ｒ２が１個）とチャネル幅比を１：Ｎに設定したＭＯＳトランジスタＭ１、Ｍ２、及び、差動アンプＡ１から構成される。

ＮチャネルＭＯＳトランジスタＭ１は、ダイオード接続され、そのドレイン端子とゲート端子を差動アンプＡ１の非反転入力端子（＋）へ接続されている。ＮチャネルＭＯＳトランジスタＭ２のドレイン端子は差動アンプＡ１の反転入力端子（−）に接続され、ＭＯＳトランジスタＭ２のゲートは、ＭＯＳトランジスタＭ１のドレイン及びゲートに接続され、ＭＯＳトランジスタＭ２のソースは、抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は、グランド電位に接続されている。ＭＯＳトランジスタＭ１、Ｍ２のドレインには、一端が差動アンプＡ１の出力端子に共通接続された２つの抵抗Ｒ１、Ｒ１の他端に、それぞれ接続されている。

ＭＯＳトランジスタでは、弱反転領域（またはサブスレッショールド領域）で動作させたとき、ＢＪＴのベース−エミッタ間電圧とコレクタ電流の関係と同様に、ゲート−ソース電圧とドレイン電流の間には、次式（１６）が成り立つ。

（１６）

ここで、ｎはプロセスに依存する定数であり、通常１〜２の値を取る。

したがって、図５のような構成とすることにより、ＢＪＴを使った場合と同じく、抵抗Ｒ１には、ＰＴＡＴ電流Ｉ_１（＝Ｉ_２）が流れる。すなわち、ＭＯＳトランジスタＭ１、Ｍ２のゲート・ソース間電圧の差電圧ΔＶ_ＧＳ＝Ｖ_ＧＳ１−Ｖ_ＧＳ２は、次式（１７）で表される。ただし、ｎ＝１としている。したがって、Ｉ_１（＝Ｉ_２）は次式（１８）で表される。

（１７）

（１８）

一方、ＭＯＳトランジスタのしきい電圧Ｖ_Ｔも、ＢＪＴのベース−エミッタ間電圧Ｖ_ＢＥとほぼ同じ温度依存性を持っている。

したがって、ＭＯＳトランジスタのしきい電圧Ｖ_ＴをＢＪＴのベース−エミッタ間電圧Ｖ_ＢＥよりも低くすることで、ＢＪＴを用いた場合よりも、低い出力電圧Ｖ_ＲＥＦで、温度依存性をキャンセルすることができる。これは、本実施例の回路では，次式（１９）が成り立つことから明らかである。

（１９）

式（１９）から、第１項は負、第２項は正の温度依存性を持つことから、抵抗Ｒ１を適当に調整することにより、温度依存性をキャンセルできることがわかる。

ここで、本実施例において、出力電圧（出力基準電圧）Ｖ_ＲＥＦの差動アンプの入力オフセット電圧依存性は、図３、図４を参照して説明した前記第１、第２の実施例とほぼ同程度である。

これは、前記第１、第２の実施例と同様、ＭＯＳトランジスタＭ２の増幅作用により、出力電圧ＶＲＥＦのわずかな変化（ＶＯＳ程度）で、Ｍ２のドレイン電流が変化し、Ｒ１によりそのドレイン電圧が大きく変化するためである。

本実施例の回路構成では、プロセスばらつきに伴うＭＯＳトランジスタのしきい値電圧Ｖ_Ｔの絶対値ばらつき（５０ｍＶ〜１００ｍＶ）が、そのまま出力電圧（出力基準電圧）Ｖ_ＲＥＦに現れるので、特に高精度を要求される用途には向かないともいえる。しかしながら、素子数が少なく、ＮウェルやＰウェルなどの面積の大きな接合部がないことから、リーク電流が少なく、例えば、１ｕＡ若しくはそれ以下の低消費電流化が必要な用途に向いている。

次に、本発明の第４の実施例について説明する。図８は、本発明の第４の実施例の構成を示す図である。本実施例は、図５のＮチャネルＭＯＳトランジスタを、ＢＪＴで置き換えたものである。

本実施例においては、出力電圧Ｖ_ＲＥＦは、図２に示した構成とほぼ同じになるが、素子数が少ない分、レイアウト面積を低減することができるという利点がある。

一方で、抵抗Ｒ１を介して、ＢＪＴ Ｑ１とＱ２のベース電流を供給しなければならないため、ＢＪＴ Ｑ１とＱ２の電流密度比が１：Ｎからずれ、正確なバンドギャップ電圧が出力されない場合もある。したがって、ある程度の精度が必要であるが、面積を低減したい用途に向いているといえる。

次に、本発明の参考例について説明する。図９は、本発明の参考例の構成を示す図である。図９を参照すると、この参考例は、図１に示した構成に、図３を参照して説明した、本発明の補償電流発生部を追加したものである。なお、図９では、トランジスタＱ１、Ｑ２は、ＮＰＮ型 ＢＪＴとしているが、図１のように、ＰＮＰ型 ＢＪＴとしてもよいことは勿論である。

図９に示すように、補償電流発生部は、差動アンプＡ１の出力端に一端が接続された抵抗Ｒ３と、エミッタが接地され、ベースとコレクタとが抵抗Ｒ３の他端に接続されたＢＪＴ Ｑ３と、エミッタが接地され、コレクタがＢＪＴ Ｑ１のコレクタとともにノードＮ１に接続され、ベースがＢＪＴＱ３のベースに接続されたＢＪＴ Ｑ４を備えている。さらに、エミッタが接地され、コレクタがＢＪＴ Ｑ２のコレクタとともにノードＮ２に接続され、ベースがＢＪＴ Ｑ３のベースに接続されたＢＪＴ Ｑ５を備えている。電流Ｉ_３は、（Ｖ_ＲＥＦ−Ｖ_ＢＥ３）／Ｒ３とされ、前述したように、正の温度係数を有する。Ｉ_３のミラー電流Ｉ_４を、ＢＪＴ Ｑ１のコレクタ電流（ＰＴＡＴ電流）Ｉ_１に重畳した合成電流（和電流）が、ノードＮ１と差動アンプＡ１の出力端子との間に接続される抵抗Ｒ１に流れ、ミラー電流Ｉ_４をＢＪＴ Ｑ２のコレクタ電流（ＰＴＡＴ電流）Ｉ_２に重畳した合成電流（和電流）が、ノードＮ２と差動アンプＡ１の出力端子との間に接続される抵抗Ｒ１に流れる。

図９の参考例の回路によれば、補償電流発生部で生成された温度係数が正の電流Ｉ_４を、ＰＴＡＴ電流Ｉ_１（又はＩ_２）に重畳した電流を、抵抗Ｒ１に流すことで、抵抗Ｒ１の抵抗値を小とし、出力電圧（出力基準電圧）Ｖ_ＲＥＦを、図１の従来技術よりも低い電圧としている。なお、差動アンプＡ１をＭＯＳトランジスタで構成した場合、前述したように、オフセットＶ_ＯＳが１０倍程度で出力に現れることになるが、この場合、前述したように、レーザーや電気ヒューズなどで抵抗Ｒ１またはＲ２をトリミングする等がなされるか、あるいは、差動アンプにオフセット調整機能等を付加することで、例えば１．２６Ｖよりも低い基準電圧Ｖ_ＲＥＦが出力される。

以上各種実施例に即して説明した本発明は、例えば電源電圧１．５Ｖ以下の低電源電圧で動作するメモリ、論理、アナログ集積回路など幅広い集積回路に適用可能である。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

従来の基準電圧回路の構成の一例を示す図である。 従来の基準電圧回路の構成の別の例を示す図である。 本発明の第１の実施例の構成を示す図である。 本発明の第２の実施例の構成を示す図である。 本発明の第３の実施例の構成を示す図である。 本発明に用いる差動アンプの実施例である。 本発明と従来の基準電圧回路の出力電圧と外部電圧の関係を表すグラフである。 本発明の第４の実施例の構成を示す図である。 本発明の参考例の構成を示す図である。

符号の説明

Ｖ_ＥＸＴ 外部電源電圧
Ｖ_ＲＥＦ 基準電圧
Ａ１、Ａ２ 差動アンプ
Ｒ０〜Ｒ４ 抵抗
Ｑ１〜Ｑ５ バイポーラジャンクショントランジスタ
Ｍ１〜Ｍ７ ＭＯＳトランジスタ
Ｖ_ＩＮ＋ 差動アンプのプラス入力端子
Ｖ_ＩＮ− 差動アンプのマイナス入力端子
Ｖ_ＯＵＴ 差動アンプ出力端子
Ｖ_ＯＳ 差動アンプの入力換算オフセット電圧

Claims (21)

1. 温度係数が正の第１の電流を生成する電流発生部と、
   温度係数が負の電圧を生成する電圧発生部と、
   抵抗に温度係数が正の電流を流すことで前記抵抗の端子間に現れる温度係数が正の電圧と、前記温度係数が負の電圧とを合成した電圧を生成する合成部と、
   を備えた基準電圧発生回路であって、
   温度係数が正の第２の電流を生成する補償電流発生部をさらに備え、
   前記抵抗には、前記第１の電流と前記第２の電流とを合成した電流を流し、
   前記合成部は、前記第１の電流と前記第２の電流との合成電流による前記抵抗の端子電圧と、前記温度係数が負の電圧とを合成した電圧を生成し、基準電圧として出力する、ことを特徴とする基準電圧発生回路。
2. 前記補償電流発生部は、前記合成部より出力される前記基準電圧から、温度係数が負の電圧を減算した差電圧に比例する電流を、前記第２の電流として出力する、ことを特徴とする請求項１記載の基準電圧発生回路。
3. 前記第２の電流の温度係数は、前記第１の電流の温度係数よりも大である、ことを特徴とする請求項１又は２記載の基準電圧発生回路。
4. 前記抵抗には、前記第１の電流と前記第２の電流との和電流が流れ、
   前記合成部は、前記第１の電流と前記第２の電流との和電流による前記抵抗の端子電圧と、前記温度係数が負の電圧とを加算した電圧を前記基準電圧として出力する、ことを特徴とする請求項１記載の基準電圧発生回路。
5. 前記合成部が、差動アンプよりなり、
   前記電流発生部は、
   前記差動アンプの出力端子に一端が接続された第１の抵抗と、
   前記第１の抵抗の他端にコレクタが接続され、エミッタがグランド電位に接続された第１のトランジスタと、
   前記差動アンプの出力端子に一端が接続された第２の抵抗と、
   前記第２の抵抗の他端にコレクタが接続され、エミッタが第３の抵抗を介してグランド電位に接続された第２のトランジスタと、
   を備え、
   前記電圧発生部は、
   前記差動アンプの出力端子に一端が接続された第４の抵抗と、
   前記第４の抵抗の他端にコレクタとベースが接続され、エミッタがグランド電位に接続された第３のトランジスタと、
   を備え、
   前記第２のトランジスタのベースは、前記第１のトランジスタのベースに第５の抵抗を介して接続され、且つ、前記第３のトランジスタのコレクタ及びベースは前記第１のトランジスタのベースが接続され、
   前記第１及び第２のトランジスタのコレクタは前記差動アンプの非反転入力端子及び反転入力端子にそれぞれ接続され、
   前記補償電流発生部は、
   前記差動アンプの出力端子に一端が接続された第６の抵抗と、
   前記第４の抵抗の他端にコレクタが接続され、エミッタがグランド電位に接続された第４のトランジスタと、
   エミッタがグランド電位に接続され、前記第６の抵抗の他端にコレクタとベースが共通に接続され、コレクタとベースが前記第４のトランジスタのベースに接続された第５のトランジスタと、
   を備えている、ことを特徴とする請求項１に記載の基準電圧発生回路。
6. 温度係数が正の第１の電流を生成する電流発生部と、
   温度係数が負の電圧を生成する電圧発生部と、
   前記電圧発生部で生成された温度係数が負の電圧を分圧する分圧回路と、
   前記第１の電流を抵抗に流して得られる端子電圧と、前記温度係数が負の電圧を前記分圧回路で分圧した電圧とを合成した電圧を生成し、基準電圧として出力する合成部と、
   を備えている、ことを特徴とする基準電圧発生回路。
7. 前記合成部は、差動アンプよりなり、
   前記電流発生部は、
   前記差動アンプの出力端子に一端が接続された第１の抵抗と、
   前記第１の抵抗の他端にコレクタが接続され、エミッタがグランド電位に接続された第１のトランジスタと、
   前記差動アンプの出力端子に一端が接続された第２の抵抗と、
   前記第２の抵抗の他端にコレクタが接続され、エミッタが第３の抵抗を介してグランド電位に接続された第２のトランジスタと、
   を備え、
   前記電圧発生部は、
   前記差動アンプの出力端子に一端が接続された第４の抵抗と、
   前記第４の抵抗の他端にコレクタが接続され、エミッタがグランド電位に接続された第３のトランジスタと、
   を備え、
   前記第１及び第２の抵抗と前記第１及び第２のトランジスタのコレクタとの接続点に非反転入力端子及び反転入力端子がそれぞれ接続され、出力端子が前記第３のトランジスタのベースに接続された別の差動アンプを備え、
   前記第１乃至第３のトランジスタのベースは共通接続され、
   前記第１乃至第３のトランジスタの共通接続されたベースとグランド間に挿入され、ベース−エミッタ間電圧を分圧する分圧回路を備え、
   前記分圧回路による分圧出力電圧が、前記差動アンプの非反転入力端子に入力され、前記第４の抵抗と前記第３のトランジスタのコレクタの接続点が、前記差動アンプの反転入力端子に接続されている、ことを特徴とする請求項６に記載の基準電圧発生回路。
8. 前記電流発生部の前記第１、第２の抵抗は、ベース−エミッタ間電圧を分圧しないで温度依存性を相殺する場合の抵抗値に対して、前記分圧回路の分圧比を乗じた値の抵抗値を有する、ことを特徴とする請求項７に記載の基準電圧発生回路。
9. 前記電流発生部において、前記第１、第２のトランジスタのエミッタサイズの比が１：Ｎ（Ｎは１より大の整数）である、ことを特徴とする請求項５又は７に記載の基準電圧発生回路。
10. 前記温度係数が負の電圧は、バイポーラトランジスタのベース−エミッタ間電圧に相当するものである、ことを特徴とする請求項１乃至７のいずれか一に記載の基準電圧発生回路。
11. 前記温度係数が正の第１の電流は、熱電圧（＝ｋＴ／ｑ、ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷）に比例した電流である、ことを特徴とする請求項１乃至７のいずれか一に記載の基準電圧発生回路。
12. 前記差動アンプが、ソースが共通接続され非反転入力端子と反転入力端子にゲートがそれぞれ接続されたＭＯＳトランジスタよりなる差動対と、前記差動対の共通ソースとグランド間に接続され、前記差動対に電流を供給する電流源と、前記差動対のＭＯＳトランジスタのドレインと電源間に接続された負荷回路を備えた入力差動段と、前記入力差動段の出力を受け出力端子を駆動する出力段を備えている、ことを特徴とする請求項５又は７に記載の基準電圧発生回路。
13. 第１、第２、第３の抵抗と、第１の差動アンプと、第１、第２、第３のバイポーラジャンクショントランジスタとを含み、
    前記第１及び第２のバイポーラジャンクショントランジスタのコレクタは、前記第１の差動アンプの第１及び第２の入力端子にそれぞれ接続され、
    前記第１、第２、第３の抵抗の一端は、前記第１の差動アンプの出力端子に共通接続され、
    前記第１の抵抗の他端は、前記第１のバイポーラジャンクショントランジスタのコレクタに接続され、
    前記第２の抵抗の他端は、前記第２のバイポーラジャンクショントランジスタのコレクタに接続され、
    前記第３の抵抗の他端は、前記第３のバイポーラジャンクショントランジスタのコレクタとベースに接続され、
    前記第３のバイポーラジャンクショントランジスタのベースは、前記第１及び前記第２のバイポーラジャンクショントランジスタのベースに接続され、
    第１と第２のバイポーラジャンクショントランジスタのエミッタサイズ比は１：Ｎ（ただし、Ｎは１より大の整数）に設定されており、
    前記第１のバイポーラジャンクショントランジスタ又は前記第２のバイポーラジャンクショントランジスタのコレクタ電流よりも大きな正の温度係数を持つ電流を生成する補償電流発生回路を備え、
    前記第３の抵抗に、前記第１のバイポーラジャンクショントランジスタ又は前記第２のバイポーラジャンクショントランジスタのコレクタ電流に等しい電流と、前記コレクタ電流に等しい電流よりも大きな正の温度係数を持つ電流を重畳させて流し、
    前記第１の差動アンプより、前記第３の抵抗の端子間電圧と、前記第３のバイポーラジャンクショントランジスタのベース−エミッタ間電圧とを加算した電圧を出力する、ことを特徴とする基準電圧発生回路。
14. 前記補償電流発生回路は、エミッタがグランド電位に接続され、コレクタが第４の抵抗を介して前記第１の差動アンプの出力端子に接続され、ベースがコレクタに接続された第４のトランジスタと、
    エミッタがグランド電位に接続され、コレクタが前記第３のトランジスタのコレクタに接続され、ベースが前記第４のトランジスタのベースに接続された第５のトランジスタと、
    を備えている、ことを特徴とする請求項１３に記載の基準電圧発生回路。
15. 前記第１及び第２のバイポーラジャンクショントランジスタのエミッタサイズ比は１：Ｎ（Ｎは１より大の整数）に設定されている、ことを特徴とする請求項１３に記載の基準電圧発生回路。
16. 第１の抵抗と、第１の差動アンプと、第１、第２、第３のバイポーラジャンクショントランジスタとを含み、
    前記第１のバイポーラジャンクショントランジスタのコレクタと前記第１の差動アンプの第１の入力端子を接続し、
    前記第２のバイポーラジャンクショントランジスタのコレクタと前記第１の差動アンプの第２の入力端子を接続し、
    前記第１及び第２のバイポーラジャンクショントランジスタのベースと前記第１の差動アンプの出力を接続し、
    前記第１及び第２のバイポーラジャンクショントランジスタのエミッタサイズ比は１：Ｎに設定されており、
    第１の差動アンプは、前記第１のバイポーラジャンクショントランジスタのベース−エミッタ間電圧を分圧した電圧と、前記第１の抵抗に、前記第１のバイポーラジャンクショントランジスタ又は前記第２のバイポーラジャンクショントランジスタのコレクタ電流と等しいか又は比例する電流を流すことにより得られる電圧とを加算した電圧を出力する、ことを特徴とする基準電圧発生回路。
17. 第１の端子がグランド電位に接続され、制御端子と第２の端子が接続された第１のトランジスタと、
    第１の端子が第１の抵抗を介してグランド電位に接続され、制御端子が前記第１のトランジスタの第２の端子と制御端子とに共通接続された第２のトランジスタと、
    前記第１トランジスタの第２の端子と、前記第２のトランジスタの第２の端子に、差動入力対がそれぞれ接続された差動アンプと、
    前記第１及び第２のトランジスタの第２の端子に一端がそれぞれ接続され、前記差動アンプの出力端子に他端が共通接続された第２及び第３の抵抗を備えたことを特徴とする基準電圧発生回路。
18. 前記第１のトランジスタと前記第２のトランジスタの電流駆動能力の比は、１：Ｎ（Ｎは１より大の整数）である、ことを特徴とする請求項１７記載の基準電圧発生回路。
19. 前記第１、第２のトランジスタは、チャネル幅の比が１：Ｎ（Ｎは１より大の整数）の第１、第２のＭＯＳトランジスタよりなる、ことを特徴とする請求項１７記載の基準電圧発生回路。
20. 前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタのしきい電圧が、バイポーラジャンクショントランジスタのベース−エミッタ間電圧よりも低く設定されている、ことを特徴とする請求項１９記載の基準電圧発生回路。
21. 前記第１、第２のトランジスタは、エミッタサイズ比が１：Ｎ（Ｎは１より大の整数）の第１、第２のバイポーラジャンクショントランジスタよりなる、ことを特徴とする請求項１７記載の基準電圧発生回路。

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