CN103412607A - 一种高精度带隙基准电压源 - Google Patents

Abstract

本发明涉及电子电路技术，具体的说是涉及一种高精度带隙基准电压源。本发明所述的一种高精度带隙基准电压源，其特征在于，包括第一电压产生电路、第二电压产生电路、第三电压产生电路和电压相加电路，所述第一电压产生电路和第二电压产生电路产生第一电压信号输入电压相加电路，所述第三电压产生电路产生第二电压信号输入电压相加电路，所述电压相加电路将第一电压信号和第二电压信号按比例相加后输出带隙基准电压。本发明的有益效果为，进行了二阶补偿，得到低的温度系数，同时在电路中避免了使用运放，使得基准电压的精度及温度系数特性得到提高，还具有结构简单，易于集成的优点，适合于低压低功耗应用。本发明尤其适用于带隙基准电压源。

Description

一种高精度带隙基准电压源

技术领域

本发明涉及电子电路技术，具体的说是涉及一种高精度带隙基准电压源。

背景技术

带隙基准电压源拥有低的温度系数、高的电源抑制比等特性，使得其在振荡器、锁相环、数模转换、数据转换器等电路中成为必不可少的电路模块。

传统带隙基准电压源的工作原理为：V_ref＝V_be+λ·ΔV_be；其中V_be为二极管导通压降，具有负的温度系数；ΔV_be为PN结电流密度不同的两个二极管导通压降之差，具有正的温度系数；λ为比例因子，这样就得到具有低温度系数的电压V_ref。然而，V_be的温度特性除了有一阶项，还存在高阶项，ΔV_be只有一阶项，二者按比例相加只能进行一阶补偿，所以这种补偿方式得到的基准电压的温度系数较高。

现有的一种二阶补偿带隙基电压源如图1所示，PNP型双极晶体管PQ1、PQ2、电阻Rc、PMOS管M3、M4和运放Op1构成第一电流产生电路，产生电流I₁＝m×T；PMOS管M1和M2、NMOS管M10和M11、电阻Ra、运放Op2构成第二电流产生电路，产生电流I₂＝I_ref1-a×T+b×T²；PMOS管M8、NMOS管M9、电阻Rb、运放Op3构成第三电流产生电路，产生电流I₃＝I_ref2-η×T-μ×T²；PMOS管M5、M6、M7和电阻Rd将三路电流相加并得到基准电压V_ref。

该电路缺点在于：电路中用到了三个运放，运放失调电压的存在使得最后得到的基准电压V_ref的精度发生变化，同时使得温度系数变差。其中第一路电流、第三路电流可以按照传统的方式不使用运放也可容易得到，而第二路电流在不使用运放的情况下是不容易得到的。

发明内容

本发明所要解决的技术问题，就是针对现有的二阶补偿带隙基电压源的上述问题，提出一种高精度带隙基准电压源。

本发明解决上述技术问题所采用的技术方案是：一种高精度带隙基准电压源，其特征在于，包括第一电压产生电路、第二电压产生电路、第三电压产生电路和电压相加电路，所述第一电压产生电路和第二电压产生电路产生第一电压信号输入电压相加电路，所述第三电压产生电路产生第二电压信号输入电压相加电路，所述电压相加电路将第一电压信号和第二电压信号按比例相加后输出带隙基准电压。

具体的，所述第一电压产生电路和第二电压产生电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一PNP型双极晶体管Q1和第二PNP型双极晶体管Q2；

所述第三电压产生电路包括第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第三NMOS管N3、第四NMOS管N4、第七NMOS管N7和第五电阻R5；

所述电压相加电路包括第四PMOS管P4、第五PMOS管P5、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第五NMOS管N5、第六NMOS管N6、第八MMOS管N8和第九NMOS管N9；其中，

第一PMOS管P1的栅极和漏极、第二PMOS管P2的栅极、第三PMOS管P3的栅极、第四PMOS管P4的栅极、第五PMOS管P5的栅极和第一NMOS管N1的漏极连接，第一NMOS管N1的源极和第一电阻R1的一端和第三电阻R3的一端连接，第三电阻R3的另一端与第一PNP型双极晶体管Q1的发射极连接，第一PNP型双极晶体管Q1的基极与第二PNP型双极晶体管Q2的基极连接，第二PNP型双极晶体管Q2的发射极与第二NMOS管N2的源极和第二电阻R2的一端连接，第二NMOS管N2的栅极与漏极连接并与第二PMOS管P2的漏极连接，第三PMOS管P3的漏极与第九PMOS管P9的栅极和第四电阻R4的一端连接，

第九PMOS管P9的源极、第十PMOS管P10的源极和第四PMOS管P4的漏极连接，第九PMOS管P9的漏极与第五NMOS管N5的栅极和漏极、第六NMOS管N6的栅极连接，第十PMOS管P10的漏极与第八MMOS管N8的栅极和漏极连接，第五PMOS管P5的漏极与第十一PMOS管P11的源极和第十二PMOS管P12的源极连接，第十一PMOS管P11的栅极和漏极与第六NMOS管N6的漏极连接，第十二PMOS管P12的漏极与第九NMOS管N9的栅极和漏极连接、栅极与第六PMOS管P6的漏极、第七NMOS管N7的栅极和漏极连接，第六PMOS管P6的栅极、第七PMOS管P7的栅极和漏极、第八PMOS管P8的栅极和第三NMOS管N3的漏极连接，第三NMOS管N3的源极与第五电阻R5的一端连接、栅极与第四NMOS管N4的栅极和漏极、第八PMOS管P8的漏极连接，

第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第六PMOS管P6的源极、第七PMOS管P7的源极和第八PMOS管P8的源极均接电源VDD，

第一电阻R1的另一端、第一PNP型双极晶体管Q1的基极和集电极、第二PNP型双极晶体管Q2的基极和集电极、第二电阻R2的另一端、第四电阻R4的另一端、第五电阻R5的另一端、第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的源极、第七NMOS管N7的源极、第八MMOS管N8的源极和第九NMOS管N9的源极均接地GND。

本发明的有益效果为，进行了二阶补偿，得到低的温度系数，而且二阶补偿方式原理和电路简单新颖，同时在电路中避免了使用运放，使得基准电压的精度及温度系数特性得到提高，还具有结构简单，易于集成的优点，适合于低压低功耗应用。

附图说明

图1为现有的一种带隙基准电压源的电路图；

图2为本发明的带隙基准电压源的电路结构图。

具体实施方式

下面结合附图，详细描述本发明的技术方案：

本发明所述的一种高精度带隙基准电压源，包括第一电压产生电路、第二电压产生电路、第三电压产生电路和电压相加电路，所述第一电压产生电路和第二电压产生电路产生第一电压信号输入电压相加电路，第一电压信号为：V_ref1＝V₁₀-α×T-βT²+χ×T，所述第三电压产生电路产生第二电压信号输入电压相加电路，第二电压信号为：V_ref2＝V₂₀-δ×T+ε×T²，所述电压相加电路将第一电压信号和第二电压信号按比例相加后输出带隙基准电压。

如图2所示，为本发明的具体的电路结构图：

第一电压产生电路和第二电压产生电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一PNP型双极晶体管Q1和第二PNP型双极晶体管Q2，第三电压产生电路包括第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第三NMOS管N3、第四NMOS管N4、第七NMOS管N7和第五电阻R5，电压相加电路包括第四PMOS管P4、第五PMOS管P5、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第五NMOS管N5、第六NMOS管N6、第八MMOS管N8和第九NMOS管N9，

其中，第一PMOS管P1的栅极和漏极、第二PMOS管P2的栅极、第三PMOS管P3的栅极、第四PMOS管P4的栅极、第五PMOS管P5的栅极和第一NMOS管N1的漏极连接，第一NMOS管N1的源极和第一电阻R1的一端和第三电阻R3的一端连接，第三电阻R3的另一端与第一PNP型双极晶体管Q1的发射极连接，第一PNP型双极晶体管Q1的基极与第二PNP型双极晶体管Q2的基极连接，第二PNP型双极晶体管Q2的发射极与第二NMOS管N2的源极和第二电阻R2的一端连接，第二NMOS管N2的栅极与漏极连接并与第二PMOS管P2的漏极连接，第三PMOS管P3的漏极与第九PMOS管P9的栅极和第四电阻R4的一端连接，第九PMOS管P9的源极、第十PMOS管P10的源极和第四PMOS管P4的漏极连接，第九PMOS管P9的漏极与第五NMOS管N5的栅极和漏极、第六NMOS管N6的栅极连接，第十PMOS管P10的漏极与第八MMOS管N8的栅极和漏极连接，第五PMOS管P5的漏极与第十一PMOS管P11的源极和第十二PMOS管P12的源极连接，第十一PMOS管P11的栅极和漏极与第六NMOS管N6的漏极连接，第十二PMOS管P12的漏极与第九NMOS管N9的栅极和漏极连接、栅极与第六PMOS管P6的漏极、第七NMOS管N7的栅极和漏极连接，第六PMOS管P6的栅极、第七PMOS管P7的栅极和漏极、第八PMOS管P8的栅极和第三NMOS管N3的漏极连接，第三NMOS管N3的源极与第五电阻R5的一端连接、栅极与第四NMOS管N4的栅极和漏极、第八PMOS管P8的漏极连接，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第六PMOS管P6的源极、第七PMOS管P7的源极和第八PMOS管P8的源极均接电源VDD，第一电阻R1的另一端、第一PNP型双极晶体管Q1的基极和集电极、第二PNP型双极晶体管Q2的基极和集电极、第二电阻R2的另一端、第四电阻R4的另一端、第五电阻R5的另一端、第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的源极、第七NMOS管N7的源极、第八MMOS管N8的源极和第九NMOS管N9的源极均接地GND。

构成电压相加电路的第四PMOS管P4、第五PMOS管P5、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第五NMOS管N5、第六NMOS管N6、第八MMOS管N8和第九NMOS管N9设计时应选择较长的沟道长度；设计中第九PMOS管P9的栅极电压要在合适范围内，第八MMOS管N8和第九NMOS管N9是为了减小沟道长度调制效应的影响，尽管长的沟道长度已将此影响弱化。各管的宽长比有如下关系：

（W/L）_P10/（W/L）_P12＝(W/L）_P9/（W/L）_P11＝A;

（W/L）_P9/（W/L）_P10＝（W/L）_P11/（W/L）_P12＝B；

（W/L）_P5/（W/L）_P4＝G；

（W/L）_N6/（W/L）_N5＝G。

本发明的工作原理为：

第一、第二电压产生电路，产生电压V_ref1＝R₄/R₁×（V_be2+R₁/R₃×lnN×KT/q），其中V_be2＝V_g0-m×T+n×T²，因此得到第四电阻R4的第一端输出的电压的形式为V_ref1＝V₁₀-α×T-βT²+χ×T；

第三电压产生电路；在第七NMOS管N7的漏极产生的电压为其中I_d∝1/μ_n，而μ_n∝T^-1.5，故可得到V_gs＝V_tn+ψ×T^1.5，V_tn是T的函数，将V_gs泰勒展开可得到形如V_ref2＝V₂₀-δ×T+ε×T²的电压。

电压相加电路中，设第四PMOS管P4中电流为Ir，则第五PMOS管P5中电流为G倍的Ir；则有如下等式成立：

Ir＝AB（V_gsP9-V_tp）²+A（V_gsP10-V_tp）²，

GIr＝B（V_gsP11-V_tp）²+（V_gsP12-V_tp）²，

GAB（V_gsP9-V_tp）²＝B（V_gsP11-V_tp）²，

故可得到

即可得到形式如下的基准电压：

V_ref＝ω×V_ref1+ζ×V_ref2。

综上可以看出，本发明的技术优点：进行了二阶补偿，温度系数低，且补偿方式简单新颖；没有采用运放，基准电压精度和温度系数特性提高，具有结构简单，易于集成的优点。

Claims (2)

1.一种高精度带隙基准电压源，其特征在于，包括第一电压产生电路、第二电压产生电路、第三电压产生电路和电压相加电路，所述第一电压产生电路和第二电压产生电路产生第一电压信号输入电压相加电路，所述第三电压产生电路产生第二电压信号输入电压相加电路，所述电压相加电路将第一电压信号和第二电压信号按比例相加后输出带隙基准电压。

2.根据权利要求1所述的一种高精度带隙基准电压源，其特征在于，所述第一电压产生电路和第二电压产生电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一PNP型双极晶体管Q1和第二PNP型双极晶体管Q2；

所述第三电压产生电路包括第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第三NMOS管N3、第四NMOS管N4、第七NMOS管N7和第五电阻R5；

所述电压相加电路包括第四PMOS管P4、第五PMOS管P5、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第五NMOS管N5、第六NMOS管N6、第八MMOS管N8和第九NMOS管N9；其中，

第一PMOS管P1的栅极和漏极、第二PMOS管P2的栅极、第三PMOS管P3的栅极、第四PMOS管P4的栅极、第五PMOS管P5的栅极和第一NMOS管N1的漏极连接，第一NMOS管N1的源极和第一电阻R1的一端和第三电阻R3的一端连接，第三电阻R3的另一端与第一PNP型双极晶体管Q1的发射极连接，第一PNP型双极晶体管Q1的基极与第二PNP型双极晶体管Q2的基极连接，第二PNP型双极晶体管Q2的发射极与第二NMOS管N2的源极和第二电阻R2的一端连接，第二NMOS管N2的栅极与漏极连接并与第二PMOS管P2的漏极连接，第三PMOS管P3的漏极与第九PMOS管P9的栅极和第四电阻R4的一端连接，

第九PMOS管P9的源极、第十PMOS管P10的源极和第四PMOS管P4的漏极连接，第九PMOS管P9的漏极与第五NMOS管N5的栅极和漏极、第六NMOS管N6的栅极连接，第十PMOS管P10的漏极与第八MMOS管N8的栅极和漏极连接，第五PMOS管P5的漏极与第十一PMOS管P11的源极和第十二PMOS管P12的源极连接，第十一PMOS管P11的栅极和漏极与第六NMOS管N6的漏极连接，第十二PMOS管P12的漏极与第九NMOS管N9的栅极和漏极连接、栅极与第六PMOS管P6的漏极、第七NMOS管N7的栅极和漏极连接，第六PMOS管P6的栅极、第七PMOS管P7的栅极和漏极、第八PMOS管P8的栅极和第三NMOS管N3的漏极连接，第三NMOS管N3的源极与第五电阻R5的一端连接、栅极与第四NMOS管N4的栅极和漏极、第八PMOS管P8的漏极连接，

第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第六PMOS管P6的源极、第七PMOS管P7的源极和第八PMOS管P8的源极均接电源VDD，

第一电阻R1的另一端、第一PNP型双极晶体管Q1的基极和集电极、第二PNP型双极晶体管Q2的基极和集电极、第二电阻R2的另一端、第四电阻R4的另一端、第五电阻R5的另一端、第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的源极、第七NMOS管N7的源极、第八MMOS管N8的源极和第九NMOS管N9的源极均接地GND。

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