JP4259860B2 - ザッピング回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電流量をザッピングによって調整するザッピング回路に関する。
【０００２】
【従来の技術】
従来より、各種の回路においては、最終的に調整作業が必要になる場合が多い。特に、半導体集積回路などは、素子のバラツキをなくすことはできず、製品完成時において、特性を調整する必要がある。
【０００３】
この最終的な調整には、各種のものがあるが、ザッピングによって内部回路の電流量の調整を行う手法がある。このザッピングでは、例えばザッピングダイオードが接続されたザッピング端子を設けておき、このザッピング端子への所定電圧印加によってザッピングダイオードを破壊する。そして、このザッピングダイオードによりオンオフされるトランジスタを設けておくことで、内部回路における定電流源の電流量などを調整することができる。
【０００４】
このようなザッピング回路としては、各種のものが知られている。例えば、特許文献１などに示されている。
【０００５】
【特許文献１】
特開２００２−２６１２４３号公報
【０００６】
【発明が解決しようとする課題】
ここで、ザッピングによりオンオフするトランジスタは、オンする際にはそのトランジスタに流れる電流量が基準電流の調整用の電流となっている場合が多い。例えば、上記特許文献１では、複数の調整電流トランジスタのオンオフを制御して、全体の電流量を制御している。そこで、その調整電流トランジスタのオン時に流れる電流量が重要になる。
【０００７】
ここで、従来の回路では、通常調整電流トランジスタは抵抗と直列接続され、抵抗の大きさによってここに流れる調整電流の電流量を設定している。しかし、調整電流トランジスタは通常フルオンさせるため、そのＶｃｅが小さくなり、飽和状態となる。従って、調整電流の大きさは、抵抗の抵抗値だけでなく調整電流トランジスタのオン抵抗（エミッタ抵抗）の影響も受ける。そして、飽和状態のオン抵抗はトランジスタのバラツキの影響を大きく受け、従って調整電流がばらつくという問題があった。トランジスタのオン抵抗が温度特性を持つため、この補償が困難であった。
【０００８】
【課題を解決するための手段】
本発明は、定電流源の電流量を決定する基準電流を流す基準トランジスタと、この基準トランジスタに流れる基準電流の少なくとも一部を構成する調整電流を流す調整電流トランジスタと、この調整電流トランジスタとカレントミラーを構成し、調整電流トランジスタに流れる調整電流の大きさを決定するダイオード接続された電流量決定トランジスタと、この電流量決定トランジスタと並列接続され、オンの場合に電流量決定トランジスタに代わって電流を流して電流量決定トランジスタの電流をオフし、オフの場合に電流量決定トランジスタが電流を流すスイッチングトランジスタと、を有し、前記スイッチングトランジスタがザッピング端子に対するザッピング操作によってオンまたはオフに設定され、これによって基準電流量が調整されるとともに、前記電流量決定トランジスタには、基準電源から出力される基準電圧を抵抗を介して印加し、かつ前記基準電源は、ダイオード接続した補償用トランジスタを含み、電流量決定トランジスタの温度特性を補償用トランジスタの温度特性による基準電圧の電圧変化で補償することを特徴とする。
【０００９】
このように、電流量決定トランジスタは、ダイオード接続されている。従って、電流量決定トランジスタに電流が流れる場合には、そこにおける電圧降下はＶｂｅである。従って、トランジスタのオン抵抗に依存することなく、安定して定電流を流すことができる。
【００１１】
このように、基準電源にダイオードを挿入することによって、電流量決定トランジスタの温度特性を容易に補償することができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１３】
図１は、実施形態の構成を示す回路図である。
【００１４】
基準電源１０は、基準電圧を出力する回路であり、本実施形態では、所定の電源Ｖｒｅｇとグランドの間に配置した抵抗Ｒ０１、ダイオードＤ１、抵抗Ｒ０２の直列接続からなっている。これによって、電源Ｖｒｅｇの電圧と、ダイオードＤ１での電圧降下（１Ｖｂｅ）と、抵抗Ｒ０１、Ｒ０２の抵抗値でダイオードＤ１の上側（アノード側）電圧が決定され、これが基準電圧として出力される。従って、基準電圧には、ダイオードＤ１における１Ｖｂｅについての温度特性がのることになる。
【００１５】
基準電圧は、オペアンプＯＰ１の正入力端に入力される。このオペアンプＯＰ１は、出力端が負入力端に短絡されたバッファアンプである。従って、オペアンプＯＰ１の出力には、基準電圧が安定して出力される。
【００１６】
オペアンプＯＰ１の出力には、抵抗Ｒ１を介し、２つのエミッタがグランドに接続されたＮＰＮトランジスタＱ１、Ｑ２のコレクタが接続されている。トランジスタＱ２のベースコレクタ間は短絡（ダイオード接続）されており、このトランジスタＱ２のベースには、エミッタがグランドに接続されたＮＰＮトランジスタＱ３のベースが接続されている。従って、トランジスタＱ２、とＱ３はカレントミラーを構成する。そして、基準電圧から１Ｖｂｅを減算した電圧を抵抗Ｒ１の抵抗値で除算した大きさの調整電流Ｉ１がトランジスタＱ２に流れ、同じ電流がトランジスタＱ３にも流れる。
【００１７】
この例では、オペアンプＯＰ１の出力には、抵抗Ｒ１、トランジスタＱ１、Ｑ２、Ｑ３からなる回路と同一構成の回路がもう２つ設けられている。すなわち、抵抗Ｒ２、トランジスタＱ４、Ｑ５、Ｑ６からなる回路と、抵抗Ｒ３、トランジスタＱ７、Ｑ８、Ｑ９からなる回路とが、設けられており、トランジスタＱ６は抵抗Ｒ２によって決定される調整電流Ｉ２を流し、トランジスタＱ９は抵抗Ｒ３によって決定される調整電流Ｉ３を流す。
【００１８】
トランジスタＱ３、Ｑ６、Ｑ９のコレクタは、エミッタが抵抗を介し電源Ｖｒｅｇに接続され、ベースコレクタ間が短絡されたＰＮＰトランジスタＱ１０のコレクタに共通接続されている。従って、トランジスタＱ３、Ｑ６、Ｑ９に流れる調整電流を加算したものがトランジスタＱ１０に流れる。このトランジスタＱ１０のベースには、エミッタが抵抗を介し電源Ｖｒｅｇに接続されたＰＮＰトランジスタＱ１１のベースが接続されており、このトランジスタＱ１１のコレクタが電流出力端となっている。
【００１９】
従って、トランジスタＱ１０とトランジスタＱ１１はカレントミラーを構成しており、基準トランジスタであるトランジスタＱ１０に流れる基準電流と同一の基準電流がトランジスタＱ１１に流れ、これが出力される。なお、トランジスタＱ１０とカレントミラー接続をするトランジスタを複数設ければそれぞれから基準電流を出力することができる。なお、出力トランジスタのエミッタ面積を変更すれば、出力する電流の大きさは異なる値に設定できる。
【００２０】
トランジスタＱ１のベースには、電源Ｖｒｅｇとグランドの間に配置された３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３の直列接続の抵抗Ｒ１２、Ｒ１３の接続点が接続されている。この抵抗Ｒ１２、Ｒ１３の接続点の電圧はトランジスタＱ１が十分オンする電圧となるように抵抗Ｒ１１、Ｒ１２、Ｒ１３の抵抗値が設定されている。また、抵抗Ｒ１１、Ｒ１２、Ｒ１３の直列接続の抵抗Ｒ１１、Ｒ１２の接続点には、アノードがグランドに接続されたザッピングダイオードＺＤ１のカソードが接続されると共に、ザッピング端子ＰＤ１が接続されている。
【００２１】
また、トランジスタＱ４、Ｑ７のベースにも、トランジスタＱ１のベースに接続されているものと同一の回路が形成されている。すなわち、トランジスタＱ４のベースには、抵抗Ｒ２１、Ｒ２２、Ｒ２３からなる抵抗分割回路と、これに接続されたザッピングダイオードＺＤ２、およびザッピング端子ＰＤ２が接続され、トランジスタＱ７のベースには、抵抗Ｒ３１、Ｒ３２、Ｒ３３からなる抵抗分割回路と、これに接続されたザッピングダイオードＺＤ３、およびザッピング端子ＰＤ３が接続されている。
【００２２】
ザッピング端子ＰＤ１、ＰＤ２、ＰＤ３によるザッピングを行う前は、ザッピングダイオードＺＤ１、ＺＤ２、ＺＤ３は、機能しており、そのカソード側の電圧は維持される。従って、トランジスタＱ１、Ｑ４、Ｑ７はオンしている。これらトランジスタＱ１、Ｑ４、Ｑ７はオンしていると、トランジスタＱ２、Ｑ５、Ｑ８に代わって電流を流すように設定されており、トランジスタＱ２、Ｑ５、Ｑ８には、電流は流れない。従って、トランジスタＱ２、Ｑ３、Ｑ５、Ｑ６、Ｑ８、Ｑ９にも電流は流れず、調整電流Ｉ１＝Ｉ２＝Ｉ３＝０となり、これらの和である電流も０となり、トランジスタＱ１０、トランジスタＱ１１にも電流は流れない。従って、ザッピング回路からの出力電流は０になっている。
【００２３】
このような回路において、ザッピング端子ＰＤ１、ＰＤ２、ＰＤ３にザッピングダイオードＺＤ１、ＺＤ２、ＺＤ３を破壊するに十分な電圧を個別に印加することによって、ザッピングダイオードＺＤ１、ＺＤ２、ＺＤ３を個別に破壊することができる。そして、ザッピングダイオードＺＤ１、ＺＤ２、ＺＤ３は、破壊された場合には、ザッピング端子ＰＤ１、ＰＤ２、ＰＤ３をグランドに接続する。
【００２４】
例えば、ザッピング端子ＰＤ１に所定の電圧を印加し、ザッピングダイオードＺＤ１が破壊された場合には、トランジスタＱ１のベースがグランドに接続され、オフされる。これによって、トランジスタＱ１がオフになり、調整電流Ｉ１がトランジスタＱ２に流れる。従って、トランジスタＱ３、トランジスタＱ１０、トランジスタＱ１１にも調整電流Ｉ１が流れることになる。
【００２５】
ザッピング端子ＰＤ２によりザッピングした場合には、調整電流Ｉ２がトランジスタＱ５、トランジスタＱ６、トランジスタＱ１０、トランジスタＱ１１にも流れ、ザッピング端子ＰＤ３によりザッピングした場合には、調整電流Ｉ３がトランジスタＱ８、トランジスタＱ９、トランジスタＱ１０、トランジスタＱ１１にも流れる。従って、ザッピングによって、トランジスタＱ１１の電流を０、Ｉ１、Ｉ２、Ｉ３、Ｉ１＋Ｉ２、Ｉ２＋Ｉ３、Ｉ３＋Ｉ１、Ｉ１＋Ｉ２＋Ｉ３の８種類に設定することができる。例えば、調整電流Ｉ１、Ｉ２、Ｉ３を１：２：４に設定しておけば、０〜７の８種類の電流を得ることができる。
【００２６】
なお、カレントミラーを構成する２つのトランジスタ（Ｑ１，Ｑ２）（Ｑ４，Ｑ５）（Ｑ７，Ｑ８）同士のエミッタ面積比をそれぞれ変更することで、調整電流Ｉ１、Ｉ２、Ｉ３を個別に変更することができ、また抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値を変更することで、調整電流Ｉ１、Ｉ２、Ｉ３を個別に変更できる。
【００２７】
そして、本実施形態では、トランジスタＱ１、Ｑ４、Ｑ７がオンの場合には、対応する調整電流は流れない。従って、調整電流の設定において、これらトランジスタＱ１、Ｑ４、Ｑ７のオン抵抗を考慮する必要がない。また、トランジスタＱ１、Ｑ４、Ｑ７がオフの場合には、トランジスタＱ２、Ｑ５、Ｑ８に電流が流れる。しかし、上述のように、トランジスタＱ２、Ｑ５、Ｑ８は、コレクタベース間が短絡されており、ここにおける電圧降下は１Ｖｂｅで一定になる。従って、ザッピングを行った場合における調整電流Ｉ１、Ｉ２、Ｉ３は、抵抗Ｒ１、Ｒ２、Ｒ３によるが、トランジスタＱ２、Ｑ５、Ｑ８のオン抵抗にはよらないものとなる。従って、調整電流Ｉ１、Ｉ２、Ｉ３がトランジスタのバラツキの影響を受けにくくなる。さらに、調整電流Ｉ１、Ｉ２、Ｉ３は、トランジスタＱ１，Ｑ４，Ｑ７のＶｂｅの温度特性の影響を受けるが、基準電源１０からの基準電圧がダイオードＤ１のＶｂｅの温度特性の影響を受けるため、両者の温度特性が相殺される。従って、調整電流Ｉ１、Ｉ２、Ｉ３は、トランジスタの温度特性の影響が基本的にないという利点が得られる。
【００２８】
上述の実施形態では、調整電流用のトランジスタＱ２、Ｑ３、Ｑ５、Ｑ６、Ｑ８、Ｑ９をＮＰＮトランジスタとしたが、これに代えてＰＮＰトランジスタを採用することもできる。この場合の回路を図２に示す。
【００２９】
ザッピング端子ＰＤ１、ＰＤ２、ＰＤ３と、これに接続されるザッピングダイオードＺＤ１、ＺＤ２、ＺＤ３および抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３についての構成は上述の場合と同様である。３つの調整電流オンオフのための回路は同一であり、１つについて説明する。
【００３０】
抵抗Ｒ１２、Ｒ１３の接続点は、ＮＰＮトランジスタＱ２１のベースに接続され、このトランジスタのエミッタはグランドに接続され、コレクタは、２つの抵抗を介し、電源Ｖｒｅｇに接続されている。そして、この２つの抵抗の接続点がＰＮＰトランジスタＱ２２のベースに接続されている。このトランジスタＱ２２のエミッタは電源Ｖｒｅｇに接続され、コレクタは同じくエミッタが電源Ｖｒｅｇに接続されたＰＮＰトランジスタＱ２３のコレクタに接続されている。トランジスタＱ２３のコレクタベース間は短絡されており、そのベースは、トランジスタＱ２４のベースに接続されている。このトランジスタＱ２４はエミッタが電源Ｖｒｅｇに接続されており、トランジスタＱ２３とカレントミラーを構成する。
【００３１】
また、トランジスタＱ２２とＱ２３のコレクタには、出力端と負入力端子が短絡されたオペアンプＯＰ１の出力が抵抗Ｒ１を介し接続されている。オペアンプＯＰ１の正入力端子には、基準電源１２が接続されている。この基準電源１２は、電源Ｖｒｅｇとグランド間に抵抗Ｒ０１、ダイオードＤ１、抵抗Ｒ０２の直列接続を有している点で、基準電源１０と同一であるが、ダイオードＤ１のカソード（下側）がオペアンプＯＰ１の正入力端に接続されている。
【００３２】
そして、トランジスタＱ２４のコレクタは、エミッタがグランドに接続されコレクタベース間が短絡されたＮＰＮトランジスタＱ２５のコレクタに接続され、このトランジスタＱ２５のベースにエミッタがグランドに接続されたトランジスタＱ２６のベースが接続されている。
【００３３】
従って、ザッピングを行わない場合には、トランジスタＱ２１がオン、トランジスタＱ２２がオン、従ってトランジスタＱ２３、Ｑ２４がオフとなり、調整電流は流れない。一方、ザッピングを行った場合には、トランジスタＱ２１がオフ、トランジスタＱ２２がオフ、従ってトランジスタＱ２３、Ｑ２４がオンとなり、調整電流は流れる。そして、この構成においても、トランジスタＱ２３がオンの場合に、Ｖｃｅ＝Ｖｂｅに固定されており、トランジスタＱ２３のオン抵抗の影響を受けない。また、トランジスタＱ２２の温度特性は、ダイオードＤ１の温度特性で補償される。
【００３４】
このように、本実施形態の回路により、安定した電流値の調整電流の調整を行うことができる。そこで、各種の回路において、このザッピングにより調整した電流を利用することができる。例えば、バンドパスフィルタにおける中央周波数の調整用の電流などに好適に利用される。
【００３５】
【発明の効果】
以上説明したように、電流量決定トランジスタは、ダイオード接続されている。従って、電流量決定トランジスタに電流が流れる場合には、底における電圧降下はＶｂｅである。従って、トランジスタのオン抵抗に依存することなく、安定して定電流を流すことができる。
【００３６】
また、この電流量決定トランジスタの温度特性は、ここへの電流量を決定するのに利用する基準電源にダイオードを挿入することによって容易に補償することができる。
【図面の簡単な説明】
【図１】 実施形態の回路を示す図である。
【図２】 他の実施形態の回路を示す図である。
【符号の説明】
１０，１２ 基準電源、ＰＤ１，ＰＤ２，ＰＤ３ ザッピング端子、Ｑ１〜Ｑ２６ トランジスタ、Ｒ１〜Ｒ３ 抵抗、Ｖｒｅｇ 電源、ＺＤ１〜ＺＤ３ ザッピングダイオード。
【発明の属する技術分野】
本発明は、電流量をザッピングによって調整するザッピング回路に関する。
【０００２】
【従来の技術】
従来より、各種の回路においては、最終的に調整作業が必要になる場合が多い。特に、半導体集積回路などは、素子のバラツキをなくすことはできず、製品完成時において、特性を調整する必要がある。
【０００３】
この最終的な調整には、各種のものがあるが、ザッピングによって内部回路の電流量の調整を行う手法がある。このザッピングでは、例えばザッピングダイオードが接続されたザッピング端子を設けておき、このザッピング端子への所定電圧印加によってザッピングダイオードを破壊する。そして、このザッピングダイオードによりオンオフされるトランジスタを設けておくことで、内部回路における定電流源の電流量などを調整することができる。
【０００４】
このようなザッピング回路としては、各種のものが知られている。例えば、特許文献１などに示されている。
【０００５】
【特許文献１】
特開２００２−２６１２４３号公報
【０００６】
【発明が解決しようとする課題】
ここで、ザッピングによりオンオフするトランジスタは、オンする際にはそのトランジスタに流れる電流量が基準電流の調整用の電流となっている場合が多い。例えば、上記特許文献１では、複数の調整電流トランジスタのオンオフを制御して、全体の電流量を制御している。そこで、その調整電流トランジスタのオン時に流れる電流量が重要になる。
【０００７】
ここで、従来の回路では、通常調整電流トランジスタは抵抗と直列接続され、抵抗の大きさによってここに流れる調整電流の電流量を設定している。しかし、調整電流トランジスタは通常フルオンさせるため、そのＶｃｅが小さくなり、飽和状態となる。従って、調整電流の大きさは、抵抗の抵抗値だけでなく調整電流トランジスタのオン抵抗（エミッタ抵抗）の影響も受ける。そして、飽和状態のオン抵抗はトランジスタのバラツキの影響を大きく受け、従って調整電流がばらつくという問題があった。トランジスタのオン抵抗が温度特性を持つため、この補償が困難であった。
【０００８】
【課題を解決するための手段】
本発明は、定電流源の電流量を決定する基準電流を流す基準トランジスタと、この基準トランジスタに流れる基準電流の少なくとも一部を構成する調整電流を流す調整電流トランジスタと、この調整電流トランジスタとカレントミラーを構成し、調整電流トランジスタに流れる調整電流の大きさを決定するダイオード接続された電流量決定トランジスタと、この電流量決定トランジスタと並列接続され、オンの場合に電流量決定トランジスタに代わって電流を流して電流量決定トランジスタの電流をオフし、オフの場合に電流量決定トランジスタが電流を流すスイッチングトランジスタと、を有し、前記スイッチングトランジスタがザッピング端子に対するザッピング操作によってオンまたはオフに設定され、これによって基準電流量が調整されるとともに、前記電流量決定トランジスタには、基準電源から出力される基準電圧を抵抗を介して印加し、かつ前記基準電源は、ダイオード接続した補償用トランジスタを含み、電流量決定トランジスタの温度特性を補償用トランジスタの温度特性による基準電圧の電圧変化で補償することを特徴とする。
【０００９】
このように、電流量決定トランジスタは、ダイオード接続されている。従って、電流量決定トランジスタに電流が流れる場合には、そこにおける電圧降下はＶｂｅである。従って、トランジスタのオン抵抗に依存することなく、安定して定電流を流すことができる。
【００１１】
このように、基準電源にダイオードを挿入することによって、電流量決定トランジスタの温度特性を容易に補償することができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１３】
図１は、実施形態の構成を示す回路図である。
【００１４】
基準電源１０は、基準電圧を出力する回路であり、本実施形態では、所定の電源Ｖｒｅｇとグランドの間に配置した抵抗Ｒ０１、ダイオードＤ１、抵抗Ｒ０２の直列接続からなっている。これによって、電源Ｖｒｅｇの電圧と、ダイオードＤ１での電圧降下（１Ｖｂｅ）と、抵抗Ｒ０１、Ｒ０２の抵抗値でダイオードＤ１の上側（アノード側）電圧が決定され、これが基準電圧として出力される。従って、基準電圧には、ダイオードＤ１における１Ｖｂｅについての温度特性がのることになる。
【００１５】
基準電圧は、オペアンプＯＰ１の正入力端に入力される。このオペアンプＯＰ１は、出力端が負入力端に短絡されたバッファアンプである。従って、オペアンプＯＰ１の出力には、基準電圧が安定して出力される。
【００１６】
オペアンプＯＰ１の出力には、抵抗Ｒ１を介し、２つのエミッタがグランドに接続されたＮＰＮトランジスタＱ１、Ｑ２のコレクタが接続されている。トランジスタＱ２のベースコレクタ間は短絡（ダイオード接続）されており、このトランジスタＱ２のベースには、エミッタがグランドに接続されたＮＰＮトランジスタＱ３のベースが接続されている。従って、トランジスタＱ２、とＱ３はカレントミラーを構成する。そして、基準電圧から１Ｖｂｅを減算した電圧を抵抗Ｒ１の抵抗値で除算した大きさの調整電流Ｉ１がトランジスタＱ２に流れ、同じ電流がトランジスタＱ３にも流れる。
【００１７】
この例では、オペアンプＯＰ１の出力には、抵抗Ｒ１、トランジスタＱ１、Ｑ２、Ｑ３からなる回路と同一構成の回路がもう２つ設けられている。すなわち、抵抗Ｒ２、トランジスタＱ４、Ｑ５、Ｑ６からなる回路と、抵抗Ｒ３、トランジスタＱ７、Ｑ８、Ｑ９からなる回路とが、設けられており、トランジスタＱ６は抵抗Ｒ２によって決定される調整電流Ｉ２を流し、トランジスタＱ９は抵抗Ｒ３によって決定される調整電流Ｉ３を流す。
【００１８】
トランジスタＱ３、Ｑ６、Ｑ９のコレクタは、エミッタが抵抗を介し電源Ｖｒｅｇに接続され、ベースコレクタ間が短絡されたＰＮＰトランジスタＱ１０のコレクタに共通接続されている。従って、トランジスタＱ３、Ｑ６、Ｑ９に流れる調整電流を加算したものがトランジスタＱ１０に流れる。このトランジスタＱ１０のベースには、エミッタが抵抗を介し電源Ｖｒｅｇに接続されたＰＮＰトランジスタＱ１１のベースが接続されており、このトランジスタＱ１１のコレクタが電流出力端となっている。
【００１９】
従って、トランジスタＱ１０とトランジスタＱ１１はカレントミラーを構成しており、基準トランジスタであるトランジスタＱ１０に流れる基準電流と同一の基準電流がトランジスタＱ１１に流れ、これが出力される。なお、トランジスタＱ１０とカレントミラー接続をするトランジスタを複数設ければそれぞれから基準電流を出力することができる。なお、出力トランジスタのエミッタ面積を変更すれば、出力する電流の大きさは異なる値に設定できる。
【００２０】
トランジスタＱ１のベースには、電源Ｖｒｅｇとグランドの間に配置された３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３の直列接続の抵抗Ｒ１２、Ｒ１３の接続点が接続されている。この抵抗Ｒ１２、Ｒ１３の接続点の電圧はトランジスタＱ１が十分オンする電圧となるように抵抗Ｒ１１、Ｒ１２、Ｒ１３の抵抗値が設定されている。また、抵抗Ｒ１１、Ｒ１２、Ｒ１３の直列接続の抵抗Ｒ１１、Ｒ１２の接続点には、アノードがグランドに接続されたザッピングダイオードＺＤ１のカソードが接続されると共に、ザッピング端子ＰＤ１が接続されている。
【００２１】
また、トランジスタＱ４、Ｑ７のベースにも、トランジスタＱ１のベースに接続されているものと同一の回路が形成されている。すなわち、トランジスタＱ４のベースには、抵抗Ｒ２１、Ｒ２２、Ｒ２３からなる抵抗分割回路と、これに接続されたザッピングダイオードＺＤ２、およびザッピング端子ＰＤ２が接続され、トランジスタＱ７のベースには、抵抗Ｒ３１、Ｒ３２、Ｒ３３からなる抵抗分割回路と、これに接続されたザッピングダイオードＺＤ３、およびザッピング端子ＰＤ３が接続されている。
【００２２】
ザッピング端子ＰＤ１、ＰＤ２、ＰＤ３によるザッピングを行う前は、ザッピングダイオードＺＤ１、ＺＤ２、ＺＤ３は、機能しており、そのカソード側の電圧は維持される。従って、トランジスタＱ１、Ｑ４、Ｑ７はオンしている。これらトランジスタＱ１、Ｑ４、Ｑ７はオンしていると、トランジスタＱ２、Ｑ５、Ｑ８に代わって電流を流すように設定されており、トランジスタＱ２、Ｑ５、Ｑ８には、電流は流れない。従って、トランジスタＱ２、Ｑ３、Ｑ５、Ｑ６、Ｑ８、Ｑ９にも電流は流れず、調整電流Ｉ１＝Ｉ２＝Ｉ３＝０となり、これらの和である電流も０となり、トランジスタＱ１０、トランジスタＱ１１にも電流は流れない。従って、ザッピング回路からの出力電流は０になっている。
【００２３】
このような回路において、ザッピング端子ＰＤ１、ＰＤ２、ＰＤ３にザッピングダイオードＺＤ１、ＺＤ２、ＺＤ３を破壊するに十分な電圧を個別に印加することによって、ザッピングダイオードＺＤ１、ＺＤ２、ＺＤ３を個別に破壊することができる。そして、ザッピングダイオードＺＤ１、ＺＤ２、ＺＤ３は、破壊された場合には、ザッピング端子ＰＤ１、ＰＤ２、ＰＤ３をグランドに接続する。
【００２４】
例えば、ザッピング端子ＰＤ１に所定の電圧を印加し、ザッピングダイオードＺＤ１が破壊された場合には、トランジスタＱ１のベースがグランドに接続され、オフされる。これによって、トランジスタＱ１がオフになり、調整電流Ｉ１がトランジスタＱ２に流れる。従って、トランジスタＱ３、トランジスタＱ１０、トランジスタＱ１１にも調整電流Ｉ１が流れることになる。
【００２５】
ザッピング端子ＰＤ２によりザッピングした場合には、調整電流Ｉ２がトランジスタＱ５、トランジスタＱ６、トランジスタＱ１０、トランジスタＱ１１にも流れ、ザッピング端子ＰＤ３によりザッピングした場合には、調整電流Ｉ３がトランジスタＱ８、トランジスタＱ９、トランジスタＱ１０、トランジスタＱ１１にも流れる。従って、ザッピングによって、トランジスタＱ１１の電流を０、Ｉ１、Ｉ２、Ｉ３、Ｉ１＋Ｉ２、Ｉ２＋Ｉ３、Ｉ３＋Ｉ１、Ｉ１＋Ｉ２＋Ｉ３の８種類に設定することができる。例えば、調整電流Ｉ１、Ｉ２、Ｉ３を１：２：４に設定しておけば、０〜７の８種類の電流を得ることができる。
【００２６】
なお、カレントミラーを構成する２つのトランジスタ（Ｑ１，Ｑ２）（Ｑ４，Ｑ５）（Ｑ７，Ｑ８）同士のエミッタ面積比をそれぞれ変更することで、調整電流Ｉ１、Ｉ２、Ｉ３を個別に変更することができ、また抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値を変更することで、調整電流Ｉ１、Ｉ２、Ｉ３を個別に変更できる。
【００２７】
そして、本実施形態では、トランジスタＱ１、Ｑ４、Ｑ７がオンの場合には、対応する調整電流は流れない。従って、調整電流の設定において、これらトランジスタＱ１、Ｑ４、Ｑ７のオン抵抗を考慮する必要がない。また、トランジスタＱ１、Ｑ４、Ｑ７がオフの場合には、トランジスタＱ２、Ｑ５、Ｑ８に電流が流れる。しかし、上述のように、トランジスタＱ２、Ｑ５、Ｑ８は、コレクタベース間が短絡されており、ここにおける電圧降下は１Ｖｂｅで一定になる。従って、ザッピングを行った場合における調整電流Ｉ１、Ｉ２、Ｉ３は、抵抗Ｒ１、Ｒ２、Ｒ３によるが、トランジスタＱ２、Ｑ５、Ｑ８のオン抵抗にはよらないものとなる。従って、調整電流Ｉ１、Ｉ２、Ｉ３がトランジスタのバラツキの影響を受けにくくなる。さらに、調整電流Ｉ１、Ｉ２、Ｉ３は、トランジスタＱ１，Ｑ４，Ｑ７のＶｂｅの温度特性の影響を受けるが、基準電源１０からの基準電圧がダイオードＤ１のＶｂｅの温度特性の影響を受けるため、両者の温度特性が相殺される。従って、調整電流Ｉ１、Ｉ２、Ｉ３は、トランジスタの温度特性の影響が基本的にないという利点が得られる。
【００２８】
上述の実施形態では、調整電流用のトランジスタＱ２、Ｑ３、Ｑ５、Ｑ６、Ｑ８、Ｑ９をＮＰＮトランジスタとしたが、これに代えてＰＮＰトランジスタを採用することもできる。この場合の回路を図２に示す。
【００２９】
ザッピング端子ＰＤ１、ＰＤ２、ＰＤ３と、これに接続されるザッピングダイオードＺＤ１、ＺＤ２、ＺＤ３および抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３についての構成は上述の場合と同様である。３つの調整電流オンオフのための回路は同一であり、１つについて説明する。
【００３０】
抵抗Ｒ１２、Ｒ１３の接続点は、ＮＰＮトランジスタＱ２１のベースに接続され、このトランジスタのエミッタはグランドに接続され、コレクタは、２つの抵抗を介し、電源Ｖｒｅｇに接続されている。そして、この２つの抵抗の接続点がＰＮＰトランジスタＱ２２のベースに接続されている。このトランジスタＱ２２のエミッタは電源Ｖｒｅｇに接続され、コレクタは同じくエミッタが電源Ｖｒｅｇに接続されたＰＮＰトランジスタＱ２３のコレクタに接続されている。トランジスタＱ２３のコレクタベース間は短絡されており、そのベースは、トランジスタＱ２４のベースに接続されている。このトランジスタＱ２４はエミッタが電源Ｖｒｅｇに接続されており、トランジスタＱ２３とカレントミラーを構成する。
【００３１】
また、トランジスタＱ２２とＱ２３のコレクタには、出力端と負入力端子が短絡されたオペアンプＯＰ１の出力が抵抗Ｒ１を介し接続されている。オペアンプＯＰ１の正入力端子には、基準電源１２が接続されている。この基準電源１２は、電源Ｖｒｅｇとグランド間に抵抗Ｒ０１、ダイオードＤ１、抵抗Ｒ０２の直列接続を有している点で、基準電源１０と同一であるが、ダイオードＤ１のカソード（下側）がオペアンプＯＰ１の正入力端に接続されている。
【００３２】
そして、トランジスタＱ２４のコレクタは、エミッタがグランドに接続されコレクタベース間が短絡されたＮＰＮトランジスタＱ２５のコレクタに接続され、このトランジスタＱ２５のベースにエミッタがグランドに接続されたトランジスタＱ２６のベースが接続されている。
【００３３】
従って、ザッピングを行わない場合には、トランジスタＱ２１がオン、トランジスタＱ２２がオン、従ってトランジスタＱ２３、Ｑ２４がオフとなり、調整電流は流れない。一方、ザッピングを行った場合には、トランジスタＱ２１がオフ、トランジスタＱ２２がオフ、従ってトランジスタＱ２３、Ｑ２４がオンとなり、調整電流は流れる。そして、この構成においても、トランジスタＱ２３がオンの場合に、Ｖｃｅ＝Ｖｂｅに固定されており、トランジスタＱ２３のオン抵抗の影響を受けない。また、トランジスタＱ２２の温度特性は、ダイオードＤ１の温度特性で補償される。
【００３４】
このように、本実施形態の回路により、安定した電流値の調整電流の調整を行うことができる。そこで、各種の回路において、このザッピングにより調整した電流を利用することができる。例えば、バンドパスフィルタにおける中央周波数の調整用の電流などに好適に利用される。
【００３５】
【発明の効果】
以上説明したように、電流量決定トランジスタは、ダイオード接続されている。従って、電流量決定トランジスタに電流が流れる場合には、底における電圧降下はＶｂｅである。従って、トランジスタのオン抵抗に依存することなく、安定して定電流を流すことができる。
【００３６】
また、この電流量決定トランジスタの温度特性は、ここへの電流量を決定するのに利用する基準電源にダイオードを挿入することによって容易に補償することができる。
【図面の簡単な説明】
【図１】 実施形態の回路を示す図である。
【図２】 他の実施形態の回路を示す図である。
【符号の説明】
１０，１２ 基準電源、ＰＤ１，ＰＤ２，ＰＤ３ ザッピング端子、Ｑ１〜Ｑ２６ トランジスタ、Ｒ１〜Ｒ３ 抵抗、Ｖｒｅｇ 電源、ＺＤ１〜ＺＤ３ ザッピングダイオード。
Claims (2)
- 定電流源の電流量を決定する基準電流を流す基準トランジスタと、
この基準トランジスタに流れる基準電流の少なくとも一部を構成する調整電流を流す調整電流トランジスタと、
この調整電流トランジスタとカレントミラーを構成し、調整電流トランジスタに流れる調整電流の大きさを決定するダイオード接続された電流量決定トランジスタと、
この電流量決定トランジスタと並列接続され、オンの場合に電流量決定トランジスタに代わって電流を流して電流量決定トランジスタの電流をオフし、オフの場合に電流量決定トランジスタが電流を流すスイッチングトランジスタと、
を有し、
前記スイッチングトランジスタがザッピング端子に対するザッピング操作によってオンまたはオフに設定され、これによって基準電流量が調整されるとともに、
前記電流量決定トランジスタには、基準電源から出力される基準電圧を抵抗を介して印加し、かつ前記基準電源は、ダイオード接続した補償用トランジスタを含み、電流量決定トランジスタの温度特性を補償用トランジスタの温度特性による基準電圧の電圧変化で補償するザッピング回路。 - 請求項１に記載のザッピング回路において、
前記基準電源は、分圧抵抗を含み、前記補償用トランジスタは、この分圧抵抗の中間に挿入されているザッピング回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002381412A JP4259860B2 (ja) | 2002-12-27 | 2002-12-27 | ザッピング回路 |
| CNB2003101036661A CN1229868C (zh) | 2002-12-27 | 2003-11-11 | 烧断电路 |
| US10/741,037 US6946900B2 (en) | 2002-12-27 | 2003-12-19 | Current output circuit |
| KR1020030097292A KR100571088B1 (ko) | 2002-12-27 | 2003-12-26 | 재핑 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002381412A JP4259860B2 (ja) | 2002-12-27 | 2002-12-27 | ザッピング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004213272A JP2004213272A (ja) | 2004-07-29 |
| JP4259860B2 true JP4259860B2 (ja) | 2009-04-30 |
Family
ID=32732717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002381412A Expired - Fee Related JP4259860B2 (ja) | 2002-12-27 | 2002-12-27 | ザッピング回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6946900B2 (ja) |
| JP (1) | JP4259860B2 (ja) |
| KR (1) | KR100571088B1 (ja) |
| CN (1) | CN1229868C (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5693711B2 (ja) | 2011-04-12 | 2015-04-01 | ルネサスエレクトロニクス株式会社 | 電圧発生回路 |
| US9519303B2 (en) * | 2014-02-10 | 2016-12-13 | Infineon Technologies Ag | Precision current sensing |
| JP6536449B2 (ja) * | 2016-03-28 | 2019-07-03 | セイコーエプソン株式会社 | 定電流回路、温度センサーおよび温度補償機能付き時計 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727309A (en) * | 1987-01-22 | 1988-02-23 | Intel Corporation | Current difference current source |
| DE69223776T2 (de) * | 1992-06-26 | 1998-07-16 | Discovision Ass | Logikausgangstreiber |
| US5579356A (en) * | 1995-07-28 | 1996-11-26 | Micron Quantum Devices, Inc. | Timer circuit with programmable decode circuitry |
| JP3445041B2 (ja) * | 1995-11-13 | 2003-09-08 | 三菱電機株式会社 | 半導体集積回路 |
| JP2002261243A (ja) | 2001-03-02 | 2002-09-13 | Sanyo Electric Co Ltd | 電流調整回路 |
-
2002
- 2002-12-27 JP JP2002381412A patent/JP4259860B2/ja not_active Expired - Fee Related
-
2003
- 2003-11-11 CN CNB2003101036661A patent/CN1229868C/zh not_active Expired - Fee Related
- 2003-12-19 US US10/741,037 patent/US6946900B2/en not_active Expired - Fee Related
- 2003-12-26 KR KR1020030097292A patent/KR100571088B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20040145409A1 (en) | 2004-07-29 |
| CN1512582A (zh) | 2004-07-14 |
| KR100571088B1 (ko) | 2006-04-14 |
| US6946900B2 (en) | 2005-09-20 |
| JP2004213272A (ja) | 2004-07-29 |
| CN1229868C (zh) | 2005-11-30 |
| KR20040060783A (ko) | 2004-07-06 |
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