JPS59191912A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPS59191912A JPS59191912A JP6545283A JP6545283A JPS59191912A JP S59191912 A JPS59191912 A JP S59191912A JP 6545283 A JP6545283 A JP 6545283A JP 6545283 A JP6545283 A JP 6545283A JP S59191912 A JPS59191912 A JP S59191912A
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- amplifier circuit
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- Pending
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- 230000001105 regulatory effect Effects 0.000 claims abstract description 6
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は差動増幅回路に関する。
差動増幅回路は、第１図にその一例を示すように、それ
ぞれに負荷抵抗Ｒ１、Ｒ２が接続された１対の能動素子
Ｑｌ、Ｑ２と、この１対の能動素子Ｑ１．Ｑ２に共通に
流れる動作電流を制限する定電流源ｌＯとによって構成
される。負荷抵抗Ｒ１゜Ｒ２はプラス側電源ＶＣＣに、
また定電流源１０はマイナス側電源Ｖｅｅにそれぞれ接
続される。能動素子Ｑｌ、Ｑ２としては、例えばバイポ
ーラトランジスタが使用される。各能動素子Ｑｌ、Ｑ２
は、１対の差動入力端子Ａ、Ｂに与えられる入力信号Ｖ
目、Ｖｉ２によって駆動される。その入力信号Ｖｉｌ、
Ｖｉ２の差（Ｖｉｌ−Ｖｉ２） は、増幅サレテ上記能
動素子Ｑ１．Ｑ２と負荷抵抗Ｒ１，Ｒ２の各接続点の間
に差動出力Ｖｏとして現われる。また、この回路は単一
の牛導体チップに集積化される。
ぞれに負荷抵抗Ｒ１、Ｒ２が接続された１対の能動素子
Ｑｌ、Ｑ２と、この１対の能動素子Ｑ１．Ｑ２に共通に
流れる動作電流を制限する定電流源ｌＯとによって構成
される。負荷抵抗Ｒ１゜Ｒ２はプラス側電源ＶＣＣに、
また定電流源１０はマイナス側電源Ｖｅｅにそれぞれ接
続される。能動素子Ｑｌ、Ｑ２としては、例えばバイポ
ーラトランジスタが使用される。各能動素子Ｑｌ、Ｑ２
は、１対の差動入力端子Ａ、Ｂに与えられる入力信号Ｖ
目、Ｖｉ２によって駆動される。その入力信号Ｖｉｌ、
Ｖｉ２の差（Ｖｉｌ−Ｖｉ２） は、増幅サレテ上記能
動素子Ｑ１．Ｑ２と負荷抵抗Ｒ１，Ｒ２の各接続点の間
に差動出力Ｖｏとして現われる。また、この回路は単一
の牛導体チップに集積化される。
ところで、この種の差動増幅回路では、上記１対の能動
素子Ｑｌ、Ｑ２の各動作状態が互いに平衡しないことに
よるオフセット電圧が出力に現われる。そこで、その出
力オフセット電圧を小さくするために、各能動素子Ｑｌ
、Ｑ２の負荷抵抗Ｒ１゜Ｒ２の負荷抵抗Ｒ１，Ｒ２の値
をそれぞれに調整することが行われていた。すなわち、
第１図に示すように、上記負荷抵抗Ｒ１、Ｒ２をそれぞ
れ複数個の抵抗Ｒ１１，Ｒ１２，Ｒ１３・・・あるいは
Ｒ２１，Ｒ２２゜Ｒ２３・・・を直列接続したもので構
成し、さらに各抵抗Ｒ１１，Ｒ１２，Ｒ１３・・・ある
いはＲ２１，Ｒ２２，Ｒ２３・・・にそれぞれツェナー
ダイオードＺｌ １ 、 Ｚｌ ２．Ｚｌ３・・・ある
いはＺ２１．Ｚ２２．Ｚ２３・・・を並列に接続すると
ともに、各ツェナーダイオードＺｌｌ、Ｚ１２．Ｚｌ３
・・・あるいはＺ ２１ 、 Ｚ２＝２：ｊＺ２３＊・
をζ・端子Ｐ１１．ＰＩ３．ＰＩ３・・・あるいはＰ２
１．Ｐ２２．Ｐ２３・・・を介して、外部から個別に破
壊・短絡操作できるように構成する。
素子Ｑｌ、Ｑ２の各動作状態が互いに平衡しないことに
よるオフセット電圧が出力に現われる。そこで、その出
力オフセット電圧を小さくするために、各能動素子Ｑｌ
、Ｑ２の負荷抵抗Ｒ１゜Ｒ２の負荷抵抗Ｒ１，Ｒ２の値
をそれぞれに調整することが行われていた。すなわち、
第１図に示すように、上記負荷抵抗Ｒ１、Ｒ２をそれぞ
れ複数個の抵抗Ｒ１１，Ｒ１２，Ｒ１３・・・あるいは
Ｒ２１，Ｒ２２゜Ｒ２３・・・を直列接続したもので構
成し、さらに各抵抗Ｒ１１，Ｒ１２，Ｒ１３・・・ある
いはＲ２１，Ｒ２２，Ｒ２３・・・にそれぞれツェナー
ダイオードＺｌ １ 、 Ｚｌ ２．Ｚｌ３・・・ある
いはＺ２１．Ｚ２２．Ｚ２３・・・を並列に接続すると
ともに、各ツェナーダイオードＺｌｌ、Ｚ１２．Ｚｌ３
・・・あるいはＺ ２１ 、 Ｚ２＝２：ｊＺ２３＊・
をζ・端子Ｐ１１．ＰＩ３．ＰＩ３・・・あるいはＰ２
１．Ｐ２２．Ｐ２３・・・を介して、外部から個別に破
壊・短絡操作できるように構成する。
そして、破壊・短絡されるツェナーダイオードを遺択す
ることにより、各能動素子Ｑ１．Ｑ２の負荷抵抗Ｒ１，
Ｒ２の値を個別に調整することができる。これにより、
上記オフセット電圧を小さくするための調整な行なうこ
とができる。
ることにより、各能動素子Ｑ１．Ｑ２の負荷抵抗Ｒ１，
Ｒ２の値を個別に調整することができる。これにより、
上記オフセット電圧を小さくするための調整な行なうこ
とができる。
しかしながら、上述した構成の差動増幅回路では、その
オフセット電圧を小さくするための調整を負荷抵抗Ｒ１
，Ｒ２の値を変えて行なうため、その負荷抵抗Ｒ１，Ｒ
２の値とともに、各能動素子毎の増幅特性、特に動作点
と周波数特性が変化してしまうという問題が生じる。つ
まり、負荷抵抗Ｒ１，Ｒ２を個別に変えることにより直
流的なオフセット電圧は小さくすることができるものの
、その負荷抵抗Ｒ１，Ｒ２の値に依存する動作点と周波
数特性は、その抵抗値の調整によって、却って乱されて
しまうのである。従って、周波数特性が安定し、かつオ
フセット電圧の小さな差動増幅回路を得ることは、非常
に困難であった。
オフセット電圧を小さくするための調整を負荷抵抗Ｒ１
，Ｒ２の値を変えて行なうため、その負荷抵抗Ｒ１，Ｒ
２の値とともに、各能動素子毎の増幅特性、特に動作点
と周波数特性が変化してしまうという問題が生じる。つ
まり、負荷抵抗Ｒ１，Ｒ２を個別に変えることにより直
流的なオフセット電圧は小さくすることができるものの
、その負荷抵抗Ｒ１，Ｒ２の値に依存する動作点と周波
数特性は、その抵抗値の調整によって、却って乱されて
しまうのである。従って、周波数特性が安定し、かつオ
フセット電圧の小さな差動増幅回路を得ることは、非常
に困難であった。
この発明は以上のような間Ｍを鑑みてなされたもので、
その目的とするところは、動作点および周波数特性に影
響を及ぼすことなく、出力オフセット電圧の調整を可能
にしだ差動増幅回路を提供することにある。
その目的とするところは、動作点および周波数特性に影
響を及ぼすことなく、出力オフセット電圧の調整を可能
にしだ差動増幅回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願にお（・て開示される発明のうち代表的なものの概
要な簡単に説明すれば、下記のとおりである。
要な簡単に説明すれば、下記のとおりである。
すなわち、それぞれに負荷抵抗が接続された１対の能動
素子と、上記１対の能動素子に共通に流れる動作電流を
制限する定電流源とから構成される差動増幅回路におい
て、各能動素子にそれぞれ流れる動作電流の大きさを相
互に変える電流調整回路を設け、これにより動作点およ
び周波数特性に影響を及ぼすことなく、出力オフセット
電圧の調整を可能にするという目的を達成するものであ
る。
素子と、上記１対の能動素子に共通に流れる動作電流を
制限する定電流源とから構成される差動増幅回路におい
て、各能動素子にそれぞれ流れる動作電流の大きさを相
互に変える電流調整回路を設け、これにより動作点およ
び周波数特性に影響を及ぼすことなく、出力オフセット
電圧の調整を可能にするという目的を達成するものであ
る。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第２図は、この発明による差動増幅回路の一実施例を示
す。同図に示す回路は、先ず、それぞれに負荷抵抗Ｒ１
，Ｒ２が接続された１対の能動素子Ｑ１．Ｑ２と、この
１対の能動累、子Ｑｌ、Ｑ２に共通に流れる動作電流を
制限する定電流源１０とによって構成される。負荷抵抗
Ｒ１，Ｒ２はプラス側電源ＶＣＣに、また定電流源１ｏ
はマイナス側電源ｖｅｅにそれぞれ接続される。能動素
子Ｑｌ。
す。同図に示す回路は、先ず、それぞれに負荷抵抗Ｒ１
，Ｒ２が接続された１対の能動素子Ｑ１．Ｑ２と、この
１対の能動累、子Ｑｌ、Ｑ２に共通に流れる動作電流を
制限する定電流源１０とによって構成される。負荷抵抗
Ｒ１，Ｒ２はプラス側電源ＶＣＣに、また定電流源１ｏ
はマイナス側電源ｖｅｅにそれぞれ接続される。能動素
子Ｑｌ。
Ｑ２としてはバイポーラトランジスタが使用されている
。各能動素子Ｑｌ、Ｑ２は、１対の差動入力端子Ａ、Ｂ
に与えられる入力信号Ｖ ＋ １ ＋ Ｖ ＋ ２によ
って駆動される。その入力信号Ｖｉｌ、Ｖｉ２の差（Ｖ
ｉ １−Ｖｉ ２ ） ハ、増幅さレテ上記能動素子Ｑ
ｌ。
。各能動素子Ｑｌ、Ｑ２は、１対の差動入力端子Ａ、Ｂ
に与えられる入力信号Ｖ ＋ １ ＋ Ｖ ＋ ２によ
って駆動される。その入力信号Ｖｉｌ、Ｖｉ２の差（Ｖ
ｉ １−Ｖｉ ２ ） ハ、増幅さレテ上記能動素子Ｑ
ｌ。
Ｑ２と負荷抵抗Ｒ１，Ｒ２の各接続点の間に差動出力Ｖ
ｏとして現われる。また、上述した回路は、後述する回
路とともに、単一の牛導体チップに集積化されている。
ｏとして現われる。また、上述した回路は、後述する回
路とともに、単一の牛導体チップに集積化されている。
次に、各能動素子Ｑｌ、Ｑ２にそれぞれ流れる動作電流
の大きさを変える電流調整回路１２が設けられている。
の大きさを変える電流調整回路１２が設けられている。
この電流調整回路１２は、各能動素子Ｑｌ、Ｑ２毎に、
該能動素子Ｑｌ、Ｑ２と上記定電流源１０との間に直列
に挿入されている。
該能動素子Ｑｌ、Ｑ２と上記定電流源１０との間に直列
に挿入されている。
また、各電流調整回路１２．１２の間には、抵抗Ｒ３が
渡されている。
渡されている。
上記電流調整回路１２は、外部から個別に破壊操作され
ることにより遮断状態に設定されるように構成された複
数の電流制限回路Ｃ１ｌ、ＣＩ２・・・あるいはＣ２１
，Ｃ２２・・・を並列接続したものが使用されている。
ることにより遮断状態に設定されるように構成された複
数の電流制限回路Ｃ１ｌ、ＣＩ２・・・あるいはＣ２１
，Ｃ２２・・・を並列接続したものが使用されている。
各電流制限回路Ｃ１ｌ、Ｃ１２・・・あるいはＣ２１，
Ｃ２２・・・は、その制限電流値が互いに異なるように
構成されている。すなわち、それぞれに電流値の重み付
けがされている。さらに、各電流制限回路Ｃ１ｌ、Ｃ１
２・・・あるいはＣ２１，Ｃ２２・・・は、それぞれ電
流制御素子Ｑ３とバイアス抵抗ｒ１とによって構成され
ている。電流制御素子Ｑ３としてはバイポーラトランジ
スタが使用されている。
Ｃ２２・・・は、その制限電流値が互いに異なるように
構成されている。すなわち、それぞれに電流値の重み付
けがされている。さらに、各電流制限回路Ｃ１ｌ、Ｃ１
２・・・あるいはＣ２１，Ｃ２２・・・は、それぞれ電
流制御素子Ｑ３とバイアス抵抗ｒ１とによって構成され
ている。電流制御素子Ｑ３としてはバイポーラトランジ
スタが使用されている。
各電流制限回路Ｃ１１，Ｃ１２・・・あるいはＣ２１，
Ｃ２２における制限電流値はバイアス抵抗ｒ１の値によ
って個別に設定することができる。各電流制御素子Ｑ３
のバイアス電源ｖｂｂは、共通ラインから上記バイアス
抵抗ｒ１を介して分配される。各バイアス抵抗ｒ１には
、それぞれ外部から個別に破壊操作可能なヒユーズ素子
としてのツェナーダイオードＺ１１．Ｚ１２−、ｉｖる
い＆’！Ｚ２１．Ｚ２２ −・・が設けられている。そ
して、そのツェナーダイオードＺ１１．Ｚ１２・・・あ
るいはＺ２１．Ｚ２２・・・を端子Ｐ１１゜ＰＩ３・・
・あるいはＰ２１．Ｐ２２・・・を介して選択的に破壊
・短絡操作することにより、任意の電流制御素子Ｑ３な
遮断状態に設定することができろようになっている。そ
して、これにより各能動素子Ｑｌ、Ｑ２に流れる動作電
流の大きさを相互に段階的に調整することができる。
Ｃ２２における制限電流値はバイアス抵抗ｒ１の値によ
って個別に設定することができる。各電流制御素子Ｑ３
のバイアス電源ｖｂｂは、共通ラインから上記バイアス
抵抗ｒ１を介して分配される。各バイアス抵抗ｒ１には
、それぞれ外部から個別に破壊操作可能なヒユーズ素子
としてのツェナーダイオードＺ１１．Ｚ１２−、ｉｖる
い＆’！Ｚ２１．Ｚ２２ −・・が設けられている。そ
して、そのツェナーダイオードＺ１１．Ｚ１２・・・あ
るいはＺ２１．Ｚ２２・・・を端子Ｐ１１゜ＰＩ３・・
・あるいはＰ２１．Ｐ２２・・・を介して選択的に破壊
・短絡操作することにより、任意の電流制御素子Ｑ３な
遮断状態に設定することができろようになっている。そ
して、これにより各能動素子Ｑｌ、Ｑ２に流れる動作電
流の大きさを相互に段階的に調整することができる。
以上のようにして、各能動素子Ｑｌ、Ｑ２にそれぞれ流
れる動作電流の大きさを相互に調整することにより、負
荷抵抗Ｒ１、Ｒ２の値を変えることなく出力オフセット
電圧を調整することができる。
れる動作電流の大きさを相互に調整することにより、負
荷抵抗Ｒ１、Ｒ２の値を変えることなく出力オフセット
電圧を調整することができる。
従って、動作点や周波数特性に影響を及ぼさずにすみ、
これにより周波数特性の安定した低オフセソ）電圧の差
動増幅回路が可能になる。
これにより周波数特性の安定した低オフセソ）電圧の差
動増幅回路が可能になる。
以上のように、この発明による差動増幅回路では、動作
点および周波数特性に影響を及ぼすことなく、出力オフ
セット電圧の調整をｇＪ能にすることができる。
点および周波数特性に影響を及ぼすことなく、出力オフ
セット電圧の調整をｇＪ能にすることができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記ヒユー
ズ素子としてのツェナーダイオードは、破壊されて遮断
状態になるような素子であってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記ヒユー
ズ素子としてのツェナーダイオードは、破壊されて遮断
状態になるような素子であってもよい。
以上の説明では主として本発明者によってなされた発明
なその背景となった利用分野であるバイポーラ型の差動
増幅回路について説明したが、それに限定されるもので
はなく、例えば、ＭＯＳ型の差動増幅回路などにも適用
できる。
なその背景となった利用分野であるバイポーラ型の差動
増幅回路について説明したが、それに限定されるもので
はなく、例えば、ＭＯＳ型の差動増幅回路などにも適用
できる。
第１図はこの発明以外の差動増幅回路の一例を示す回路
図である。 第２図はこの発明による差動増幅回路の一実施例を示す
回路図である。 Ｑｌ、Ｑ２・・・能動素子（バイポーラトランジスタ）
、Ｒ１，Ｒ２・・・負荷抵抗、Ａ、Ｂ・・嗟動入力端子
、Ｖｏ・・・差動出力、ＶＣＣ。 ■ｅｅ・・・電源、１０・・・定電流源、１２・・・電
流調整回路、Ｃ１ｌ、Ｃ１２，Ｃ２１，Ｃ２２・・・電
流制限回路、Ｑ３・・・電流制限素子（バイポーラトラ
ンジスタ）、ｒｌ・・・バイアス抵抗、ｖｂｂ・・・バ
イアス電源、Ｚｌｌ、Ｚ１２ 。 Ｚ１３．Ｚ２１．Ｚ２２．Ｚ２３・ｌニュー、（素子（
ツエＪ−−ダイオード）。 第 １ 図
図である。 第２図はこの発明による差動増幅回路の一実施例を示す
回路図である。 Ｑｌ、Ｑ２・・・能動素子（バイポーラトランジスタ）
、Ｒ１，Ｒ２・・・負荷抵抗、Ａ、Ｂ・・嗟動入力端子
、Ｖｏ・・・差動出力、ＶＣＣ。 ■ｅｅ・・・電源、１０・・・定電流源、１２・・・電
流調整回路、Ｃ１ｌ、Ｃ１２，Ｃ２１，Ｃ２２・・・電
流制限回路、Ｑ３・・・電流制限素子（バイポーラトラ
ンジスタ）、ｒｌ・・・バイアス抵抗、ｖｂｂ・・・バ
イアス電源、Ｚｌｌ、Ｚ１２ 。 Ｚ１３．Ｚ２１．Ｚ２２．Ｚ２３・ｌニュー、（素子（
ツエＪ−−ダイオード）。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、それぞれに負荷抵抗が接続された１対の能動素子と
、上記１対の能動素子に共通に流れる動作電流な制限す
る定電流源とから構成される差動増幅回路において、各
能動素子にそれぞれ流れる動作電流の大きさを相互に変
える電流調整回路を設けたことを特徴とする差動増幅回
路。 ２、特許請求の範囲１の回路において、上記電流調整回
路は、外部から個別に破壊操作されて遮断状態ニ設定さ
れるよ５に構成された複数の電流制限回路を互いに並列
接続したものであることを特徴とする差動増幅回路。 ３、特許請求の範囲１または２の回路において、上記電
流調整回路は、外部から個別に破壊操作されて遮断状態
に設定されろように構成され、かつそれぞれに電流値の
電入付けがされた複数の電流制限回路を互いに並列接続
したものであることを特徴とする差動増幅回路。 ４、特ｌ？′ｆ′錆求の範囲１．２または３０回路にお
いて、上記電流調整回路は互いに並列接続された複数の
電流制御素子を有するとともに、各電流制御素子にはそ
れぞれ該電流制御素子に流れる電流な定めろバイアス抵
抗が設けられ、さらに各バイアス抵抗にはそれぞれ外部
から霞別に破壊操作可能なヒユーズ素子が設けられてい
て５このヒユーズ素子を選択的に破壊することにより任
意の電流制御素子が遮断状態になるように構成されてい
ることを特徴とする差動増幅回路。 ５、特許請求の範囲１，２．３または４の回路において
、上記能！１１素子および上記電流制御素子は、それぞ
れバイポーラトランジスタであること？特徴とする差動
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6545283A JPS59191912A (ja) | 1983-04-15 | 1983-04-15 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6545283A JPS59191912A (ja) | 1983-04-15 | 1983-04-15 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59191912A true JPS59191912A (ja) | 1984-10-31 |
Family
ID=13287543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6545283A Pending JPS59191912A (ja) | 1983-04-15 | 1983-04-15 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191912A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4717888A (en) * | 1986-05-22 | 1988-01-05 | Raytheon Company | Integrated circuit offset voltage adjustment |
| US9266205B2 (en) | 2010-06-24 | 2016-02-23 | Ykk Corporation | Piping slider |
-
1983
- 1983-04-15 JP JP6545283A patent/JPS59191912A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4717888A (en) * | 1986-05-22 | 1988-01-05 | Raytheon Company | Integrated circuit offset voltage adjustment |
| US9266205B2 (en) | 2010-06-24 | 2016-02-23 | Ykk Corporation | Piping slider |
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