CN102981546A - 指数补偿带隙基准电压源 - Google Patents

Abstract

本发明公开了一种指数补偿带隙基准电压源。其包括指数补偿带隙基准电路，用于产生与温度无关的基准电压，指数补偿带隙基准电路包括电流镜电路、带隙主体电路、第一电阻、第二电阻和第三电阻。电流镜电路具有输出端和至少一个输入端。带隙主体电路包括第一NPN晶体管、第二NPN晶体管、第一运算放大器以及第二运算放大器。第一运算放大器以及第二运算放大器耦接至输出端，第一NPN晶体管耦接至第一运算放大器，第二NPN晶体管耦接至第二运算放大器。第一电阻耦接至第一运算放大器。第二电阻耦接至第二NPN晶体管。第三电阻的一端连接输出端，另一端接地。本发明的指数补偿带隙基准电压源能够提高基准电压的稳定性，不需要额外增加补偿电路。

Description

指数补偿带隙基准电压源

技术领域

本发明涉及模拟集成电路技术领域，具体是涉及一种指数补偿带隙基准电压源。

背景技术

基准电压源通常是指在电路中做电压基准的精确、稳定的电压源。产生基准的目的是为了建立一个与电源电压以及工艺参数无关的，而且随温度变化会符合预定的相关性的直流电压/电流、作为模拟集成电路和数模混合集成电路中的核心部分，基准电压源的应用十分普遍。许多集成电路，如线性稳压器、高速内存电路、数模转换器、模数转换器等都需要精密而又稳定的基准电压源。高性能的基准电压源是设计的关键技术之一，它的精度和稳定度直接决定了整个系统的精度。

现有技术中，带隙基准电路使用PNP晶体管产生基准电压，并使用一阶温度补偿来产生一个约1.25V的稳定电压，再通过额外增加指数补偿电路来提高基准电压的精度，然而，增加补偿电路无疑将提高设计难度，还会增加芯片的面积，不利于控制成本。

发明内容

本发明实施例主要解决的技术问题是：提供一种指数补偿带隙基准电压源，能够提高基准电压的稳定性，不需要额外增加补偿电路。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种指数补偿带隙基准电压源，指数补偿带隙基准电压源包括指数补偿带隙基准电路，用于产生与温度无关的基准电压，指数补偿带隙基准电路包括：电流镜电路，包括输出端以及至少一个输入端；带隙主体电路，包括第一NPN晶体管Q1、第二NPN晶体管Q2、第一运算放大器A1以及第二运算放大器A2，第一运算放大器A1以及第二运算放大器A2耦接至电流镜电路的输出端，第一NPN晶体管Q1耦接至第一运算放大器A1，第二NPN晶体管Q2耦接至第二运算放大器A2；第一电阻，第一电阻R1耦接至第一运算放大器A1；第二电阻，第二电阻R2耦接至第二NPN晶体管Q2；第三电阻，第三电阻R3的一端连接输出端，第三电阻R3的另一端接地。

其中，第一NPN晶体管Q1的基极连接第二NPN晶体管Q2的基极以及第一运算放大器A1的反相输入端，第一NPN晶体管Q1的集电极连接第一运算放大器A1的同相输入端以及第二运算放大器A2的反相输入端，第一NPN晶体管Q1的发射极接地，第二NPN晶体管Q2的集电极连接第二运算放大器A2的同相输入端。

其中，第一电阻R1的一端连接第一运算放大器A1的反相输入端，第一电阻R1的另一端接地。

其中，第二电阻R2的一端连接第二NPN晶体管Q2的发射极，第二电阻R2的另一端接地。

其中，电流镜电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5，其中：第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极以及第五PMOS管P5的源极均连接电源，第一PMOS管P1的栅极连接第二PMOS管P2的栅极、第五PMOS管P5的栅极以及第一运算放大器A1的输出端，第一PMOS管P1的漏极连接第一运算放大器A1的同相输入端、第二PMOS管P2的漏极连接第二运算放大器A2的同相输入端，第三PMOS管P3的栅极连接第四PMOS管P4的栅极以及第二运算放大器A2的输出端，第三PMOS管P3的漏极连接第一运算放大器A1的反相输入端，第四PMOS管P4的漏极和第五PMOS管P5的漏极并联作为输出端，第二PMOS管P2的漏极和第三PMOS管P3的漏极作为两个输入端。

其中，电流镜电路包括第一PMOS管P1、第二PMOS管P2，第三PMOS管P3和第四PMOS管P4，其中：第一PMOS管P1的源极、第二PMOS管P2的源极，第三PMOS管P3的源极以及第四PMOS管P4的源极均连接电源VDD，第一PMOS管P1的栅极连接第二PMOS管P2的栅极以及第一运算放大器A1的输出端，第一PMOS管P1的漏极连接第一运算放大器A1的同相输入端，第二PMOS管P2的漏极连接第二运算放大器A2的同相输入端，第三PMOS管P3的栅极连接第四PMOS管P4的栅极以及第二运算放大器A2的输出端，第三PMOS管P3的漏极连接第一运算放大器A1的反相输入端，第四PMOS管P4的漏极作为输出端，第三PMOS管P3的漏极作为输入端。

其中，指数补偿带隙基准电路还包括第四电阻R4，第四电阻R4的一端连接第一NPN晶体管Q1的发射极以及第二电阻R2的另一端，第四电阻R4的另一端接地。

其中，指数补偿带隙基准电压源还包括启动电路，启动电路用于在指数补偿带隙基准电路接通电源VDD时，使指数补偿带隙基准电路逐步脱离简并状态，直至电流镜电路、第一NPN晶体管Q1以及第二NPN晶体管Q2工作在正常状态。

其中，启动电路包括第六PMOS管P6、第七PMOS管P7、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3以及第四NMOS管N4，第六PMOS管P6的源极和第七PMOS管P7的源极连接电源VDD，第六PMOS管P6的栅极连接第一PMOS管P1的栅极，第六PMOS管P6的漏极连接第一NMOS管N1的漏极，第七PMOS管P7的栅极接地，第七PMOS管P7的漏极连接第二NMOS管N2的漏极，第一NMOS管N1的栅极连接第二NMOS管N2的栅极且与第一NMOS管N1的漏极短接，第一NMOS管N1的源极和第二NMOS管N2的源极接地，第三NMOS管N3的源极和第四NMOS管N4的源极接地，第三NMOS管N3的栅极和第四NMOS管N4的栅极连接第二NMOS管N2的漏极，第三NMOS管N3的漏极反馈至第三PMOS管P3的栅极，第四NMOS管N4的漏极反馈至第一PMOS管P1的栅极。

其中，第三电阻R3为可调电阻，以调节基准电压。

本发明的指数补偿带隙基准电压源相比于传统的使用PNP晶体管的技术，本发明使用NPN晶体管，利用NPN晶体管基极电流与温度的指数关系来实现指数补偿，能够提高基准电压的稳定性，不需要额外增加补偿电路，占用芯片面积小，适用范围广。

附图说明

图1是本发明指数补偿带隙基准电压源第一实施例的电路示意图；

图2是本发明指数补偿带隙基准电压源第二实施例的电路示意图。

具体实施例

下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

请参阅图1，图1是本发明指数补偿带隙基准电压源第一实施例的电路示意图。指数补偿带隙基准电压源10包括指数补偿带隙基准电路12。

其中，指数补偿带隙基准电路12用于产生与温度无关的基准电压，其包括电流镜电路121、带隙主体电路122、第一电阻R1、第二电阻R2以及第三电阻R3。

电流镜电路121包括至少一个输入端以及输出端，电流镜电路121将至少一个输入端的电流镜像至输出端。

带隙主体电路122包括第一NPN晶体管Q1、第二NPN晶体管Q2、第一运算放大器A1和第二运算放大器A2，第一运算放大器A1以及第二运算放大器A2耦接至电流镜电路121的输出端，第一NPN晶体管Q1耦接至第一运算放大器A1，第二NPN晶体管Q2耦接至第二运算放大器A2。第一NPN晶体管Q1和第二NPN晶体管Q2为双极型晶体管。

第一电阻R1耦接至第一运算放大器A1。第二电阻R2耦接至第二NPN晶体管Q2。第三电阻R3的一端连接电流镜电路121的输出端，第三电阻R3的另一端接地GND，电流镜电路121的输出端作为指数补偿带隙基准电路12的输出端，其输出的电流在第三电阻R3上产生与温度无关的基准电压，该基准电压即为指数补偿带隙基准电路12的输出电压。在本实施例中，第三电阻R3为可调电阻，以调节基准电压。

具体地，第一NPN晶体管Q1的基极连接第二NPN晶体管Q2的基极以及第一运算放大器A1的反相输入端，第一NPN晶体管Q1的集电极连接第一运算放大器A1的同相输入端以及第二运算放大器A2的反相输入端，第一NPN晶体管Q1的发射极接地GND，第二NPN晶体管Q2的集电极连接第二运算放大器A2的同相输入端。

第一电阻R1的一端连接第一运算放大器A1的反相输入端，第一电阻R1的另一端接地GND。第二电阻R2的一端连接第二NPN晶体管Q2的发射极，第二电阻R2的另一端接地GND。

电流镜电路121包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5。第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极以及第五PMOS管P5的源极均连接电源VDD，第一PMOS管P1的栅极连接第二PMOS管P2的栅极、第五PMOS管P5的栅极以及第一运算放大器A1的输出端，第一PMOS管P1的漏极连接第一运算放大器A1的同相输入端、第二PMOS管P2的漏极连接第二运算放大器A2的同相输入端，第三PMOS管P3的栅极连接第四PMOS管P4的栅极以及第二运算放大器A2的输出端，第三PMOS管P3的漏极连接第一运算放大器A1的反相输入端，第四PMOS管P4的漏极和第五PMOS管P5的漏极并联作为电流镜电路121的输出端，第二PMOS管P2的漏极和第三PMOS管P3的漏极作为电流镜电路121的两个输入端。

下面将介绍本实施例的指数补偿带隙基准电压源10产生与温度无关的基准电压的具体工作过程，为了清楚描述，图1中设置了若干节点（A、B、C、D、E、F、G、H）：

在本实施例中，图1中所有的MOS管的失配以及电阻的失配均忽略不计。第一运算放大器A1和第二运算放大器A2，均为一级运放，增益足够大并且无输入失调，因此，由“虚短”可知，节点C、节点E、节点F处的电压相等。

已知晶体管的电流与基极-发射极电压之间的关系为：

$I_Q=I_S(e^{\frac{q{V}_{\mathrm{BE}}}{\mathrm{kT}}}-1)\≈I_S{e}^{\frac{q{V}_{\mathrm{BE}}}{\mathrm{kT}}}=I_S{e}^{\frac{V_{\mathrm{BE}}}{V_T}}---\left(1\right)$

其中，I_S为晶体管饱和电流，k为波尔兹曼常数，T为绝对温度，q为电子电荷量，V_BE为双极型晶体管基极-发射极电压。由(1)可推导出基极-发射极电压为：

$V_{\mathrm{BE}}=\frac{\mathrm{kT}}{q}\ln \frac{I_Q}{I_S}=V_T\ln \frac{I_Q}{I_S}---\left(2\right)$

将(2)对T求导，可得：

$\frac{{\∂V}_{\mathrm{BE}}}{\∂T}=\frac{{\∂V}_T}{\∂T}\ln \frac{I_Q}{I_S}-\frac{V_T}{I_S}\frac{{\∂I}_S}{\∂T}---\left(3\right)$

根据半导体物理技术可知，

其中b为比例系数，m≈-3/2，E_g为硅的带隙能量≈1.12eV，得出：

$\frac{{\∂I}_S}{\∂T}=b(4+m)T^{3+m}{e}^{\frac{-E_g}{\mathrm{kT}}}+{\mathrm{bT}}^{4+m}\left(e^{\frac{-E_g}{\mathrm{kT}}}\right)\frac{E_g}{{\mathrm{kT}}^2}---\left(4\right)$

又由于： $\frac{{\∂V}_T}{\∂T}=\frac{k}{q}=\frac{V_T}{T}---\left(5\right)$

将(4)、(5)代入(3)，化简可得： $\frac{{\∂V}_{\mathrm{BE}}}{\∂T}=\frac{V_{\mathrm{BE}}-(4+m)V_T-E_g/q}{T}---\left(6\right)$

V_BE通常小于

所以V_BE与T成反比，具有负温度系数。

第一NPN晶体管Q1和第二NPN晶体管Q2分别产生基极-发射极电压V_BE1和V_BE2，设置第一PMOS管P1和第二PMOS管P2的尺寸相同，故流过第一NPN晶体管Q1和第二NPN晶体管Q2的电流也相同。节点D的电压V_D可以表示如下：

$V_D={\mathrm{\ΔV}}_{\mathrm{BE}}=V_{\mathrm{BE}1}-V_{\mathrm{BE}2}=V_T\ln \frac{I_{Q1}}{I_{S1}}\×\frac{I_{S2}}{I_{Q2}}=V_T\ln \left(N\right)---\left(7\right)$

其中，I_S1为第一NPN晶体管Q1的晶体管饱和电流，I_Q1为第一NPN晶体管Q1的集电极电流，I_S2为第二NPN晶体管Q2的晶体管饱和电流，I_Q2为第二NPN晶体管Q2的集电极电流，N为第一NPN晶体管Q1和第二NPN晶体管Q2的发射极面积之比，故流过第二电阻R2的电流为：

$I_{R2}=\frac{V_D}{R_2}=\frac{V_T}{R_2}\ln \left(N\right)=\frac{\mathrm{kT}}{{\mathrm{qR}}_2}\ln \left(N\right)---\left(8\right)$

由(7)、(8)可知，I_R2与温度成正比。

第一NPN晶体管Q1和第二NPN晶体管Q2的基极电流较小，节点C处的电流可表示如下：

$I_{B1}=I_{B2}=\frac{I_{R2}}{\mathrm{\β}\left(T\right)}---\left(9\right)$

其中，I_B1为第一NPN晶体管Q1的基极电流，I_B2为第二NPN晶体管Q2的基极电流，β(T)是双极型晶体管共发射极电流增益随温度变化的函数，其表达式为：

$\mathrm{\β}\left(T\right)={\mathrm{\β}}_{\∞}\×e^{\frac{-{\mathrm{\ΔE}}_g}{\mathrm{kT}}}---\left(10\right)$

其中，β_∞是双极型晶体管共发射极电流增益的最大值，并且与温度无关；△E_g是发射极带隙缩小因子，并且与发射极的掺杂浓度成正比，故β(T)与温度呈指数关系，故流过节点F的电流可以表示如下：

I_T2＝I_R2-I_B2                 (11)

其中，I_T2是流过节点F的电流。

而流过节点H的电流可以表示如下：

$I_{T1}=\frac{V_{\mathrm{BE}1}}{R_1}+{2I}_{B1}---\left(12\right)$

其中，I_T1是流过节点H的电流。

节点H和节点F的电流分别流入电流镜电路121的两个输入端，即第三PMOS管P3的漏极和第二PMOS管P2的漏极，电流镜电路121将第三PMOS管P3的漏极的电流镜像至第四PMOS管P4的漏极，将第二PMOS管P2的漏极的电流镜像至第五PMOS管P5的漏极。设置第五PMOS管P5的宽长比为第一PMOS管P1、第二PMOS管P2的β倍，第四PMOS管P4的宽长比为第三PMOS管P3的α倍，则节点G处的电压可表示如下：

V_ref＝I_GR₃＝(αI_T1+βI_T2)R₃          (13)

其中，V_ref为节点G处的电压，即基准电压，I_G为流过节点G的电流。

将(2)、(8)、(9)、(10)、(11)、(12)代入(13)可得：

$V_{\mathrm{ref}}=(\mathrm{\α}\frac{V_{\mathrm{BE}1}}{R_1}+\mathrm{\β}\frac{V_T}{R_2}\ln \left(N\right)+(2\mathrm{\α}-\mathrm{\β})\frac{V_T\ln N}{R_2{\mathrm{\β}}_{\∞}}{e}^{\frac{{\mathrm{\ΔE}}_g}{\mathrm{kT}}})R_3---\left(14\right)$

其中，V_BE1随温度变化的表达式为：

$V_{\mathrm{BE}1}\left(T\right)=V_{G0}\left(T_r\right)-\frac{\left\{\right[V_{G0}\left(T_r\right)-V_{\mathrm{BE}1}\left(T_r\right)\left]T\right\}}{T_r}-(\mathrm{\η}-\mathrm{\ξ})V_T\ln \frac{T}{T_r}---\left(15\right)$

其中，ξ是集电极电流与温度无关的高阶项系数，V_G0(T_r)是硅在温度T_r时的带隙电压，η＝4-n，n是载流子迁移率与温度无关的高阶项系数，V_Tln(T/T_r)是V_BE1与温度相关的高阶非线性项。可以看出，合理设置(14)中的第一电阻R1、第二电阻R2、α以及β的值可降低V_ref的温度系数。

进一步，对(15)中的V_Tln(T/T_r)在T=T_r处进行泰勒展开：

$V_T\ln \frac{T}{T_r}=\frac{\mathrm{kT}}{q}[(\frac{T}{T_r}-1)-\frac{1}{2}{(\frac{T}{T_r}-1)}^2+\frac{1}{3}{(\frac{T}{T_r}-1)}^3]---\left(16\right)$

由(15)和(16)可以看出V_BE1是随温度变化的复杂函数，(16)为V_BE1随温度变化的非线性项。在(14)中，第一项与温度成反比，第二项与温度成正比，两项之和为一阶补偿，即利用第二项

将V_BE1(T)中随温度变化的一次项系数-[V_G0(T_r)-V_BE1(T_r)]/T_r消除。利用NPN型双极型晶体管的基极电流和温度成指数关系的特性，得到的第三项

为指数补偿（也称为高阶曲率补偿），其中，

$V_T{e}^{\frac{{\mathrm{\ΔE}}_g}{\mathrm{kT}}}={\mathrm{\α}}_0+{\mathrm{\α}}_1(T-T_r)+{\mathrm{\α}}_2{(T-T_r)}^2-{\mathrm{\α}}_3{(T-T_r)}^3+{\mathrm{\α}}_4{(T-T_r)}^4---\left(17\right)$

其中，a₀、a₁、a₂、a₃、a₄是与温度无关的常数，考虑(16)和(17)，(17)被看作是随温度变化的复杂函数用来消除(16)中的非线性项，即指数补偿项消除V_BE1中与温度相关的非线性项，达到指数补偿的目的，进一步降低V_ref的温度系数。合理设置第一电阻R1、第二电阻R2、α以及β的值，最终产生与温度无关的基准电压V_ref。

本实施例的指数补偿带隙基准电压源10能够基于标准CMOS工艺，易于实现，通过指数补偿，提高了基准电压的精度和稳定性，而不需要额外增加补偿电路，并且电路结构巧妙，占用芯片面积小，适用范围广。

在本实施例中，指数补偿带隙基准电压源还包括启动电路11。启动电路11用于在指数补偿带隙基准电路12接通电源VDD时，使指数补偿带隙基准电路12逐步脱离简并状态，直至电流镜电路121、第一NPN晶体管Q1以及第二NPN晶体管Q2工作在正常状态。

启动电路11包括第六PMOS管P6、第七PMOS管P7、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3以及第四NMOS管N4，第六PMOS管P6的源极和第七PMOS管P7的源极连接电源VDD，第六PMOS管P6的栅极连接第一PMOS管P1的栅极，第六PMOS管P6的漏极连接第一NMOS管N1的漏极，第七PMOS管P7的栅极接地GND，第七PMOS管P7的漏极连接第二NMOS管N2的漏极，第一NMOS管N1的栅极连接第二NMOS管N2的栅极且与第一NMOS管N1的漏极短接，第一NMOS管N1的源极和第二NMOS管N2的源极接地GND，第三NMOS管N3的源极和第四NMOS管N4的源极接地GND，第三NMOS管N3的栅极和第四NMOS管N4的栅极连接第二NMOS管N2的漏极，第三NMOS管N3的漏极反馈至第三PMOS管P3的栅极，第四NMOS管N4的漏极反馈至第一PMOS管P1的栅极。

当指数补偿带隙基准电路12接通电源VDD后，所有的晶体管可能处于截止状态，也就是说指数补偿带隙基准电路12存在“简并点”，而处于简并状态。

当指数补偿带隙基准电路12处于简并状态时，节点A和节点B的电位较高，使得第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5截止，同时第六PMOS管P6也截止，那么第六PMOS管P6和第一NMOS管N1构成的支路没有电流流过。第二NMOS管N2和第一NMOS管N1构成镜像，故第二NMOS管N2也是截止的。又由于第七PMOS管P7的栅极接地GND，故第七PMOS管P7一直导通，由于第七PMOS管P7和第二NMOS管N2构成的支路没有电流流过，故第七PMOS管P7处于线性区，第七PMOS管P7的漏极的电位接近电源VDD，则第三NMOS管N3和第四NMOS管N4导通，第三NMOS管N3的漏极连接节点A，第四NMOS管N4的漏极连接节点B，即第三NMOS管N3的漏极反馈至第三PMOS管P3的栅极，第四NMOS管N4的漏极反馈至第一PMOS管P1的栅极。由此，节点A和节点B处的电位被拉低。

节点B的电位被拉低之后，第六PMOS管P6导通，第一NMOS管N1将流入电流，使第二NMOS管N2导通，由于第二NMOS管N2的宽长比远大于第七PMOS管P7的宽长比，所以第二NMOS管N2的导通电阻远小于第七PMOS管P7的导通电阻，故第二NMOS管N2的漏极电位接近地GND，使得第三NMOS管N3和第四NMOS管N4截止。至此，启动电路11启动完毕。

在更多实施例中，在不考虑指数补偿带隙基准电路12简并状态情况下，指数补偿带隙基准电压源10可只包括指数补偿带隙基准电路12，不包括启动电路11。

请参阅图2，图2是本发明指数补偿带隙基准电压源第二实施例的电路示意图。

指数补偿带隙基准电压源20包括指数补偿带隙基准电路22。本实施例的指数补偿带隙基准电路22与第一实施例的指数补偿带隙基准电路12相比，增加了第四电阻R4，去除了第五PMOS管P5，其余电路组成与第一实施例的指数补偿带隙基准电路12相同。

其中，指数补偿带隙基准电路22用于产生与温度无关的基准电压，其包括电流镜电路221、带隙主体电路222、第一电阻R1、第二电阻R2以及第三电阻R3。

电流镜电路221包括至少一个输入端以及输出端，电流镜电路221将至少一个输入端的电流镜像至输出端。

带隙主体电路222包括第一NPN晶体管Q1、第二NPN晶体管Q2、第一运算放大器A1和第二运算放大器A2，第一运算放大器A1以及第二运算放大器A2耦接至电流镜电路221的输出端，第一NPN晶体管Q1耦接至第一运算放大器A1，第二NPN晶体管Q2耦接至第二运算放大器A2。第一NPN晶体管Q1和第二NPN晶体管Q2双极型晶体管。

第一电阻R1耦接至第一运算放大器A1。第二电阻R2耦接至第二NPN晶体管Q2。第三电阻R3的一端连接电流镜电路221的输出端，第三电阻R3的另一端接地GND，电流镜电路221的输出端作为指数补偿带隙基准电路22的输出端，其输出的电流在第三电阻R3上产生与温度无关的基准电压，该基准电压即为指数补偿带隙基准电路22的输出电压。在本实施例中，第三电阻R3为可调电阻，以调节基准电压。

具体地，第一NPN晶体管Q1的基极连接第二NPN晶体管Q2的基极以及第一运算放大器A1的反相输入端，第一NPN晶体管Q1的集电极连接第一运算放大器A1的同相输入端以及第二运算放大器A2的反相输入端，第一NPN晶体管Q1的发射极接地GND，第二NPN晶体管Q2的集电极连接第二运算放大器A2的同相输入端。

第一电阻R1的一端连接第一运算放大器A1的反相输入端，第一电阻R1的另一端接地GND。第二电阻R2的一端连接第二NPN晶体管Q2的发射极，第二电阻R2的另一端接地GND。

电流镜电路221包括第一PMOS管P1、第二PMOS管P2，第三PMOS管P3和第四PMOS管P4。第一PMOS管P1的源极、第二PMOS管P2的源极，第三PMOS管P3的源极以及第四PMOS管P4的源极均连接电源VDD，第一PMOS管P1的栅极连接第二PMOS管P2的栅极以及第一运算放大器A1的输出端，第一PMOS管P1的漏极连接第一运算放大器A1的同相输入端，第二PMOS管P2的漏极连接第二运算放大器A2的同相输入端，第三PMOS管P3的栅极连接第四PMOS管P4的栅极以及第二运算放大器A2的输出端，第三PMOS管P3的漏极连接第一运算放大器A1的反相输入端，第四PMOS管P4的漏极作为电流镜电路221的输出端，第三PMOS管P3的漏极作为电流镜电路221的输入端。

进一步地，指数补偿带隙基准电路22还包括第四电阻R4，第一NPN晶体管Q1和第二电阻R2均通过第四电阻R4接地GND。第四电阻R4的一端连接第一NPN晶体管Q1的发射极以及第二电阻R2的另一端，第四电阻R4的另一端接地GND。

下面将介绍本实施例的指数补偿带隙基准电压源20产生与温度无关的基准电压的具体工作过程。为了清楚描述，图2中设置了若干节点（A、B、C、E、F、G、H）。

在本实施例中，图2中所有的MOS管的失配以及电阻的失配均忽略不计。第一运算放大器A1和第二运算放大器A2，均为一级运放，增益足够大并且无输入失调，因此，由“虚短”可知，节点C、节点E、节点F处的电压相等。

本实施例的指数补偿带隙基准电压源20产生与温度无关的基准电压的部分过程与第一实施例的(1)、(2)、(3)、(4)、(5)、(6)、(7)、(8)、(9)、(10)相同，此处不再赘述。

由于第四电阻R4的存在，节点C处的电压产生了变化：

$V_C=V_{\mathrm{BE}1}+2\frac{V_T\ln N}{R_2}{R}_4---\left(18\right)$

故流过节点H的电流为：

$I_{T1}=\frac{V_C}{R_1}+{2I}_{B1}---\left(19\right)$

其中，I_T1为流过节点H的电流，I_B1为第一NPN晶体管Q1的基极电流。

节点H的电流流入电流镜电路221的输入端，即第三PMOS管P3的漏极，电流镜电路221将第三PMOS管P3的漏极的电流镜像至第四PMOS管P4的漏极。设置第四PMOS管P4的宽长比为第三PMOS管P3的α倍，则节点G处的电压可表示如下：

V_ref＝I_GR₃＝αI_T1R₃           (20)

将第一实施例的(9)、(10)以及(12)以及本实施例的(18)、(19)代入(20)可得：

$V_{\mathrm{ref}}=\mathrm{\α}(\frac{V_{\mathrm{BE}1}}{R_1}+2\frac{V_T\ln N}{R_1{R}_2}+2\frac{V_T\ln N}{R_2{\mathrm{\β}}_{\∞}}{e}^{\frac{\mathrm{\Δ}{E}_g}{\mathrm{kT}}})R_3---\left(21\right)$

在(21)中，第一项与温度成反比，第二项与温度成正比，两项之和为一阶补偿。第三项

为指数补偿，用以消除V_BE1中与温度相关的非线性项，达到指数补偿的目的。其实现过程与第一实施例相同，此处不再赘述。

在本实施例中，指数补偿带隙基准电压源还包括启动电路21，启动电路21用于在指数补偿带隙基准电路22接通电源VDD时，使指数补偿带隙基准电路22逐步脱离简并状态，直至电流镜电路221、第一NPN晶体管Q1以及第二NPN晶体管Q2工作在正常状态。

本实施例中的启动电路21具有与第一实施例中的启动电路11相同的技术特征，同样根据节点A和节点B处的电位来完成启动过程，故此处不再赘述。

通过上述方式，本发明的指数补偿带隙基准电压源相比于传统的使用PNP晶体管的技术，利用NPN型双极型晶体管的基极电流和温度成指数关系的特性，达到指数补偿的目的，能够提高基准电压的精度和稳定性，不需要额外增加补偿电路，拓广适用范围，并采用启动电路进行启动，保证工作可靠性。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种指数补偿带隙基准电压源，其特征在于，所述指数补偿带隙基准电压源包括指数补偿带隙基准电路，用于产生与温度无关的基准电压，所述指数补偿带隙基准电路包括：

电流镜电路，包括输出端以及至少一个输入端；

带隙主体电路，包括第一NPN晶体管Q1、第二NPN晶体管Q2、第一运算放大器A1以及第二运算放大器A2，所述第一运算放大器A1以及所述第二运算放大器A2耦接至所述电流镜电路的输出端，所述第一NPN晶体管Q1耦接至所述第一运算放大器A1，所述第二NPN晶体管Q2耦接至所述第二运算放大器A2；

第一电阻，所述第一电阻R1耦接至所述第一运算放大器A1；

第二电阻，所述第二电阻R2耦接至所述第二NPN晶体管Q2；

第三电阻，所述第三电阻R3的一端连接所述输出端，所述第三电阻R3的另一端接地。

2.根据权利要求1所述的指数补偿带隙基准电压源，其特征在于，所述第一NPN晶体管Q1的基极连接所述第二NPN晶体管Q2的基极以及所述第一运算放大器A1的反相输入端，所述第一NPN晶体管Q1的集电极连接所述第一运算放大器A1的同相输入端以及所述第二运算放大器A2的反相输入端，所述第一NPN晶体管Q1的发射极接地，所述第二NPN晶体管Q2的集电极连接所述第二运算放大器A2的同相输入端。

3.根据权利要求2所述的指数补偿带隙基准电压源，其特征在于，所述第一电阻R1的一端连接所述第一运算放大器A1的反相输入端，所述第一电阻R1的另一端接地。

4.根据权利要求3所述的指数补偿带隙基准电压源，其特征在于，所述第二电阻R2的一端连接所述第二NPN晶体管Q2的发射极，所述第二电阻R2的另一端接地。

5.根据权利要求4所述的指数补偿带隙基准电压源，其特征在于，所述电流镜电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5，其中：

所述第一PMOS管P1的源极、所述第二PMOS管P2的源极、所述第三PMOS管P3的源极、所述第四PMOS管P4的源极以及所述第五PMOS管P5的源极均连接电源，所述第一PMOS管P1的栅极连接所述第二PMOS管P2的栅极、所述第五PMOS管P5的栅极以及所述第一运算放大器A1的输出端，所述第一PMOS管P1的漏极连接所述第一运算放大器A1的同相输入端、所述第二PMOS管P2的漏极连接所述第二运算放大器A2的同相输入端，所述第三PMOS管P3的栅极连接所述第四PMOS管P4的栅极以及所述第二运算放大器A2的输出端，所述第三PMOS管P3的漏极连接所述第一运算放大器A1的反相输入端，所述第四PMOS管P4的漏极和所述第五PMOS管P5的漏极并联作为所述输出端，所述第二PMOS管P2的漏极和所述第三PMOS管P3的漏极作为所述两个输入端。

6.根据权利要求4所述的指数补偿带隙基准电压源，其特征在于，所述电流镜电路包括第一PMOS管P1、第二PMOS管P2，第三PMOS管P3和第四PMOS管P4，其中：

所述第一PMOS管P1的源极、所述第二PMOS管P2的源极，所述第三PMOS管P3的源极以及所述第四PMOS管P4的源极均连接电源VDD，所述第一PMOS管P1的栅极连接所述第二PMOS管P2的栅极以及所述第一运算放大器A1的输出端，所述第一PMOS管P1的漏极连接所述第一运算放大器A1的同相输入端，所述第二PMOS管P2的漏极连接所述第二运算放大器A2的同相输入端，所述第三PMOS管P3的栅极连接所述第四PMOS管P4的栅极以及所述第二运算放大器A2的输出端，所述第三PMOS管P3的漏极连接所述第一运算放大器A1的反相输入端，所述第四PMOS管P4的漏极作为所述输出端，所述第三PMOS管P3的漏极作为所述输入端。

7.根据权利要求6所述的指数补偿带隙基准电压源，其特征在于，所述指数补偿带隙基准电路还包括第四电阻R4，所述第四电阻R4的一端连接所述第一NPN晶体管Q1的发射极以及所述第二电阻R2的所述另一端，所述第四电阻R4的另一端接地。

8.根据权利要求5或7所述的指数补偿带隙基准电压源，其特征在于，所述指数补偿带隙基准电压源还包括启动电路，所述启动电路用于在所述指数补偿带隙基准电路接通所述电源VDD时，使所述指数补偿带隙基准电路逐步脱离简并状态，直至所述电流镜电路、所述第一NPN晶体管Q1以及所述第二NPN晶体管Q2工作在正常状态。

9.根据权利要求8所述的指数补偿带隙基准电压源，其特征在于，所述启动电路包括第六PMOS管P6、第七PMOS管P7、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3以及第四NMOS管N4，所述第六PMOS管P6的源极和所述第七PMOS管P7的源极连接所述电源VDD，所述第六PMOS管P6的栅极连接所述第一PMOS管P1的栅极，所述第六PMOS管P6的漏极连接所述第一NMOS管N1的漏极，所述第七PMOS管P7的栅极接地，所述第七PMOS管P7的漏极连接所述第二NMOS管N2的漏极，所述第一NMOS管N1的栅极连接所述第二NMOS管N2的栅极且与所述第一NMOS管N1的漏极短接，所述第一NMOS管N1的源极和所述第二NMOS管N2的源极接地，所述第三NMOS管N3的源极和所述第四NMOS管N4的源极接地，所述第三NMOS管N3的栅极和所述第四NMOS管N4的栅极连接所述第二NMOS管N2的漏极，所述第三NMOS管N3的漏极反馈至所述第三PMOS管P3的栅极，所述第四NMOS管N4的漏极反馈至所述第一PMOS管P1的栅极。

10.根据权利要求1所述的指数补偿带隙基准电压源，其特征在于，所述第三电阻R3为可调电阻，以调节所述基准电压。

Images