CN110597345B - 带隙基准电路及其操作方法 - Google Patents

Abstract

本公开提供了一种带隙基准电路及其操作方法，涉及模拟电路技术领域，所述带隙基准电路包括：校准信号产生模块，被配置为在上电时产生变化的校准信号和处于第一电平的控制信号；在接收到校准停止信号后保存当前的校准信号，并使得控制信号处于与第一电平逻辑相反的第二电平；和带隙基准模块，包括运算放大器，带隙基准模块被配置为：在第一阶段，响应于变化的校准信号和处于第一电平的控制信号对运算放大器的输入失调电压进行调节，并在输入失调电压减小到预设电压的情况下通过第一输出端输出校准停止信号；在第一阶段之后的第二阶段，响应于当前的校准信号和处于第二电平的控制信号产生基准电压，并通过第二输出端输出基准电压。

Description

带隙基准电路及其操作方法

技术领域

本公开涉及模拟电路技术领域，尤其涉及一种带隙基准电路、及其控制方法。

背景技术

带隙基准(Bandgap voltage reference,Bandgap)电路可以输出与温度无关的基准电压，被广泛应用于模数转换器、比较器、电源等各种模拟电路中。基准电压的准确性关系到模拟电路的性能。

带隙基准电路中的运算放大器的输入失调电压会影响基准电压，使得基准电压与期望值偏离。例如，基于硅工艺的运算放大器的输入失调电压一般在几mV至十几mV量级，对于基准电压的影响会有几十mV甚至上百mV。

发明内容

根据本公开实施例的一方面，提供一种带隙基准电路，包括：校准信号产生模块，被配置为在上电时产生变化的校准信号和处于第一电平的控制信号；在接收到校准停止信号后保存当前的校准信号，并使得所述控制信号处于与所述第一电平逻辑相反的第二电平；和带隙基准模块，包括运算放大器，所述带隙基准模块被配置为：在第一阶段，响应于所述变化的校准信号和处于所述第一电平的所述控制信号对所述运算放大器的输入失调电压进行调节，并在所述输入失调电压减小到预设电压的情况下通过第一输出端输出所述校准停止信号；在所述第一阶段之后的第二阶段，响应于所述当前的校准信号和处于所述第二电平的所述控制信号产生基准电压，并通过第二输出端输出所述基准电压。

在一些实施例中，所述运算放大器包括第一输入端、第二输入端和输出端；所述带隙基准模块还包括：第一电流源；第一晶体管，所述第一晶体管的第一端与电源电压端连接，所述第一晶体管的第二端与所述第一输入端连接；第二晶体管，所述第二晶体管的第一端与所述电源电压端连接，所述第二晶体管的第二端与所述第二输入端连接；第三晶体管，所述第三晶体管的第一端与所述电源电压端连接，所述第三晶体管的第二端与所述第二输出端连接；第四晶体管，所述第四晶体管的第一端与所述电源电压端连接，所述第四晶体管的第二端与所述第一输出端连接，并且经由所述第一电流源接地；第一开关，所述第一开关的第一端与所述第一输入端连接，所述第一开关的第二端与所述第二输入端连接，被配置为响应于所述控制信号在所述第一阶段闭合以使所述第一输入端和所述第二输入端连接到固定电位，在所述第二阶段断开；第二开关，所述第二开关的第一端与所述输出端连接，所述第二开关的第二端与所述第四晶体管的控制端连接，被配置为响应于所述控制信号在所述第一阶段闭合，在所述第二阶段断开；和第三开关，所述第三开关的第一端与所述输出端连接，所述第二开关的第二端与所述第一晶体管、所述第二晶体管和所述第三晶体管的控制端连接，被配置为响应于所述控制信号在所述第一阶段断开，在所述第二阶段闭合。

在一些实施例中，所述变化的校准信号包括M个校准子信号，M为大于或等于2的整数；所述运算放大器包括：第二电流源；第三电流源；第四电流源；第五晶体管，所述第五晶体管的第一端经由所述第二电流源与所述电源电压端连接，所述第五晶体管的第二端经由所述第三电流源接地，所述第五晶体管的控制端与所述第二输入端连接；第六晶体管，所述第六晶体管的第一端经由所述第二电流源与所述电源电压端连接，所述第六晶体管的第二端经由所述第四电流源接地，所述第六晶体管的控制端与所述第一输入端连接；第七晶体管，所述第七晶体管的第一端与所述电源电压端连接；第八晶体管，所述第八晶体管的第一端与所述电源电压端连接；第九晶体管，所述第九晶体管的第一端与所述第七晶体管的第二端连接，所述第九晶体管的第二端与所述第七晶体管的控制端、所述第八晶体管的控制端连接，所述第九晶体管的控制端被配置为接收第一偏置电压；第十晶体管，所述第十晶体管的第一端与所述第八晶体管的第二端连接，所述第十晶体管的第二端与所述输出端连接，所述第十晶体管的控制端被配置为接收所述第一偏置电压；第十一晶体管，所述第十一晶体管的第一端与所述第九晶体管的第二端连接，所述第十一晶体管的第二端与所述第五晶体管的第二端连接，所述第十一晶体管的控制端被配置为接收第二偏置电压；第十二晶体管，所述第十二晶体管的第一端与所述第十晶体管的第二端连接，所述第十二晶体管的第二端与所述第六晶体管的第二端连接，所述第十二晶体管的控制端被配置为接收所述第二偏置电压；M个第五电流源；和M个开关组，第i个开关组包括：第四开关，所述第四开关的第一端与所述第五晶体管的第二端连接，所述第四开关的第二端经由第i个第五电流源接地，所述第四开关的控制端被配置为接收第i个校准子信号，其中，1≤i≤M；和第五开关，所述第五开关的第一端与所述第六晶体管的第二端连接，所述第五开关的第二端经由第i个第五电流源接地，所述第五开关的控制端被配置为接收第i个校准子信号；其中，第j个第五电流源的电流值比第j+1个第五电流源的电流值小，其中，1≤j≤M-1；其中，所述M个校准子信号被配置为依次执行第一操作和第二操作，或者，依次执行第三操作和第四操作，其中：第一操作：使得每个开关组中的所述第四开关闭合、所述第五开关断开；第二操作：按照i从小到大的顺序，依次使得第i个开关组中的所述第四开关断开、所述第五开关闭合，其他开关组中的所述第四开关闭合、所述第五开关断开，直到所述第一输出端输出所述校准停止信号；第三操作：使得每个开关组中的所述第四开关断开、所述第五开关闭合；第四操作：按照i从小到大的顺序，依次使得第i个开关组中的所述第四开关闭合、所述第五开关断开，其他开关组中的所述第四开关断开、所述第五开关闭合，直到所述第一输出端输出所述校准停止信号。

在一些实施例中，第j个第五电流源的电流值是第j+1个第五电流源的电流值的一半。

在一些实施例中，所述M个校准子信号的初始电平相同。

在一些实施例中，所述带隙基准模块还包括：缓冲器，所述缓冲器的第一端与所述第四晶体管的第二端连接，所述缓冲器的第二端与所述第一输出端连接。

在一些实施例中，所述校准信号产生模块包括：振荡器，被配置为在上电时产生时钟信号和处于所述第一电平的所述控制信号，在接收到所述校准停止信号后停止产生所述时钟信号，并使得所述控制信号处于所述第二电平；和计数器，被配置为基于所述时钟信号产生所述变化的校准信号，保存所述当前的校准信号。

在一些实施例中，所述校准信号产生模块还包括：上电复位电路，被配置为在上电时向所述振荡器和所述计数器发送复位信号；所述振荡器被配置为响应于所述复位信号复位，并产生所述时钟信号和处于所述第一电平的所述控制信号；所述计数器被配置为响应于所述复位信号复位，并产生所述变化的校准信号。

在一些实施例中，所述带隙基准模块还包括：第一电阻；第二电阻；第一三极管，所述第一三极管的发射极与所述第一输入端连接，所述第一三极管的集电极和基极接地；第二三极管，所述第二三极管的发射极经由所述第一电阻与所述第二输入端连接，所述第二三极管的集电极和基极接地；和第三三极管，所述第三三极管的发射极经由所述第二电阻与所述第二输出端连接，所述第三三极管的集电极和基极接地。

在一些实施例中，所述带隙基准模块还包括：第三电阻；第四三极管，所述第四三极管的发射极与所述第一输入端连接，所述第四三极管的集电极和基极接地；第五三极管，所述第五三极管的发射极经由所述第三电阻与所述第二输入端连接，所述第五三极管的集电极和基极接地；第四电阻，所述第四电阻的第一端与所述第一输入端连接，所述第四电阻的第二端接地；第五电阻，所述第五电阻的第一端与所述第二输入端连接，所述第五电阻的第二端接地；和第六电阻，所述第六电阻的第一端与所述第二输出端连接，所述第六电阻的第二端接地。

在一些实施例中，所述第一晶体管至所述第十晶体管为PMOS晶体管，所述第十一晶体管和所述第十二晶体管为NMOS晶体管。

根据本公开实施例的另一方面，提供一种如上述任意一个实施例所述的带隙基准电路的操作方法，包括：校准信号产生模块在上电时产生变化的校准信号和处于第一电平的控制信号；在第一阶段，带隙基准模块响应于所述变化的校准信号和所述处于所述第一电平的所述控制信号对运算放大器的输入失调电压进行调节，并在所述输入失调电压减小到预设电压的情况下通过第一输出端输出校准停止信号；所述校准信号产生模块在接收到所述校准停止信号后保存当前的校准信号，并使得所述控制信号处于与所述第一电平逻辑相反的第二电平；在所述第一阶段之后的第二阶段，所述带隙基准模块响应于所述当前的校准信号和处于所述第二电平的所述控制信号产生基准电压，并通过第二输出端输出所述基准电压。

本公开实施例提供的带隙基准电路中，带隙基准电路在上电后可以自动根据变化的校准信号和处于第一电平的控制信号对运算放大器的输入失调电压进行调节，之后在校准信号不再变化后基于保存的当前的校准信号和处于第二电平的控制信号产生基准电压并输出。这样的带隙基准电路输出的基准电压更为准确。此外，只是在带隙基准电路上电时进行校准，后续可以直接调用保存的校准信号，无需重复校准。另外，无需人为利用修调电路进行额外的修调操作，更为方便。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。

附图说明

附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本公开的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本公开，在附图中：

图1是示出根据本公开一些实施例的带隙基准电路的结构示意图；

图2是示出根据本公开一些实现方式的带隙基准模块的结构示意图；

图3是示出根据本公开另一些实现方式的带隙基准模块的结构示意图；

图4是示出根据本公开一些实现方式的运算放大器的结构示意图；

图5是示出根据本公开一些例子的时序信号图。

应当明白，附图中所示出的各个部分的尺寸并不必然是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。

具体实施方式

现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分、数字表达式和数值应被解释为仅仅是示例性的，而不是作为限制。

本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在本公开中，当描述到特定部件设置在第一部件和第二部件之间时，在该特定部件与第一部件或第二部件之间可以存在居间部件，也可以不存在居间部件。当描述到特定部件连接其它部件时，该特定部件可以与所述其它部件直接连接而不具有居间部件，也可以不与所述其它部件直接连接而具有居间部件。

本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

图1是示出根据本公开一些实施例的带隙基准电路的结构示意图。

如图1所示，带隙基准电路包括校准信号产生模块11和被配置为输出基准电压VBG的带隙基准模块12。带隙基准模块12包括运算放大器AMP。带隙基准模块12可以通过不同的方式来实现，后面就结合不同实施例进行说明。

校准信号产生模块11被配置为在上电时产生变化的校准信号CAL<1-M>和处于第一电平的控制信号CAL_EN；在接收到校准停止信号CAL_OK后保存当前的校准信号CAL<1-M>，并使得控制信号CAL_EN处于与第一电平逻辑相反的第二电平。例如，第一电平为高电平，第二电平为低电平，反之亦可。

带隙基准模块12被配置为：在第一阶段，响应于变化的校准信号CAL<1-M>和处于第一电平的控制信号CAL_EN对运算放大器AMP的输入失调电压进行调节，并在输入失调电压减小到预设电压的情况下通过第一输出端OUT1输出校准停止信号CAL_OK。

带隙基准模块12还被配置为：在第一阶段之后的第二阶段，响应于当前的校准信号CAL<1-M>和处于第二电平的控制信号CAL_EN产生基准电压VBG，并通过第二输出端OUT2输出基准电压VBG。例如，带隙基准模块12可以根据来自外部的使能信号来确定是否产生基准电压VBG。如果在第一阶段接收到使能信号，则在第一阶段之后自动进入第二阶段并产生基准电压VBG；如果在第一阶段结束后才接收到使能信号，则可以在接收到使能信号后再进入第二阶段并产生基准电压VBG。

应理解，上述第一阶段可以理解为校准阶段，第二阶段可以理解为正常工作阶段。

在第一阶段，校准信号产生模块11在上电时产生变化的校准信号CAL<1-M>和处于第一电平的控制信号CAL_EN。随着校准信号CAL<1-M>的变化，运算放大器AMP的输入失调电压相应发生变化。在输入失调电压减小到预设电压(例如0V)的情况下，第一输出端OUT输出校准停止信号CAL_OK到校准信号产生模块11，以便校准信号产生模块11保存当前的校准信号CAL<1-M>。

在第二阶段，带隙基准模块12响应于当前的校准信号CAL<1-M>和处于第二电平的控制信号CAL_EN产生基准电压VBG，并通过第二输出端OUT2输出。

上述实施例中，带隙基准电路在上电后可以自动根据变化的校准信号和处于第一电平的控制信号对运算放大器的输入失调电压进行调节，之后在校准信号不再变化后基于保存的当前的校准信号和处于第二电平的控制信号产生基准电压并输出。这样的带隙基准电路输出的基准电压更为准确。此外，只是在带隙基准电路上电时进行校准，后续可以直接调用保存的校准信号，无需重复校准。另外，无需人为利用修调电路进行额外的修调操作，更为方便。

在一些实现方式中，参见图1，校准信号产生模块11可以包括振荡器111和计数器121。振荡器111被配置为在上电时产生时钟信号CLK和处于第一电平的控制信号CAL_EN，在接收到校准停止信号CAL_OK后停止产生时钟信号CLK，并使得控制信号CAL_EN处于第二电平。计数器121被配置为基于时钟信号CLK产生变化的校准信号CAL<1-M>，并保存当前的校准信号CAL<1-M>，例如保存在计数器121中的触发器中。

在一些实现方式中，参见图1，校准信号产生模块11还可以包括上电复位电路131，被配置为在上电时向振荡器111和计数器121发送复位信号POR。相应地，振荡器111被配置为响应于复位信号POR复位，并产生时钟信号CLK和处于第一电平的控制信号CAL_EN。相应地，计数器121被配置为响应于复位信号POR复位，并产生变化的校准信号CAL<1-M>。这里，复位信号POR有两个作用，第一是复位振荡器111和计数器121，第二是触发振荡器111和计数器121产生相应的信号。

例如，可以利用互补金属氧化物半导体(CMOS)工艺或绝缘体上硅(SOI)工艺将振荡器111、计数器121、上电复位电路131和带隙基准模块12制作在同一管芯上。

上述实现方式中，上电复位电路、振荡器和计数器在上电时工作，而在输出基准电压的过程中无需额外的信号处理工作，降低了带隙基准电路的功耗。

下面结合图2和图3介绍带隙基准模块12的不同实现方式。图2示出了电压模基准模块，而图3示出了电流模基准模块。

图2是示出根据本公开一些实现方式的带隙基准模块的结构示意图。

如图2所示，运算放大器AMP包括第一输入端VIN、第二输入端VIP和输出端AMP_OUT。

带隙基准模块12除了运算放大器AMP之外，还包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第一开关SW1、第二开关SW2、第三开关SW3、第一三极管Q1、第二三极管Q2、第三三极管Q3、第一电阻R1、第二电阻R2和第一电流源I1。例如，第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4可以为PMOS晶体管。例如，第一三极管Q1、第二三极管Q2和第三三极管Q3可以为PNP三极管。

第一晶体管M1的第一端与电源电压端VCC连接，第一晶体管M1的第二端与第一输入端VIN连接，第一晶体管M1的控制端与第二晶体管M2的控制端、第三晶体管M3的控制端、以及第二开关SW2的第二端连接。第二晶体管M2的第一端与电源电压端VCC连接，第二晶体管M2的第二端与第二输入端VIP连接。第三晶体管M3的第一端与电源电压端VCC连接，第三晶体管M3的第二端与第二输出端OUT2连接。第四晶体管M4的第一端与电源电压端VCC连接，第四晶体管M4的第二端与第一输出端OUT1连接，并且经由第一电流源I1接地GND；

第一开关SW1的第一端与第一输入端VIN连接，第一开关SW1的第二端与第二输入端VIP连接。第一开关SW1被配置为响应于控制信号在第一阶段闭合以使第一输入端VIN和第二输入端VIP连接到固定电位，并且响应于控制信号在第二阶段断开。第二开关SW2的第一端与输出端AMP_OUT连接，第二开关SW2的第二端与第四晶体管M4的控制端连接。第二开关SW2被配置为响应于控制信号在第一阶段闭合，在第二阶段断开。第三开关SW3的第一端与输出端AMP_OUT连接，第二开关SW2的第二端与第一晶体管M1、第二晶体管M2和第三晶体管M3的控制端连接。第三开关SW3被配置为响应于控制信号在第一阶段断开，在第二阶段闭合。作为示例，可以控制一个电流源(图中未示出)与第一输入端VIN和第二输入端VIP连接，从而使得第一输入端VIN和第二输入端VIP连接到同一固定电位。应理解，在第二阶段，可以控制该电流源不再与第一输入端VIN和第二输入端VIP连接。

第一三极管Q1的发射极与第一输入端VIN连接，第一三极管Q1的集电极和基极接地GND。第二三极管Q2的发射极经由第一电阻R1与第二输入端VIP连接，第二三极管Q2的集电极和基极接地GND。第三三极管Q3的发射极经由第二电阻R2与第二输出端OUT2连接，第三三极管Q3的集电极和基极接地GND。

应理解，上述响应于控制信号可以理解为控制端被配置为接收控制信号或与接收与控制信号相关的信号。例如，与控制信号相关的信号可以是对控制信号进行额外的处理得到的信号，例如取反处理等。下面以第一阶段为例进行说明。

例如，第一开关SW1和第二开关SW2的沟道导电类型相同(例如为N型)，并且与第三开关SW3的沟道导电类型相反(例如为P型)。这种情况下，在第一阶段，可以利用控制信号控制第一开关SW1和第二开关SW2闭合，第三开关SW3断开。又例如，第一开关SW1、第二开关SW2和第三开关SW3的沟道导电类型均相同。这种情况下，可以利用控制信号控制第一开关SW1和第二开关SW2闭合，而利用与控制信号极性相反的信号控制第三开关SW3断开。

在图2所示的带隙基准模块中，假设第一晶体管M1、第二晶体管M2和第三晶体管M3管的沟道的宽长比(W/L)之间的比例为1：1：1，第一三极管Q1和第二三极管Q2的发射结面积之间的比例为1：N(N为正整数)。

在理想情况下，即不考虑运算放大器AMP的输入失调电压Vos的情况下，第二输出端OUT2输出的基准电压VBG＝V_EB3+(r₂/r₁)V_TlnN，其中，V_EB3为第三三极管Q3的发射极和基极之间的电压，r₁为第一电阻R1的电阻值，r₂为第二电阻R2的电阻值。V_T＝kT/q，k为玻尔兹曼常数，T为绝对温度，q为电子电荷量。在考虑运算放大器AMP的输入失调电压Vos的情况下，第二输出端OUT2输出的基准电压VBG＝V_EB3+(r₂/r₁)×(V_TlnN+Vos)。可见，输入失调电压Vos会影响基准电压VBG的准确性。通过减小输入失调电压Vos，可以提高基准电压VBG的准确性。

图3是示出根据本公开另一些实现方式的带隙基准模块的结构示意图。

如图3所示，带隙基准模块12除了运算放大器AMP之外，还包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第一开关SW1、第二开关SW2、第三开关SW3、第四三极管Q4、第五三极管Q5、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6和第一电流源I1。例如，第四三极管Q4和第五三极管Q5可以为PNP三极管。

第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第一开关SW1、第二开关SW2和第三开关SW3之间或与其他部件之间的连接关系可以参照上文的描述，在此不再赘述。

第四三极管Q4的发射极与第一输入端VIN连接，第四三极管Q4的集电极和基极接地GND。第五三极管Q5的发射极经由第三电阻R3与第二输入端连接，第五三极管Q5的集电极和基极接地GND。第四电阻R4的第一端与第一输入端VIN连接，第四电阻R4的第二端接地GND。第五电阻R5的第一端与第二输入端VIP连接，第五电阻R5的第二端接地GND。第六电阻R6的第一端与第二输出端OUT2连接，第六电阻R6的第二端接地GND。

在图3所示的带隙基准模块中，假设第四晶体管M4、第五晶体管M5和第六晶体管M6的沟道的宽长比(W/L)之间的比例为1：1：1，第四三极管Q4和第五三极管Q5的发射结面积之间的比例为1：N(N为正整数)。

在理想情况下，第二输出端OUT2输出的基准电压VBG＝(r₆/r₅)[V_EB4+(r₅/r₃)V_TlnN]，其中，V_EB4为第四三极管Q4的发射极和基极之间的电压，r₃为第三电阻R3的电阻值，r₅为第五电阻R5的电阻值，r₆为第六电阻R6的电阻值。在考虑运算放大器AMP的输入失调电压Vos的情况下，第二输出端OUT2输出的基准电压VBG＝(r₆/r₅)[V_EB4+(r₅/r₃)(V_TlnN+Vos)]。可见，输入失调电压Vos会影响基准电压VBG的准确性。通过减小输入失调电压Vos，可以提高基准电压VBG的准确性。

在图2和图3所示实施例中，在某些实施例中，带隙基准模块12还可以包括缓冲器。缓冲器的第一端与第四晶体管M4的第二端连接，缓冲器的第二端与第一输出端OUT1连接。缓冲器可以对第一输出端OUT1输出的校准停止信号进行整形，以使得非方形的校准停止信号为方形的校准停止信号。在一些实施例中，缓冲器可以包括串联连接的两个反相器。

图2和图3所示实施例中的运算放大器AMP可以通过图4所示方式来实现。下面结合图4进行详细介绍。

图4是示出根据本公开一些实现方式的运算放大器的结构示意图。在该实现方式中，校准信号产生模块11产生的变化的校准信号包括M个校准子信号，M为大于或等于2的整数。

如图4所示，运算放大器AMP包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第二电流源I2、第三电流源I3、第四电流源I4、M个开关组(例如SW<1>至SW<6>)和M个第五电流源I5(例如I5<1>至I5<6>)。在一些实施例中，上述第五晶体管M5至第十晶体管M10为PMOS晶体管，第十一晶体管M11和第十二晶体管M12为NMOS晶体管。在一些实施例中，第三电流源I3和第四电流源I4的电流值可以相同。在另一些实施例中，第三电流源I3和第四电流源I4的电流值可以不同。

第五晶体管M5的第一端经由第二电流源I2与电源电压端VCC连接，第五晶体管M5的第二端经由第三电流源I3接地GND，第五晶体管M5的控制端与第二输入端VIP连接。第六晶体管M6的第一端经由第二电流源I2与电源电压端VCC连接，第六晶体管M6的第二端经由第四电流源I4接地GND，第六晶体管M6的控制端与第一输入端VIN连接。第七晶体管M7的第一端与电源电压端VCC连接。第八晶体管M8的第一端与电源电压端VCC连接。第九晶体管M9的第一端与第七晶体管M7的第二端连接，第九晶体管M9的第二端与第七晶体管M7的控制端、第八晶体管M8的控制端连接，第九晶体管M9的控制端被配置为接收第一偏置电压V1。第十晶体管M10的第一端与第八晶体管M8的第二端连接，第十晶体管M10的第二端与输出端AMP_OUT连接，第十晶体管M10的控制端被配置为接收第一偏置电压V1。

第十一晶体管M11的第一端与第九晶体管M9的第二端连接，第十一晶体管M11的第二端与第五晶体管M5的第二端连接，第十一晶体管M11的控制端被配置为接收第二偏置电压V2。第十二晶体管M12的第一端与第十晶体管M10的第二端连接，第十二晶体管M12的第二端与第六晶体管M6的第二端连接，第十二晶体管M12的控制端被配置为接收第二偏置电压V2。

M个开关组中的第i个开关组SW<i>包括第四开关SW4和第五开关SW5，1≤i≤M。也即，每个开关组均包括第四开关SW4和第五开关SW5。在第i个开关组SW<i>中，第四开关SW4的第一端与第五晶体管M5的第二端连接，第四开关SW4的第二端经由第i个第五电流源I5<i>接地GND，第四开关SW4的控制端被配置为接收第i个校准子信号CAL<i>。在第i个开关组SW<i>中，第五开关SW5的第一端与第六晶体管M6的第二端连接，第五开关SW5的第二端经由第i个第五电流源I5<i>接地GND，第五开关SW5的控制端被配置为接收第i个校准子信号CAL<i>。

这里，第j个第五电流源的电流值比第j+1个第五电流源的电流值小，其中，1≤j≤M-1。也即，从第1个第五电流源I5<1>到第M个第五电流源I5<M>，电流值逐渐增大。在一些实施例中，第j个第五电流源的电流值是第j+1个第五电流源的电流值的一半。

M个校准子信号被配置为依次执行以下第一操作和第二操作，或者依次执行第三操作和第四操作。

第一操作：使得每个开关组中的第四开关SW4闭合、第五开关SW5断开。例如，第四开关SW4和第五开关SW5的沟道导电类型相反，即，其中一个为NMOS晶体管，另一个为PMOS晶体管。这种情况下，M个校准子信号的初始电平可以相同，从而使得每个开关组中的第四开关SW4闭合、第五开关SW5断开。

第二操作：按照i从小到大的顺序，依次使得第i个开关组SW<i>中的第四开关SW4断开、第五开关SW5闭合，其他开关组中的第四开关SW4闭合、第五开关SW5断开，直到第一输出端OUT1输出校准停止信号。

换言之，依次将第1个开关组SW<1>至第M个开关组SW<M>中的第四开关SW4断开、第五开关SW5闭合，相应地，将其他开关组中的第四开关SW4闭合、第五开关SW5断开。

第三操作：使得每个开关组中的第四开关SW4断开、第五开关SW5闭合。第四操作：按照i从小到大的顺序，依次使得第i个开关组SW<i>中的第四开关SW4闭合、第五开关SW5断开，其他开关组中的第四开关SW4断开、第五开关SW5闭合，直到第一输出端OUT1输出校准停止信号。

下面详细介绍第一操作和第二操作的过程。

将第七晶体管M7、第九晶体管M9和第十一晶体管M11所在的支路称为支路A，将第八晶体管M8、第十晶体管M10和第十二晶体管M12所在的支路称为支路B。运算放大器AMP的输入失调电压Vos＝|IA-IB|/gm，其中，IA为支路A的电流，IB为支路B的电流，gm为运算放大器AMP的跨导。

以M为6为例，假设在第1至第M个校准子信号依次为0、0、0、0、0、0的情况下，每个开关组中的第四开关SW4闭合、第五开关SW5断开。这种情况下，所有的第五电流源I5<1>至I5<6>均接入支路A，故支路A的电流IA大于支路B的电流IB，此时运算放大器AMP的输出使得第十晶体管M10截止，故第一输出端OUT1输出低电平。

在第1至第M个校准子信号依次为1、0、0、0、0、0的情况下，可以使得第1个开关组SW<1>中的第四开关SW4断开、第五开关SW5闭合，其他开关组中的第四开关SW4闭合、第五开关SW5断开。类似的，在第1至第M个校准子信号依次为0、1、0、0、0、0的情况下，可以使得第2个开关组SW<2>中的第四开关SW4断开、第五开关SW5闭合，其他开关组中的第四开关SW4闭合、第五开关SW5断开。以此类推。换言之，依次将第1个第五电流源I5<1>至第6个第五电流源I5<6>接入支路B。

可见，接入支路B的第五电流源I5的电流值逐渐增大，某种情况下，支路B的电流IB大于或等于支路A的电流IA，此时运算放大器AMP输出使得第十晶体管M10导通，故第一输出端OUT1输出高电平，即，第一输出端OUT1输出的信号的电平发生翻转。这种情况下，支路B的电流IB与支路A的IA最接近，故运算放大器AMP的输入失调信号Vos最小。

假设在第1至第M个校准子信号依次为0、1、0、0、0、0的情况下，运算放大器AMP和第一输出端OUT1输出的信号的电平发生翻转，则可以保存第1至第M个校准子信号：0、1、0、0、0、0。在后续带隙基准模块12产生基准电压的过程中，可以调用第1至第M个校准子信号，即0、1、0、0、0、0来依次控制第1个开关组SW<1>至第6个开关组SW<6>。由于运算放大器AMP的输入失调信号Vos最小，故可以提高基准电压的准确性。

应理解，第三操作和第四操作与第一操作和第二操作的实现类似，在此不再详述。还应理解，在实际应用中，可以根据校准需求设置M的数值，M越大，校准精度越高。

图5是示出根据本公开一些例子的时序信号图。

如图5所示，在第一阶段t1，控制信号CAL_EN处于高电平，校准停止信号CAL_OK为低电平。多个校准子信号按照从第1个校准子信号CAL<1>到第M个校准子信号CAL<M>的顺序依次变为高电平，并且，在某个校准子信号为高电平时其他校准子信号为低电平，直到输出高电平的校准停止信号CAL_OK，保存此时的校准子信号CAL<1>至CAL<M>，并使得控制信号CAL_EN处于高电平。后续在第二阶段t2基于保存的校准子信号CAL<1>至CAL<M>和处于高电平的控制信号CAL_EN产生基准电压。

本公开实施例还提供了一种如上述任意一个实施例的带隙基准电路的操作方法。

操作方法包括如下步骤：

校准信号产生模块在上电时产生变化的校准信号和处于第一电平的控制信号；

在第一阶段，带隙基准模块响应于变化的校准信号和处于第一电平的控制信号对运算放大器的输入失调电压进行调节，并在输入失调电压减小到预设电压的情况下通过第一输出端输出校准停止信号；

校准信号产生模块在接收到校准停止信号后保存当前的校准信号，并使得控制信号处于与第一电平逻辑相反的第二电平；

在第一阶段之后的第二阶段，带隙基准模块响应于当前的校准信号和处于第二电平的控制信号产生基准电压，并通过第二输出端输出基准电压。

通过以上操作步骤，可以减小运算放大器的输入失调电压，从而提高带隙基准电路输出的基准电压的准确性。

至此，已经详细描述了本公开的各实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (11)

1.一种带隙基准电路，包括：

校准信号产生模块，被配置为在上电时产生变化的校准信号和处于第一电平的控制信号，所述变化的校准信号包括M个校准子信号，M为大于或等于2的整数；在接收到校准停止信号后保存当前的校准信号，并使得所述控制信号处于与所述第一电平逻辑相反的第二电平；和

带隙基准模块，包括运算放大器，所述带隙基准模块被配置为：

在第一阶段，响应于所述变化的校准信号和处于所述第一电平的所述控制信号对所述运算放大器的输入失调电压进行调节，并在所述输入失调电压减小到预设电压的情况下通过第一输出端输出所述校准停止信号；

在所述第一阶段之后的第二阶段，响应于所述当前的校准信号和处于所述第二电平的所述控制信号产生基准电压，并通过第二输出端输出所述基准电压；

其中，所述运算放大器包括：

第一输入端、第二输入端和输出端；

第二电流源；

第三电流源；

第四电流源；

第五晶体管，所述第五晶体管的第一端经由所述第二电流源与电源电压端连接，所述第五晶体管的第二端经由所述第三电流源接地，所述第五晶体管的控制端与所述第二输入端连接；

第六晶体管，所述第六晶体管的第一端经由所述第二电流源与所述电源电压端连接，所述第六晶体管的第二端经由所述第四电流源接地，所述第六晶体管的控制端与所述第一输入端连接；

第七晶体管，所述第七晶体管的第一端与所述电源电压端连接；

第八晶体管，所述第八晶体管的第一端与所述电源电压端连接；

第九晶体管，所述第九晶体管的第一端与所述第七晶体管的第二端连接，所述第九晶体管的第二端与所述第七晶体管的控制端、所述第八晶体管的控制端连接，所述第九晶体管的控制端被配置为接收第一偏置电压；

第十晶体管，所述第十晶体管的第一端与所述第八晶体管的第二端连接，所述第十晶体管的第二端与所述输出端连接，所述第十晶体管的控制端被配置为接收所述第一偏置电压；

第十一晶体管，所述第十一晶体管的第一端与所述第九晶体管的第二端连接，所述第十一晶体管的第二端与所述第五晶体管的第二端连接，所述第十一晶体管的控制端被配置为接收第二偏置电压；

第十二晶体管，所述第十二晶体管的第一端与所述第十晶体管的第二端连接，所述第十二晶体管的第二端与所述第六晶体管的第二端连接，所述第十二晶体管的控制端被配置为接收所述第二偏置电压；

M个第五电流源；和

M个开关组，第i个开关组包括：

第四开关，所述第四开关的第一端与所述第五晶体管的第二端连接，所述第四开关的第二端经由第i个第五电流源接地，所述第四开关的控制端被配置为接收第i个校准子信号，其中，1≤i≤M；和

第五开关，所述第五开关的第一端与所述第六晶体管的第二端连接，所述第五开关的第二端经由第i个第五电流源接地，所述第五开关的控制端被配置为接收第i个校准子信号；

其中，第j个第五电流源的电流值比第j+1个第五电流源的电流值小，其中，1≤j≤M-1；

其中，所述M个校准子信号被配置为依次执行第一操作和第二操作，或者，依次执行第三操作和第四操作，其中：

第一操作：使得每个开关组中的所述第四开关闭合、所述第五开关断开；

第二操作：按照i从小到大的顺序，依次使得第i个开关组中的所述第四开关断开、所述第五开关闭合，其他开关组中的所述第四开关闭合、所述第五开关断开，直到所述第一输出端输出所述校准停止信号；第三操作：使得每个开关组中的所述第四开关断开、所述第五开关闭合；

第四操作：按照i从小到大的顺序，依次使得第i个开关组中的所述第四开关闭合、所述第五开关断开，其他开关组中的所述第四开关断开、所述第五开关闭合，直到所述第一输出端输出所述校准停止信号。

2.根据权利要求1所述的带隙基准电路，其中，

所述带隙基准模块还包括：

第一电流源；

第一晶体管，所述第一晶体管的第一端与电源电压端连接，所述第一晶体管的第二端与所述第一输入端连接；

第二晶体管，所述第二晶体管的第一端与所述电源电压端连接，所述第二晶体管的第二端与所述第二输入端连接；

第三晶体管，所述第三晶体管的第一端与所述电源电压端连接，所述第三晶体管的第二端与所述第二输出端连接；

第四晶体管，所述第四晶体管的第一端与所述电源电压端连接，所述第四晶体管的第二端与所述第一输出端连接，并且经由所述第一电流源接地；

第一开关，所述第一开关的第一端与所述第一输入端连接，所述第一开关的第二端与所述第二输入端连接，被配置为响应于所述控制信号在所述第一阶段闭合以使所述第一输入端和所述第二输入端连接到固定电位，在所述第二阶段断开；

第二开关，所述第二开关的第一端与所述输出端连接，所述第二开关的第二端与所述第四晶体管的控制端连接，被配置为响应于所述控制信号在所述第一阶段闭合，在所述第二阶段断开；和

第三开关，所述第三开关的第一端与所述输出端连接，所述第二开关的第二端与所述第一晶体管、所述第二晶体管和所述第三晶体管的控制端连接，被配置为响应于所述控制信号在所述第一阶段断开，在所述第二阶段闭合。

3.根据权利要求1所述的带隙基准电路，其中，第j个第五电流源的电流值是第j+1个第五电流源的电流值的一半。

4.根据权利要求1所述的带隙基准电路，其中，所述M个校准子信号的初始电平相同。

5.根据权利要求2所述的带隙基准电路，其中，所述带隙基准模块还包括：

缓冲器，所述缓冲器的第一端与所述第四晶体管的第二端连接，所述缓冲器的第二端与所述第一输出端连接。

6.根据权利要求1-5任意一项所述的带隙基准电路，其中，所述校准信号产生模块包括：

振荡器，被配置为在上电时产生时钟信号和处于所述第一电平的所述控制信号，在接收到所述校准停止信号后停止产生所述时钟信号，并使得所述控制信号处于所述第二电平；和

计数器，被配置为基于所述时钟信号产生所述变化的校准信号，保存所述当前的校准信号。

7.根据权利要求6所述的带隙基准电路，其中，所述校准信号产生模块还包括：

上电复位电路，被配置为在上电时向所述振荡器和所述计数器发送复位信号；

所述振荡器被配置为响应于所述复位信号复位，并产生所述时钟信号和处于所述第一电平的所述控制信号；

所述计数器被配置为响应于所述复位信号复位，并产生所述变化的校准信号。

8.根据权利要求2-5任意一项所述的带隙基准电路，其中，所述带隙基准模块还包括：

第一电阻；

第二电阻；

第一三极管，所述第一三极管的发射极与所述第一输入端连接，所述第一三极管的集电极和基极接地；

第二三极管，所述第二三极管的发射极经由所述第一电阻与所述第二输入端连接，所述第二三极管的集电极和基极接地；和

第三三极管，所述第三三极管的发射极经由所述第二电阻与所述第二输出端连接，所述第三三极管的集电极和基极接地。

9.根据权利要求2-5任意一项所述的带隙基准电路，其中，所述带隙基准模块还包括：

第三电阻；

第四三极管，所述第四三极管的发射极与所述第一输入端连接，所述第四三极管的集电极和基极接地；

第五三极管，所述第五三极管的发射极经由所述第三电阻与所述第二输入端连接，所述第五三极管的集电极和基极接地；

第四电阻，所述第四电阻的第一端与所述第一输入端连接，所述第四电阻的第二端接地；

第五电阻，所述第五电阻的第一端与所述第二输入端连接，所述第五电阻的第二端接地；和

第六电阻，所述第六电阻的第一端与所述第二输出端连接，所述第六电阻的第二端接地。

10.根据权利要求2所述的带隙基准电路，其中，所述第一晶体管至所述第十晶体管为PMOS晶体管，所述第十一晶体管和所述第十二晶体管为NMOS晶体管。

11.一种如权利要求1-10任意一项所述的带隙基准电路的操作方法，包括：

校准信号产生模块在上电时产生变化的校准信号和处于第一电平的控制信号；

在第一阶段，带隙基准模块响应于所述变化的校准信号和所述处于所述第一电平的所述控制信号对运算放大器的输入失调电压进行调节，并在所述输入失调电压减小到预设电压的情况下通过第一输出端输出校准停止信号；

所述校准信号产生模块在接收到所述校准停止信号后保存当前的校准信号，并使得所述控制信号处于与所述第一电平逻辑相反的第二电平；

在所述第一阶段之后的第二阶段，所述带隙基准模块响应于所述当前的校准信号和处于所述第二电平的所述控制信号产生基准电压，并通过第二输出端输出所述基准电压。

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