CN102662425B - 一种基于数字校正带隙基准电路 - Google Patents

Abstract

本发明公开了一种采用数字校正带隙基准电路，它属于模拟集成电路技术，特别涉及一种能降低电路的非理想失配对输出电压的影响，提高输出电压精度的带隙基准电路结构。该结构包括：一带隙基准核心电路、一采样保持电路、一比较电路、一逐次逼近电路和一时钟控制电路。本发明的带隙基准电路产生的基准电压经过数字电路进行数字校正，所产生的基准电压具有温度系数小，受非理想因素影响小，精度高的特点，可以为后续电路提供十分精准的基准电压，有效地提高了后续电路的性能。

Description

一种基于数字校正带隙基准电路

技术领域

本发明属于模拟集成电路技术领域，特别涉及一种采用数字校正的方式实现的带隙基准电路产生精准基准电压的电路结构。

背景技术

随着集成电路技术的发展，集成电路设计和制造趋于高密度、高复杂度，高精度。在几乎所有的模拟电路中，基准电压源或基准电流源是不可缺少的基本电路模块，具有高精度的基准电压输出对提高电路的性能尤为重要，因此设计具有高精度的带隙基准电压的电路成为了模拟以及混合电路设计的需要。在实际的基准电路中，除了要求尽可能低压低功耗，低的温度系数，高电源抑制比外，还要求实际电路的基准电压与设计值相同，与工艺有很好的兼容性。但由于器件的失配、寄生、耦合、噪声等影响，实际测试的基准电压值与仿真设计值都会有一定的偏差，特别是当要求精度特别高时，误差范围就要求特别低，对电路的设计要求很高。

传统的电压带隙基准如附图1所示，在附图1中，电压带隙基准电路包括PMOS晶体管MP1和MP2，三极管Q1和Q2，第一至第三电阻R0、R2A、R2B，运算放大器OP101。PMOS晶体管MP1和MP2的源极均与直流电压源VDD连接，栅极均与运算放大器OP101的输出端OUT连接，第一个PMOS晶体管MP1的漏极与电阻R2A的一端相连，电阻R2A的另一端与运算放大器OP101的反相输入端INN相连，并与三极管Q2的发射极相连，第二个PMOS晶体管MP2的漏极与电阻R2B的一端相连，电阻R2B的另一端与运算放大器OP101的同相输入端INP相连，并与电阻R1的一端相连，电阻R1的另一端与三极管Q1的发射极相连，三极管Q1和Q2的栅极与集电极均接地。

其中，在电压带隙基准电路中，运算放大器OP101使电路处于负反馈状态，钳制A点与B点电压，使两点电压相等，三极管Q1和Q2均为寄生纵向双极晶体管（BJT）。电压带隙基准电路的基准电压公式为：

$V_{\mathrm{out}}=V_{\mathrm{BE}1}+\frac{V_T\ln N}{R_1}(R_1+R_{2B})$

在上式中，其中V_BE1为Q1的基极-发射极电压，V_T为热电势V_T＝0.026V，N为三极管Q1并联的个数。

由此，可见这里电压带隙基准电路是利用具有负温度系数的双极晶体管BE结的正向导通电压V_BE与具有正温度系数的热电压V_T相补偿，获得对温度变化不敏感的基准电压。

传统的电压带隙基准电路由于器件版图的各种影响，实际电路的基准电压值与仿真设计值相比，或多或少都有一定偏差，影响基准电压的输出精度，而且随着CMOS工艺尺寸的缩小，双极型晶体管性能退化和兼容性问题，会给基于双极型晶体管设计的带隙基准电路带来新的问题，带隙基准的输出电压的精确度大大的降低，难以满足后续电路对基准电路的基准电压精准度的需求。

发明内容

本发明为了克服传统带隙基准电路中因电路的各种失配而不能产生精确地基准电压，提出了一种采用数字校正的带隙基准电路结构，该结构通过数字校正的方式，可以容忍较大的误差范围，用数字校正控制补偿各种误差，克服传统带隙基准电路中因工艺失配而使基准电压精度降低的问题，以产生高精度的基准输出电压，提高基准输出电压的精度。

本发明提供的一种采用数字校正带隙基准电路，该电路结构包括一带隙基准核心电路201、一采样保持电路202、一比较电路203、一逐次逼近电路204和一时钟控制电路205。

他们的连接关系如下：时钟控制电路205的输出端CT1联接带隙基准核心电路201中的输入端CLK1，时钟控制电路205的输出端CT2联接采样保持电路202中的开关S1、S2，时钟控制电路205的输出端CT3联接比较电路203中的时钟控制端CLK2，时钟控制电路205的输出端CT4联接逐次逼近电路204的输入端CLK3，逐次逼近电路204的输出端OUT联接带隙基准核心电路201中的电阻型微调电路302的控制输入端口VR，带隙基准核心电路201的输出端OUT联接采样保持电路202的输入端IN，采样保持电路202的开关S1的输出端OUT1接电容C1并与比较电路203的输入端INP相连，电容C1的另一端接地，采样保持电路202的开关S2的输出端OUT2接电容C2并与比较电路203的输入端INN相连，电容C2的另一端接地。比较电路203的输出端接逐次逼近电路204的输入端IN。在时钟控制电路205的控制下，带隙基准核心电路201产生两个基准电压，并通过采样保持电路202采样并分别保持在电容C1，C2上，比较电路203对两个电压进行比较，比较结果控制逐次逼近电路204产生相应的控制码，通过控制码控制带隙基准核心电路201中的电阻型微调电路302，来调整接入电阻阻值的大小，从而达到调整基准电压的目的。

本发明的带隙基准电路中的带隙基准核心电路201模块包括PMOS晶体管MP1和MP2，电阻型微调电路302，分压电阻R3，电阻R1、R2A、R2B，(其中R2A=R2B)，三极管Q1和Q2，运算放大器OP301，以及转换开关M1。PMOS晶体管MP1和MP2的源端接直流电源VDD，MP1的漏端联接电阻型微调电路302的输出端OUT与分压电阻R3的公共端，MP2的漏极与电阻型微调电路302的输入端IN相连并为带隙基准核心电路的输出端VREF，分压电阻R3的另一端与电阻R2A,R2B的公共端相连，电阻R2A的另一端接转换开关M1的输入IN1,电阻R2B的另一端接转换开关M1的输入IN2，转换开关M1的输出OUT1接电阻R1，R1的另一端接三极管Q2的发射极，同时转换开关M1的输出OUT1与电阻R1的公共端与运算放大器OP301的同相输入端相连；转换开关M1的输出OUT2接三极管Q1的发射极，同时转换开关M1的输出OUT2与三极管Q1的公共端与运算放大器OP301的反相输入端相连；三极管Q1和Q2的栅极与集电极均接地；运算放大器OP301的输出端接PMOS晶体管MP1和MP2的栅极。

上述带隙基准核心电路201模块中分压电阻R3控制输出电压的大小，使输出电压达到预期的值，电阻型微调电路302在逐次逼近电路204输出的6位控制码的控制下来精确地调节带隙基准核心电路201的输出电压VREF值的大小，转换开关M1在控制时钟CT1的控制下通过交换输入与输出从而达到将电阻R2A与R2B的工艺误差转换成电压误差，带隙基准核心电路201模块中运算放大器301处于负反馈状态，钳制转换开关M1的输出电压OUT1、OUT2，使其两点值相等。带隙基准核心电路201的输出电压为：

$\mathrm{VREF}=V_{\mathrm{BE}2}+\frac{\mathrm{KT}}{q}\×\ln N\×\frac{R2A+2R3+2\mathrm{RT}}{R1}$

在上式中，其中V_BE2为Q2的基极-发射极电压，V_T为热电势V_T＝0.026V，N为三极管Q1并联的个数，RT为电阻型微调电路302接入电路的电阻值。

带隙基准核心电路201模块中运算放大器301模块包括PMOS晶体管MP1-MP4、MP9-MP12，NMOS晶体管NM5-NM8，转换开关M2、M3、M4。其中，PMOS晶体管MP4、MP11、MP12的源极接直流电源VDD，MP4的漏极与MP3的源极相连，MP4的栅极接偏置电压VB1，MP3的漏极与MP1、MP2的源极相连，MP3的栅极接偏置电压VB3，输入对管MP1，MP2的栅极分别接转换开关M2的输出OUT1，OUT2，转换开关M2的输入IN1，IN2分别接电压带隙基准核心电路201中的转换开关M1的输出OUT1，OUT2；PMOS晶体管MP11、MP12的漏极分别接转换开关M3的输入IN1，IN2，转换开关M3的输出OUT1，OUT2分别接MP9、MP10的源极，MP11、MP12的栅极接MP9的漏极并与MN7的漏极相连，MP9、MP10的栅极接偏置电压VB2，MP10的漏极与MN8的漏极相连并为运算放大器301模块的输出OUT，MN7、MN8的栅极接偏置电压VB3，MN7、MN8的源极分别接转换开关M4的输入IN1，IN2，转换开关M4的输出OUT1接MN5的漏极并与MP2的漏极相连，转换开关M4的输出OUT2接MN6的漏极并与MP1的漏极相连，MN5、MN6的栅极接偏置电压VB4，MN5、MN6的源极接地。其中，转换开关M2将输入对管MP1，MP2的工艺失配转换成误差电压，转换开关M3将负载管MP11，MP12的工艺失配转换成误差电压，转换开关M4将尾电流管MN5，MN6的工艺失配换成误差电压，M2，M3和M4均在时钟CT1的控制下工作。

带隙基准核心电路201模块中电阻型微调电路302模块包括第一至第六电阻R0-R5，电阻阻值依次增大，分别为R、2R、4R、8R、16R、32R，第一至第十五开关K1-K15。第一至第六电阻R0-R5依次相连，R0的另一端接输出端OUT，R5的另一端接输入端IN；开关K1-K6依次相连，K1与K2的公共端接电阻R0与R1的公共端，K1的另一端接输出端OUT，K2与K3的公共端接电阻R1与R2的公共端，K3与K4的公共端接电阻R2与R3的公共端，K4与K5的公共端接电阻R3与R4的公共端，K5与K6的公共端接电阻R4与R5的公共端，K6的另一端接输入端IN；K7-K10的公共端接输出端OUT，K7另一端接K5与K6的公共端，K8另一端接K4与K5的公共端，K9另一端接K3与K4的公共端，K10另一端接K2与K3的公共端；K11-K15的公共端接输入端IN，K11另一端接K4与K5的公共端，K12另一端接K3与K4的公共端，K13另一端接K2与K3的公共端，K14另一端接K1与K2的公共端，K15另一端接输出端OUT。

本发明中通过采用逐次逼近的思想，将误差电压值通过逐次逼近电路204产生的误差控制码，误差控制码控制电阻型微调电路302中接入微调电阻阻值的大小，形成负反馈，极大地改善了因工艺失配对输出电压的影响，从而大大的提高了输出电压的精度。

附图说明

图1传统的带隙基准电路示意图

图2本发明基于数字校正带隙基准电路结构框图示意图；

图3带隙基准核心电路示意图

图4带隙基准核心电路中运放结构示意图

图5带隙基准核心电路中电阻型微调电路示意图

具体实施方式

结合附图，通过实施例进一步说明本发明。

如附图2所示，提供了一种带数字校正高精度的带隙基准电路。在电路开始正常工作后，在第一个时钟周期内，电阻型微调电路302没有接入电路，即电阻型微调电路302中开关K15闭合，开关K1-K14断开。控制时钟CT1逻辑值为1时，带隙基准核心电路201中的转换开关M1和带隙基准核心电路201中运算放大器301中的转换开关M2-M4中的IN1接OUT1，IN2接OUT2，带隙基准核心电路201产生一个基准电压VREF1，在控制时钟CT2的控制下，采样保持电路202中开关S1闭合，S2断开，基准电压VREF1储存于电容C1上；控制时钟CT1逻辑值为0时，带隙基准核心电路201中的转换开关M1和带隙基准核心电路201中运算放大器301中的转换开关M2-M4中的IN1接OUT2，IN2接OUT1，带隙基准核心电路201产生一个基准电压VREF2，在控制时钟CT2的控制下采样保持电路202开关S2闭合，S1断开，基准电压VREF2储存于电容C2上。第二个周期到来时采样保持电路202中的开关S1，S2都断开，基准电压VREF1，VREF2仍保存于电容C1，C2上，比较器203对基准电压值VREF1，VREF2进行比较，若VREF1大于VREF2，比较器203输出为1，反之为0。若VREF1大于VREF2，比较器203输出为1时，在第三个时钟周期内，开关S2闭合，开关S1断开，逐次逼近电路204产生六位控制码100000，此时电阻型微调电路302中开关K6，K11-K15断开，开关K1-K10闭合，电阻R5接入电路，为电阻R0-R5总阻值的一半，带隙基准核心电路201产生一个基准电压VREF3。将VREF3与VREF1进行比较，若VREF3大于VREF1，输出控制码的最高位为1，若VREF3小于VREF1，输出控制码的最高位为0。再将剩余电阻总阻值接入一半，即接入R4，带隙基准核心电路201产生一个基准电压VREF4，在将VREF4与VREF1进行比较，若VREF4大于VREF1，则控制码的第二位为1，否则为0，最高位为上一次比较的确定值。以此内推，最终经过六次比较得出六位控制码，比较结束，采样电路202中开关S1，S2断开，六位控制码送到电阻微调电路206中确定了实际需要的微调电阻阻值，在此电阻值下得到的带基准电压为最终得到的基准电压VREF，其大小为:

$\mathrm{VREF}=\frac{|\mathrm{VREF}1-\mathrm{VREF}2|}{2}$

带有数字校正的带隙基准电阻微调电路302结构如图5所示，开关K1-K6分别对应逐次逼近电路204的6位输出控制码，最低位对应K1，最高位对应K6，每一位控制码为1时，相应的开关闭合，例如控制码为110101时，K1，K3，K5，K6断开，K2，K4闭合，从而控制相应的微调电阻的接入阻值的大小达到控制输出基准电压的目的。为了提高实际接入微调电阻的准确性，加入电阻K7-K15，例如当高两位为00时，K5，K6闭合，实际接入电路的微调电阻的阻值要加上K5，K6开关的阻值，如果K5，K6闭合时，K11也闭合，则只增加了一个开关的阻值，从而提高了接入电路阻值的准确性。

上述实施例的带数字校正的带隙基准电路结构适用于各类集成电路（IC），模拟数字转换器（ADC）等系统中，也可以作为独立的知识产权IP(IntellectualProperty)。

综上所述，本发明的带数字校正的带隙基准电路，由于包括直流电源，以及依次配合连接在直流电源VDD和地之间的电压带隙基准核心电路201，采样保持电路202，比较电路203，逐次逼近电路204，时钟控制电路205；通过逐次逼近电路204产生的控制码控制接入电路的微调电阻阻值的大小，可以克服电路因各种因素失配对输出基准电压的影响，以实现精度高和稳定度高的优点。

虽然本发明的基于一种带数字校正的带隙基准电路内容已经以实例的形式公开如上，然而并非用以限定本发明，如果本领域技术人员，在不脱离本发明的精神所做的非实质性改变或改进，都应该属于本发明权利要求保护的范围。

Claims (1)

1.一种基于数字校正的带隙基准电路结构，其特征在于：该电路结构是由一带隙基准核心电路(201)、一采样保持电路(202)、一比较电路(203)、一逐次逼近电路(204)和一时钟控制电路(205)组成，它们的联接关系如下：时钟控制电路(205)的输出端CT1联接带隙基准核心电路(201)中的输入端CLK1，时钟控制电路(205)的输出端CT2联接采样保持电路(202)中的开关S1、S2，时钟控制电路(205)的输出端CT3联接比较电路(203)中的时钟控制端CLK2，时钟控制电路(205)的输出端CT4联接逐次逼近电路(204)的输入端CLK3，逐次逼近电路(204)的输出端OUT联接带隙基准核心电路(201)的控制输入端口VR，带隙基准核心电路(201)的输出端OUT接采样保持电路(202)的输入端IN，采样保持电路(202)的开关S1的输出端OUT1接电容C1并与比较电路(203)的输入端INP相连，电容C1的另一端接地，采样保持电路(202)的开关S2的输出端OUT2接电容C2并与比较电路(203)的输入端INN相连，电容C2的另一端接地，比较电路(203)的输出端接逐次逼近电路(204)的输入端IN，在时钟控制电路(205)的控制下，带隙基准核心电路(201)产生两个基准电压，并通过采样保持电路(202)采样并分别保持在电容C1，C2上，比较电路(203)对两个电压进行比较，比较结果控制逐次逼近电路(204)产生相应的控制码，通过控制码控制带隙基准核心电路(201)中的电阻型微调电路(302)，来调整接入电阻阻值的大小，从而达到调整基准电压的目的。

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