CN210983126U

CN210983126U - 一种基于开关电容的电压基准源电路

Info

Publication number: CN210983126U
Application number: CN201922295023.0U
Authority: CN
Inventors: 陈婷; 薛海峰; 王源; 王驰
Original assignee: Xi'an Aerosemi Technology Co ltd
Current assignee: Xi'an Aerosemi Technology Co ltd
Priority date: 2019-12-19
Filing date: 2019-12-19
Publication date: 2020-07-10
Anticipated expiration: 2029-12-19

Abstract

本实用新型公开了一种基于开关电容的电压基准源电路，包括三极晶体管结电压VBE产生电路、开关电容电路、输出缓冲级电路。本实用新型基于开关电容的基准电压电路结构采用带有输入失调补偿电路的开关电容放大器来减小运算放大器输入失调电压对温度系数的影响,同时由于运算放大器失调电压和增益对电路整体性能的影响程度比常规基准降低，从而简化了运算放大器的设计难度，通常采用常规的运算放大器结构已能满足高性能的要求。

Description

一种基于开关电容的电压基准源电路

技术领域

本实用新型属于电源技术领域，尤其涉及一种基于开关电容的电压基准源电路。

背景技术

近年来消费类电子市场持续扩张，集成电路电源领域也在飞速膨胀，伴随着产品性能要求越来越高，电源类IC的性能要求也越来越苛刻。作为模拟电路的核心模块基准电压源的精度和稳定性直接决定了整个系统的精度，为了更好的适应模拟和数模混合电路的发展，基准电压源的设计性能需要进一步的提高。传统的带隙基准受运算放大器输入失调电压影响较大。只能通过修调过程，将基准电压重新调整到具有零温系数的输出电压值上。因此，常规的运算放大器已经不能满足集成电路电源领域高性能的要求。

因此，提供一种基于开关电容的电压基准源电路以保证常规运算放大器满足结构满足高性能的要求是本领域技术人员亟需解决的技术问题。

实用新型内容

为了解决上述问题，本实用新型提供了一种基于开关电容的电压基准源电路包括三极晶体管结电压VBE产生电路、开关电容电路和输出缓冲级电路；

所述三极晶体管结电压VBE产生电路包括第1PNP型三极晶体管Q1、第2PNP三极晶体管Q2、第1P型MOS管M1、第2P型MOS管M2、第3P型MOS管M3以及偏置电流源I1，所述三极晶体管Q1的基极和集电极接地，发射极接MOS管M1的源极以及电压节点V1；三极晶体管Q2的基极和集电极接地，发射极接MOS管M2的源极以及电压节点V2；MOS管M1的漏极接MOS管M2和MOS管M3的漏极并连接至电源VDD，栅极接MOS管M2、MOS管M3的栅极以及MOS管M3的源极；偏置电流源I1的负端接地GND，正端接MOS管M3的源极；

所述开关电容电路包括第1运算放大器AMP1、第1电容C1、第2电容C2、第4N型MOS管M4、第5N型MOS管M5、第6N型MOS管M6；所述电容C1的两端分别接第1运算放大器AMP1的正输入端，电容C2的一端接电压节点V2，电容C2的另一端接第1运算放大器AMP1的负输入端，第1运算放大器AMP1的正输入端接电压节点V1，所述第4N型MOS管M4的栅极接时钟控制信号CLK11，所述第4N型MOS管M4的源极接第1运算放大器AMP1的正输入端，第4N型MOS管M4的漏极接第5N型MOS管M5的源极，所述第5N型MOS管M5的栅极接时钟控制信号CLK12，所述第5N型MOS管M5的漏极接第1运算放大器AMP1的输出端Vo，所述第6N型MOS管M6的栅极接时钟控制信号CLK11，第6N型MOS管M6源极接第1运算放大器AMP1的负输入端，第6N型MOS管M6漏极接第1运算放大器AMP1的输出端Vo；

所述输出缓冲级电路包括第2运算放大器AMP2、第3电容C3、第4电容C4、第7N型MOS管M7、第8N型MOS管M8、第9N型MOS管M9、第10N型MOS管M10；所述第7N型MOS管M7的栅极接时钟控制信号CLK21，源极接第2运算放大器AMP2的输出端Vo，漏极接第2运算放大器AMP2的负输入端；所述电容C3的一端接第2运算放大器AMP2的负输入端，电容C3另一端接地；所述电容C4的一端接第2运算放大器AMP2的负输入端，电容C4另一端接所述第8N型MOS管M8的源极；第8N型MOS管M8的栅极接时钟控制信号CLK23，第8N型MOS管M8的漏极接第2运算放大器AMP2的正输入端；所述第9N型MOS管M9的栅极接时钟控制信号CLK22，第9N型MOS管M9的源极接第2运算放大器AMP2的输出端Vo1端，第9N型MOS管M9的漏极接第8N型MOS管M8的源极；第10N型MOS管M10的栅极接时钟控制信号CLK21，第10N型MOS管M10漏极接第2运算放大器AMP2的输出端Vo1，第10N型MOS管M10源极接第2运算放大器AMP2的负输入端。

进一步的方案为，在所述开关电容电路中，所述电容C1的两端分别接第1运算放大器AMP1的正输入端，电容C2的一端接电压节点V2，电容C2的另一端接第1运算放大器AMP1的负输入端，第1运算放大器AMP1的正输入端接电压节点V1，所述第4N型MOS管M4的栅极接时钟控制信号CLK11，所述第4N型MOS管M4的漏极接第1运算放大器AMP1的正输入端，第4N型MOS管M4的源极接第5N型MOS管M5的漏极，所述第5N型MOS管M5的栅极接时钟控制信号CLK12，所述第5N型MOS管M5的源极接第1运算放大器AMP1的输出端Vo，所述第6N型MOS管M6的栅极接时钟控制信号CLK11，第6N型MOS管M6漏极接第1运算放大器AMP1的负输入端，第6N型MOS管M6源极接第1运算放大器AMP1的输出端Vo。

进一步的方案为，在所述输出缓冲级电路中，所述第7N型MOS管M7的栅极接时钟控制信号CLK21，第7N型MOS管M7的漏极接第2运算放大器AMP2的输出端Vo，第7N型MOS管M7的源极接第2运算放大器AMP2的负输入端；所述电容C3的一端接第2运算放大器AMP2的负输入端，电容C3另一端接地；所述电容C4的一端接第2运算放大器AMP2的负输入端，电容C4另一端接所述第8N型MOS管M8的漏极；第8N型MOS管M8的栅极接时钟控制信号CLK23，第8N型MOS管M8的源极接第2运算放大器AMP2的正输入端；所述第9N型MOS管M9的栅极接时钟控制信号CLK22，第9N型MOS管M9的漏极第2接第2运算放大器AMP2的输出端Vo1端，第9N型MOS管M9的源极接第8N型MOS管M8的漏极；第10N型MOS管M10的栅极接时钟控制信号CLK21，第10N型MOS管M10源极接第2运算放大器AMP2的输出端Vo1，第10N型MOS管M10漏极接第2运算放大器AMP2的负输入端。

进一步的方案为，所述电容C2网络中，包括电容C21～C26，开关S11～S15、S21～S25；所述电容C21的两端分别接端口V-和V2，电容C22～C26的一端接V-，另一端分别接节点n1～n5；开关S11～S15的一端接V2，另一端分别接节点n1～n5；开关S21～S25的一端接地，另一端分别接节点n1～n5。

进一步的方案为，所述端口V-为第1运算放大器AMP1的负输入端，端口V2电压节点V2。

本实用新型的有益效果为：本实用新型基于开关电容的基准电压电路结构采用带有输入失调补偿电路的开关电容放大器来减小运算放大器输入失调电压对温度系数的影响,同时由于运算放大器失调电压和增益对电路整体性能的影响程度比常规基准降低，从而简化了运算放大器的设计难度，通常采用常规的运算放大器结构已能满足高性能的要求。

附图说明

图1：基于开关电容的电压基准源电路；

图2a-图2b：等效电路；

图3：输出缓冲级(buffer)电路；

图4：时钟控制信号时序；

图5：电容C2的修调网络；

具体实施方式

下面将结合附图和实施方式对本实用新型作进一步说明。

实施例1

如图1所示，本实用新型提供了一种基于开关电容的电压基准源电路包括三极晶体管结电压VBE产生电路、开关电容电路和输出缓冲级电路:其中，三极晶体管结电压VBE产生电路包括第1PNP型三极晶体管Q1、第2PNP三极晶体管Q2、第1P型MOS管M1、第2P型MOS管M2、第3P型MOS管M3以及偏置电流源I1。连接方式为三极晶体管Q1的基极和集电极接地，发射极接MOS管M1的源极以及电压节点V1；三极晶体管Q2的基极和集电极接地，发射极接MOS管M2的源极以及电压节点V2；MOS管M1的漏极接MOS管M2和MOS管M3的漏极并连接至电源VDD，栅极接MOS管M2、MOS管M3的栅极以及MOS管M3的源极；偏置电流源I1的负端接地GND，正端接MOS管M3的源极。

所述输出缓冲级电路包括第2运算放大器AMP2、第3电容C3、第4电容C4、第7N型MOS管M7、第8N型MOS管M8、第9N型MOS管M9、第10N型MOS管M10；所述第7N型MOS管M7的栅极接时钟控制信号CLK21，源极接第2运算放大器AMP2的输出端Vo，漏极接第2运算放大器AMP2的负输入端；所述电容C3的一端接第2运算放大器AMP2的负输入端，电容C3另一端接地；所述电容C4的一端接第2运算放大器AMP2的负输入端，电容C4另一端接所述第8N型MOS管M8的源极；第8N型MOS管M8的栅极接时钟控制信号CLK23，第8N型MOS管M8的漏极接第2运算放大器AMP2的正输入端；所述第9N型MOS管M9的栅极接时钟控制信号CLK22，第9N型MOS管M9的源极接第2运算放大器AMP2的输出端Vo1端，第9N型MOS管M9的漏极接第8N型MOS管M8的源极；第10N型MOS管M10的栅极接时钟控制信号CLK21，第10N型MOS管M10漏极接第2运算放大器AMP2的输出端Vo1，第10N型MOS管M10源极接第2运算放大器AMP2的负输入端。上文提到的MOS管M2和M1所在支路电流镜像MOS管M3所在支路电流，取PNP型三极管Q2的面积n倍于PNP型三极管Q1的面积，三极晶体管Q1的发射极V1产生电压为VBE1，三极晶体管Q2的发射极V2产生电压为VBE2。

开关电容电路包括运算放大器AMP1，N型MOS管M4、M5、M6所构成的开关以及电容C1、C2。当时钟信号CLK11为高电平，CLK12为低电平时，电路等效为图2(a)。电路中所涉及到的时钟控制信号的时序如附图4所示。在节点A：V1的电压V2的电压相等，第1运算放大器AMP1的负端电荷为0，

上式成立忽略了第1运算放大器AMP1的失调电压的存在，在V2对C2充电的同时，由于电容C1的两端分别接第1运算放大器AMP1的正负输入端，第1运算放大器AMP1的输入端同时也对电容C1进行充电，C1两端的电压其实是第1运算放大器AMP1的失调电压。

当时钟信号CLK11为低电平，CLK12为高电平时，电路等效为图2(b)，在节点B：

C2×(VBE2-VBE1)+C1×(Vo-VBE1)＝0

如图2(b)所示，C1被断路，C1的电荷被转移到C2上，C2存储着第1运算放大器AMP1正负输入端的失调电压，C2在这个失调电压的基础上叠加C2的电荷，从而消除了第1运算放大器AMP1两输入端失调电压。

电路中电容C2是可通过修调进行调整的电容网络，从而精确的调整基准电压的温度系数，具体的电路如图5所示，电路中，电容C22～C26的值的大小设计成2⁰、2¹、2²、2³、2⁴、2⁵的倍数关系，当任何一电容所在支路开关S11～S15闭合，开关S21～S25断开的时候，这个电容将与电容C21并联，和电容C21共同作用，对电容C2网络的值进行微调；当任何一电容所在支路的开关S11～S15断开，开关S21～S25关断的时候，这个电容将不并入电容C2网络。

第三部分为输出缓冲级电路，实际就是一个采样保持电路，主要包括N型MOS管M7、M8、M9、M10构成的开关，运算放大器AMP2，采样电容C3，电容C4。这部分电路的作用是将不连续的电压基准源转变成连续的电压基准源。工作原理为：在时钟控制信号CLK11为高电平期间也就是运算放大器AMP1的输出端输出电压为所需要的基准电压VREF1时，使时钟CLK21为高电平，电容C3为采样电容，运算放大器AMP2负输入端的电压等于输出端Vo1的电压等于VREF1。在时钟控制信号CLK21为低电平，CLK22为高电平，CLK23为低电平时，输出端Vo1的电压维持上一采样电压VREF1。即可在运放AMP2的输出端Vo1得到连续稳定的基准电压值VREF。

三极晶体管结电压VBE产生电路分别在三极管Q1和Q2的发射极产生三极管的基极发射极电压VBE1和VBE2。开关电容电路通过时钟信号控制开关的导通与关断将具有正温度系数的VBE和具有负温度系数的ΔVBE(VBE2-VBE1)叠加来产生一个相对温度系数为0的基准电压。输出缓冲级电路可以将开关电容电路输出的不连续的基准电压转化为连续的基准电压，使得通常采用常规的运算放大器结构已能满足高性能的要求。

实施例2

在实施例1的基础上，电容C1的两端分别接第1运算放大器AMP1的正输入端，电容C2的一端接电压节点V2，电容C2的另一端接第1运算放大器AMP1的负输入端，第1运算放大器AMP1的正输入端接电压节点V1，所述第4N型MOS管M4的栅极接时钟控制信号CLK11，所述第4N型MOS管M4的漏极接第1运算放大器AMP1的正输入端，第4N型MOS管M4的源极接第5N型MOS管M5的漏极，所述第5N型MOS管M5的栅极接时钟控制信号CLK12，所述第5N型MOS管M5的源极接第1运算放大器AMP1的输出端Vo，所述第6N型MOS管M6的栅极接时钟控制信号CLK11，第6N型MOS管M6漏极接第1运算放大器AMP1的负输入端，第6N型MOS管M6源极接第1运算放大器AMP1的输出端Vo。

在所述输出缓冲级电路中，所述第7N型MOS管M7的栅极接时钟控制信号CLK21，第7N型MOS管M7的漏极接第2运算放大器AMP2的输出端Vo，第7N型MOS管M7的源极接第2运算放大器AMP2的负输入端；所述电容C3的一端接第2运算放大器AMP2的负输入端，电容C3另一端接地；所述电容C4的一端接第2运算放大器AMP2的负输入端，电容C4另一端接所述第8N型MOS管M8的漏极；第8N型MOS管M8的栅极接时钟控制信号CLK23，第8N型MOS管M8的源极接第2运算放大器AMP2的正输入端；所述第9N型MOS管M9的栅极接时钟控制信号CLK22，第9N型MOS管M9的漏极第2接第2运算放大器AMP2的输出端Vo1端，第9N型MOS管M9的源极接第8N型MOS管M8的漏极；第10N型MOS管M10的栅极接时钟控制信号CLK21，第10N型MOS管M10源极接第2运算放大器AMP2的输出端Vo1，第10N型MOS管M10漏极接第2运算放大器AMP2的负输入端。

可以将以上实施例应用到一般的A/D转换器电路中，由于采样保持电路周期性的采样基准电压，只要求在采样时间内能稳定的输出基准电压，但是在其他需要连续输出基准电压的电路中则需要连续稳定的输出。本实用新型通过增加一级输出缓冲级电路，保证输出基准电压的连续性，实现常规的运算放大器结构满足高性能的要求。

以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本实用新型的专利保护范围内。

Claims

1.一种基于开关电容的电压基准源电路，包括三极晶体管结电压VBE产生电路、开关电容电路和输出缓冲级电路，其特征在于：

2.根据权利要求1所述的一种基于开关电容的电压基准源电路，其特征在于，在所述开关电容电路中，所述电容C1的两端分别接第1运算放大器AMP1的正输入端，电容C2的一端接电压节点V2，电容C2的另一端接第1运算放大器AMP1的负输入端，第1运算放大器AMP1的正输入端接电压节点V1，所述第4N型MOS管M4的栅极接时钟控制信号CLK11，所述第4N型MOS管M4的漏极接第1运算放大器AMP1的正输入端，第4N型MOS管M4的源极接第5N型MOS管M5的漏极，所述第5N型MOS管M5的栅极接时钟控制信号CLK12，所述第5N型MOS管M5的源极接第1运算放大器AMP1的输出端Vo，所述第6N型MOS管M6的栅极接时钟控制信号CLK11，第6N型MOS管M6漏极接第1运算放大器AMP1的负输入端，第6N型MOS管M6源极接第1运算放大器AMP1的输出端Vo。

3.根据权利要求1所述的一种基于开关电容的电压基准源电路，其特征在于，在所述输出缓冲级电路中，所述第7N型MOS管M7的栅极接时钟控制信号CLK21，第7N型MOS管M7的漏极接第2运算放大器AMP2的输出端Vo，第7N型MOS管M7的源极接第2运算放大器AMP2的负输入端；所述电容C3的一端接第2运算放大器AMP2的负输入端，电容C3另一端接地；所述电容C4的一端接第2运算放大器AMP2的负输入端，电容C4另一端接所述第8N型MOS管M8的漏极；第8N型MOS管M8的栅极接时钟控制信号CLK23，第8N型MOS管M8的源极接第2运算放大器AMP2的正输入端；所述第9N型MOS管M9的栅极接时钟控制信号CLK22，第9N型MOS管M9的漏极第2接第2运算放大器AMP2的输出端Vo1端，第9N型MOS管M9的源极接第8N型MOS管M8的漏极；第10N型MOS管M10的栅极接时钟控制信号CLK21，第10N型MOS管M10源极接第2运算放大器AMP2的输出端Vo1，第10N型MOS管M10漏极接第2运算放大器AMP2的负输入端。

4.根据权利要求1-2任一所述的一种基于开关电容的电压基准源电路，其特征在于，所述电容C2网络中，包括电容C21～C26，开关S11～S15、S21～S25；所述电容C21的两端分别接端口V-和V2，电容C22～C26的一端接V-，另一端分别接节点n1～n5；开关S11～S15的一端接V2，另一端分别接节点n1～n5；开关S21～S25的一端接地，另一端分别接节点n1～n5。

5.根据权利要求4所述的一种基于开关电容的电压基准源电路，其特征在于，所述端口V-为第1运算放大器AMP1的负输入端，端口V2电压节点V2。