CN107342740B - 一种通过逐次逼近方式校正运放失调的电路 - Google Patents
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Abstract
一种通过逐次逼近方式校正运放失调的电路，包括运算放大器模块、比较器模块、控制逻辑单元、四位逐次逼近寄存器和四位DAC模块；比较器模块的同相端连接运算放大器模块的输出电压，比较器模块的反相端连接VDD/2；比较器模块的输出端连接逻辑控制单元；逻辑控制单元的输出端连接四位逐次逼近寄存器；四位逐次逼近寄存器的四个输出端口和四位DAC模块四个输入端连接；四位DAC模块的电压输出端连接运算放大器模块。校正失调按逐次逼近(SAR)的方式进行校正，仅需要与校正位数相同数目的时钟周期就可以完成校正的过程，提高了校正的速度。
Description
技术领域
本发明属于CMOS工艺集成电路领域，具体涉及一种通过逐次逼近方式校正运放失调的电路。
背景技术
在运算放大器的制备过程中，由于制造工艺的不确定性，不可避免的会因随机误差而造成一定的失调。在基于运算放大器构成的放大电路中，运放的失调会对放大电路的精确度造成很大的影响，尤其是在直流小信号放大系统中。目前有很多方法能降低或消除该失调电压，如提高输入晶体管和有源负载的尺寸、采用自校零技术和斩波技术等。但不论采取哪种方法，都或多或少的存在着一些问题，如会带来很大的寄生电容或对运算放大器的工作频率有要求。目前有解决上述方案所带来的问题的方法，但若要提高校正失调的精度，不可避免的会增加校正时间，带来了运放启动时间过长的问题
正因为如此，本发明鉴于已知技术的缺点，经过试验与研究，开发了一种通过逐次逼近方式校正运放失调的电路。
发明内容
本发明的目的在于提供一种通过逐次逼近方式校正运放失调的电路。以解决上述问题。
为实现上述目的，本发明采用以下技术方案：
一种通过逐次逼近方式校正运放失调的电路，包括运算放大器模块、比较器模块、控制逻辑单元、四位逐次逼近寄存器和四位DAC模块；比较器模块的同相端连接运算放大器模块的输出电压，比较器模块的反相端连接VDD/2；比较器模块的输出端连接逻辑控制单元；逻辑控制单元的输出端连接四位逐次逼近寄存器；四位逐次逼近寄存器的四个输出端口和四位DAC模块四个输入端连接；四位比较寄存器有时钟信号clk，为其内部同步电路的时钟；四位DAC模块的电压输出端连接运算放大器模块。
进一步的，运算放大器模块包括增益级、检测级和输出级；
增益级包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一电流源、第一开关、第二开关、第四开关；同相输入端经第四开关接第二PMOS晶体管的栅极，反相输入端经第一开关接第一PMOS晶体管的栅极，第二开关一端接同相输入端，另一端接第一PMOS晶体管的栅极；第一PMOS晶体管与第二PMOS晶体管为运放的输入管，其源极相连，接第一电流源的一端，第一电流源的另一端接电源VDD；第一NMOS晶体管与第二NMOS晶体管构成电流镜负载；第一NMOS晶体管为电流镜的源头，其漏极与第一PMOS晶体管的漏极相连；第二NMOS晶体管的漏极与第二PMOS晶体管的漏极相连，同时第二NMOS晶体管的漏极同时也为增益级的输出端；第一NMOS晶体管的源极接第三PMOS晶体管MP103的源极，第三PMOS晶体管MP103为二极管连接器件，其漏极与栅极相连，接地；第二NMOS晶体管的源极接第四PMOS晶体管的源极，第四PMOS晶体管的漏极接地，栅极接外部电压Vb；
检测级包括第三NMOS晶体管和第二电流源；增益级的输出端接第三NMOS晶体管的栅极，即第二NMOS晶体管的漏极与第三NMOS晶体管栅极相连；第三NMOS晶体管的漏极接第二电流源的一端，其源极接地；第二电流源的另一端接电源VDD；第三NMOS晶体管的漏极输出电压信号Vdec；
输出级包括第四NMOS晶体管MN104、第三电流源、第三开关、第五开关和电容；第四NMOS晶体管的栅极经第五开关接增益级的输出端，即第二NMOS晶体管的漏极接第五开关的一端，第五开关的另一端与第四NMOS晶体管的栅极相连；第四NMOS晶体管漏极为输出端VOUT，其源极接地；第三电流源的一端接第四NMOS晶体管的漏极，另一端接电源VDD；电容一端接第四NMOS晶体管的漏极，另一端接第四NMOS晶体管MN104的栅极；第三开关一端接第四NMOS晶体管的栅极，另一端接地。
进一步的，增益级还能够为包括增益级包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一电流源、第一开关、第二开关、第四开关；同相输入端经第四开关接第二PMOS晶体管的栅极，反相输入端经第一开关接PMOS晶体管MP201的栅极，第二开关一端接同相输入端，另一端接第一PMOS晶体管的栅极；第一PMOS晶体管与第二PMOS晶体管为运算放大器的输入管，其源极相连，接第一电流源的一端，第一电流源的另一端接电源VDD；第一PMOS晶体管的漏极与第三PMOS晶体管的源极相连，第二PMOS晶体管的漏极与第四PMOS晶体管的源极相连，第三PMOS晶体管的栅极与第四PMOS晶体管的栅极相连；第三PMOS晶体管的漏极接第一NMOS晶体管的漏极，第四PMOS晶体管的漏极接第二NMOS晶体管的漏极；第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管组成了共源共栅电流镜，第一NMOS晶体管与第二NMOS晶体管的栅极相连由外部电压Vb1提供偏置；第一NMOS晶体管的源极与第三NMOS晶体管的漏极相连，第二NMOS晶体管的源极与第四NMOS晶体管的漏极相连；第三NMOS晶体管与第四NMOS晶体管的栅极相连，接第一NMOS晶体管的漏极；第三NMOS晶体管的源极接第五PMOS晶体管的漏极，第四NMOS晶体管的源极接第六PMOS晶体管的漏极；第五PMOS晶体管为二极管连接器件，栅极与其漏极相连，接地；第六PMOS晶体管的漏极接地。
进一步的，逻辑控制单元还输出k1、k2、k3、k4，用于控制运算放大器内部开关状态。
进一步的，四位DAC模块的电压输出端输出的电压用于改变运算放大器模块内部的镜像电流。
与现有技术相比，本发明有以下技术效果：
1、校正失调按逐次逼近(SAR)的方式进行校正，仅需要与校正位数相同数目的时钟周期就可以完成校正的过程，提高了校正的速度。
2、通过调整运算放大器内部镜像电流的方式来校正失调，能够有效的解决运算放大器的失调问题。而且结构简单，不会带来额外的寄生电容，保证了运算放大器的工作速度。
3、运放的设计增加了检测级，避免在校正失调时输出端电平不确定的跳变的问题，不会影响用户正常使用。
附图说明
图1是本发明的结构框图；
图2是本发明实施例1中的电路原理图；
图3是本发明实施例2中的电路原理图；
具体实施方式
下面结合附图和实施例对本发明做进一步说明。
请参阅图1，一种通过逐次逼近方式校正运放失调的电路，包括运算放大器模块、比较器模块、控制逻辑单元、四位逐次逼近寄存器和四位DAC模块；比较器模块的同相端连接运算放大器模块的输出电压，比较器模块的反相端连接VDD/2；比较器模块的输出端连接逻辑控制单元；逻辑控制单元的输出端连接四位逐次逼近寄存器；四位逐次逼近寄存器的四个输出端口和四位DAC模块四个输入端连接；四位DAC模块的电压输出端连接运算放大器模块。
实施例1：
参见图2，为本发明运算放大器主体模块的电路图，包括PMOS晶体管MP101、PMOS晶体管MP102、PMOS晶体管MP103、PMOS晶体管MP104、NMOS晶体管MN101、NMOS晶体管MN102、NMOS晶体管MN103、NMOS晶体管MN104、电流源Ib101、电流源Ib102、电流源Ib103、开关k101、开关k102、开关k103、开关k104、开关k105、电容C101。
运算放大器分为三个部分：增益级、检测级、输出级。
增益级包括：PMOS晶体管MP101、PMOS晶体管MP102、PMOS晶体管MP103、PMOS晶体管MP104、NMOS晶体管MN101、NMOS晶体管MN102、电流源Ib101、开关k101、开关k102、开关k104。同相输入端经k104接PMOS晶体管MP102的栅极，反相输入端经k101接PMOS晶体管MP101的栅极，开关k102一端接同相输入端，另一端接PMOS晶体管MP101的栅极。PMOS晶体管MP101与PMOS晶体管MP102为运放的输入管，其源极相连，接偏置电流源Ib101的一端，偏置电流源Ib101的另一端接电源VDD。NMOS晶体管MN101与NMOS晶体管MN102构成电流镜负载。NMOS晶体管MN101为电流镜的源头，其漏极与PMOS晶体管MP101的漏极相连。NMOS晶体管MN102的漏极与PMOS晶体管MP102的漏极相连，同时NMOS晶体管MN102的漏极同时也为增益级的输出端。NMOS晶体管MN101的源极接PMOS晶体管MP103的源极，PMOS晶体管MP103为二极管连接器件，其漏极与栅极相连，接地。NMOS晶体管MN102的源极接PMOS晶体管MP104的源极，PMOS晶体管MP104的漏极接地，栅极接外部电压Vb，由4位DAC(U5)所控制。
检测级由NMOS晶体管MN103、电流源Ib102构成。增益级的输出端接NMOS晶体管MN103的栅极，即NMOS晶体管MN102的漏极与NMOS晶体管MN103栅极相连。NMOS晶体管MN103由电流源Ib102偏置，其漏极接电流镜Ib202的一端，其源极接地。电流源Ib102的另一端接电源VDD。NMOS晶体管MN103的漏极输出电压信号Vdec，接图1比较器(U2)的同相输入端，通过该端口的状态来决定何时完成校正。
输出级包括：NMOS晶体管MN104、电流源Ib103、开关k103、开关k105、电容C101。NMOS晶体管MN104的栅极经开关k105接增益级放大器的输出端，即NMOS晶体管MN102的漏极接开关k105的一端，开关k105的另一端与NMOS晶体管MN104的栅极相连。NMOS晶体管MN104漏极为输出端VOUT，其源极接地。电流源Ib103用来偏置NMOS晶体管MN104，一端接NMOS晶体管MN104的漏极，另一端接电源VDD。电容C101为弥勒补偿电容，一端接NMOS晶体管MN104的漏极，另一端接NMOS晶体管MN104的栅极。开关k103一端接NMOS晶体管MN104的栅极，另一端接地，闭合时将NMOS晶体管MN104栅极拉低。
运算放大器开始校正失调时，增益级的开关k101断开、开关k102闭合，运算放大器的同相端外接共模电平，确定放大器的直流工作点。开关k104为一常闭合的开关，用于平衡输入端负载。此时输出级的开关k105断开，开关k103闭合，使VOUT输出恒定的高电平。
在设计时，运算放大器NMOS晶体管MN101的尺寸比MN102的尺寸略小，使检测级的输出Vdec为高电平。在校正时，通过调整增益级Vb的电压，改变该支路的电流，进而校正运算放大器的失调。
Vb的电压由DAC的输出确定。4位逐次逼近寄存器的输出初始值为0000，即输入DAC的值为0000，DAC的输出电压为0V。校正过程分为四步，首先，将寄存器最高位a3置一，其它位清零，送入DAC中。若此时若Vdec的电平跳变为低电平，说明校正过度，则a3清零保留。若Vdec的电平仍为低电平，则说明校正不足，则将a3置一保留。第二步，将寄存器的a2的值置一，a1与a0清零，送入DAC中。若此时Vdec的电平跳变为低电平，说明校正过度，则a2清零保留。若Vdec的电平仍为低电平，则说明校正不足，则将a2置一保留。第三步，寄存器的值将a1置一，a0清零，送入DAC中。若此时Vdec的电平跳变为低电平，说明校正过度，则a1清零保留。若Vdec的电平仍为低电平，则说明校正不足，则将a1保留。第四步，将a0置一，Vdec的电平跳变为低电平，则清零保留。否则a0置一保留。过程如表一所示。
表1
校正结束后，开关k101闭合、开关k102断开、开关k103断开、开关k105闭合，运算放大器正常工作。
实施例2：
本实施例的运算放大器结构与实施例1中的相同，将运放主体模块中的增益级换为套筒式运算放大器结构。
参见图3，为本发明运算放大器主体模块的电路图，包括PMOS晶体管MP201、PMOS晶体管MP202、PMOS晶体管MP203、PMOS晶体管MP204、PMOS晶体管MP205、PMOS晶体管MP206、NMOS晶体管MN201、NMOS晶体管MN202、NMOS晶体管MN203、NMOS晶体管MN204、NMOS晶体管MN205、NMOS晶体管MN206、电流源Ib201、电流源Ib202、电流源Ib203、开关k201、开关k202、开关k203、开关k204、开关k205、电容C201。
运算放大器分为三个部分：增益级、检测级、输出级。
增益级包括：PMOS晶体管MP201、PMOS晶体管MP202、PMOS晶体管MP203、PMOS晶体管MP204、PMOS晶体管MP205、PMOS晶体管MP206、NMOS晶体管MN201、NMOS晶体管MN202、NMOS晶体管MN203、NMOS晶体管MN204、电流源Ib201、开关k201、开关k202、开关k204。同相输入端经k204接PMOS晶体管MP202的栅极，反相输入端经k201接PMOS晶体管MP201的栅极，开关k202一端接同相输入端，另一端接PMOS晶体管MP201的栅极。PMOS晶体管MP201与PMOS晶体管MP202为运算放大器的输入管，其源极相连，接偏置电流源Ib201的一端，偏置电流源Ib201的另一端接电源VDD。PMOS晶体管MP201的漏极与PMOS晶体管MP203的源极相连，PMOS晶体管MP202的漏极与PMOS晶体管MP204的源极相连，PMOS晶体管MP203的栅极与PMOS晶体管MP204的栅极相连，由外部电压Vb2提供偏置。PMOS晶体管MP203的漏极接NMOS晶体管MN201的漏极，PMOS晶体管MP204的漏极接NMOS晶体管MN202的漏极。
NMOS晶体管MN201、NMOS晶体管MN202、NMOS晶体管MN203、NMOS晶体管MP204组成了共源共栅电流镜，NMOS晶体管MN201与NMOS晶体管MN202的栅极相连由外部电压Vb1提供偏置，NMOS晶体管MN201的源极与NMOS晶体管MN203的漏极相连，NMOS晶体管MN202的源极与NMOS晶体管MN204的漏极相连。NMOS晶体管MN203与NMOS晶体管MN204的栅极相连，接NMOS晶体管MN201的漏极。NMOS晶体管MN203的源极接PMOS晶体管MP205的漏极，NMOS晶体管MN204的源极接PMOS晶体管MP206的漏极。PMOS晶体管MP205为二极管连接器件，栅极与其漏极相连，接地。PMOS晶体管MP206的漏极接地。PMOS晶体管MP206的栅极由外部电压Vb控制。
检测级由NMOS晶体管MN205、电流源Ib202构成。增益级的输出端接NMOS晶体管MN205的栅极，即NMOS晶体管MN202的漏极与NMOS晶体管MN205栅极相连。NMOS晶体管MN205由电流源Ib202偏置，其漏极接电流源的一端，且源极接地。电流源Ib202的另一端接电源VDD。NMOS晶体管MN205的漏极输出电压信号Vdec，通过该端口的状态来决定何时完成校正，接图1比较器的U2的同相输入端。
输出级包括：NMOS晶体管MN206、电流源Ib203、开关k203、开关k205、电容C201。NMOS晶体管MN206的栅极经开关k205接增益级的输出端，即NMOS晶体管MN202的漏极与开关的k205的一端相连，开关k205的另一端与NMOS晶体管MN206的栅极相连。NMOS晶体管MN206漏极为输出端VOUT，其源极接地。电流源Ib203用来偏置NMOS晶体管MN206，一端接NMOS晶体管MN206的漏极，另一端接电源VDD。电容C201为弥勒补偿电容，一端接NMOS晶体管MN206的漏极，另一端接NMOS晶体管MN206的栅极。开关k203一端接NMOS晶体管MN206的栅极，另一端接地，闭合时将NMOS晶体管MN206栅极拉低。
运算放大器开始校正失调时，增益级的开关k201断开、开关k202闭合，运算放大器的同相端外接共模电平，确定放大器的直流工作点。开关k204为一常闭合的开关，用于平衡输入端负载。此时输出级的开关k205断开，开关k203闭合，使VOUT输出恒定的高电平。
在设计时，运算放大器NMOS晶体管MN203的尺寸比MN204的尺寸略小，使检测级的输出Vdec为高电平。在校正时，通过调整增益级Vb的电压，改变该支路的电流，进而校正运算放大器的失调。
Vb的电压由DAC的输出确定。4位逐次逼近寄存器的输出初始值为0000，即输入DAC的值为0000，DAC的输出电压为0V。校正过程分为四步，首先，将寄存器最高位a3置一，其它位清零，送入DAC中。若此时若Vdec的电平跳变为低电平，说明校正过度，则a3清零保留。若Vdec的电平仍为低电平，则说明校正不足，则将a3置一保留。第二步，将寄存器的a2的值置一，a1与a0清零，送入DAC中。若此时Vdec的电平跳变为低电平，说明校正过度，则a2清零保留。若Vdec的电平仍为低电平，则说明校正不足，则将a2置一保留。第三步，寄存器的值将a1置一，a0清零，送入DAC中。若此时Vdec的电平跳变为低电平，说明校正过度，则a1清零保留。若Vdec的电平仍为低电平，则说明校正不足，则将a1保留。第四步，将a0置一，Vdec的电平跳变为低电平，则清零保留。否则a0置一保留。过程如表一所示。
校正结束后，开关k201闭合、开关k202断开、开关k203断开、开关k205闭合，运算放大器正常工作。
以上实例和图示并非限定本发明的产品形态和式样，不构成对本发明的任何限制，显然在本发明的构思下可以对其电路进行不同的变更与改进，但这些均在本发明的保护之列。
Claims (4)
1.一种通过逐次逼近方式校正运放失调的电路，其特征在于，包括运算放大器模块、比较器模块、控制逻辑单元、四位逐次逼近寄存器和四位DAC模块；比较器模块的同相端连接运算放大器模块的输出电压，比较器模块的反相端连接VDD/2；比较器模块的输出端连接逻辑控制单元；逻辑控制单元的输出端连接四位逐次逼近寄存器；四位逐次逼近寄存器的四个输出端口和四位DAC模块四个输入端连接；四位DAC模块的电压输出端连接运算放大器模块；
运算放大器模块包括增益级、检测级和输出级；
增益级包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一电流源、第一开关、第二开关、第四开关；同相输入端经第四开关接第二PMOS晶体管的栅极，反相输入端经第一开关接第一PMOS晶体管的栅极，第二开关一端接同相输入端，另一端接第一PMOS晶体管的栅极；第一PMOS晶体管与第二PMOS晶体管为运放的输入管，其源极相连，接第一电流源的一端，第一电流源的另一端接电源VDD；第一NMOS晶体管与第二NMOS晶体管构成电流镜负载；第一NMOS晶体管为电流镜的源头，其漏极与第一PMOS晶体管的漏极相连；第二NMOS晶体管的漏极与第二PMOS晶体管的漏极相连，同时第二NMOS晶体管的漏极同时也为增益级的输出端；第一NMOS晶体管的源极接第三PMOS晶体管MP103的源极，第三PMOS晶体管MP103为二极管连接器件，其漏极与栅极相连，接地；第二NMOS晶体管的源极接第四PMOS晶体管的源极，第四PMOS晶体管的漏极接地，栅极接外部电压Vb；
检测级包括第三NMOS晶体管和第二电流源；增益级的输出端接第三NMOS晶体管的栅极，即第二NMOS晶体管的漏极与第三NMOS晶体管栅极相连；第三NMOS晶体管的漏极接第二电流源的一端，其源极接地；第二电流源的另一端接电源VDD；第三NMOS晶体管的漏极输出电压信号Vdec；
输出级包括第四NMOS晶体管MN104、第三电流源、第三开关、第五开关和电容；第四NMOS晶体管的栅极经第五开关接增益级的输出端，即第二NMOS晶体管的漏极接第五开关的一端，第五开关的另一端与第四NMOS晶体管的栅极相连；第四NMOS晶体管漏极为输出端VOUT，其源极接地；第三电流源的一端接第四NMOS晶体管的漏极，另一端接电源VDD；电容一端接第四NMOS晶体管的漏极，另一端接第四NMOS晶体管MN104的栅极；第三开关一端接第四NMOS晶体管的栅极，另一端接地。
2.一种通过逐次逼近方式校正运放失调的电路，其特征在于，包括运算放大器模块、比较器模块、控制逻辑单元、四位逐次逼近寄存器和四位DAC模块；比较器模块的同相端连接运算放大器模块的输出电压，比较器模块的反相端连接VDD/2；比较器模块的输出端连接逻辑控制单元；逻辑控制单元的输出端连接四位逐次逼近寄存器；四位逐次逼近寄存器的四个输出端口和四位DAC模块四个输入端连接；四位DAC模块的电压输出端连接运算放大器模块；
运算放大器模块包括增益级、检测级和输出级；
增益级包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一电流源、第一开关、第二开关、第四开关；同相输入端经第四开关接第二PMOS晶体管的栅极，反相输入端经第一开关接PMOS晶体管MP201的栅极，第二开关一端接同相输入端，另一端接第一PMOS晶体管的栅极；第一PMOS晶体管与第二PMOS晶体管为运算放大器的输入管，其源极相连，接第一电流源的一端，第一电流源的另一端接电源VDD；第一PMOS晶体管的漏极与第三PMOS晶体管的源极相连，第二PMOS晶体管的漏极与第四PMOS晶体管的源极相连，第三PMOS晶体管的栅极与第四PMOS晶体管的栅极相连；第三PMOS晶体管的漏极接第一NMOS晶体管的漏极，第四PMOS晶体管的漏极接第二NMOS晶体管的漏极；第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管组成了共源共栅电流镜，第一NMOS晶体管与第二NMOS晶体管的栅极相连由外部电压Vb1提供偏置；第一NMOS晶体管的源极与第三NMOS晶体管的漏极相连，第二NMOS晶体管的源极与第四NMOS晶体管的漏极相连；第三NMOS晶体管与第四NMOS晶体管的栅极相连，接第一NMOS晶体管的漏极；第三NMOS晶体管的源极接第五PMOS晶体管的漏极，第四NMOS晶体管的源极接第六PMOS晶体管的漏极；第五PMOS晶体管为二极管连接器件，栅极与其漏极相连，接地；第六PMOS晶体管的漏极接地；
检测级包括第三NMOS晶体管和第二电流源；增益级的输出端接第三NMOS晶体管的栅极，即第二NMOS晶体管的漏极与第三NMOS晶体管栅极相连；第三NMOS晶体管的漏极接第二电流源的一端，其源极接地；第二电流源的另一端接电源VDD；第三NMOS晶体管的漏极输出电压信号Vdec；
输出级包括第四NMOS晶体管MN104、第三电流源、第三开关、第五开关和电容；第四NMOS晶体管的栅极经第五开关接增益级的输出端，即第二NMOS晶体管的漏极接第五开关的一端，第五开关的另一端与第四NMOS晶体管的栅极相连；第四NMOS晶体管漏极为输出端VOUT，其源极接地；第三电流源的一端接第四NMOS晶体管的漏极，另一端接电源VDD；电容一端接第四NMOS晶体管的漏极，另一端接第四NMOS晶体管MN104的栅极；第三开关一端接第四NMOS晶体管的栅极，另一端接地。
3.根据权利要求1所述的一种通过逐次逼近方式校正运放失调的电路，其特征在于，逻辑控制单元还输出k1、k2、k3、k4，用于控制运算放大器内部开关状态。
4.根据权利要求1所述的一种通过逐次逼近方式校正运放失调的电路，其特征在于，四位DAC模块的电压输出端输出的电压用于改变运算放大器模块内部的镜像电流。
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