CN101119105A - 失调校正和噪声检测装置及方法、半导体装置和显示装置 - Google Patents

失调校正和噪声检测装置及方法、半导体装置和显示装置 Download PDF

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Abstract

本发明提供一种失调校正装置。在运算放大器电路(1)中，闭合开关元件(S1)、断开开关元件(S2)。锁存电路(DL)锁存运算放大器(1a)的输出电压，并输出与该输出电压对应的(Q)输出，控制电路(2a)向运算放大器(1a)的失调调整输入端(OR)输入失调校正用信号(s1)，由此，对上述输出电压进行失调校正。锁存电路(DL)进一步锁存失调校正后的输出电压，对失调校正用信号(s1)进行微调以校正残留的失调。这样，根据已进行的锁存次数来实施加权，并对运算放大器(1a)的输出电压的失调进行量化，从而得到二值的逻辑信号，在控制电路(2a)中存储该逻辑信号。由此，能够实现一种无需进行频繁的更新、以较小的电路规模吸收失调差异并进行失调校正的失调校正装置。

Description

失调校正和噪声检测装置及方法、半导体装置和显示装置
技术领域
本发明涉及运算放大器电路的失调校正(Offset Correction)，特别涉及用于减小TFT-LCD源极驱动器电路中因输出运算放大器电路的制造偏差所导致的随机性失调差异的失调校正。
背景技术
一般而言，在TFT-LCD驱动电路中，对显示用的信号进行数字处理，并经DA转换电路将该信号转换为与显示灰阶对应的模拟电压从而驱动液晶面板。近年来，随着液晶面板不断地趋于大型化，液晶面板对驱动电路的负载持续增大。因此，一般使用这样一种驱动方法，即，将DA转换电路的输出信号输入至低输出电阻的输出电路后，转换成该输出电路的输出信号，并根据该输出信号驱动液晶面板的方法，其中，在上述低输出电阻的输出电路中由运算放大器形成电压跟随器(Voltage Follower)电路。
图19表示TFT-LCD模块的结构示例。该TFT-LCD模块构成为：通过控制电路102的控制，由多个栅极驱动器电路103和多个源极驱动器电路104驱动液晶面板101。
图20表示上述源极驱动器电路104的结构。各源极驱动器电路104，从控制电路102侧至液晶面板101侧依次具有：移位寄存器104a、取样锁存(Sampling Latch)电路104b、保持锁存(Hold Latch)电路104c、电平转换电路104d、DA转换电路104e和输出放大器104f。
此外，图21表示TFT-LCD源极驱动器电路104的一个输出端的结构示例。在图21中，以显示数据为6位的情况为例进行说明。关于取样锁存电路104b、保持锁存电路104c、电平转换电路104d，对应于每一位显示数据，分别具有一个取样锁存电路、保持锁存电路、电平转换电路。
虽然未进行图示，根据在移位寄存器104a内传送的启动脉冲信号，由取样锁存电路104b对各位显示数据进行取样，在保持锁存电路104c中，根据未图示的锁存信号(水平同步信号)对各6位进行锁存。然后，由电平转换电路104d对信号电平进行转换。之后，在DA转换电路104e中选择与显示数据(在此，显示数据为6位)对应的灰阶显示用电压，由输出放大器104f将其输出到液晶面板101，其中，该输出放大器104f是由电压跟随器电路构成的。
在图21中，一般而言，移位寄存器104a、取样锁存电路104b、保持锁存电路104c是逻辑电路，DA转换电路104e和输出放大器104f是模拟电路。如上所述，在一般情况下，输出放大器104f采用由运算放大器构成的电压跟随器电路。电平转换电路104d被设置在上述逻辑电路与上述模拟电路之间，将逻辑信号的电压电平转换为液晶显示用的电压电平。各TFT-LCD源极驱动器电路104的LSI(以下，称为“源极驱动器LSI”)构成为下述，即：内置有多个图21所示的电路，各电路的输出电压驱动液晶面板101的各显示数据线。
在用作输出放大器104f的由运算放大器构成的电压跟随器电路中，较为理想的是输出电压与输入电压相等，但是，在实际的LSI中，由于制造上的偏差，导致在各运算放大器中存在着随机的差异，这被称为失调差异。当在源极驱动器LSI中发生上述失调差异时，被施加给液晶面板101的各显示数据线的驱动电压就会因显示数据线的不同而各异。液晶面板101根据被施加于显示数据线的驱动电压来控制显示的亮度。所以，当被施加给各显示数据线的驱动电压不同时，就会发生显示不均匀的现象。因此，在源极驱动器LSI中，需要将多个液晶驱动输出端之间的输出电压的偏差控制在较小的范围内以使得不会对显示造成影响。
关于在源极驱动器LSI中内置的运算放大器的失调差异，特性应该彼此相同的配对元件之间存在的成品特性的偏差(Mismatch：失配)是导致发生上述失调差异的主要原因。一般而言，为了减少失调差异，而将构成运算放大器的电路元件的元件尺寸设置得较大，对掩膜的布图设计进行特别的考虑，此外，还追加了用于对运算放大器的失调进行校正的失调校正电路。关于上述失调校正电路，过去已经提出了多种技术方案。
图16表示现有技术的失调校正电路的第1示例。例如，在专利文献1(日本国专利申请公开特表2004-519969号公报(公开日：2004年7月2日))中公开了该第1示例。在图16中，IN101是同相输入端(Common Phase Input Terminal)，IN102是反相输入端(Negative-phase Input Terminal)，OUT101是输出端，C101是存储并保持失调校正电压的电容。另外，还具有两个开关元件S101和一个开关元件S102。此外，在本说明书中，也包括该第1示例在内，将运算放大器的输入端全部记作非反转输入端(Non-inverting Input Terminal)和反转输入端(Inverting Input Terminal)，为了方便起见，区分为用于向非反转输入端输入信号的同相输入端和用于向反转输入端输入信号的反相输入端。在两者一致时，将对其另行说明。
在运算放大器111的反转输入端和反相输入端IN102之间插入电容C101。另外，两个开关元件S101分别被连接在同相输入端IN101与电容C101的反相输入端IN102侧的端子之间、以及运算放大器111的输出端与反转输入端之间。开关元件S102被连接在反相输入端IN102与电容C101之间。并且，由被插入运算放大器111的非反转输入端与同相输入端IN101之间的电压源Voff来表示运算放大器111的失调电压。
失调校正电路通过交替地反复下述状态来进行失调校正，即：存储失调校正电压的存储状态、和作为通常的运算放大器进行动作的状态。开关S101闭合，开关S102断开，由此成为存储状态。此时，以与失调电压Voff相同的电位对电容C101的两端进行充电。其后，开关S101断开，开关S102闭合，由此，成为正常的动作状态。此时，由于电容C101两端的电位差与Voff相等，所以，失调电压被消除。
图17和图18表示现有技术的失调校正电路的第2示例。图17为追加了失调校正电路的CMOS结构的运算放大器电路的示例，图18为在电压跟随器电路中应用了图17所示的电路的示例。
在图17的运算放大器电路中，除同相输入端IN111(与非反转输入端一致)和反相输入端IN112(与反转输入端一致)之外，还具有用于失调校正的校正输入端AUX1、AUX2。该运算放大器电路具有下述的结构，即：第1差动输入对和第2差动输入对以由PMOS晶体管T107、T108构成的电流镜电路为共用的有源负载，其中，该第1差动输入对由NMOS晶体管T102、T103构成并以NMOS晶体管T101的漏极电流为偏置电流(Bias Current)，该第2差动输入对由NMOS晶体管T105、T106构成并以NMOS晶体管T104的漏极电流为偏置电流。第1差动输入对是失调校正电路的输入部，NMOS晶体管T102的栅极端与同相输入端IN111连接，NMOS晶体管T103的栅极端与反相输入端IN112连接。第2差动输入对是失调校正用电压的输入部，NMOS晶体管T105的栅极端与一方的校正输入端AUX1连接，NMOS晶体管T106的栅极端与另一方的校正输入端AUX2连接。
另外，上述失调校正电路具有输出晶体管，该输出晶体管由PMOS晶体管T110构成并以NMOS晶体管T109的漏极电流为偏置电流。PMOS晶体管T110的栅极端连接第1差动输入对的NMOS晶体管T102的漏极端和第2差动输入对的NMOS晶体管T105的漏极端。根据流入第1差动输入对的漏极电流和流入第2差动输入对的漏极电流，确定向PMOS晶体管T110的栅极端施加的电压，并确定由PMOS晶体管T110的漏极端输出的电流，其中，该PMOS晶体管T110的漏极端成为失调校正电路的输出端OUT111。
在图18的应用示例中，将图17的失调校正电路用作运算放大器121，在运算放大器121的周围，具有：三个开关元件S121；一个开关元件S122；以及电容C111、C112。图17的同相输入端IN111相当于运算放大器121的非反转输入端，图17的反相输入端IN112相当于运算放大器121的反转输入端。由被插入在运算放大器121的非反转输入端与电压跟随器电路的输入端IN121之间的电压源Voff来表示运算放大器121的失调电压。
假设输入端IN121与电压源Voff的连接点为点A、运算放大器121的反转输入端为点B，则开关元件S121中的一个被连接在点A与点B之间。另外，开关元件S122被连接在运算放大器121的输出端与点B之间。
电容C111被连接在校正输入端AUX1与GND之间，电容C112被连接在校正输入端AUX2与GND之间。另一个开关元件S121被连接在点A与校正输入端AUX1之间，余下的一个开关元件S121被连接在电压跟随器电路的输出端OUT121与校正输入端AUX2之间。
接着，说明图18的电压跟随器电路的动作。
电压跟随器电路通过交替反复下述状态来进行失调校正，即：存储失调校正电压的存储状态和作为通常的运算放大器进行动作的状态。开关元件S121闭合，开关元件S122断开，由此成为失调校正电压的存储状态。此时，点A与点B短路而电位相同。向校正输入端AUX1施加输入电压，输入电压被存储在电容C111中。运算放大器121的输出电压被反馈给校正输入端AUX2。运算放大器121是以校正输入端AUX1、AUX2为差动输入端的电路，其作为电压跟随器进行动作，其输出电压被存储在电容C112中。此时，被存储于电容C112的电压是在A点与B点的电压相等时运算放大器121平衡的电压。
接着，开关元件S121断开，开关元件S122闭合，由此，成为正常的动作状态。点B通过开关元件S122与运算放大器121的输出端即输出端OUT121短路。点A与点B的电压变为相等的状态被存储并保持于电容C111、C112中。所以，向与点B短路的输出端OUT121输出与点A的电压相同的电压，作为电压跟随器，可以进行没有失调电压的输出。
另外，关于失调校正电路，在专利文献1、专利文献2(日本国专利申请公开特开平4-274605号公报(1992年9月30日公开))、专利文献3(日本国专利申请公开特开平6-3144905号公报(1994年11月8日公开))中提出了多种方案，通过将运算放大器的失调校正电压存储于电容中来进行失调校正。在上述方案中，虽然电路的结构不同，但是，在原理上，其特征均为下述，即：在同相输入端和反相输入端之间短路的状态下，对失调调整端进行负反馈，以使得运算放大器的输出电压在正的电源电压与负的电源电压的中间的电位上平衡，并将该电压存储在电容中。在上述方法中，通过周期性反复下述状态来进行失调校正，即：存储失调校正电压的存储状态和作为通常的运算放大器而进行动作的状态。
在现有技术中，增大受随机差异影响的构成元件的尺寸从而提高匹配性，另外，还在设计中对LSI的掩膜设计的对称性加以考虑，由此，来减少源极驱动器LSI的驱动端之间的失调偏差。在上述方法中，在LSI化了的情况下，将会导致芯片尺寸增大、制造成本上升。
作为减少失调偏差的方法，还可以举出在源极驱动器LSI中内置失调校正电路的方法。现有技术的失调校正电路具有失调校正用的电容和开关元件，其通过将运算放大器的失调校正电压存储于电容中来进行失调校正。在一般的CMOS结构的LSI中，开关元件采用MOS-FET。在MOS-FET的开关元件中，存在所谓的栅极馈通(Gate FeedThrough)现象，即，因栅极信号的电位变化而发生的经由寄生电容等的电荷注入现象。由于该电荷注入而导致被存储于失调校正电容中的电荷量偏离期待值。为了减小这种影响，有人提出了下述的方案，即：增大电容；还如现有技术的失调校正电路的第2示例所述，借助于差动电路来进行失调校正电压的取样。但是，上述方案均会导致电路规模增大，在LSI化的情况下，将会导致芯片尺寸增大、制造成本上升。
进而，被存储于电容中的电压是与运算放大器的失调电压对应的模拟电压，该电压随着时间经过将因漏电流等而发生变化，所以，需要对其进行周期性的更新。因此，在使用电容的方法中，通过交替反复下述状态来进行失调校正，即：存储失调校正电压的存储状态和作为通常的运算放大器而进行动作的状态。在失调校正电压的存储状态下，不能作为通常的放大器而进行动作，所以，将会周期性地发生不能利用输出信号的期间。
近年来，在大型化的液晶面板中，随着显示像素数的增加，每一个像素所能利用的显示电压的施加时间变短，所以，需要进行高速的电压施加。因此，作为液晶驱动电路，最好能够进行连续的电压输出，这将导致很难采用现有技术的失调校正电路。作为解决方案，有人提出了这样的方案，即：准备两组电路，通过交替进行失调校正和输出驱动来实现连续驱动。但是，由于电路规模增大了一倍，所以，难以回避高成本化的问题。
发明内容
本发明是鉴于上述问题点进行开发的，目的在于提供一种无需进行频繁的更新、能够以较小的电路规模来吸收失调差异并进行失调校正的失调校正装置、具有该失调校正装置的半导体装置、显示装置、失调校正方法、噪声检测装置和噪声检测方法。
为了实现上述目的，本发明的失调校正装置的特征在于：具备运算放大器，该运算放大器的输入端至少包括非反转输入端和反转输入端；将在上述运算放大器的输出不反馈给上述非反转输入端和上述反转输入端的状态下上述非反转输入端和上述反转输入端短路时的输出电压作为二值的逻辑信号存储在存储部中，该逻辑信号在上述输出电压相对于基准值为正值时具有第1逻辑值，在上述输出电压相对于基准值为负值时具有第2逻辑值，其中，上述基准值是当差动输入为零时上述运算放大器的理想输出电压；根据在上述存储部中存储的上述逻辑信号对上述运算放大器的输出电压相对于上述基准值的失调进行校正。
根据上述发明，在不将上述运算放大器的输出反馈给上述非反转输入端和上述反转输入端的状态下，非反转输入端和反转输入端之间短路，这时，输入电压为零，因此，能够将运算放大器的输出电压相对于基准值的偏差作为失调而导出，而且，易于将发生了正负失调的状态作为输出电压饱和的状态导出。
而且，将运算放大器的输出电压的失调作为二值的逻辑信号存储在存储部中并根据所存储的逻辑信号对输出电压的失调进行校正，其中，该逻辑信号在上述输出电压相对于基准值为正值时具有第1逻辑值，在上述输出电压相对于基准值为负值时具有第2逻辑值。因此，无需诸如存储模拟电压时的较大的电容，也不需要频繁的更新。另外，因为能够对各失调进行失调校正，所以，能够减小失调的随机差异。并且，无需设计大尺寸的元件，也不需要特别考虑LSI的掩膜设计，所以，能够减小芯片的尺寸，实现低成本化。
由此，能够实现一种无需进行频繁的更新、以较小的电路规模吸收失调差异并进行失调校正的失调校正装置。
为了实现上述目的，本发明的失调校正装置的特征在于，具备：运算放大器，其输入端至少包括非反转输入端和反转输入端；第1开关元件，用于使上述非反转输入端和上述反转输入端之间短路；第2开关元件，用于断开上述非反转输入端和上述反转输入端的任一者与上述运算放大器正常动作时相对应的信号输入端；锁存部，至少具有一个将上述运算放大器的输出电压作为二值的逻辑信号进行锁存并将该逻辑信号作为第1锁存信号进行输出的锁存电路，其中，上述逻辑信号在上述输出电压相对于基准值为正值时具有第1逻辑值，在上述输出电压相对于基准值为负值时具有第2逻辑值，上述基准值是当差动输入为零时上述运算放大器的理想输出电压；存储部，依次锁存并存储按照时序从上述锁存部多次输入的上述第1锁存信号，并在依次锁存上述第1锁存信号时输出多位第2锁存信号；控制电路，根据由上述存储部输出的上述第2锁存信号生成用于对上述运算放大器的输出电压相对于上述基准值的失调进行校正的失调校正用信号，并将该失调校正用信号输入上述运算放大器。
根据上述发明，利用第1开关元件使运算放大器的非反转输入端和反转输入端之间短路，并利用第2开关元件断开非反转输入端和反转输入端中的任一者与运算放大器正常动作时对应的信号输入端，由此，使得运算放大器作为比较器进行动作，而且，输入电压为零，所以，能够将运算放大器的输出电压相对于基准值的偏差作为失调导出，而且，易于将发生了正负失调的状态作为输出电压饱和的状态导出。
而且，锁存部的锁存电路将运算放大器的输出电压的失调作为二值的逻辑信号进行锁存并将该逻辑信号作为第1锁存信号进行输出，其中，该逻辑信号在上述输出电压相对于基准值为正值时具有第1逻辑值，在上述输出电压相对于基准值为负值时具有第2逻辑值。存储部依次锁存并存储按照时序从锁存部多次输入的第1锁存信号，并在依次锁存第1锁存信号时输出多位第2锁存信号。控制电路根据由存储部输出的第2锁存信号生成失调校正用信号并将该失调校正用信号输入运算放大器。其结果，再次将失调作为第2锁存信号输入控制电路。反复上述动作，由此完成失调校正。
如上所述，将运算放大器的输出电压的失调作为二值的逻辑信号进行存储并根据所存储的逻辑信号来校正输出电压的失调。因此，无需诸如存储模拟电压时的较大的电容，也不需要频繁的更新。另外，因为能够对各失调分别进行失调校正，所以，能够减小失调的随机差异。并且，无需设计大尺寸的元件，也不需要特别考虑LSI的掩膜设计，所以，能够减小芯片的尺寸，实现低成本化。
由此，能够实现一种无需进行频繁的更新、以较小的电路规模吸收失调差异并进行失调校正的失调校正装置。
为了实现上述目的，本发明的失调校正装置的特征在于，具备：运算放大器，其输入端至少包括非反转输入端和反转输入端；第1开关元件，用于使上述非反转输入端和上述反转输入端之间短路；第2开关元件，用于断开上述非反转输入端和上述反转输入端的任一者与上述运算放大器正常动作时所相对应的信号输入端；存储部，具有多个将上述运算放大器的输出电压作为二值的逻辑信号进行锁存并将该逻辑信号作为第1锁存信号进行输出的锁存电路，其中，上述逻辑信号在上述输出电压相对于基准值为正值时具有第1逻辑值，在上述输出电压相对于基准值为负值时具有第2逻辑值，上述基准值是当差动输入为零时上述运算放大器的理想输出电压，上述各锁存电路可按照独立设定的定时进行锁存动作，将实施锁存动作之前的上述各锁存电路的输出作为已确定为预定逻辑值的上述第1锁存信号，且将上述所有锁存电路的上述第1锁存信号作为多位的第2锁存信号进行输出；控制电路，根据由上述存储部输出的上述第2锁存信号生成用于对上述运算放大器的输出电压相对于上述基准值的失调进行校正的失调校正用信号，并将该失调校正用信号输入上述运算放大器。
根据上述发明，利用第1开关元件使运算放大器的非反转输入端和反转输入端之间短路，并利用第2开关元件断开非反转输入端和反转输入端中的任一者与运算放大器正常动作时所对应的信号输入端，由此，可使运算放大器作为比较器进行动作，而且，输入电压为零，所以，能够将运算放大器的输出电压相对于基准值的偏差作为失调导出，而且，易于将发生了正负失调的状态作为输出电压饱和的状态导出。
而且，锁存部的锁存电路将运算放大器的输出电压的失调作为二值的逻辑信号进行锁存并将该逻辑信号作为第1锁存信号输出，其中，上述逻辑信号在上述输出电压相对于基准值为正值时具有第1逻辑值，在上述输出电压相对于基准值为负值时具有第2逻辑值。设置有多个上述锁存电路，各锁存电路可以按照独立设定的定时进行锁存动作，预先将进行锁存动作之前的各锁存电路的输出确定为预定的逻辑值，并将其作为第1锁存信号。由此，成为总是从上述所有锁存电路输出上述第1锁存信号的状态，锁存部将所有锁存电路的第1锁存信号作为多位的第2锁存信号进行输出。
而且，控制电路根据由锁存部输出的第2锁存信号生成失调校正用信号并输入运算放大器。由于各锁存电路能够以独立设定的定时进行锁存动作，所以，首先根据第2锁存信号进行失调校正，该第2锁存信号对应于最早实施了锁存动作的锁存电路的第1锁存信号。作为上述失调校正的结果，将失调作为第2锁存信号输入控制电路，该第2锁存信号对应于要进行下次锁存动作的锁存电路的第1锁存信号。反复上述动作，由此完成失调校正。
如上所述，将运算放大器的输出电压的失调作为二值的逻辑信号进行存储并根据所存储的逻辑信号来校正输出电压的失调。因此，无需诸如存储模拟电压时的较大的电容，也不需要频繁的更新。另外，因为能够对各失调进行失调校正，所以，能够减小失调的随机差异。并且，无需设计大尺寸的元件，也不需要特别考虑LSI的掩膜设计，所以，能够减小芯片的尺寸，实现低成本化。
由此，能够实现一种无需进行频繁的更新、以较小的电路规模吸收失调差异并进行失调校正的失调校正装置。
为了实现上述目的，本发明的半导体装置具有上述失调校正装置。
根据上述发明，能够实现一种无需进行频繁的更新、以较小的电路规模吸收失调差异并进行失调校正的半导体装置。
为了实现上述目的，本发明的显示装置具有上述半导体装置作为显示驱动装置。
根据上述发明，能够实现一种可进行高质量显示的显示装置，其中使用了能够以较小的电路规模进行可靠的失调校正的驱动装置。
为了实现上述目的，本发明的半导体装置具备多个分别独立地向显示面板提供输出电压的运算放大器，其特征在于，具有：失调生成部，在不将上述运算放大器的输出反馈给非反转输入端和反转输入端的状态下使上述非反转输入端和上述反转输入端之间短路，从而生成上述运算放大器的输出电压相对于基准值的失调，其中，上述基准值是当差动输入为零时上述运算放大器的理想输出电压；存储部，将上述失调生成部生成的上述失调作为多位二值的逻辑信号进行存储，其中，该逻辑信号在上述输出电压相对于上述基准值为正值时具有第1逻辑值，在上述输出电压相对于上述基准值为负值时具有第2逻辑值；失调生成控制部，在上述显示面板的电源接通时、或者上述半导体装置动作时或者其他与上述半导体装置具有同等功能的半导体装置动作时，对于上述失调生成部，触发生成上述失调。
根据上述发明，能够实现一种无需进行频繁的更新、以较小的电路规模吸收失调差异并进行失调校正的半导体装置。
为了实现上述目的，本发明的显示装置包括具备多个分别独立地向显示面板提供输出电压的运算放大器的半导体装置，其特征在于，上述半导体装置具有：失调生成部，在不将上述运算放大器的输出反馈给非反转输入端和反转输入端的状态下使上述非反转输入端和上述反转输入端之间短路，从而生成上述运算放大器的输出电压相对于基准值的失调，其中上述基准值是当差动输入为零时上述运算放大器的理想输出电压；存储部，将上述失调生成部生成的上述失调作为多位二值的逻辑信号进行存储，其中，该逻辑信号在上述输出电压相对于上述基准值为正值时具有第1逻辑值，在上述输出电压相对于上述基准值为负值时具有第2逻辑值；失调生成控制部，在上述显示面板的电源接通时、或者上述半导体装置动作时或者其他与上述半导体装置具有同等功能的半导体装置动作时，对于上述失调生成部，触发生成上述失调。
根据上述发明，能够实现一种高质量显示的显示装置，该显示装置使用了能够以较小的电路规模进行可靠的失调校正的驱动装置。
为了达成上述目的，本发明的失调校正方法的特征在于：将在运算放大器的输出不反馈给非反转输入端和反转输入端的状态下上述非反转输入端和上述反转输入端短路时的输出电压存储为二值的逻辑信号，其中，上述运算放大器的输入端至少包括上述非反转输入端和上述反转输入端，上述逻辑信号在上述输出电压相对于基准值为正值时具有第1逻辑值，在上述输出电压相对于基准值为负值时具有第2逻辑值，上述基准值是当差动输入为零时上述运算放大器的理想输出电压；根据所存储的上述逻辑信号对上述运算放大器的输出电压相对于上述基准值的失调进行校正。
根据上述发明，能够实现一种无需进行频繁的更新、以较小的电路规模吸收失调差异并进行失调校正的失调校正方法。
为了达成上述目的，本发明的噪声检测方法的特征在于：存储用于检测干扰噪声的逻辑值，当上述噪声导致所存储的上述逻辑值发生变化时，判断为检测到上述噪声。
根据上述发明，所存储的逻辑值的变化适当反映了干扰噪声的侵入，所以，能有效对噪声进行检测。
为了实现上述目的，本发明的噪声检测装置的特征在于：具有检测存储部，该检测存储部存储用于检测干扰噪声的逻辑值，当上述噪声导致所存储的上述逻辑值发生变化时，输出用于表示判断为检测到上述噪声的判断信号。
根据上述发明，在检测存储部中存储的逻辑值的变化适当反映了干扰噪声的侵入，所以，能有效地对噪声进行检测。
为了实现上述目的，本发明的半导体装置具有上述噪声检测装置。
根据上述发明，能够实现有效检测噪声的半导体装置。
为了实现上述目的，本发明的显示装置具有上述半导体装置作为显示驱动装置。
根据上述发明，能够实现一种可根据噪声检测结果有效地进行显示驱动的显示装置。
为了实现上述目的，本发明的半导体装置具有多个分别独立地向显示面板提供输出电压的运算放大器，其特征在于，包括：上述各运算放大器；存储部，存储上述各运算放大器的输出电压的失调；失调生成部，生成要在存储部中存储的上述失调；失调生成控制部，在上述显示面板的电源接通时、或者上述半导体装置动作时或者其他与上述半导体装置具有同等功能的半导体装置动作时，对于上述失调生成部，触发生成上述失调。
根据上述发明，能够实现一种无需进行频繁的更新、以较小的电路规模吸收失调差异并进行失调校正的半导体装置。
为了实现上述目的，本发明的显示装置包括具备多个分别独立地向显示面板提供输出电压的运算放大器的半导体装置，其特征在于，上述半导体装置具有：上述各运算放大器；存储部，存储上述各运算放大器的输出电压的失调；失调生成部，生成要在存储部中存储的上述失调；失调生成控制部，在上述显示面板的电源接通时、或者上述半导体装置动作时或者其他与上述半导体装置具有同等功能的半导体装置动作时，对于上述失调生成部，触发生成上述失调。
根据上述发明，能够实现一种高质量显示的显示装置，该显示装置使用了能够以较小的电路规模可靠地实施失调校正的驱动装置。
本发明的其他目的、特征和优点在以下的描述中会变得十分明了。此外，以下参照附图来明确本发明的优点。
附图说明
图1表示本发明的实施方式，是表示具备第1失调校正电路的运算放大器电路的要部结构的电路框图。
图2表示本发明的实施方式，是表示具备第2失调校正电路的运算放大器电路的要部结构的电路框图。
图3表示本发明的实施方式，是表示具备第3失调校正电路的运算放大器电路的要部结构的电路框图。
图4是说明图3的运算放大器电路的失调校正动作的信号的时序图。
图5是表示具有失调调整功能的运算放大器的结构示例的电路图。
图6是表示控制失调校正定时的结构的框图。
图7(a)是表示电源接通检测电路的第1结构的电路图。
图7(b)是表示电源接通检测电路的第1结构的电路图。
图7(c)是表示电源接通检测电路的第1结构的电路图。
图8(a)是说明图7的电源接通检测电路的动作的信号图。
图8(b)是说明图7的电源接通检测电路的动作的信号图。
图9(a)是表示电源接通检测电路的第2结构的电路图。
图9(b)是表示电源接通检测电路的第2结构的电路图。
图9(c)是表示电源接通检测电路的第2结构的电路图。
图10(a)是说明图9的电源接通检测电路的动作的信号图。
图10(b)是说明图9的电源接通检测电路的动作的信号图。
图11是表示噪声检测电路的结构框图。
图12(a)是表示图11的噪声检测电路的结构的电路图。
图12(b)是表示图11的噪声检测电路的结构的电路图。
图12(c)是表示图11的噪声检测电路的结构的电路图。
图13是说明图12的噪声检测电路的动作的信号图。
图14(a)是表示噪声检测电路的变形例的结构的电路图。
图14(b)是表示噪声检测电路的变形例的结构的电路图。
图15是表示用以正常保持失调数据的另一结构的框图。
图16表示第1现有技术，是表示具备失调校正电路的运算放大器电路的要部结构的电路框图。
图17表示第2现有技术，是表示具备失调校正电路的运算放大器电路的要部结构的电路框图。
图18是表示具备图15的运算放大器的运算放大器电路的要部结构的电路框图。
图19是表示TFT-LCD模块的结构的框图。
图20是表示图19的TFT-LCD模块中具备的源极驱动器电路的结构的框图。
图21是表示与图20的源极驱动器电路的各源极信号线对应的块的结构的框图。
具体实施方式
下面，根据附图1至15来说明本发明的一个实施方式。
图1表示具备本发明的实施方式的第1失调校正电路的运算放大器电路(失调校正装置)1的结构。
运算放大器电路1，具有运算放大器1a、失调校正电路2、同相输入端IN1、反相输入端IN2和输出端OUT。另外，运算放大器1a的输出电压的失调由电压源Voff来表示，其中，该电压源Voff作为表示同相输入信号的输入失调的电源而被插入运算放大器1a的非反转输入端与同相输入端IN1之间。图中所示的运算放大器1a本身被表示为除去了导致失调的因素的运算放大器。但是，实际上，在运算放大器1a的内部包含有导致失调的因素。以下，“图中的运算放大器1a”意指如上所述地插入了电压源Voff。
同相输入端IN1是用于向运算放大器1a的非反转输入端输入同相输入信号的端，反相输入端IN2是用于向运算放大器1a的反转输入端输入反相输入信号的端。
在运算放大器1a中设置有失调调整输入端OR。作为运算放大器1a的输入端，至少具有非反转输入端和反转输入端即可。
失调校正电路(失调生成部)2，具有开关元件S1及S2、锁存电路DL、控制电路2a、锁存脉冲输入端CCK、复位信号输入端RRESET。
开关元件(第1开关元件)S1使运算放大器1a的反转输入端和非反转输入端之间短路或断开。在图示的运算放大器1a中，开关元件S1的非反转输入端侧的一端与电压源Voff的同相输入端IN1侧的一端连接。开关元件(第2开关元件)S2使运算放大器1a的反转输入端和反相输入端IN2之间短路或断开。另外，也可以设计为：开关元件S2使运算放大器1a的非反转输入端和同相输入端IN1之间短路或断开。换言之，设计为下述即可：开关S2能够使反转输入端和运算放大器1a正常动作时的反转输入端所对应的信号输入端断开或者使非反转输入端和对应于反转输入端的信号输入端断开。
锁存电路DL是锁存运算放大器1a的输出电压的逻辑电路，是由静态电路而非动态电路构成的逻辑电路。当后述锁存脉冲被输入时钟端CK时，锁存由输入端D输入的运算放大器1a的输出电压，并由输出端Q输出与该输出电压对应的逻辑值。以该输出信号为第1锁存信号。当输出电压相对于基准值为正时，即，当输出电压值高于基准值时，逻辑值为“1”(第1逻辑值)。当输出电压相对于基准值为负时，即，当输出电压在基准值以下时，逻辑值为“0”(第2逻辑值)。该基准值是使运算放大器1a作为比较器进行动作且差动输入为零时的理想的输出电压。为了便于说明，假设当输出电压等于基准值时的逻辑值为“0”。在这种情况下，逻辑值也可以为“1”。另外，第1值逻辑值也可以为“0”，第二值逻辑值也可以为“1”。锁存电路DL构成失调校正电路2的锁存部。作为锁存部，至少具有1个锁存电路即可。
控制电路2a，将由锁存电路DL输出的逻辑值转换为模拟电压的失调校正用信号s1，并将该信号s1输入运算放大器1a的失调调整输入端OR。
指示锁存电路DL进行锁存动作的锁存脉冲被输入锁存脉冲输入端CCK。使锁存电路DL和控制电路2a初始化的复位脉冲被输入复位脉冲输入端RRESET。复位脉冲输入端RRESET连接锁存电路DL的复位输入端R和控制电路2a的复位输入端RESET。
在图1的运算放大器电路1中，在进行失调校正时，开关元件S2断开而开关元件S1闭合，由此，在不对运算放大器1a施行输出  输入反馈的状态下，运算放大器1a的非反转输入端与反转输入端之间短路。这样，运算放大器1a作为比较器进行动作。并且，由于上述短路，使得运算放大器1a的差动输入电压为零，因此，能够导出此时的运算放大器1a的输出电压相对于上述基准值的偏差。由于运算放大器1a作为比较器进行动作，所以，增益非常大，在输出电压饱和的状态下易于导出失调。其优点在于，当锁存电路DL锁存运算放大器1a的输出电压时，在失调即将消除之前能够锁存饱和的输出电压。输出电压从饱和值开始降低的状态表示失调校正即将完成。所以，能够实现高精度的二值化。
另外，向复位脉冲输入端RRESET输入复位脉冲，将锁存电路DL和控制电路2a初始化。此时，如果运算放大器1a具有正的失调电压，那么，当运算放大器1a的开环增益、即作为比较器的增益足够大时，运算放大器1a的输出电压就会上升至正的电源电压附近并近似饱和。反之，如果运算放大器1a有负的失调电压，那么，在运算放大器1a的开环增益足够大的情况下，运算放大器1a的输出电压就会下降至负的电源电压附近并近似饱和。
将上述2种输出电压视为二值的逻辑信号并使其对应于“1”和“0”的逻辑值，向锁存脉冲输入端CCK输入锁存脉冲，由此，将与运算放大器1a的输出电压对应的逻辑值锁存至锁存电路DL。关于“1”和“0”的逻辑值所对应的输出电压，与上述情况相同。当锁存电路DL的Q输出被输入控制电路2a时，控制电路2a根据该Q输出所表示的逻辑值对失调校正用信号s1进行微调以减小运算放大器1a的输出电压的失调。在失调校正用信号s1被输入失调调整输入端OR后，运算放大器1a向输出端OUT输出根据上述失调校正用信号s1对失调进行了校正的输出电压。然后，以必要的次数反复对锁存脉冲输入端CCK输入锁存脉冲并对失调校正用信号s1进行微调，由此，能够将运算放大器1a的输出电压的失调校正到接近于零。在此期间，上述逻辑信号的“1”和“0”的逻辑值按照时序被逐位存储于控制电路2a内的多位锁存器中，失调校正用信号s1逐渐发生变化。在失调校正电路2中，控制电路2a具有存储二值的逻辑信号的存储部。存储部依次锁存并存储按照时序从锁存电路DL多次输入的第1锁存信号，并在依次锁存上述第1锁存信号时输出多位第2锁存信号。控制电路2a由上述第2锁存信号生成失调校正用信号s1。
如上所述，在失调校正电路2中，由于二值的逻辑信号是对各位实施加权并量化后所得到的逻辑值，因此，可通过将所存储的上述逻辑信号转换为模拟信号直接进行失调校正。这里，当失调处于正向时，锁存电路DL输出逻辑值“1”，利用与锁存的次数对应的加权，使失调朝负向移动；当失调处于负向时，锁存电路DL输出逻辑值“0”，利用上述加权，使失调朝正向移动。该移动量随着锁存次数的增加而变小。
在完成失调校正之后，当开关元件S1断开、开关元件S2闭合时，运算放大器1a成为正常的动作状态。在进行失调校正时使用的逻辑信号的数据作为逻辑数据被存储于锁存电路DL或控制电路2a内部的未图示的存储电路中，在完成一次校正后，继续维持该校正动作状态。
另外，不对运算放大器1a施行输出  输入反馈的结果，运算放大器电路1成为跨导放大器，在这种情况下，优选输出端OUT与负载连接的状态。如果运算放大器1a存在失调，则该失调就会表现为从输出端OUT输出的电流值的偏差。因此，运算放大器1a的输出电压由后级连接的负载中通过的电流来确定。如果设计为在运算放大器1a的输出电压不存在失调的情况下输出级的PMOS晶体管和NMOS晶体管所通过的电流平衡，那么，电流就不会通过负载侧，也就不会发生问题。但是，在除此之外的情况下，由于电流要通过负载侧，如果使输出端OUT与负载断开，就会在输出端OUT发生异常电压。
图2表示具备了本发明的实施方式的第2失调校正电路的运算放大器电路(失调校正装置)11的结构。
在图1的运算放大器电路1中，将失调校正电路2置换为失调校正电路12，从而得到运算放大器电路11。在失调校正电路2中，将构成锁存部的锁存电路DL置换为n个锁存电路、即锁存电路DL(n-1)～DL0，并将控制电路2a置换为DA转换电路12a，从而得到失调校正电路(失调生成部)12。n个锁存电路DL(n-1)～DL0构成存储部。另外，锁存电路DL(n-1)～DL0由静态电路构成。锁存脉冲被分别输入锁存脉冲输入端CCK(n-1)～CCK0，且能够独立设定锁存动作的定时，其中，锁存脉冲输入端CCK(n-1)～CCK0被分别设置于锁存电路DL(n-1)～DL0。复位脉冲被共用输入复位输入端RRESET，其中，复位输入端RRESET被分别设置于锁存电路DL(n-1)～DL0。锁存电路DL(n-1)～DL0的各自的输出作为第1锁存信号，由锁存电路DL(n-1)～DL0的所有输出构成的信号作为第2锁存信号。在进行运算放大器1a的输出电压的锁存动作之前，锁存电路DL(n-1)～DL0的各自的输出被确定为预定的逻辑值，例如“0”。
另外，在运算放大器1a的输出端和锁存电路DL(n-1)～DL0的输入端D之间插入有开关S3。并且，在开关S3与锁存电路DL(n-1)～DL0的输入端D的接点和电压源Vs之间插入有开关S4。电压源Vs是用于提供被锁存电路DL(n-1)～DL0判断为“1”的正电压的电源。
如上所述，在锁存电路DL(n-1)～DL0中的每一个即将锁存运算放大器1a的输出电压之前，对锁存电路DL(n-1)～DL0中的每一个输入可使其输出逻辑值为“1”的第1锁存信号的电压，，由此，使上述各锁存电路认为存在正的失调并输出第1锁存信号。所以，能够使得全部的锁存电路DL(n-1)～DL0可靠地进行动作，从而使失调校正得以完成。
这样，根据图2所示的结构，首先假定逻辑信号的逻辑值并对基于该假定的逻辑值的逻辑信号的失调进行校正，然后，依次反复进行输出电压的逻辑值的确定动作和基于所确定的逻辑值的逻辑信号的失调校正动作，由此实施整体的失调校正。
由于首先假定了逻辑信号的逻辑值，所以，能够强制发生基于假定的逻辑值的逻辑信号的失调。然后，根据对上述发生的失调进行校正的结果确定逻辑值，并校正基于所确定的逻辑值的逻辑信号的失调。依次反复进行上述逻辑值确定动作和失调校正动作。因此，能够进行失调校正使得失调逐渐减小且接近于零。
锁存电路DL(n-1)～DL0作为n位的锁存电路进行动作。当对锁存电路DL(n-1)～DL0分别输入锁存脉冲时，锁存电路DL(n-1)～DL0锁存由输入端D输入的运算放大器1a的输出电压。当该输出电压为正时，从输出端Q输出“1”，当该输出电压为负时，从输出端Q输出“0”。在锁存电路DL(n-1)～DL0的输出信号Dn-1～D0中，Dn-1为最高位，D0为最低位。这些信号是二进制加权(Binary-Weighted)的逻辑值。输出信号Dn-1～D0作为由上述逻辑值构成的二值的逻辑信号被输入DA转换电路12a。
这样，在失调校正电路12中，二值的逻辑信号是由各位被加权量化的逻辑值构成。
DA转换电路(控制电路)12a，对数字的输出信号Dn-1～D0进行数模转换，从而产生模拟电压的失调校正用信号s2，并将该信号输入运算放大器1a的失调调整输入端OR。失调校正用信号s2是所有位的电压相加后的总和电压，包括：位“1”的电压，按照位“1”的加权使得失调朝负向移动；位“0”的电压，不使失调发生移动。
在图2的运算放大器电路11中，在进行失调校正时，开关元件S2断开而开关元件S1闭合，由此，在不对运算放大器1a施行输出  输入的反馈的状态下，运算放大器1a的非反转输入端与反转输入端之间短路。从复位脉冲输入端RRESET输入复位脉冲，将锁存电路DL(n-1)～DL0初始化，使输出信号Dn-1～D0全部复位为“0”。此时，DA转换电路12a输出与n位的2进制数“00......0”对应的失调校正用信号s2，并将其供给到失调调整输入端OR。DA转换电路12a构成为：相对于“00......0”的输入信号，运算放大器1a的输出电压具有最大的正的失调。此时，运算放大器1a的输出电压将上升至正的电源电压并饱和。
接着，开关元件S3断开而开关元件S4闭合，由此，使得DL(n-1)的输入为“1”。之后，向锁存脉冲输入端CCK(n-1)输入锁存脉冲，由锁存电路DL(n-1)锁存运算放大器1a的输出电压。DA转换电路12a的输入信号变化为“10......0”。由于最高位为1，所以，DA转换电路12a的输入信号即失调校正用信号s2发生变化以使得运算放大器1a的输出电压的失调在负的方向移动与最高位相当的量。此时，如果运算放大器1a的输出电压的失调为正的状态，该输出电压就会上升至正的电源电压并饱和，如果运算放大器1a的输出电压的失调变化为负，输出电压就会下降到负的电源电压并饱和。
接着，在开关元件S4断开而开关元件S3闭合后，向锁存脉冲输入端CCK(n-1)输入锁存脉冲，由锁存电路DL(n-1)锁存运算放大器1a的输出电压。这时，如果运算放大器1a的输出电压为正的饱和，该锁存电路DL(n-1)的输出信号Dn-1保持为“1”，如果运算放大器1a的输出电压为负的饱和，锁存电路DL(n-1)的输出信号Dn-1变为“0”。
接着，同样地，开关元件S3断开而开关元件S4闭合，由此，使得锁存电路DL(n-2)的输入为“1”，之后，向锁存脉冲输入端CCK(n-2)输入锁存脉冲，由锁存电路DL(n-2)锁存运算放大器1a的输出电压。DA转换电路12a的输入信号变化为“11......0”。由于第2最高位为1，所以，DA转换电路12a的输入信号即失调校正用信号s2发生变化以使得运算放大器1a的输出电压的失调变化在负的方向移动与第2最高位相当的量。此时，如果运算放大器1a的输出电压的失调为正的状态，该输出电压就会上升到正的电源电压并饱和，如果运算放大器1a的输出电压的失调变化为负的状态，输出电压就会下降到负的电源电压并饱和。
接着，在开关元件S4断开而开关元件S3闭合后，向锁存脉冲输入端CCK(n-2)输入锁存脉冲，由锁存电路DL(n-2)锁存运算放大器1a的输出电压。这时，如果运算放大器1a的输出电压为正的饱和，锁存电路DL(n-2)的输出信号Dn-2保持为“1”，如果运算放大器1a的输出电压为负的饱和，锁存电路DL(n-2)的输出信号Dn-2变为“0”。
这样，在各锁存电路中，首先，将输出信号设为“1”进行失调校正，对其结果进行确认，确认运算放大器1a的输出电压的正、负状态，当输出电压为正的状态时将位确定为“1”，当输出电压为负的状态时将位确定为“0”。
其后，同样地，从高位向低位依次确定锁存电路的保持数据，由此，运算放大器1a的输出电压的失调将无限地接近零的状态。
在确定了最低位D0的值后，当开关元件S1断开而开关元件S2闭合时，运算放大器1a成为正常的动作状态。失调校正的数据作为n位的二进制数据被保存在锁存电路DL(n-1)～DL0中，在完成了一次校正后，继续保持上述状态。在失调校正电路12中，锁存电路DL(n-1)～DL0成为存储二值的逻辑信号的存储电路。
这样，在运算放大器电路11中，锁存电路DL(n-1)～DL0按照时序逐个进行锁存动作。由于锁存电路DL(n-1)～DL0逐个对失调进行锁存，所以，可以由各锁存电路进行加权，从而能够逐级实施高精度的失调校正。
另外，在上述结构中，DA转换电路12a被构成为下述，即：在输入信号为“00......0”时，运算放大器1a的输出电压具有最强的正的失调。但是，本发明并不限于此，DA转换电路12a也可以被构成为下述，即：当输入信号为“00......0”时，运算放大器1a的输出电压具有最强的负的失调。在上述情况下，如果运算放大器1a的输出电压有负的失调，锁存电路DL(n-1)～DL0的每-个就输出“1”，DA转换电路12a根据所对应的位，来分配使失调向正的方向移动的电压即可，而且，如果运算放大器1a的输出电压有正的失调，锁存电路DL(n-1)～DL0的每一个就输出“0”，DA转换电路12a根据所对应的位，来分配不使失调移动的电压即可。此外，上述“1”和“0”为能够彼此区分的逻辑即可，所以，可以相互替换。
图3表示具备本发明的实施方式的第3失调校正电路的运算放大器电路(失调校正装置)21的结构。
上述运算放大器电路21是通过将图2所示的运算放大器电路11构成为使用了运算放大器1a的电压跟随器而得到的电路。并且，在该运算放大器电路21中，上述图2所示的失调校正电路12被置换为失调校正电路22。在上述失调校正电路12中，将锁存电路DL(n-1)～DL0置换为锁存电路DDL3～DDL0、DA转换电路12a置换为DA转换电路22a，由此得到图3所示的失调校正电路(失调生成部)22。另外，锁存电路DDL3～DDL0由静态的逻辑电路构成。
此外，设控制开关元件S1的通/断(ON/OFF)的信号为信号NULL，控制开关元件S2的通/断(ON/OFF)的信号为信号/NULL(“/”表示反转。以下，与此相同)，该信号/NULL是信号NULL的反转信号。
锁存电路DDLk(k＝0，1，2，3)，当置位信号(Set Signal)被输入置位输入端SETk时，输出高电平的电压(逻辑值“1”)作为输出数据Dk，输出低电平的电压(逻辑值“0”)作为输出数据/Dk。另外，锁存电路DDLk，当复位信号被输入复位输入端RSTk时，锁存运算放大器1a的输出电压，将该电压视为“1”或“0”的逻辑值，在为“1”的情况下，输出高电平的电压作为输出数据Dk，在为“0”的情况下，输出低电平的电压作为输出数据Dk。另外，同时输出使输出数据Dk的逻辑值反转了的逻辑值作为输出数据/Dk。此外，当从所有锁存电路DDLk共用的复位输入端RSTALL输入复位信号时，锁存电路DDLk一齐输出低电平的电压作为输出数据Dk，输出高电平的电压作为输出数据/Dk。置位信号一旦被输入锁存电路DDLk，直到从复位输入端RSTk或复位输入端RSTALL输入复位信号为止，输出数据Dk保持高电平的电压，输出数据/Dk保持低电平的电压。另外，复位信号一旦从复位输入端RSTALL输入锁存电路DDLk，直到输入置位信号为止，输出数据Dk保持低电平的电压，输出数据/Dk保持高电平的电压。
DA转换电路(控制电路)22a，根据从锁存电路DDL3～DDL0输入的输出数据D3～D0和输出数据/D3～/D0，选择并输出要向运算放大器1a的失调调整输入端OR输入的失调校正用信号VCAL的模拟电压电平。由于能够用锁存电路DDL3～DDL0的输出数据D3～D0的4位来表示16个模拟电压电平，所以，作为失调校正用信号VCAL，准备了电压VCAL0～VCAL15。这里，设电压电平按照VCAL0、VCAL1、......VCAL15的顺序升高。此外，输出数据D3为最高位，其后，依次为输出数据D2、输出数据D1，输出数据D0为最低位。
DA转换电路22a具有多个呈树状配置的开关元件。上述开关元件根据输出数据D3～D0和输出数据/D3～/D0而进行通/断(ON/OFF)，以构成与该输出数据对应的电压VCAL0～VCAL15中的任一个能够被输入失调调整输入端OR的通路。当输入的输出数据为高电平的电压时，各开关元件成为导通(ON)状态，当输入的输出数据为低电平的电压时，各开关元件成为断开(OFF)状态。并且，根据由输出数据D3～D0的4位表示的2进制数的大小顺序，按照VCAL0、VCAL1、......VCAL15的顺序向失调调整输入端OR输入失调校正用信号VCAL。使失调正向移动的作用按照VCAL0、VCAL1、……VCAL15的顺序增强。
图4是表示图3的运算放大器电路21的动作的时序图。除下述之外，运算放大器电路21进行的动作和图2的运算放大器电路12相同，即：在图2的运算放大器电路12中，在确定1位的值时，需要输入两次锁存脉冲CCK；而在图4的运算放大器电路21中，区分为置位信号和复位信号，分别输入一次脉冲。也就是说，在运算放大器电路21中，通过设置置位输入端SETk和复位输入端RSTALL，能够独立于运算放大器1a的输出电压地设定由锁存电路DDLk锁存的逻辑信号。
如图4所示，首先，通过将信号NULL设定为高电平的电压、将信号/NULL设定为低电平的电压，从而闭合开关元件S1、断开开关元件S2。由此，在不对运算放大器1a施行输出  输入的反馈的状态下，运算放大器1a的非反转输入端与反转输入端之间短路。然后，从复位输入端RSTALL向锁存电路DDL3～DDL0输入高电平的电压作为复位信号，由此，将输出数据D3～D0设定为低电平的电压，将输出数据/D3～/D0设定为高电平的电压。从而，选择电压VCAL0作为失调校正用信号VCAL。当利用电压VCAL0对运算放大器1a的输出电压的失调进行校正时，如图4中“运算放大器的失调状态示例”所示，输出电压中存在正向最强的失调。此时，如图4中“OUT输出的状态示例”所示，输出电压正向饱和。
接着，从置位输入端SET3向锁存电路DDL3输入高电平的电压作为置位信号，由此，由输出数据D3～D0表示的4位被设定为“1000”。从而，选择电压VCAL8作为失调校正用信号VCAL。当电压VCAL8被输入失调调整输入端OR时，运算放大器1a的输出电压的失调向负的方向移动。在此情况下，如图4中“运算放大器的失调的状态示例”所示，输出电压中残留的失调为正向，如“OUT输出的状态示例”所示，输出电压依然饱和。为了确认上述残留失调为正向还是负向，接着，从复位输入端RST3向锁存电路DDL3输入高电平的电压作为复位信号，从而由锁存电路DDL3锁存运算放大器1a的输出电压。此时，如图4中“OUT输出的状态示例”所示，如果输出电压为正向饱和，则锁存电路DDL3的输出数据D3就成为“1”，因此，将输出数据D3(Bit3)确定并保持为“1”。此时，运算放大器1a的输出电压保持为由对应于“1000”的电压VCAL8的失调校正用信号VCAL校正后的值。
另外，在从复位输入端RST3向锁存电路DDL3输入高电平的电压作为复位信号后，如果输出电压为负向饱和，则锁存电路DDL3的输出数据D3就会成为“0”，因此，将输出数据D3(Bit3)确定并保持为“0”。此时，运算放大器1a的输出电压恢复为由对应于“0000”的电压VCAL0的失调校正用信号VCAL校正后的值。
接着，从置位输入端SET2向锁存电路DDL2输入高电平的电压作为置位信号，由此，由输出数据D3～D0表示的4位被设定为“1100”。从而，选择电压VCAL12作为失调校正用信号VCAL。当电压VCAL12被输入失调调整输入端OR时，运算放大器1a的输出电压的失调向负向移动。在此情况下，如图4中“运算放大器的失调的状态示例”所示，输出电压中残留的失调成为负向，如“OUT输出的状态示例”所示，输出电压为负向饱和。为了确认上述残留失调为正向还是负向，接着，从复位输入端RST2向锁存电路DDL2输入高电平的电压作为复位信号，从而，由锁存电路DDL2锁存运算放大器1a的输出电压。此时，如图4中“OUT输出的状态示例”所示，如果输出电压为负向饱和，则锁存电路DDL2的输出数据D2就成为“0”，因此，将输出数据D2(Bit2)确定并保持为“0”。此时，运算放大器1a的输出电压恢复为由对应于“1000”的电压VCAL8的失调校正用信号VCAL校正后的值。
另外，在从复位输入端RST2向锁存电路DDL2输入高电平的电压作为复位信号从而由锁存电路DDL2锁存运算放大器1a的输出电压的情况下，如果输出电压为正向饱和，则锁存电路DDL2的输出数据D2就会成为“1”，因此，将输出数据D2(Bit2)确定并保持为“1”。此时，运算放大器1a的输出电压保持为由对应于“1100”的电压VCAL12的失调校正用信号VCAL校正后的值。
接着，从置位输入端SET1向锁存电路DDL1输入高电平的电压作为置位信号，由此，由输出数据D3～D0表示的4位被设定为“1010”。从而，选择电压VCAL10作为失调校正用信号VCAL。当电压VCAL10被输入失调调整输入端OR时，运算放大器1a的输出电压的失调向负向移动。在此情况下，如图4中“运算放大器的失调的状态示例”所示，输出电压中残留的失调为轻微的正向(在图中几乎为零，但将其假定为轻微的正向)，如“OUT输出的状态示例”所示，输出电压不再饱和，并降低到线性变化的区域。为了确认上述残留失调为正向还是负向，接着，从复位输入端RST1向锁存电路DDL1输入高电平的电压作为复位信号，从而，由锁存电路DDL1锁存运算放大器1a的输出电压。此时，如图4中“OUT输出的状态示例”所示，如果输出电压为正向，则锁存电路DDL1的输出数据D1就成为“1”，因此，将输出数据D1(Bit1)确定并保持为“1”。此时，运算放大器1a的输出电压保持为由“1010”对应的电压VCAL10的失调校正用信号VCAL校正后的值。
另外，在从复位输入端RST1向锁存电路DDL1输入高电平的电压作为复位信号从而由锁存电路DDL1锁存运算放大器1a的输出电压的情况下，如果输出电压为负向，则锁存电路DDL1的输出数据D1就会成为“0”，因此，将输出数据D1(Bit1)确定并保持为“0”。此时，运算放大器1a的输出电压恢复为由“1000”对应的电压VCAL8的失调校正用信号VCAL校正后的值。
接着，从置位输入端SET0向锁存电路DDL0输入高电平的电压作为置位信号，由此，将由输出数据D3～D0表示的4位设为“1011”。从而，选择电压VCAL11作为失调校正用信号VCAL。当电压VCAL11被输入失调调整输入端OR时，运算放大器1a的输出电压的失调向负向移动。在此情况下，如图4中“运算放大器的失调状态示例”所示，输出电压中残留的失调成为负向，如“OUT输出的状态示例”所示，输出电压为负向饱和。为了确认上述残留失调为正向还是负向，接着，从复位输入端RST0向锁存电路DDL0输入高电平的电压作为复位信号，由此，通过锁存电路DDL0锁存运算放大器1a的输出电压。此时，如图4中“OUT输出的状态示例”所示，如果输出电压为负向饱和，则锁存电路DDL0的输出数据D0就成为“0”，因此，将输出数据D0(Bit0)确定并保持为“0”。此时，运算放大器1a的输出电压恢复为由“1010”对应的电压VCAL10的失调校正用信号VCAL校正后的值。
另外，在从复位输入端RST0向锁存电路DDL0输入运算放大器1a的输出电压作为复位信号时，如果输出电压为正向饱和，则锁存电路DDL0的输出数据D0就会成为“1”，因此，将输出数据D0(Bit0)确定并保持为“1”。此时，运算放大器1a的输出电压保持为由“1011”对应的电压VCAL11的失调校正用信号VCAL校正后的值。
通过上述，来确定4位的逻辑信号。另外，在上述的方法中，在锁存电路DDLk锁存从复位输入端RSTk输入的运算放大器1a的输出电压后，根据从运算放大器1a的输出电压中减去与各位的加权对应的校正量的电压后的余量是正还是负来判断各位是“1”还是“0”。因此，减去校正量的电压后的余量未必一定需要正向饱和或者负向饱和。如果运算放大器1a的开环增益非常大，则输出电压相对于输入差动电压发生线性变化的区域就会变得非常狭窄，所以，输出电压一般容易饱和。另外，二值的逻辑信号由加权后的失调校正量进行量化的逻辑值构成，这一点和失调校正电路12的情况相同。
在锁存电路DDL3～DDL0中存储的输出数据D3～D0和输出数据/D3～/D0保持存储状态。开关元件S1断开、开关元件S2闭合，由此，运算放大器电路21在进行了失调校正的状态下作为电压跟随器进行动作。
另外，从图3的失调校正电路22中除去置位输入端SETk及相关的电路元件，从而可使失调校正电路22进行与图2的失调校正电路12相同的动作。此外，在图3中，表示了确定4位的校正数据并存储的情况，当然，可以较容易地变更位数。
另外，在失调校正电路22中，锁存电路DDL3～DDL0成为存储二值的逻辑信号的存储电路。但是，本发明并不限于此。存储电路也可以存在于DA转换电路22a，也可以存在于锁存电路DDL3～DDL0和DA转换电路22a的两者之中。即，只要是由锁存电路DDL3～DDL0和DA转换电路22a构成的电路的一部分即可。
图5表示本实施方式所使用的具有失调调整功能的运算放大器的一个示例。图5所示的运算放大器可以用作图1至图3所示的运算放大器1a，是被称作“折叠共源共栅(Folded-Cascode)运算放大器”的公知结构的运算放大器。另外，该运算放大器的电路结构和失调调整输入的结构仅仅是一个普通示例，本发明的应用范围并不限于图5的电路。
NMOS晶体管T1、T2构成差动对晶体管，NMOS晶体管T1的栅极成为同相输入端IN1(即，非反转输入端)，NMOS晶体管T2的栅极成为反相输入端IN2(即，反转输入端)。在NMOS晶体管T1、T2的源极与GND之间，串联地连接有NMOS晶体管T3、T4。向NMOS晶体管T3的栅极输入电压VBN1，向NMOS晶体管T4的栅极输入电压VBN2。
NMOS晶体管T1的漏极与PMOS晶体管T5的漏极连接，NMOS晶体管T2的漏极与PMOS晶体管T6的漏极连接。PMOS晶体管T5、T6的源极与电源VCC连接。向PMOS晶体管T5的栅极输入电压VBP3，PMOS晶体管T6的栅极成为失调调整输入端OR。
在PMOS晶体管T5、T6的漏极与GND之间，依次连接有：PMOS晶体管对T7、T8；并联电路对，该并联电路对由PMOS晶体管T9与NMOS晶体管T11的并联电路以及PMOS晶体管T10与NMOS晶体管T12的并联电路构成；由NMOS晶体管对T13、T14构成的电流镜电路。
PMOS晶体管T7的源极与PMOS晶体管T5的漏极连接，PMOS晶体管T8的源极与PMOS晶体管T6的漏极连接。向PMOS晶体管T7、T8的栅极输入电压VBP4。PMOS晶体管T9的源极与NMOS晶体管T11的漏极被连接至PMOS晶体管T7的漏极。PMOS晶体管T10的源极及NMOS晶体管T12的漏极在点A与PMOS晶体管T8的漏极连接。向PMOS晶体管T9、T10的栅极输入电压VBP0，向NMOS晶体管T11、T12的栅极输入电压VBN0。NMOS晶体管T13的漏极被连接至PMOS晶体管T9的漏极与NMOS晶体管T11的源极。NMOS晶体管T14的漏极在点B与PMOS晶体管T10的漏极、NMOS晶体管T12的源极连接。NMOS晶体管T13的栅极与NMOS晶体管T14的栅极相互连接，进而被连接至NMOS晶体管T13的漏极。NMOS晶体管T13、T14的源极与GND连接。
另外，上述运算放大器的输出级是在电源VCC与GND之间串联连接的PMOS晶体管T15和NMOS晶体管T16。PMOS晶体管T15的栅极与点A连接，NMOS晶体管T16的栅极与点B连接。PMOS晶体管T15的源极与电源VCC连接，NMOS晶体管T16的源极与GND连接。PMOS晶体管T15的漏极与NMOS晶体管T16的漏极相互连接，该连接点成为运算放大器的输出端OUT。
另外，在上述运算放大器中，在点A与点B之间连接有两个用于防止振荡的相位补偿电容C，具体而言，一个连接在点A与输出端OUT之间，另一个连接在点B与输出端OUT之间。并且，在点A及输出端OUT之间的相位补偿电容C与点A之间插入开关元件S3，在点B及输出端OUT之间的相位补偿电容C与点B之间插入开关元件S4。
关于上述开关元件S3、S4，在通过图1至图3说明的失调校正动作过程中，对其进行操作，以使得将相位补偿电容C与运算放大器断开。通过断开相位补偿电容C，可以改善运算放大器的高频特性，提高通过速率(through rate)，因此，输出电压对失调调整输入的输入信号的响应变快，能够以更短的时间对失调校正的时序进行处理。在图2或图3中，在利用失调的残留电压降低的低位进行校正的情况下，上述快速响应的效果更为显著。
如上所述，根据本实施方式的失调校正电路2、12、22，将运算放大器1a的输出电压的失调转换为二值的逻辑信号并将其存储，利用所存储的逻辑信号对输出电压的失调进行校正，因此，不需要对模拟电压进行存储时的较大的电容和频繁的更新。另外，由于能够进行对应于各失调的失调校正，所以，可以减少失调的随机差异。并且，由于无需特别考虑较大的元件尺寸的设计、LSI的掩膜设计，所以，能够减小芯片的尺寸，实现低成本化。
根据上述，可以实现这样一种失调校正电路，该失调校正电路无需进行频繁的更新，能够以较小的电路规模吸收失调差异并进行失调校正。
接着，对按照所期望的定时反复实施上述失调校正的结构进行说明。
图6表示利用图3的失调校正电路22反复进行上述失调校正的结构示例。如图6所示，失调校正电路22具有失调数据收集控制电路(失调生成控制部)31，另外，还具有周期发生电路41、电源接通检测电路42和噪声检测电路43。此外，输入外部信号44中的一个或多个。
周期发生电路41、电源接通检测电路42以及噪声检测电路43作为发生触发信号的触发信号发生装置发挥作用，其中，该触发信号表示对运算放大器1a的输出电压进行失调校正的定时。根据触发信号发生装置发生的触发信号，能够在所期望的定时进行失调校正。
周期发生电路41、电源接通检测电路42以及噪声检测电路43向失调数据收集控制电路31的START端输入失调校正指示信号作为指示进行失调校正的定时的触发信号。另外，还向失调数据收集控制电路31的START端输入外部信号44作为失调校正指示信号。当失调数据收集控制电路31根据被输入START端的失调校正指示信号识别出要进行失调校正的指示时，生成信号NULL、/NULL、RSTALL、RST0、SET0、RST1、SET1、RST2、SET2、RST3和SET3并提供给失调校正电路22以使得失调校正电路22收集失调数据并进行失调校正，由此，触发失调的生成。
优选的是，当运算放大器1a的输出电压的失调校正完成时，初始化上述触发信号发生装置。由此，能够避免在失调校正完成之后运算放大器1a进行正常动作时过度地反复失调校正，从而可将失调校正动作控制在最小限度内。
周期发生电路(周期发生装置)41生成并输出作为失调校正指示信号的周期信号，从而周期性地指示失调数据收集控制电路31进行失调校正。由于具备周期发生电路41，所以，失调校正电路22能够周期性地收集失调数据。因此，即使由于外部环境变化导致所收集的失调数据发生变化或者运算放大器1a的失调值本身发生变化，也能够通过再次收集失调数据持续地存储适当的失调数据。另外，如果在收集失调数据时因运算放大器1a的校正动作而导致显示混乱，则延长失调校正指示信号的周期即可。
电源接通检测电路(电源接通检测装置)42检测显示装置的电源电压的上升，生成表示电源电压上升的失调校正指示信号，并将其输入失调数据收集控制电路31。一般而言，在电源关断期间，所收集的失调数据将从锁存电路DDLk中消失。因此，当电源接通时由电源接通检测电路42收集失调数据，由此能够以恰当的定时来实施失调校正。另外，由于在电源接通时收集失调数据，因此，在显示的初始设定期间实施失调校正，从而不会对显示造成影响。
噪声检测电路(噪声检测装置)43，检测对锁存电路DDLk锁存的失调数据而言成为干扰的噪声，生成用于表示已检测到噪声的失调校正指示信号，并将其输入失调数据收集控制电路31。当失调数据被干扰时，就不能对运算放大器1a实施适当的失调校正。因此，在噪声检测电路43检测噪声时进行失调数据的收集，由此，能够存储恰当的失调数据，从而能够总是保持恰当的显示。
外部信号44是从外部输入的任意的信号，例如，包括显示装置的复位信号、垂直同步信号、水平同步信号、表示消隐期间的信号、数据传送信号等。如果根据外部信号44进行失调数据的收集，就能够任意地控制其定时。特别是在使显示装置复位的情况下，由于需要初始化所有的电路，因此，便于在利用复位信号进行复位时收集失调数据。另外，如果利用垂直同步信号或表示消隐期间的信号，则能够周期性地(例如，按照每一帧或者每数帧)收集失调数据，因此，能够应对因外部环境变动所导致的失调数据或失调的变化。特别是在消隐期间内进行失调数据的收集时，失调校正动作不会对显示造成影响。
接着，说明电源接通检测电路42以及噪声检测电路43的具体结构示例。
图7(a)～(c)表示电源接通检测电路42的第1结构示例。
图7(a)表示电源接通检测电路42中的上电复位(power-on-reset)信号POR的生成电路的部分的结构。该电路具有恒流源I1、电容C1、MOS晶体管Tr21以及电阻R0。MOS晶体管Tr21为p沟道型。恒流源I1和电容C1被配置在显示装置的电源VLS和GND之间，使得电流由恒流源I1流入电容C1。电容C1靠近电源VLS侧的一端连接MOS晶体管Tr21的栅极。MOS晶体管Tr21的源极连接电源VLS，漏极连接电阻R0的一端。电阻R0的另一端连接GND。电阻R0与MOS晶体管Tr21的接点成为上电复位信号POR的输出端。
如图7(b)所示，所生成的上电复位信号POR被输入反相器51后，成为信号NPOR。该信号NPOR被输入反相器52后，成为信号NRAM_RSTD。
如图7(c)所示，信号NRAM_RSTD通过反相器53被输入D锁存电路L1的时钟端CLK。D锁存电路L1的D端连接电源，该电源输出与高逻辑电平相当的电压。来自D锁存电路L1的Q端的输出信号依次经过反相器54、反相器55之后成为信号ACL。另外，根据负逻辑的复位信号NACL复位D锁存电路L1。该复位信号NACL是经失调数据收集控制电路31生成的。作为失调校正指示信号，信号ACL被输入失调数据收集控制电路31的START端。
在图8(a)中表示在电源接通后下述各电压的变化，即：电源VLS的电源电压、既是电容C1靠近电源VLS侧的一端又是MOS晶体管Tr21栅极的点A1的电压、上电复位信号POR的电压以及信号NPOR的电压。另外，图8(b)表示信号NRAM_RSTD、复位信号NACL以及信号ACL的时序图。
在图8(a)中，在初始状态下，MOS晶体管Tr21为导通状态，电源VLS的电压逐渐上升，而且，由恒流源I1对电容C1逐渐充电，点A即MOS晶体管Tr21的栅极的电压上升(栅极-源极间电压逐渐下降)，而且，上电复位信号POR的电压也逐渐上升。电源VLS的电压上升，而且，上电复位信号的电压在高电平达到饱和状态，之后，MOS晶体管Tr21在某栅极电压成为截止状态，上电复位信号POR向GND电位(低电平)变化。此时，到目前为止为GND电位(低电平)的信号NPOR向高电平变化。另外，点A1的电压在由电源VLS的电压规制的值达到饱和状态。
在图8(b)中，在电源接通之前各信号为逻辑不确定的状态。当电源接通、信号NPOR从低电平向高电平变化时，信号NRAM_RSTD就从高电平向低电平变化。与上述电平变化相应地向时钟端CLK输入高电平。另外，复位信号NACL上升为高电平，处于复位解除状态。由此，从D锁存电路L1的Q端输出在信号NRAM_RSTD的低电平期间内要被输入D端的信号，信号ACL成为高电平。信号ACL的高电平期间成为失调数据收集期间。当失调校正电路22完成失调校正时，失调数据收集控制电路31使复位信号NACL成为低电平。由此，D锁存电路L1复位，信号ACL成为低电平。
图9(a)～(c)表示电源接通检测电路42的第2结构示例。
图9(a)表示电源接通检测电路42中的上电复位信号POR的生成电路的部分的结构。该电路具有电阻R1、电阻R2、电阻R3以及MOS晶体管Tr31～Tr35。MOS晶体管Tr31～Tr33是p沟道型，MOS晶体管Tr34、Tr35是n沟道型。
在电源VLS和GND之间串联连接电阻R1和电阻R2，电阻R1在电源VLS一侧。电阻R1和电阻R2的接点连接MOS晶体管Tr31的栅极，MOS晶体管Tr31的源极连接电源VLS，MOS晶体管Tr31的漏极连接MOS晶体管Tr34的漏极。
MOS晶体管Tr33的源极连接电源VLS，其漏极连接电阻R3的一端。MOS晶体管Tr33的栅极连接其自身的漏极。电阻R3的另一端连接GND。MOS晶体管Tr33和电阻R3的接点与MOS晶体管Tr32的栅极连接。MOS晶体管Tr32的源极连接电源VLS，其漏极连接MOS晶体管Tr35的漏极。
MOS晶体管Tr34的栅极和MOS晶体管Tr35的栅极相互连接，这些栅极又连接MOS晶体管Tr34的漏极。MOS晶体管Tr34的源极和MOS晶体管Tr35的源极连接GND。MOS晶体管Tr34和MOS晶体管Tr35构成电流镜电路。
MOS晶体管Tr32的漏极成为上电复位信号的输出端。
如图9(b)所示，所生成的上电复位信号POR被输入反相器61后成为信号NPOR。该信号NPOR被输入反相器62后成为信号NRAM_RSTD。
如图9(c)所示，信号NRAM_RSTD经反相器63被输入D锁存电路L2的时钟端CLK。D锁存电路L2的D端连接电源，该电源输出与高逻辑电平相当的电压。来自D锁存电路L2的Q端的输出信号依次经过反相器64、反相器65之后成为信号ACL。另外，D锁存电路L2根据负逻辑的复位信号NACL复位。该复位信号NACL是由失调数据收集控制电路31生成的。信号ACL作为失调校正指示信号被输入失调数据收集控制电路31的START端。
在图10(a)中表示在电源接通之后下述电压的变化，即：电源VLS的电源电压、既是电阻R1和电阻R2的接点又是MOS晶体管Tr31的栅极的点A2的电压、既是MOS晶体管Tr33和电阻R3的接点又是MOS晶体管Tr32的栅极的点B2的电压、上电复位信号POR的电压以及信号NPOR的电压。另外，图10(b)表示信号NRAM_RSTD、复位信号NACL以及信号ACL的时序图。
在图10(a)中，当电源接通时，电源VLS的电压逐渐上升，点A2的电压为电阻R1和电阻R2的分压电压，因此逐渐上升。另外，当MOS晶体管Tr33的漏极电压低时，栅极电压低，所以，点B2的电压转移动作点使得电流增加，在初始状态时点B2的电压低于点A2的电压，但是点B2的电压以大于点A2的增加率上升。另外，在点B2的电压较低时MOS晶体管Tr32在线形区域进行动作，所以，上电复位信号POR的电压按照与电源VLS的电压大致相同的增加率上升。
另一方面，在初始状态时，由于点A2的电压和电源VLS的电压之间的电压差较小，所以，MOS晶体管Tr31在饱和区域进行动作。随着上述两电压之差逐渐变大，MOS晶体管Tr31向线形区域的方向转移其动作点。由此，MOS晶体管Tr34的漏极的电压、即栅极的电压变得非常高。MOS晶体管Tr34虽然在饱和区域进行动作，但是，由于点B2的电压接近电源VLS的电压，因此MOS晶体管Tr32在饱和区域进行动作，所以，MOS晶体管Tr35在线形区域进行动作。因此，MOS晶体管Tr35的漏极电压即上电复位信号POR的电压成为接近GND电位(低电平)的值。
此时，到目前为止为GND电位(低电平)的信号NPOR向电源VLS的电压值所规制的高电平进行变化。另外，点A2、点B2的电压在电源VLS的电压所规制的值处饱和。
在图10(b)中，在电源接通之前各信号为逻辑不确定的状态。当电源接通后信号NPOR从低电平向高电平变化时，信号NRAM_RSTD从高电平向低电平变化。与上述电平变化相应地向时钟端CLK输入高电平。另外，复位信号NACL作为高电平上升时，处于复位解除状态。由此，从D锁存电路L2的Q端输出在信号NRAM_RSTD的低电平期间要输入D端的信号，信号ACL成为高电平。信号ACL的高电平期间成为失调数据收集的期间。当失调校正电路22完成失调校正时，失调数据收集控制电路31使复位信号NACL成为低电平。由此，D锁存电路L2复位，信号ACL成为低电平。
图11表示噪声检测电路43的结构示例。
噪声检测电路43被设置在源极驱动器71内。在源极驱动器71中设置有多个输出单元，该输出单元相当于图3所示的运算放大器电路21。在图11中，上述输出单元被分为左侧输出单元组和右侧输出单元组，在左侧输出单元组和右侧输出单元组之间配置有失调数据收集控制电路31。
噪声检测电路43具有逻辑电路43b和多个检测RAM(检测存储部)43a。上述检测RAM43a包括：通过连接输入DIN和输出DOUT从而实现级联连接并被配置在左侧输出单元组的附近的多个检测RAM；以及通过与上述同样地实现级联连接并被配置在右侧输出单元组的附近的多个检测RAM。在左侧的检测RAM43a组和右侧的检测RAM43a组之间配置有逻辑电路43b。根据输出单元的个数来确定所设置的检测RAM43a的个数，例如，n个输出单元对应于1个检测RAM43a。
在左侧的检测RAM43a组中，左端的检测RAM43a的输入DIN被输入预定的电压，该输入向右侧传送而成为右端的检测RAM43a的输出DOUT，并成为逻辑电路43b的输入DOUT1。在右侧的检测RAM43a组中，右端的检测RAM43a的输入DIN被输入预定的电压，该输入向左侧传送而成为左端的检测RAM43a的输出DOUT，并成为逻辑电路43b的输入DOUT2。
在左侧的检测RAM43a组和右侧的检测RAM43a组中，当至少任意一个检测RAM43a所存储的数据(逻辑值)发生变化时，该变化作为输出DOUT的变化被传送给逻辑电路43b。当输入DOUT1和DOUT2中的至少一者发生变化时，逻辑电路43b就认为输出单元中所存储的失调数据因噪声发生而出现了变化的可能性较高并判断为检测出了噪声，之后，逻辑电路43b向失调数据收集控制电路31的START端输出信号ACL作为失调校正指示信号(判断信号)，使失调校正电路22收集失调数据并实施失调校正。此时失调数据收集控制电路31向运算放大器电路21输出的控制信号为图6所示的各信号。当失调校正完成时，失调数据收集控制电路31向逻辑电路43b输出复位信号NACL，使得来自逻辑电路43b的信号ACL复位。
检测RAM43a所存储的逻辑值的变化恰当地反映了噪声的干扰，所以，检测噪声检测电路43能够较好地进行噪声检测。另外，当多个检测RAM1a中的任一者的逻辑值发生变化时，就存在噪声发生的可能性。所以，通过设置多个检测RAM43a，能够灵敏地进行噪声检测。
在图12(a)中表示检测RAM43a的结构示例。另外，在图12(b)、图12(c)中，表示逻辑电路43b的结构示例。
在图12(a)中，检测RAM43a具有反相器80～84、MOS晶体管Tr41～Tr45、NAND门G1、G3和NOR门G2、G4。另外，虽然MOS晶体管Tr41～Tr45被表示为n沟道型，但也可以为p沟道型。另外，NAND门G1、G3和NOR门G2、G4均为2输入。
另外，检测RAM43a连接放大器75和76。放大器75、76分别相当于图3的运算放大器1a，是图11所示的相邻的输出单元的输出放大器。
反相器81的输出与反相器82的输入相互连接，而且，反相器81的输入和反相器82的输出相互连接，由此，构成一个锁存电路。反相器81的输出和反相器82的输入可通过MOS晶体管Tr45连接输出相当于GND即低逻辑的电压的电源，并通过MOS晶体管Tr42连接放大器75的输出。另外，反相器81的输入和反相器82的输出可通过MOS晶体管Tr41连接输出相当于高逻辑的电压的电源。对MOS晶体管Tr45的栅极输入复位信号，其中，该复位信号是向图3的复位端RSTALL输入的信号。点A3既是反相器81的输入也是反相器82的输出，点A3总是锁存通过逻辑反转经由MOS晶体管Tr45取入的低电平所得到的高电平。或者，反相器81的输入和反相器82的输出经由MOS晶体管Tr41取入高电平并对其进行锁存。或者，反相器81的输出和反相器82的输入经由MOS晶体管Tr42从放大器75取入低电平，并锁存将所取入的低电平反转后所得到的高电平，其中，放大器75输出相当于低逻辑电平的电压。
反相器83的输出和反相器84的输入相互连接，且反相器83的输入和反相器84的输出相互连接，从而构成一个锁存电路。反相器83的输入和反相器84的输出可通过MOS晶体管Tr43连接GND。另外，反相器83的输出和反相器84的输入可通过MOS晶体管Tr44连接放大器76的输出。对MOS晶体管Tr43的栅极输入复位信号，其中，该复位信号是对图3的复位端RSTALL输入的信号。点B3既是反相器83的输入又是反相器84输出，点B3总是锁存经由MOS晶体管Tr43取入的低电平。或者，反相器83的输出和反相器84的输入经由MOS晶体管Tr44从放大器76取得高电平并将其锁存，其中，放大器76输出相当于高逻辑电平的电压。
如上所述，检测RAM43a由一对在初始化后具有互“异”的逻辑值的锁存电路(存储元件)构成。由于锁存电路对的一个锁存电路和另一个锁存电路存储不同的逻辑值，所以，即使两个逻辑值中的一个发生变化，也能够进行噪声检测。
另外，上述各锁存电路经由一般不会导通的MOS晶体管Tr42、Tr44连接放大器75、76。其目的在于，通过将检测RAM43a设定成具有与收集失调数据的锁存电路DDLk相同的结构条件，从而可利用检测RAM43a模拟从运算放大器1a向锁存电路DDLk的噪声传递。在将运算放大器1a用作显示装置的源极驱动器的输出放大器的情况下，从连接该运算放大器1a的输出PAD(衰减器)侵入的噪声可能导致失调存储RAM中的数据、即锁存电路DDLk中的数据发生变化。基于此，对检测RAM43a进行设计使其能够直接检测诸如上述从输出放大器侵入的噪声。
另外，由于各锁存电路根据被输入复位端RSTALL的复位信号进行锁存，所以，检测RAM43a在使图3所示的开始失调校正时的各锁存电路DDLk复位时，可同时对检测用的逻辑实施锁存。
NAND门G1的一个输入为检测RAM43a的输入DIN，另一个输入为高电平。左侧检测RAM43a组和右侧检测RAM43a组的第一级检测RAM43a的NAND门G1的输入DIN为高电平。NAND门G1的输出成为NOR门G2的一个输入。NOR门G2的另一个输入为上述点A3的电压经反相器80实施逻辑反转后所得到的电压。NOR门G2的输出成为NAND门G3的一个输入。NAND门G3的另一个输入为高电平。NAND门G3的输出成为NOR门G4的一个输入。NOR门G4的另一个输入为上述点B3的电压。
根据这种结构，NOR门G2、NOR门G4的输入总为“0，0”，所以，各检测RAM43a的输出DOUT为“1”，当在任一个检测RAM43a中点A3和点B3中的至少一者由于噪声而发生逻辑反转时，级联连接的所有检测RAM43a的输出DOUT均为“0”。
在图12(b)中，对2输入的NAND门G5输入逻辑电路43b的输入DOUT1、DOUT2。NAND门G5的输出依次经过反相器85、反相器86、反相器87后成为信号NRAM_RSTD。
如图12(c)所示，信号NRAM_RSTD经由反相器88被输入D锁存电路L3的时钟端CLK。D锁存电路L3的D端与电源连接，其中，该电源输出与高逻辑电平相当的电压。从D锁存电路L3的Q端输出的输出信号依次经过反相器89、反相器90后成为信号ACL。另外，根据负逻辑的复位信号NACL使D锁存电路L3复位。该复位信号NACL是由失调数据收集控制电路31生成的。信号ACL作为失调校正指示信号被输入失调数据收集控制电路31的START端。
图13是表示左侧检测RAM43a组和右侧检测RAM43a组的第一级检测RAM43a的输入DIN、点A3、点B3、输出DOUT(输入DOUT1、DOUT2)、信号NRAM_RSTD、复位信号NACL以及信号ACL的逻辑变化的时序图。
第一级检测RAM43a的输入DIN被固定为高电平。假设当点A3锁存高电平，点B3锁存低电平时点A3的逻辑由于噪声影响而变化为低电平。这时，级联连接的所有的检测RAM43a的输出DOUT成为低电平，所以，DOUT1和/或DOUT2被输入低电平的输出。由此，输入DOUT1、DOUT2中的至少一者成为低电平，所以，在逻辑电路43b中，NAND门G5的输出成为高电平，信号NRAM_RSTD成为低电平。在此期间，由于复位信号NACL为高电平，所以，从D锁存电路L3的Q端输出在信号NRAM_RSTD的低电平期间输入D端的信号，信号ACL成为高电平。信号ACL的高电平期间为失调数据收集的期间。当失调校正电路22完成失调校正时，失调数据收集控制电路31使复位信号NACL成为低电平。由此，D锁存电路L3复位，信号ACL成为低电平。
另外，优选的是，提高上述检测RAM43a对噪声的检测灵敏度，使其成功检测到噪声所导致的锁存电路DLLk的数据变化。图14(a)和图14(b)表示具有较高的噪声检测灵敏度的检测RAM的结构示例。
图14(a)所示的检测RAM(检测存储部)43b是通过在图12(a)的检测RAM43a中，在构成锁存电路的反相器81～84的每一个和电源之间插入MOS晶体管Tr51所得到的检测RAM。在图14(a)中表示了在反相器电路的p沟道型晶体管和高电平侧电源之间插入MOS晶体管Tr51的结构，但并不限于此。也可以是在n沟道型晶体管和低电平侧电源之间插入MOS晶体管Tr51的结构。对MOS晶体管Tr51的栅极施加恒压的偏置电压BIAS。由此，能够降低反相器81～84驱动能力，较之于运算放大器电路21的存储部，检测RAM43b对噪声更为灵敏，锁存的数据更易变化。检测存储部的特征在于，较之于上述存储部，检测存储部对上述噪声更为灵敏。
图14(b)的检测RAM(检测存储部)43c是通过在图12(a)的检测RAM43a中，在构成锁存电路的反相器81～84的每一个和电源之间插入电阻R51所得到的检测RAM。在图14(b)中表示了在反相器电路的p沟道型晶体管和高电平侧电源之间插入电阻R51的结构，但并不限于此，也可以是在n沟道型晶体管和低电平侧电源之间插入电阻R51的结构。由此，能够降低反相器81～84的驱动能力，较之于运算放大器电路21的存储部，检测RAM43c对噪声更为灵敏，锁存的数据更易变化。
另外，除图14(a)、14(b)所示的结构之外，还可以通过缩小构成锁存电路的反相器的晶体管尺寸来构成噪音检测灵敏度较高的检测RAM。
根据上述结构，检测RAM对噪声的检测灵敏度要高于运算放大器电路21的存储部。由此，能够成功检测到噪声所导致的锁存电路DLLk的数据变化，从而能够可靠地进行噪声检测。
以上，对以所期望的定时反复进行失调校正的结构进行了说明。另外，该结构适用于图3的运算放大器电路21。但是，并不限于此。显而易见，该结构也可应用于图1的运算放大器电路1和图2的运算放大器电路11。
接着，说明在噪声可能导致所收集的失调数据发生变化时用于正确保持失调数据的其他结构。
如图15所示，具有备份RAM电路(备份存储装置)45。该结构还相应地具有失调数据收集控制电路31A以取代图6所示的失调数据收集控制电路31。
备份RAM电路45具有多个备份存储元件。当备份存储元件的任一个所存储的逻辑值由于噪声影响而发生变化时，备份RAM电路45判断为检测出了噪声。
在图15中，通过失调数据收集控制电路(失调生成控制部)31A的控制来实施运算放大器电路21的失调校正，在该失调校正结束后，从失调数据收集控制电路31A向备份RAM电路45输出脉冲的复位信号NACL。在该复位信号NACL被输入备份RAM电路45后，备份RAM电路45从运算放大器电路21取出在失调校正时所收集的失调数据(n位的逻辑数据)OPLTD。之后，只要不重新进行失调校正，就持续从运算放大器电路21向备份RAM电路45输入“0”的信号ACL。因此，备份RAM电路45认为运算放大器电路21正在进行正常动作、即失调校正后的动作。
在备份RAM电路45所存储的失调数据(以后，称之为备份数据)BKUPD因噪声影响而发生变化时，由检测备份数据BKUPD的噪声的噪声检测电路对上述变化实施检测。然后，备份RAM电路45再次从运算放大器电路21取出失调数据OPLTD，并用失调数据OPLTD盖写并修正备份数据BKUPD。
在运算放大器电路21所存储的失调数据OPLTD因噪声影响而发生了变化时，由检测失调数据OPLTD的噪声的噪声检测电路对上述变化进行检测并将其通知给备份RAM电路45。然后，备份RAM电路45激活表示失调数据OPLTD发生了变化的信号、即指示进行失调校正的脉冲的写入启动信号WROPL，将其输入失调数据收集控制电路31A，并将备份数据BKUPD传送给失调数据收集控制电路31A。失调数据收集控制电路31A据此激活向运算放大器电路21的复位输入端RSTALL输入的复位信号，对失调数据OPLTD的所有位实施清零。之后，仅对备份数据BKUPD的所有位中的位“1”，激活相应的置位输入端SETk，由此修正失调数据OPLTD。
如果失调数据OPLTD和备份数据BKUPD均由于噪声影响而发生了变化，那么，备份RAM电路45对失调数据收集控制电路31A的START端提供触发信号，失调数据收集控制电路31A对运算放大器电路21进行控制以进行失调校正。
根据图15的结构，即使运算放大器电路21的存储部中存储的逻辑值发生了变化，由于可利用备份RAM电路45的备份数据对逻辑值进行修正，所以，存储部也能够持续保持正确的逻辑值。另外，即使由于任一个备份存储元件中存储的逻辑值发生变化而导致备份数据发生了变化，由于可利用存储部中存储的逻辑值对备份数据进行修正，所以，备份数据总为正确的数据。另外，在备份数据和存储部所存储的逻辑值均发生了变化时，正确的失调数据消失。但是，此时通过进行失调校正，能够以尽可能少的失调校正次数持续保持正确的失调数据。
以上，对本实施方式的主要结构进行了说明。
在本实施方式中说明的运算放大器电路能够被设置于源极驱动器等的半导体装置中。该半导体装置可作为显示驱动装置而设置在显示装置中。因此，能够实现一种无需进行频繁的更新、以较小的电路规模吸收失调差异并进行失调校正的半导体装置以及可进行高质量显示的显示装置，其中，该显示装置使用了能够以较小的电路规模可靠地实施失调校正的驱动装置。另外，当在上述半导体装置或显示装置中以所期望的定时进行上述失调校正时，可在显示装置或显示面板的电源接通时以及至少一个半导体装置进行动作时触发生成失调并进行失调校正即可。
另外，在上述实施方式中，作为运算放大器1a，使用了有失调调整功能端的运算放大器，不过，并不局限于此，也能够使用通过在反转输入端的输入中迭加失调校正用电压从而进行失调校正的运算放大器。在该情况下，例如，将失调校正电路2的失调校正用信号s1、失调校正电路12的失调校正用信号s2、以及失调校正电路22的失调校正用信号VCAL用作指示要迭加的电压的信号即可，未图示的输入电压迭加装置向反转输入端迭加电压。在使用有失调调整功能端的运算放大器情况下，控制电路生成的失调校正用信号可以生成为向现有技术的有失调调整功能端的运算放大器输入的信号。
另外，在上述实施方式中，锁存电路将用于校正失调的信息存储在静态电路中，而非将其存储在通过对电容充电后进行信息存储的动态电路中。因此，无需介意开关元件的馈通等的寄生效果，无需追加对其实施校正的电路。所以能减小芯片尺寸，实现低成本化。
另外，在上述实施方式中，生成失调校正用信号的控制电路是对第2锁存信号进行数字-模拟转换，生成失调校正用信号的DA转换电路。因此，由于控制电路对由多位表示的逻辑信号进行数字-模拟转换，所以能够校正各种失调。而且，由于通过控制电路对第2锁存信号的各位实施加权，所以，能够以高分辨率量化逻辑信号。
本实施方式的失调校正装置可以构成为：首先，假定上述逻辑信号的上述逻辑值，根据具有该逻辑值的上述逻辑信号对上述失调进行校正，然后，依次反复实施与其后的上述输出电压对应的上述逻辑值的确定和所确定的上述逻辑值的上述逻辑信号对应的上述失调的校正，由此，来实现基于上述逻辑信号的上述失调校正。
根据上述失调校正装置，首先假定逻辑信号的逻辑值，因此，能够强制地发生与假定的逻辑值的逻辑信号对应的失调。然后，对所发生的失调进行校正，并根据失调校正结果确定逻辑值。依次反复逻辑值的确定和对应于所确定的逻辑值的逻辑信号的失调校正。由此，能够进行失调校正使得失调逐渐减小并向零靠近。
在本实施方式的失调校正装置中，上述逻辑信号包括各位被加权并量化后所得到的多位逻辑值。
根据上述失调校正装置，由于二值的逻辑信号包括各位被加权并量化后所得到的逻辑值，所以，可以通过将该逻辑值转换成模拟信号，从而直接进行失调校正。
在本实施方式的失调校正装置中，上述锁存电路可按时序逐个进行锁存动作。
根据上述失调校正装置，由于锁存电路按时序逐个进行锁存动作，所以能够逐级进行高精度的失调校正。
本实施方式的失调校正装置可以构成为：在上述锁存电路对上述运算放大器的输出电压进行锁存动作之前，向上述锁存电路输入用于使得上述锁存电路输出上述具有第1逻辑值的第1锁存信号的电压。
根据上述失调校正装置，通过假定存在正的失调而使得各锁存电路输出第1锁存信号，所以，可使全部锁存电路可靠地进行动作，从而完成失调校正。
本实施方式的失调校正装置可以构成为：上述运算放大器是有失调调整功能端的运算放大器，上述控制电路向上述失调调整功能端输入上述失调校正用信号。
根据上述失调校正装置，控制电路生成的失调校正用信号可以生成为向现有技术的运算放大器的失调调整功能端输入的信号。
本实施方式的失调校正装置可以构成为：上述锁存电路由静态电路构成。
根据上述发明，用于校正失调的信息存储在静态电路中，而非存储在通过对电容充电后进行信息存储的动态电路中。
因此，无需介意开关元件的馈通等的寄生效果，无需追加对其实施校正的电路，所以，能够减小芯片尺寸，实现低成本化。
本实施方式的失调校正装置可以构成为：上述控制电路是对第2锁存信号进行数字-模拟转换，生成失调校正用信号的DA转换电路。
根据上述失调校正装置，由于控制电路对由多位表示的逻辑信号进行数字-模拟转换，所以能够校正各种失调。
本实施方式的失调校正装置可以构成为：上述第2锁存信号的各位被控制电路加权。
根据上述失调校正装置，能够以高分辨率对逻辑信号进行量化。
本实施方式的失调校正装置可以构成为：上述运算放大器具有相位补偿用的电路元件，还具有用于使上述运算放大器与上述电路元件断开的开关元件。
根据上述失调校正装置，如果在进行失调校正动作时借助于开关元件使相位补偿电容和运算放大器分离，那么，运算放大器的高频特性将得以改善，通过速率得以提高，所以，输出电压对失调调整输入的输入信号的响应变快，从而能够以更短的时间进行失调校正处理。
本实施方式的失调校正装置可以构成为：具有发生触发信号的触发信号发生部，该触发信号表示对上述运算放大器的输出电压进行失调校正的定时。
基于上述失调校正装置，可根据触发信号发生部发生的触发信号在所期望的定时进行失调校正。
本实施方式的失调校正装置可以构成为：作为上述触发信号发生部，具有发生作为上述触发信号的周期信号的周期发生装置；按照由上述周期发生装置发生的上述周期信号的周期的定时对上述运算放大器的输出电压进行失调校正。
根据上述失调校正装置，由于能够周期性地收集作为二值的逻辑信号的失调数据并进行失调校正，因此，即使因外部环境的变动导致所收集的失调数据发生变化或者运算放大器的失调值本身发生变化，也可以通过再次收集失调数据来持续存储恰当的失调数据。
本实施方式的失调校正装置可以构成为：作为上述触发信号发生部，具有电源接通检测装置，该电源接通检测装置用于检测具备上述失调校正装置的装置的电源电压的接通；上述电源接通检测装置将表示检测到上述电源接通的电源接通检测信号作为上述触发信号进行输出；根据上述电源接通检测信号的定时对上述运算放大器的输出电压进行失调校正。
根据上述失调校正装置，在电源关断的期间，作为二值的逻辑信号而收集了的失调数据一般会消失，所以，当在电源接通后利用电源接通检测电路收集失调数据时，能够以恰当的定时进行失调校正。另外，因为在电源接通时收集失调数据，所以，在显示装置具有失调校正装置的情况下，在显示的初始设定期间进行失调校正，从而不会对显示造成影响。
本实施方式的失调校正装置可以构成为：作为上述触发信号发生部，具有对所存储的数字数据的干扰噪声进行检测的噪声检测装置；上述噪声检测装置将表示检测到上述噪声的噪声检测信号作为上述触发信号进行输出；根据上述噪声检测信号的定时来校正上述运算放大器的输出电压的失调。
根据上述失调校正装置，当作为二值的逻辑信号而收集了的失调数据被噪声干扰时不能进行适当的失调校正从而导致发生失调，所以，在利用噪声检测装置进行噪声检测时收集失调数据，从而能够总存储恰当的失调数据。
本实施方式的失调校正装置可以构成为：上述噪声检测装置具有存储用于检测上述干扰噪声的逻辑值的检测存储部，当上述检测存储部所存储的逻辑值由于上述噪声而发生变化时，输出用于表示判断为检测到上述噪声的判断信号。
根据上述失调校正装置，由于在检测存储部中存储的逻辑值的变化恰当地反映了干扰噪声的侵入，所以，能够有效地对噪声进行检测。
本实施方式的失调校正装置可以构成为：设置有多个上述检测存储部。
根据上述失调校正装置，多个检测存储部中的任一者的逻辑值发生变化时，就存在噪声发生的可能性，所以，能够对噪声进行灵敏的检测。
本发明的失调校正装置可以构成为：上述检测存储部由初始化后具有互“异”逻辑值的存储元件对构成。
根据上述失调校正装置，由于构成存储元件对的2个存储元件所存储的逻辑值各异，所以，即使2个逻辑值中的任意一个发生变化，也能够对噪声进行检测。
本实施方式的失调校正装置可以构成为：较之于上述存储部，上述检测存储部对噪声更为灵敏。
根据上述失调校正装置，较之于存储部，检测存储部对噪声更为灵敏，所以，能够成功检测到噪声所导致的锁存电路DLLk的数据变化，从而能够可靠地对噪声进行检测。
本实施方式的失调校正装置可以构成为：当上述运算放大器的输出电压的失调校正完成时，将上述触发信号发生部初始化。
根据上述失调校正装置，当失调校正完成时将上述触发信号发生部初始化，所以，能够将失调校正的动作控制在必要的最小限度内。
本实施方式的失调校正装置可以构成为：具有当上述运算放大器的输出电压的失调校正完成时对上述存储部所存储的逻辑值进行备份的备份存储装置；当上述存储部所存储的逻辑值由于干扰噪声而发生变化时，上述备份存储装置输出其所存储的备份数据和写入启动信号，根据上述备份数据和上述写入启动信号来修正在上述存储部中存储的逻辑值。
根据上述失调校正装置，即使在存储部中存储的逻辑值发生变化，由于利用备份存储装置的备份数据来修正逻辑值，所以，存储部也能够持续保持正确的逻辑值。
本实施方式的失调校正装置可以构成为：上述备份存储装置具有多个备份存储元件，当上述备份存储元件中的任一者所存储的逻辑值由于上述噪声而发生变化时，根据上述存储部中存储的逻辑值来修正上述备份存储元件中存储的逻辑值。
根据上述失调校正装置，即使由于任意一个备份存储元件中存储的逻辑值发生变化而引起备份数据发生变化，根据在存储部中存储的逻辑值来修正备份数据，所以，也能够使得备份数据总为正确的数据。
本实施方式的失调校正装置可以构成为：当上述备份存储元件所存储的逻辑值和上述存储部所存储的逻辑值均由于上述噪声而发生变化时，上述备份存储装置发生表示对上述运算放大器的输出电压进行失调校正的定时的触发信号。
根据上述失调校正装置，在备份数据和存储部所存储的逻辑值均发生了变化的情况下，正确的失调数据消失，但在此时通过实施失调校正，能够以尽可能少的失调校正次数持续保持正确的失调数据。
本实施方式的失调校正装置可以构成为：根据从外部输入的信号，对上述运算放大器的输出电压实施失调校正。
根据上述失调校正装置，如果根据从外部输入的信号收集作为二值的逻辑信号的失调数据，就能够任意控制失调数据的收集定时。
在本实施方式的失调校正方法中，上述逻辑信号包括对各位加权并量化后所得到的多位逻辑值。
根据上述失调校正方法，因为二值的逻辑信号包括对各位加权并量化后所得到的多位逻辑值，所以，通过将存储的该逻辑信号转换成模拟信号，就能够直接实施失调校正。
本实施方式的噪声检测装置可以构成为：上述检测存储部由多个存储元件构成。
根据上述噪声检测装置，当多个存储元件中的任一者所存储的逻辑值发生变化时，就存在发生噪声的可能性，所以，能够灵敏地检测噪声。
本实施方式的噪声检测装置可以构成为：上述检测存储部由在初始化后具有互“异”的逻辑值的存储元件对构成。
根据上述噪声检测装置，因为构成存储元件对的2个存储元件存储的逻辑值各异，所以，即使2个逻辑值中的任意一个发生变化，也能够对噪声进行检测。
本发明的上述具体实施方式只是用于阐述本发明的技术内容的示例。本发明并不限于上述具体实施方式，不应对其进行狭义的解释。可在本发明的精神和权利要求的范围内进行各种变更来实施之。

Claims (39)

1.一种失调校正装置，其特征在于：
具备运算放大器，该运算放大器的输入端至少包括非反转输入端和反转输入端；
将在上述运算放大器的输出不反馈给上述非反转输入端和上述反转输入端的状态下上述非反转输入端和上述反转输入端短路时的输出电压作为二值的逻辑信号存储在存储部中，该逻辑信号在上述输出电压相对于基准值为正值时具有第1逻辑值，在上述输出电压相对于基准值为负值时具有第2逻辑值，上述基准值是当差动输入为零时上述运算放大器的理想的输出电压；
利用在上述存储部中存储的上述逻辑信号对上述运算放大器的输出电压相对于上述基准值的失调进行校正。
2.根据权利要求1所述的失调校正装置，其特征在于：
首先假定上述逻辑信号的上述逻辑值，根据具有该逻辑值的上述逻辑信号对上述失调进行校正，然后，依次反复实施与其后的上述输出电压对应的上述逻辑值的确定和所确定的上述逻辑值的上述逻辑信号对应的上述失调的校正，由此，来实现基于上述逻辑信号的上述失调校正。
3.根据权利要求1或2所述的失调校正装置，其特征在于：
上述逻辑信号包括各位被加权并量化后所得到的多位逻辑值。
4.一种失调校正装置，其特征在于，具备：
运算放大器，其输入端至少包括非反转输入端和反转输入端；
第1开关元件，用于使上述非反转输入端和上述反转输入端之间短路；
第2开关元件，用于断开上述非反转输入端和上述反转输入端的任一者与上述运算放大器正常动作时所对应的信号输入端；
锁存部，至少具有一个将上述运算放大器的输出电压作为二值的逻辑信号进行锁存并将该逻辑信号作为第1锁存信号进行输出的锁存电路，其中，上述逻辑信号在上述输出电压相对于基准值为正值时具有第1逻辑值，在上述输出电压相对于基准值为负值时具有第2逻辑值，上述基准值是当差动输入为零时上述运算放大器的理想的输出电压；
存储部，依次锁存并存储按照时序从上述锁存部多次输入的上述第1锁存信号，并在依次锁存上述第1锁存信号时输出多位第2锁存信号；
控制电路，根据由上述存储部输出的上述第2锁存信号生成用于对上述运算放大器的输出电压相对于上述基准值的失调进行校正的失调校正用信号，并将该失调校正用信号输入上述运算放大器。
5.一种失调校正装置，其特征在于，具备：
运算放大器，其输入端至少包括非反转输入端和反转输入端；
第1开关元件，用于使上述非反转输入端和上述反转输入端之间短路；
第2开关元件，用于断开上述非反转输入端和上述反转输入端的任一者与上述运算放大器正常动作时所对应的信号输入端；
存储部，具有多个将上述运算放大器的输出电压作为二值的逻辑信号进行锁存并将该逻辑信号作为第1锁存信号进行输出的锁存电路，其中，上述逻辑信号在上述输出电压相对于基准值为正值时具有第1逻辑值，在上述输出电压相对于基准值为负值时具有第2逻辑值，上述基准值是当差动输入为零时上述运算放大器的理想的输出电压，上述各锁存电路可按照独立设定的定时进行锁存动作，将实施锁存动作之前的上述各锁存电路的输出作为已确定为预定逻辑值的上述第1锁存信号，且将上述所有锁存电路的上述第1锁存信号作为多位的第2锁存信号进行输出；
控制电路，根据由上述存储部输出的上述第2锁存信号生成用于对上述运算放大器的输出电压相对于上述基准值的失调进行校正的失调校正用信号，并将该失调校正用信号输入上述运算放大器。
6.根据权利要求5所述的失调校正装置，其特征在于：
上述锁存电路按照时序逐个进行锁存动作。
7.根据权利要求4至6中的任一项所述的失调校正装置，其特征在于：
在上述锁存电路对上述运算放大器的输出电压进行锁存动作之前，向上述锁存电路输入用于使得上述锁存电路输出上述具有第1逻辑值的第1锁存信号的电压。
8.根据权利要求4或5所述的失调校正装置，其特征在于：
上述运算放大器为具有失调调整功能端的运算放大器，上述控制电路向上述失调调整功能端输入上述失调校正用信号。
9.根据权利要求4或5所述的失调校正装置，其特征在于：
上述锁存电路由静态电路构成。
10.根据权利要求4或5所述的失调校正装置，其特征在于：
上述控制电路是对上述第2锁存信号进行数字  模拟转换并生成失调校正用信号的DA转换电路。
11.根据权利要求4或5所述的失调校正装置，其特征在于：
由控制电路对上述第2锁存信号的各位实施加权。
12.根据权利要求1、4、5中的任一项所述的失调校正装置，其特征在于：
上述运算放大器具有相位补偿用的电路元件，还具有用于使上述运算放大器与上述电路元件断开的开关元件。
13.根据权利要求1、4、5中的任一项所述的失调校正装置，其特征在于：
具有发生触发信号的触发信号发生部，该触发信号表示对上述运算放大器的输出电压进行失调校正的定时。
14.根据权利要求13所述的失调校正装置，其特征在于：
作为上述触发信号发生部，具有发生作为上述触发信号的周期信号的周期发生装置；
按照由上述周期发生装置发生的上述周期信号的周期的定时对上述运算放大器的输出电压进行失调校正。
15.根据权利要求13所述的失调校正装置，其特征在于：
作为上述触发信号发生部，具有电源接通检测装置，该电源接通检测装置用于检测具备上述失调校正装置的装置的电源电压的接通；
上述电源接通检测装置将表示检测到上述电源接通的电源接通检测信号作为上述触发信号进行输出；
根据上述电源接通检测信号的定时对上述运算放大器的输出电压进行失调校正。
16.根据权利要求13所述的失调校正装置，其特征在于：
作为上述触发信号发生部，具有对所存储的数字数据的干扰噪声进行检测的噪声检测装置；
上述噪声检测装置将表示检测到上述噪声的噪声检测信号作为上述触发信号进行输出；
根据上述噪声检测信号的定时来校正上述运算放大器的输出电压的失调。
17.根据权利要求16所述的失调校正装置，其特征在于：
上述噪声检测装置具有存储用于检测上述干扰噪声的逻辑值的检测存储部，当上述检测存储部所存储的逻辑值由于上述噪声而发生变化时，输出用于表示判断为检测到上述噪声的判断信号。
18.根据权利要求17所述的失调校正装置，其特征在于：
设置有多个上述检测存储部。
19.根据权利要求18所述的失调校正装置，其特征在于：
上述检测存储部由存储元件对构成，该存储元件对在初始化后具有互异的逻辑值。
20.根据权利要求17所述的失调校正装置，其特征在于：
较之于上述存储部，上述检测存储部对上述噪声更为灵敏。
21.根据权利要求13所述的失调校正装置，其特征在于：
当上述运算放大器的输出电压的失调校正完成时，将上述触发信号发生部初始化。
22.根据权利要求1、4、5中的任一项所述的失调校正装置，其特征在于：
具有备份存储装置，当上述运算放大器的输出电压的失调校正完成时，对上述存储部所存储的逻辑值进行备份；
当上述存储部所存储的逻辑值由于干扰噪声而发生变化时，上述备份存储装置输出其所存储的备份数据和写入启动信号，根据上述备份数据和上述写入启动信号来修正在上述存储部中存储的逻辑值。
23.根据权利要求22所述的失调校正装置，其特征在于：
上述备份存储装置具有多个备份存储元件，
当上述备份存储元件中的任一者所存储的逻辑值由于上述噪声而发生变化时，根据上述存储部所存储的逻辑值来修正上述备份存储元件所存储的逻辑值。
24.根据权利要求22所述的失调校正装置，其特征在于：
当上述备份存储元件所存储的逻辑值和上述存储部所存储的逻辑值均由于上述噪声而发生变化时，上述备份存储装置发生表示对上述运算放大器的输出电压进行失调校正的定时的触发信号。
25.根据权利要求1、4、5中的任一项所述的失调校正装置，其特征在于：
根据从外部输入的信号对上述运算放大器的输出电压进行失调校正。
26.一种半导体装置，其特征在于：
具有权利要求1、4、5中的任一项所述的失调校正装置。
27.一种显示装置，其特征在于：
具有权利要求26所述的半导体装置作为显示驱动装置。
28.一种半导体装置，具有多个分别独立地向显示面板提供输出电压的运算放大器，其特征在于，具有：
失调生成部，在上述运算放大器的输出不反馈给非反转输入端和反转输入端的状态下使上述非反转输入端和上述反转输入端之间短路，从而生成上述运算放大器的输出电压相对于基准值的失调，其中，上述基准值是当差动输入为零时上述运算放大器的理想输出电压；
存储部，将上述失调生成部生成的上述失调作为多位二值的逻辑信号进行存储，其中，该逻辑信号在上述输出电压相对于上述基准值为正值时具有第1逻辑值，在上述输出电压相对于上述基准值为负值时具有第2逻辑值；
失调生成控制部，在上述显示面板的电源接通时、或者上述半导体装置动作时或者其他与上述半导体装置具有同等功能的半导体装置动作时，对于上述失调生成部，触发生成上述失调。
29.一种显示装置，包括具备多个分别独立地向显示面板提供输出电压的运算放大器的半导体装置，其特征在于，上述半导体装置具有：
失调生成部，在上述运算放大器的输出不反馈给非反转输入端和反转输入端的状态下使上述非反转输入端和上述反转输入端之间短路，从而生成上述运算放大器的输出电压相对于基准值的失调，其中，上述基准值是当差动输入为零时上述运算放大器的理想输出电压；
存储部，将上述失调生成部生成的上述失调作为多位二值的逻辑信号进行存储，其中，该逻辑信号在上述输出电压相对于上述基准值为正值时具有第1逻辑值，在上述输出电压相对于上述基准值为负值时具有第2逻辑值；
失调生成控制部，在上述显示面板的电源接通时、或者上述半导体装置动作时或者其他与上述半导体装置具有同等功能的半导体装置动作时，对于上述失调生成部，触发生成上述失调。
30.一种失调校正方法，其特征在于：
将在运算放大器的输出不反馈给非反转输入端和反转输入端的状态下上述非反转输入端和上述反转输入端短路时的输出电压存储为二值的逻辑信号，其中，上述运算放大器的输入端至少包括上述非反转输入端和上述反转输入端，上述逻辑信号在上述输出电压相对于基准值为正值时具有第1逻辑值，在上述输出电压相对于基准值为负值时具有第2逻辑值，上述基准值是当差动输入为零时上述运算放大器的理想输出电压；
根据所存储的上述逻辑信号对上述运算放大器的输出电压相对于上述基准值的失调进行校正。
31.根据权利要求30所述的失调校正方法，其特征在于：
上述逻辑信号包括对各位加权并量化后所得到的多位逻辑值。
32.一种噪声检测方法，其特征在于：
存储用于检测干扰噪声的逻辑值，当上述噪声导致所存储的上述逻辑值发生变化时，判断为检测到上述噪声。
33.一种噪声检测装置，其特征在于：
具有检测存储部，该检测存储部存储用于检测干扰噪声的逻辑值，当上述噪声导致所存储的上述逻辑值发生变化时，输出用于表示判断为检测到上述噪声的判断信号。
34.根据权利要求33所述的噪声检测装置，其特征在于：
上述检测存储部由多个存储元件构成。
35.根据权利要求34所述的检测噪声检测装置，其特征在于：
上述检测存储部由初始化后具有互异的逻辑值的存储元件对构成。
36.一种半导体装置，其特征在于：
具有权利要求33至35中的任一项所述的噪声检测装置。
37.一种显示装置，其特征在于：
具有权利要求36所述的半导体装置作为显示驱动装置。
38.一种半导体装置，具有多个分别独立地向显示面板提供输出电压的运算放大器，其特征在于，包括：
上述各运算放大器；
存储部，存储上述各运算放大器的输出电压的失调；
失调生成部，生成要在存储部中存储的上述失调；
失调生成控制部，在上述显示面板的电源接通时、或者上述半导体装置动作时或者其他与上述半导体装置具有同等功能的半导体装置动作时，对于上述失调生成部，触发生成上述失调。
39.一种显示装置，包括具备多个分别独立地向显示面板提供输出电压的运算放大器的半导体装置，其特征在于，上述半导体装置具有：
上述各运算放大器；
存储部，存储上述各运算放大器的输出电压的失调；
失调生成部，生成要在存储部中存储的上述失调；
失调生成控制部，在上述显示面板的电源接通时、或者上述半导体装置动作时或者其他与上述半导体装置具有同等功能的半导体装置动作时，对于上述失调生成部，触发生成上述失调。
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