KR100895594B1 - 오프셋 보정 장치, 반도체 장치 및 표시 장치 그리고오프셋 보정 방법, 노이즈 검지 장치, 노이즈 검지 방법 - Google Patents

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Abstract

연산 증폭기 회로 (1) 에 있어서, 스위치 소자 (S1) 를 닫고 스위치 소자 (S2) 를 연다. 래치 회로 (DL) 는 연산 증폭기 (1a) 의 출력 전압을 래치하여 그것에 따른 Q 출력을 실시하고, 제어 회로 (2a) 는 오프셋 보정용 신호 (s1) 를 연산 증폭기 (1a) 의 오프셋 조정 입력 단자 (OR) 에 입력한다. 그에 따라 오프셋 보정된 출력 전압을 다시 래치 회로 (DL) 에 의해 래치하고, 나머지 오프셋을 보정하기 위하여 오프셋 보정용 신호 (s1) 를 미세 조정해 간다. 이와 같이 하여, 그 때의 래치가 몇 회째인지에 따라 가중하여 연산 증폭기 (1a) 의 출력 전압의 오프셋을 양자화하고, 2 값의 논리 신호로서 제어 회로 (2a) 내에 기억한다. 이로써, 빈번한 리플레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 격차를 흡수하여 오프셋 보정을 실시할 수 있는 오프셋 보정 장치를 실현한다.
오프셋 보정 장치, 반도체 장치, 표시 장치, 오프셋 보정 방법, 노이즈 검지 장치, 노이즈 검지 방법

Description

오프셋 보정 장치, 반도체 장치 및 표시 장치 그리고 오프셋 보정 방법, 노이즈 검지 장치, 노이즈 검지 방법{OFFSET ADJUSTMENT DEVICE, SEMICONDUCTOR DEVICE, DISPLAY DEVICE, OFFSET ADJUSTMENT METHOD, NOISE DETECTION DEVICE, AND NOISE DETECTION METHOD}
본 발명은, 연산 증폭기 회로의 오프셋 보정에 관한 것으로서, 특히, TFT-LCD 소스 드라이버 회로에 있어서, 출력 연산 증폭기 회로의 제조 격차에 따른 랜덤한 오프셋 격차를 저감시키기 위한 것이다.
TFT-LCD 구동 회로에 있어서는, 표시용 신호를 디지털 처리하고, 그 신호를 DA 변환 회로로 표시 계조 (階調) 에 따른 아날로그 전압으로 변환시켜 액정 패널을 구동하는 방법이 일반적이다. 최근, 액정 패널의 대형화가 진행됨에 따라, 구동 회로에 대한 액정 패널의 부하는 계속해서 커지고 있다. 따라서, DA 변환 회로의 출력 신호를, 연산 증폭기를 사용하여 볼티지 팔로워 회로로서 형성한 저출력 임피던스의 출력 회로에 입력하여, 당해 출력 회로의 출력 신호로 변환하고, 이 출력 신호에 의해 액정 패널을 구동하는 방법이 일반적이다.
도 19 에 TFT-LCD 모듈의 구성예를 나타낸다. 당해 TFT-LCD 모듈은, 액 정 패널 (101) 을, 컨트롤 회로 (102) 에 의한 제어로 복수의 게이트 드라이버 회로 (103…) 및 복수의 소스 드라이버 회로 (104…) 에 의해 구동하는 구성이다.
도 20 에 상기 소스 드라이버 회로 (104) 의 구성을 나타낸다. 각 소스 드라이버 회로 (104) 는, 컨트롤 회로 (102) 측으로부터 액정 패널 (101) 측을 향하여 순서대로, 시프트 레지스터 (104a…), 샘플링 래치 회로 (104b…), 홀드 래치 회로 (104c…), 레벨 시프터 회로 (104d…), DA 변환 회로 (104e…) 및 출력 앰프 (104f…) 를 구비하고 있다.
또한, 도 21 에, TFT-LCD 소스 드라이버 회로 (104) 의 1 출력 단자 당 구성예를 나타낸다. 도 21 에서는, 표시 데이터가 6 비트인 경우를 예로 설명하고 있다. 샘플링 래치 회로 (104b), 홀드 래치 회로 (104c) 및 레벨 시프터 회로 (104d) 는 각각 1 비트 당 1 개의 샘플링 래치 회로, 홀드 래치 회로 및 레벨 시프터 회로를 구비하고 있다.
도시되어 있지 않지만, 시프트 레지스터 (104a) 내를 전송되는 스타트 펄스 신호에 의해 표시 데이터의 각 비트가 샘플링 래치 회로 (104b) 에 의해 샘플링되고, 홀드 래치 회로 (104c) 에 있어서, 도시되어 있지 않지만 래치 신호 (수평 동기 신호) 에 의해 각 6 비트가 래치된다. 그리고, 레벨 시프터 회로 (104d) 에 의해 신호 레벨이 변환된 후, DA 변환 회로 (104e) 에 있어서, 표시 데이터 (여기에서는 6 비트) 에 따른 계조 표시용 전압이 선택되고, 볼티지 팔로워 회로로 구성되는 출력 앰프 (104f) 로부터 액정 패널 (101) 로 출력된다.
도 21 에 있어서, 통상적으로는, 시프트 레지스터 (104a), 샘플링 래치 회로 (104b), 및 홀드 래치 회로 (104c) 가 논리 회로이며, DA 변환 회로 (104e) 및 출력 앰프 (104f) 가 아날로그 회로이다. 출력 앰프 (104f) 에는, 상기 서술한 바와 같이, 통상적으로, 연산 증폭기에 의한 볼티지 팔로워 회로가 사용된다. 레벨 시프터 회로 (104d) 는, 상기 논리 회로와 상기 아날로그 회로 사이에 형성되어 있고, 논리 신호의 전압 레벨을 액정 표시용 전압 레벨로 변환한다. 각 TFT-LCD 소스 드라이버 회로 (104) 의 LSI (이하, 소스 드라이버 LSI 라고 칭한다) 는, 도 21 에 나타내는 회로를 복수 내장하고 있고, 각 회로의 출력 전압이 액정 패널 (101) 의 각 표시 데이터선을 구동하도록 구성되어 있다.
출력 앰프 (104f) 로서 사용되는 연산 증폭기에 의한 볼티지 팔로워 회로는, 출력 전압이 입력 전압과 동일한 것이 이상적이지만, 실제의 LSI 에 있어서는, 제조 격차 등에 의해, 연산 증폭기마다 랜덤한 격차를 갖고 있으며, 이것은 오프셋 격차라고 불린다. 소스 드라이버 LS1 에 있어서 이 오프셋 격차가 발생되면, 액정 패널 (101) 의 각 표시 데이터선에 인가되는 구동 전압이 표시 데이터선마다 상이해져 버린다. 액정 패널 (101) 은, 표시 데이터선에 인가되는 구동 전압에 의해 표시의 밝기를 컨트롤하고 있어, 표시 데이터선마다 구동 전압이 상이하면 표시 편차가 발생한다. 따라서, 소스 드라이버 LSI 에 있어서는, 복수의 액정 구동 출력 단자 사이에서의 출력 전압의 격차를 표시에 영향을 주지 않을 정도로까지 작게 억제할 필요가 있다.
소스 드라이버 LSI 에 내장되는 연산 증폭기의 오프셋 격차는, 주로 서로 동일한 특성이어야 할 페어 소자 사이에서의 결과 특성의 차이 (미스 매치) 가 원인 이다. 일반적으로, 오프셋 격차를 저감시키기 위하여, 연산 증폭기를 구성하는 회로 소자의 소자 사이즈를 크게 하여, 마스크 레이아웃에서의 배치 설계에 특별한 배려를 하는 것 외에, 앰프의 오프셋을 보정하기 위한 오프셋 보정 회로의 추가가 실시되고 있다. 이 오프셋 보정 회로에 대해서는, 종래 여러 가지 방법이 제안되어 있다.
도 16 에, 종래 기술에 따른 오프셋 보정 회로의 제 1 예를 나타낸다 (예를 들어 특허문헌 1 (일본 공표특허공보 : 공표특허공보 2004-519969호 (공표일 : 2004년 7월 2일)) 참조). 도 16 에 있어서, IN101 은 동상 입력 단자, IN102 는 역상 입력 단자, OUT101 은 출력 단자, C101 은 오프셋 보정 전압을 기억 유지하는 용량이다. 또한, 2 개의 스위치 소자 (S101·S101) 와, 1 개의 스위치 소자 (S102) 를 갖는다. 또한, 이 예를 포함시켜 본 명세서에서는 모두, 연산 증폭기의 입력 단자를 비반전 입력 단자 및 반전 입력 단자라고 기재하고, 편의상, 비반전 입력 단자에 신호를 입력하기 위한 동상 입력 단자 및 반전 입력 단자에 신호를 입력하기 위한 역상 입력 단자와는 구별한다. 단, 양자가 일치할 때에는 그것을 기재한다.
용량 (C101) 은 연산 증폭기 (111) 의 반전 입력 단자와 역상 입력 단자 (IN102) 사이에 삽입되어 있다. 또한, 스위치 (S101) 는 동상 입력 단자 (IN101) 와 용량 (C101) 의 역상 입력 단자 (IN102) 측 단자 사이 및 연산 증폭기 (111) 의 출력 단자와 반전 입력 단자 사이에 접속되어 있다. 스위치 (S102) 는 역상 입력 단자 (IN102) 와 용량 (C101) 사이에 접속되어 있다. 그리고, 연 산 증폭기 (111) 의 오프셋 전압은, 연산 증폭기 (111) 의 비반전 입력 단자와 동상 입력 단자 (IN101) 사이에 삽입된 전압원 (Voff) 으로 나타나 있다.
이 회로는, 오프셋 보정 전압을 기억하는 기억 상태와 통상적인 연산 증폭기로서 동작하는 상태를 교대로 반복함으로써 오프셋의 보정을 실시한다. 스위치 (S101) 가 닫히고, 스위치 (S102) 가 열림으로써 기억 상태가 된다. 이 때, 용량 (C101) 의 양단에, 오프셋 전압 (Voff) 과 동일한 전위차가 충전된다. 그 후, 스위치 (S101) 를 열고, 스위치 (S102) 를 닫음으로써, 통상적인 동작 상태로 한다. 이 때, 용량 (C101) 의 양단의 전위차는 Voff 와 동일하기 때문에, 오프셋 전압은 캔슬된다.
다음으로, 도 17 및 도 18 에, 종래 기술에 따른 오프셋 보정 회로의 제 2 예를 나타낸다. 도 17 은 오프셋 보정 회로를 추가한 CMOS 구성의 연산 증폭기 회로 예, 도 18 은 도 17 의 회로를 볼티지 팔로워 회로에 응용한 예이다.
도 17 의 연산 증폭기 회로는, 동상 입력 단자 (IN111) (비반전 입력 단자와 일치) 및 역상 입력 단자 (IN112) (반전 입력 단자와 일치) 외에, 오프셋 보정용 보정 입력 단자 (AUX1·AUX2) 를 갖는다. 이 연산 증폭기 회로는, NMOS 트랜지스터 (T101) 의 드레인 전류를 바이어스 전류로 하는 NMOS 트랜지스터 (T102·T103) 로 이루어지는 제 1 차동 입력쌍과, NMOS 트랜지스터 (T104) 의 드레인 전류를 바이어스 전류로 하는 NMOS 트랜지스터 (T105·T106) 로 이루어지는 제 2 차동 입력쌍이, PMOS 트랜지스터 (T107·T108) 로 이루어지는 커런트 미러 회로를 공통의 능동 부하로 하는 구성을 구비하고 있다. 제 1 차동 입력쌍은 오프셋 보정 회로의 입력부이고, NMOS 트랜지스터 (T102) 의 게이트 단자가 동상 입력 단자 (IN111) 에 접속되고, NMOS 트랜지스터 (T103) 의 게이트 단자가 역상 입력 단자 (IN112) 에 접속되어 있다. 제 2 차동 입력쌍은 오프셋 조정용 전압의 입력부이고, NMOS 트랜지스터 (T105) 의 게이트 단자가 일방의 보정 입력 단자 (AUX1) 에 접속되고, NMOS 트랜지스터 (T106) 의 게이트 단자가 타방의 보정 입력 단자 (AUX2) 에 접속되어 있다.
또한, 이 오프셋 보정 회로는, NMOS 트랜지스터 (T109) 의 드레인 전류를 바이어스 전류로 하는 PMOS 트랜지스터 (T110) 로 이루어지는 출력 트랜지스터를 구비하고 있다. PMOS 트랜지스터 (T110) 의 게이트 단자는, 제 1 차동 입력쌍의 NMOS 트랜지스터 (T102) 의 드레인 단자와 제 2 차동 입력쌍의 NMOS 트랜지스터 (T105) 의 드레인 단자에 접속되어 있다. 제 1 차동 입력쌍에 흐르는 드레인 전류와 제 2 차동 입력쌍에 흐르는 드레인 전류로부터 PMOS 트랜지스터 (T110) 의 게이트 단자에 인가되는 전압이 결정되고, 오프셋 보정 회로의 출력 단자 (OUT111) 가 되는 PMOS 트랜지스터 (T110) 의 드레인 단자로부터 출력되는 전류가 결정된다.
도 18 의 응용예에서는, 도 17 의 오프셋 보정 회로를 연산 증폭기 (121) 로서 사용하고, 그 주위에, 3 개의 스위치 소자 (S121·S121·S121), 1 개의 스위치 소자 (S122) 및 용량 (C111·C112) 을 구비하고 있다. 도 17 의 동상 입력 단자 (IN111) 는 연산 증폭기 (121) 의 비반전 입력 단자에 상당하고, 도 17 의 역상 입력 단자 (IN112) 는 연산 증폭기 (121) 의 반전 입력 단자에 상당한다. 연산 증폭기 (121) 의 오프셋 전압은, 연산 증폭기 (121) 의 비반전 입력 단자와 볼티지 팔로워 회로의 입력 단자 (IN121) 사이에 삽입된 전압원 (Voff) 으로 나타나 있다.
입력 단자 (IN121) 와 전압원 (Voff) 의 접속점을 점 A 로 하고, 연산 증폭기 (121) 의 반전 입력 단자를 점 B 로 하면, 스위치 소자 (S121) 중 하나는 점 A 와 점 B 사이에 접속되어 있다. 또한, 스위치 소자 (S122) 는, 연산 증폭기 (121) 의 출력 단자와 점 B 사이에 접속되어 있다.
용량 (C111) 은 보정 입력 단자 (AUX1) 와 GND 사이에 접속되어 있고, 용량 (C112) 은 보정 입력 단자 (AUX2) 와 GND 사이에 접속되어 있다. 스위치 소자 (S121) 의 다른 하나는 점 A 와 보정 입력 단자 (AUX1) 사이에 접속되어 있고, 스위치 소자 (S121) 의 나머지 하나는 볼티지 팔로워 회로의 출력 단자 (OUT121) 와 보정 입력 단자 (AUX2) 사이에 접속되어 있다.
다음으로, 도 18 의 볼티지 팔로워 회로의 동작을 설명한다.
이 회로는, 오프셋 보정 전압을 기억하는 기억 상태와, 통상적인 연산 증폭기로서 동작하는 상태를 교대로 반복함으로써 오프셋의 보정을 실시한다. 스위치 소자 (S121) 가 닫히고 스위치 소자 (S122) 가 열림으로써, 오프셋 보정 전압의 기억 상태가 된다. 이 때, 점 A 와 점 B 는 단락되어 있고 동전위이다. 보정 입력 단자 (AUX1) 에는 입력 전압이 인가되고, 용량 (C111) 에 입력 전압이 기억된다. 보정 입력 단자 (AUX2) 에는 연산 증폭기 (121) 의 출력 전압이 귀환된다. 연산 증폭기 (121) 는, 보정 입력 단자 (AUX1·AUX2) 를 차동 입력 단자로 하는 회로로 볼티지 팔로워로서 동작하고, 그 출력 전압이 용량 (C112) 에 기억된다. 이 때 용량 (C112) 에 기억되는 전압은, 점 A 와 점 B 의 전압이 동일할 때에, 연산 증폭기 (121) 가 평형하는 전압이다.
다음으로, 스위치 소자 (S121) 가 열리고 스위치 소자 (S122) 가 닫힘으로써, 통상적인 동작 상태가 된다. 점 B 는, 스위치 소자 (S122) 를 통하여 연산 증폭기 (121) 의 출력 단자 즉 출력 단자 (OUT121) 와 단락된다. 용량 (C111·C112) 에는, 점 A 와 점 B 의 전압이 동일해지는 상태가 기억·유지되고 있기 때문에, 점 B 와 단락된 출력 단자 (OUT121) 에는, 점 A 의 전압과 동일한 전압이 출력되고, 볼티지 팔로워로서 오프셋 전압이 없는 출력이 얻어진다.
그 외에, 오프셋 보정 회로로는, 특허문헌 1, 특허문헌 2 (일본 공개특허공보 : 공개특허공보 평4-274605호 (공개일 : 1992년 9월 30일)), 특허문헌 3 (일본 공개특허공보 : 공개특허공보 평6-314490호 (공개일 : 1994년 11월 8일)) 에 여러 가지 방법이 제안되어 있고, 연산 증폭기의 오프셋 보정 전압을 용량에 기억함으로써 오프셋 보정을 실시하고 있다. 이들 방법은 회로 구성은 상이하지만, 원리상으로는 모두, 동상 입력 단자와 역상 입력 단자를 단락한 상태에서, 연산 증폭기의 출력 전압이 양의 전원 전압과 음의 전원 전압의 중간 전위에서 평형하도록 오프셋 조정 단자에 음귀환을 가하고, 그 전압을 용량에 기억하는 것을 특징으로 하고 있다. 이들 방법으로는, 오프셋 보정 전압을 기억하는 기억 상태와 통상적인 연산 증폭기로서 동작하는 상태를 주기적으로 반복함으로써 오프셋의 보정을 실시한다.
종래, 소스 드라이버 LSI 의 구동 단자 사이의 오프셋 격차의 저감은, 랜덤 격차에 영향을 미치는 구성 소자의 사이즈를 크게 하여 매칭을 향상시키는 것 외 에, LSI 의 마스크 레이아웃의 대칭성을 고려한 설계를 함으로써 실시되고 있다. 이들 방법은, LSI 화한 경우, 칩 사이즈의 증대, 제조 비용의 상승으로 이어진다.
오프셋 격차를 저감시키는 다른 방법으로서, 소스 드라이버 LSI 내에 오프셋 보정 회로를 내장하는 것을 들 수 있다. 종래 기술에 따른 오프셋 보정 회로는, 연산 증폭기의 오프셋 보정 전압을 용량에 기억함으로써 오프셋 보정을 실시하고 있고, 오프셋 보정용 용량과 스위치 소자를 갖는다. 일반적인 CMOS 구성에 의한 LSI 에 있어서는, 스위치 소자는 MOS-FET 가 사용된다. MOS-FET 의 스위치에서는, 게이트 피드스루라고 불리는 게이트 신호의 전위 변화에 따른 기생 용량 등을 통한 전하 주입 현상이 있고, 이 전하 주입에 의해 오프셋 보정 용량에 축적된 전하량이 기대치로부터 벗어나는 현상이 발생한다. 이 영향을 저감시키기 위하여, 용량을 크게 하는 것 외에, 종래 기술의 오프셋 보정 회로의 제 2 예와 같이, 차동 회로에 의한 오프셋 보정 전압의 샘플링을 실시하는 방법이 제안되어 있지만, 모두 회로 규모의 증대를 초래하고, LSI 화한 경우, 칩 사이즈의 증대, 제조 비용의 상승으로 이어진다.
게다가, 용량에 기억되는 전압은, 연산 증폭기의 오프셋 전압에 따른 아날로그 전압으로서, 이 전압은 시간의 경과와 함께 누설 전류 등에 의해 변동되기 때문에, 주기적으로 리플레시시킬 필요가 있다. 따라서, 용량을 사용한 방법으로는, 오프셋 보정 전압을 기억하는 기억 상태와, 통상적인 연산 증폭기로서 동작하는 상태를 교대로 반복함으로써 오프셋의 보정을 실시한다. 오프셋 보정 전압 의 기억 상태에 있어서는, 통상적인 앰프로서 동작할 수 없기 때문에, 출력 신호를 이용할 수 없는 기간이 주기적으로 발생한다.
최근 대형화된 액정 패널에 있어서는, 표시 화소수의 증가에 수반하여, 1 화소 당 이용할 수 있는 표시 전압의 인가 시간이 짧아지고 있기 때문에, 고속의 전압 인가를 실시할 필요가 있다. 따라서, 액정 구동 회로로는, 연속적인 전압 출력을 할 수 있는 것이 바람직하고, 종래 기술에 따른 오프셋 보정 회로는 매우 채용하기 어려워지고 있다. 해결책으로서, 2 조의 회로를 준비하고, 교대로 오프셋 보정과 출력 구동을 실시함으로써 연속 구동을 하는 방법도 제안되고 있지만, 회로 규모가 2 배가 되는 점에서 고비용화는 피할 수 없다.
본 발명은, 상기의 문제점을 감안하여 이루어진 것으로서, 그 목적은, 빈번한 리플레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 격차를 흡수하여 오프셋 보정을 실시할 수 있는 오프셋 보정 장치, 및 그것을 구비한 반도체 장치, 표시 장치, 그리고 오프셋 보정 방법, 노이즈 검지 장치, 노이즈 검지 방법을 실현하는 데에 있다.
상기의 목적을 달성하기 위하여, 본 발명의 오프셋 보정 장치는, 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기를 구비하고, 상기 연산 증폭기의 출력으로부터 상기 비반전 입력 단자 및 상기 반전 입력 단자로의 피드백을 가하지 않은 상태에서, 상기 비반전 입력 단자와 상기 반전 입력 단자를 단락하였을 때의 상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 기억부에 기억하고, 상기 기억부에 기억된 상기 논리 신호를 사용하여 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정한다.
상기의 발명에 의하면, 연산 증폭기의 출력으로부터 비반전 입력 단자 및 반전 입력 단자로의 피드백을 가하지 않은 상태에서, 비반전 입력 단자와 반전 입력 단자를 단락하여 입력 전압을 제로로 하기 때문에, 연산 증폭기의 출력 전압의 기준치로부터의 어긋남을 오프셋으로서 도출할 수 있음과 함께, 양음의 오프셋이 발생하고 있는 상태를 출력 전압이 포화된 상태로서 도출하는 것이 용이해진다.
그리고, 연산 증폭기의 출력 전압의 오프셋을, 출력 전압이 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 기억부에 기억하고, 기억된 논리 신호를 사용하여 출력 전압의 오프셋을 보정하기 때문에, 아날로그 전압을 기억할 때와 같은 큰 용량이나 빈번한 리플레시를 필요로 하지 않는다. 또한, 개개의 오프셋에 대응한 오프셋 보정을 실시할 수 있기 때문에, 오프셋의 랜덤 격차를 저감시킬 수 있고, 특히 큰 소자 사이즈로의 설계나, LSI 의 마스크 레이아웃 설계상의 특별한 배려를 필요로 하지 않고, 칩 사이즈의 저감·저비용화가 가능해진다.
이상에 의해, 빈번한 리플레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 격차를 흡수하여 오프셋 보정을 실시할 수 있는 오프셋 보정 회로를 실현할 수 있다는 효과를 나타낸다.
상기의 목적을 달성하기 위하여, 본 발명의 오프셋 보정 장치는, 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기를 구비하고, 상기 비반전 입력 단자와 상기 반전 입력 단자를 단락하기 위한 제 1 스위치 소자와, 상기 비반전 입력 단자와 상기 반전 입력 단자 중 어느 일방을, 상기 연산 증폭기의 통상적인 동작시에 대응하는 신호 입력 단자로부터 개방하기 위한 제 2 스위치 소자와, 상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 래치하여 제 1 래치 신호로서 출력하는 적어도 1 개의 래치 회로를 갖는 래치부와, 상기 래치부로부터 여러 차례 시계열로 입력되는 상기 제 1 래치 신호를 순차로 래치하여 기억하고, 순차하여 기억된 제 1 래치 신호를 포함시켜 복수 비트의 제 2 래치 신호로서 출력하는 것이 가능한 기억부와, 상기 기억부로부터 출력되는 상기 제 2 래치 신호에 따라 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정하기 위한 오프셋 보정용 신호를 생성하여 상기 연산 증폭기에 입력하는 제어 회로를 구비하고 있다.
상기의 발명에 의하면, 제 1 스위치 소자로 연산 증폭기의 비반전 입력 단자와 반전 입력 단자를 단락하고, 제 2 스위치 소자로 비반전 입력 단자와 반전 입력 단자 중 어느 일방을, 연산 증폭기의 통상적인 동작시에 대응하는 신호 입력 단자로부터 개방시킴으로써, 연산 증폭기를 콤퍼레이터로서 동작시키게 됨과 함께 입력 전압이 제로가 되기 때문에, 연산 증폭기의 출력 전압의 기준치로부터의 어긋남을 오프셋으로서 도출할 수 있음과 함께, 양음의 오프셋이 발생하고 있는 상태를 출력 전압이 포화된 상태로서 도출하는 것이 용이해진다.
그리고, 래치부의 래치 회로가, 연산 증폭기의 출력 전압의 오프셋을, 출력 전압이 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 래치하여 제 1 래치 신호로서 출력한다. 기억부는, 래치부로부터 여러 차례 시계열로 입력되는 제 1 래치 신호를 순차로 래치하여 기억하고, 순차 래치하여 기억된 제 1 래치 신호를 포함시켜 복수 비트의 제 2 래치 신호로서 출력하기 때문에, 제어 회로가 래치부로부터 출력되는 제 2 래치 신호에 따른 오프셋 보정용 신호를 생성하여 연산 증폭기에 입력한 결과의 오프셋이 다시 제 2 래치 신호로서 제어 회로에 입력되고, 이 동작이 반복되어 오프셋 보정이 완료된다.
이와 같이, 연산 증폭기의 출력 전압의 오프셋을 2 값의 논리 신호로서 기억하고, 기억된 논리 신호를 사용하여 출력 전압의 오프셋을 보정하기 때문에, 아날로그 전압을 기억할 때와 같은 큰 용량이나 빈번한 리플레시를 필요로 하지 않는다. 또한, 개개의 오프셋에 대응한 오프셋 보정을 실시할 수 있기 때문에, 오프셋의 랜덤 격차를 저감시킬 수 있고, 특히 큰 소자 사이즈로의 설계나, LSI 의 마스크 레이아웃 설계상의 특별한 배려를 필요로 하지 않고, 칩 사이즈의 저감·저비용화가 가능해진다.
이상에 의해, 빈번한 리플레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 격차를 흡수하여 오프셋 보정을 실시할 수 있는 오프셋 보정 장치를 실현할 수 있다는 효과를 나타낸다.
상기의 목적을 달성하기 위하여, 본 발명의 오프셋 보정 장치는, 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기를 구비하고, 상기 비반전 입력 단자와 상기 반전 입력 단자를 단락하기 위한 제 1 스위치 소자와, 상기 비반전 입력 단자와 상기 반전 입력 단자 중 어느 일방을, 상기 연산 증폭기의 통상적인 동작시에 대응하는 신호 입력 단자로부터 개방하기 위한 제 2 스위치 소자와, 상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 래치하여 제 1 래치 신호로서 출력하는 래치 회로를 복수 갖고, 각 상기 래치 회로의 래치 동작을 실시하는 타이밍은 독립적으로 설정 가능하여, 래치 동작을 실시하기까지의 각 상기 래치 회로의 출력을 제 1 논리치 또는 제 2 논리치 중의 어느 하나의 논리치로 확정한 상기 제 1 래치 신호로 하고, 모든 상기 래치 회로의 상기 제 1 래치 신호를 복수 비트의 제 2 래치 신호로서 출력하는 기억부와, 상기 기억부로부터 출력되는 상기 제 2 래치 신호에 따라 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정하기 위한 오프셋 보정용 신호를 생성하여 상기 연산 증폭기에 입력하는 제어 회로를 구비하고 있다.
상기의 발명에 의하면, 제 1 스위치 소자로 연산 증폭기의 비반전 입력 단자와 반전 입력 단자를 단락하고, 제 2 스위치 소자로 비반전 입력 단자와 반전 입력 단자 중 어느 일방을, 연산 증폭기의 통상적인 동작시에 대응하는 신호 입력 단자로부터 개방함으로써, 연산 증폭기를 콤퍼레이터로서 동작시키게 됨과 함께 입력 전압이 제로가 되기 때문에, 연산 증폭기의 출력 전압의 기준치로부터의 어긋남을 오프셋으로서 도출할 수 있음과 함께, 양음의 오프셋이 발생하고 있는 상태를 출력 전압이 포화된 상태로서 도출하는 것이 용이해진다.
그리고, 래치부의 래치 회로가, 연산 증폭기의 출력 전압의 오프셋을, 출력 전압이 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 래치하여 제 1 래치 신호로서 출력한다. 이 래치 회로는 복수 형성되어 있고, 각 래치 회로의 래치 동작을 실시하는 타이밍은 독립적으로 설정 가능하여, 래치 동작을 실시하기까지의 각 래치 회로의 출력은 제 1 논리치 또는 제 2 논리치 중의 어느 하나의 논리치로 확정해 두고, 이것을 제 1 래치 신호로 한다. 이로써, 모든 래치 회로로부터 항상 제 1 래치 신호가 출력되어 있는 상태가 되고, 래치부는, 모든 래치 회로의 제 1 래치 신호를 복수 비트의 제 2 래치 신호로서 출력한다.
제어 회로는 래치부로부터 출력되는 제 2 래치 신호에 따른 오프셋 보정용 신호를 생성하여 연산 증폭기에 입력하지만, 각 래치 회로의 래치 동작을 실시하는 타이밍이 독립적으로 설정 가능한 점에서, 래치 동작을 가장 빨리 실시한 래치 회로의 제 1 래치 신호가 반영된 제 2 래치 신호에 따른 오프셋 보정이 먼저 실시되고, 그 결과의 오프셋이 다음으로 래치 동작을 실시하는 래치 회로의 제 1 래치 신호가 반영된 제 2 래치 신호로서 제어 회로에 입력되고, 이 동작이 반복되어 오프셋 보정이 완료된다.
이와 같이, 연산 증폭기의 출력 전압의 오프셋을 2 값의 논리 신호로서 기억하고, 기억된 논리 신호를 사용하여 출력 전압의 오프셋을 보정하기 때문에, 아날로그 전압을 기억할 때와 같은 큰 용량이나 빈번한 리플레시를 필요로 하지 않는다. 또한, 개개의 오프셋에 대응한 오프셋 보정을 실시할 수 있기 때문에, 오프셋의 랜덤 격차를 저감시킬 수 있고, 특히 큰 소자 사이즈로의 설계나, LSI 의 마스크 레이아웃 설계상의 특별한 배려를 필요로 하지 않고, 칩 사이즈의 저감·저 비용화가 가능해진다.
이상에 의해, 빈번한 리플레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 격차를 흡수하여 오프셋 보정을 실시할 수 있는 오프셋 보정 장치를 실현할 수 있다는 효과를 나타낸다.
상기의 목적을 달성하기 위하여, 본 발명의 반도체 장치는, 상기 오프셋 보정 장치를 구비하고 있다.
상기의 발명에 의하면, 빈번한 리플레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 격차를 흡수하여 오프셋 보정을 실시할 수 있는 반도체 장치를 실현할 수 있다는 효과를 나타낸다.
상기의 목적을 달성하기 위하여, 본 발명의 표시 장치는, 상기 반도체 장치를 표시의 구동 장치로서 구비하고 있다.
상기의 발명에 의하면, 작은 회로 규모로 신뢰성이 높은 오프셋 보정을 실시할 수 있는 구동 장치를 사용한 고품위 표시의 표시 장치를 실현할 수 있다는 효과를 나타낸다.
상기의 목적을 달성하기 위하여, 본 발명의 반도체 장치는, 표시 패널에 각각 개별적으로 출력 전압을 공급하는 복수의 연산 증폭기를 구비한 반도체 장치로서, 상기 연산 증폭기의 출력으로부터 상기 비반전 입력 단자 및 상기 반전 입력 단자로의 피드백을 가하지 않은 상태에서, 상기 비반전 입력 단자와 상기 반전 입력 단자를 단락시켜 상기 연산 증폭기의 출력 전압의, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대한 오프셋을 생성하는 오프셋 생성부와, 상기 오프셋 생성부가 생성한 상기 오프셋을, 상기 출력 전압이 상기 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 복수 비트의 2 값의 논리 신호로서 기억하는 기억부와, 상기 표시 패널의 전원 투입시, 상기 반도체 장치의 동작시, 혹은 상기 반도체 장치와 동등한 기능을 갖는 다른 반도체 장치의 동작시에, 상기 오프셋 생성부에 대하여, 상기 오프셋의 생성을 트리거하는 오프셋 생성 제어부를 구비하고 있다.
상기의 발명에 의하면, 빈번한 리플레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 격차를 흡수하여 오프셋 보정을 실시할 수 있는 반도체 장치를 실현할 수 있다는 효과를 나타낸다.
상기의 목적을 달성하기 위하여, 본 발명의 표시 장치는, 표시 패널에 각각 개별적으로 출력 전압을 공급하는 복수의 연산 증폭기를 구비한 반도체 장치를 포함하는 표시 장치로서, 상기 반도체 장치는, 상기 연산 증폭기의 출력으로부터 상기 비반전 입력 단자 및 상기 반전 입력 단자로의 피드백을 가하지 않은 상태에서, 상기 비반전 입력 단자와 상기 반전 입력 단자를 단락시켜 상기 연산 증폭기의 출력 전압의, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대한 오프셋을 생성하는 오프셋 생성부와, 상기 오프셋 생성부가 생성한 상기 오프셋을, 상기 출력 전압이 상기 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 복수 비트의 2 값의 논리 신호로서 기억하는 기억부와, 상기 표시 패널의 전원 투입시, 상기 반도체 장치의 동작시, 혹은 상기 반도체 장치와 동등한 기능을 갖는 다른 반도체 장치의 동작시에, 상기 오프셋 생성부에 대하여, 상기 오프셋의 생성을 트리거하는 오프셋 생성 제어부를 포함하고 있다.
상기의 발명에 의하면, 작은 회로 규모로 신뢰성이 높은 오프셋 보정을 실시할 수 있는 구동 장치를 사용한 고품위 표시의 표시 장치를 실현할 수 있다는 효과를 나타낸다.
상기의 목적을 달성하기 위하여, 본 발명의 오프셋 보정 방법은, 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기의 출력으로부터 상기 비반전 입력 단자 및 상기 반전 입력 단자로의 피드백을 가하지 않은 상태에서, 상기 비반전 입력 단자와 상기 반전 입력 단자를 단락시켰을 때의 상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 기억하고, 기억된 상기 논리 신호를 사용하여 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정한다.
상기의 발명에 의하면, 빈번한 리플레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 격차를 흡수하여 오프셋 보정을 실시할 수 있는 오프셋 보정 방법을 실현할 수 있다는 효과를 나타낸다.
상기의 목적을 달성하기 위하여, 본 발명의 노이즈 검지 방법은, 외란 (外亂)이 되는 노이즈를 검지하기 위한 논리치를 기억하고, 상기 노이즈에 의해 기억 되어 있는 상기 논리치가 변화되면, 상기 노이즈를 검지하였다고 판정한다.
상기의 발명에 의하면, 기억된 논리치의 변화는, 외란이 되는 노이즈가 침입한 것을 적절히 반영하고 있기 때문에, 노이즈 검지를 양호하게 실시할 수 있다는 효과를 나타낸다.
상기의 목적을 달성하기 위하여, 본 발명의 노이즈 검지 장치는, 외란이 되는 노이즈를 검지하기 위한 논리치를 기억하는 검지 기억부를 구비하고, 상기 노이즈에 의해 상기 검지 기억부에 기억되어 있는 논리치가 변화되면, 상기 노이즈를 검지하였다고 판정한 것을 나타내기 위한 판정 신호를 출력한다.
상기의 발명에 의하면, 검지 기억부에 기억된 논리치의 변화는, 외란이 되는 노이즈가 침입한 것을 적절히 반영하고 있기 때문에, 노이즈 검지를 양호하게 실시할 수 있다는 효과를 나타낸다.
상기의 목적을 달성하기 위하여, 본 발명의 반도체 장치는, 상기 노이즈 검지 장치를 구비하고 있다.
상기의 발명에 의하면, 노이즈 검지를 양호하게 실시할 수 있는 반도체 장치를 실현할 수 있다는 효과를 나타낸다.
본 발명의 표시 장치는, 상기의 목적을 달성하기 위하여, 상기 반도체 장치를 표시의 구동 장치로서 구비하고 있다.
상기의 발명에 의하면, 노이즈 검지 결과를 표시의 구동에 양호하게 사용할 수 있는 표시 장치를 실현할 수 있다는 효과를 나타낸다.
본 발명의 반도체 장치는, 상기의 목적을 달성하기 위하여, 표시 패널에 각 각 개별적으로 출력 전압을 공급하는 복수의 연산 증폭기를 구비한 반도체 장치로서, 상기 각 연산 증폭기와, 상기 각 연산 증폭기의 출력 전압의 오프셋을 기억하는 기억부와, 그 기억부에 기억하는 상기 오프셋을 생성하는 오프셋 생성부와, 전원 투입시, 상기 반도체 장치의 동작시, 혹은 상기 반도체 장치와 동등한 기능을 갖는 다른 반도체 장치의 동작시에, 상기 오프셋 생성부에 대하여 상기 오프셋의 생성을 트리거하는 오프셋 생성 제어부를 포함한다.
상기의 발명에 의하면, 빈번한 리플레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 격차를 흡수하여 오프셋 보정을 실시할 수 있는 반도체 장치를 실현할 수 있다는 효과를 나타낸다.
본 발명의 표시 장치는, 상기의 목적을 달성하기 위하여, 표시 패널에 각각 개별적으로 출력 전압을 공급하는 복수의 연산 증폭기를 구비한 반도체 장치를 포함하는 표시 장치로서, 상기 반도체 장치는, 상기 각 연산 증폭기와, 상기 각 연산 증폭기의 출력 전압의 오프셋을 기억하는 기억부와, 그 기억부에 기억하는 상기 오프셋을 생성하는 오프셋 생성부와, 전원 투입시, 상기 반도체 장치의 동작시, 혹은 상기 반도체 장치와 동등한 기능을 갖는 다른 반도체 장치의 동작시에, 상기 오프셋 생성부에 대하여 상기 오프셋의 생성을 트리거하는 오프셋 생성 제어부를 포함하고 있다.
상기의 발명에 의하면, 작은 회로 규모로 신뢰성이 높은 오프셋 보정을 실시할 수 있는 구동 장치를 사용한 고품위 표시의 표시 장치를 실현할 수 있다는 효과를 나타낸다.
본 발명의 다른 목적, 특징, 및 우수한 점은 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로 명백해질 것이다.
본 발명을 통해, 빈번한 리플레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 격차를 흡수하여 오프셋 보정을 실시할 수 있는 오프셋 보정 장치, 및 그것을 구비한 반도체 장치, 표시 장치, 그리고 오프셋 보정 방법, 노이즈 검지 장치, 노이즈 검지 방법을 실현할 수 있다.
본 발명의 일 실시형태에 대하여 도 1 내지 도 15 에 기초하여 설명하면 이하와 같다.
도 1 에, 본 발명의 실시형태에 관련되는 제 1 오프셋 보정 회로를 구비한 연산 증폭기 회로 (오프셋 보정 장치 ; 1) 의 구성을 나타낸다.
연산 증폭기 회로 (1) 는, 연산 증폭기 (1a), 오프셋 보정 회로 (2), 동상 입력 단자 (IN1), 역상 입력 단자 (IN2) 및, 출력 단자 (OUT) 를 구비하고 있다. 또한, 연산 증폭기 (1a) 의 출력 전압의 오프셋은, 연산 증폭기 (1a) 의 비반전 입력 단자와 동상 입력 단자 (IN1) 사이에 동상 입력 신호의 입력 오프셋을 나타내는 전원으로서 삽입된 전압원 (Voff) 으로 나타나 있다. 따라서, 도면에서는 연산 증폭기 (1a) 자체는 오프셋의 원인이 제거된 것으로서 나타나 있지만, 실제로는 연산 증폭기 (1a) 의 내부에 오프셋의 원인이 포함되어 있다. 이하에서는 「도면상에서의 연산 증폭기 (1a)」라고 언급하였을 때에만, 전압원 (Voff) 이 상기 서술한 바와 같이 삽입되어 있는 것을 의미하는 것으로 한다.
동상 입력 단자 (IN1) 는 연산 증폭기 (1a) 의 비반전 입력 단자에 동상 입력 신호를 입력하기 위한 단자이며, 역상 입력 단자 (IN2) 는 연산 증폭기 (1a) 의 반전 입력 단자에 역상 입력 신호를 입력하기 위한 단자이다.
연산 증폭기 (1a) 에는 오프셋 조정 입력 단자 (OR) 가 형성되어 있다. 연산 증폭기 (1a) 의 입력 단자로는, 적어도 비반전 입력 단자와 반전 입력 단자가 구비되어 있으면 된다.
오프셋 보정 회로 (오프셋 생성부 ; 2) 는, 스위치 소자 (S1·S2), 래치 회로 (DL), 제어 회로 (2a), 래치 펄스 입력 단자 (CK) 및 리셋 신호 입력 단자 (RESET) 를 구비하고 있다.
스위치 소자 (제 1 스위치 소자 ; S1) 는, 연산 증폭기 (1a) 의 반전 입력 단자와 비반전 입력 단자 사이를 단락 및 개방한다. 도면상에서의 연산 증폭기 (1a) 에서는, 스위치 소자 (S1) 의 비반전 입력 단자측의 일단은, 전압원 (Voff) 의 동상 입력 단자 (IN1) 측의 일단에 접속되어 있다. 스위치 소자 (제 2 스위치 소자 ; S2) 는, 연산 증폭기 (1a) 의 반전 입력 단자와 역상 입력 단자 (IN2) 사이를 단락 및 개방한다. 또한, 스위치 소자 (S2) 는 연산 증폭기 (1a) 의 비반전 입력 단자와 동상 입력 단자 (IN1) 사이를 단락 및 개방하도록 형성되어 있어도 된다. 즉, 스위치 (S2) 는, 연산 증폭기 (1a) 의 통상적인 동작시에 반전 입력 단자 또는 비반전 입력 단자에 대응하는 신호 입력 단자로부터 개방 가능하도 록 형성되어 있으면 된다.
래치 회로 (DL) 는, 연산 증폭기 (1a) 의 출력 전압을 래치하는 논리 회로이고, 다이나믹한 회로가 아닌 스태틱한 회로로 구성된다. 클록 단자 (CK) 에 후술하는 래치 펄스가 입력되면, 연산 증폭기 (1a) 의 출력 전압을 입력 단자 (D) 로부터 래치하여 그것에 따른 논리치를 출력 단자 (Q) 로부터 출력한다. 이 출력 신호를 제 1 래치 신호로 한다. 출력 전압이 기준치에 대하여 양일 때에는, 즉 출력 전압이 기준치보다 높은 경우에는 논리치 “1” (제 1 논리치) 로 하고, 출력 전압이 기준치에 대하여 음일 때에는, 즉 출력 전압이 기준치 이하인 경우에는 논리치 “0” (제 2 논리치) 으로 한다. 이 기준치는, 연산 증폭기 (1a) 를 콤퍼레이터로서 동작시키고, 또한, 차동 입력을 제로로 하였을 때의 연산 증폭기 (1a) 의 이상적인 출력 전압이다. 편의상, 출력 전압이 기준치와 동일한 때를 논리치 “0” 으로 하고 있지만, 이것을 양의 논리치 “1” 에 포함시키는 것도 가능하다. 또한, 제 1 논리치를 “0”, 제 2 논리치를 “1” 이라고 해도 된다. 래치 회로 (DL) 는 오프셋 보정 회로 (2) 의 래치부를 구성하고 있는데, 래치부로서는 래치 회로를 적어도 1 개 구비하고 있으면 된다.
제어 회로 (2a) 는, 래치 회로 (DL) 로부터 출력된 논리치를 아날로그 전압의 오프셋 보정용 신호 (s1) 로 변환하여, 연산 증폭기 (1a) 의 오프셋 조정 입력 단자 (OR) 에 입력한다.
래치 펄스 입력 단자 (CCK) 에는 래치 회로 (DL) 의 래치 동작을 지시하는 래치 펄스가 입력된다. 리셋 펄스 입력 단자 (RRESET) 에는, 래치 회로 (DL) 및 제어 회로 (2a) 를 초기화하는 리셋 펄스가 입력된다. 리셋 펄스 입력 단자 (RRESET) 는 래치 회로 (DL) 의 리셋 입력 단자 (R) 및 제어 회로 (2a) 의 리셋 입력 단자 (RESET) 에 접속되어 있다.
도 1 의 연산 증폭기 회로 (1) 에 있어서 오프셋 보정을 실시하는 경우, 스위치 소자 (S2) 를 열고 스위치 소자 (S1) 를 닫음으로써, 연산 증폭기 (1a) 의 비반전 입력 단자와 반전 입력 단자는 연산 증폭기 (1a) 에 출력에서 입력으로의 피드백을 가하지 않은 상태에서 단락된다. 이로 인해, 연산 증폭기 (1a) 는 콤퍼레이터로서 동작한다. 그리고, 상기 단락에 의해 연산 증폭기 (1a) 의 차동 입력 전압은 제로가 되기 때문에, 이 때의 연산 증폭기 (1a) 의 출력 전압의 기준치로부터의 어긋남을 오프셋으로서 도출할 수 있다. 연산 증폭기 (1a) 가 콤퍼레이터로서 동작하고 있기 때문에 이득은 매우 크고, 출력 전압이 포화된 상태에서 오프셋을 도출하는 것이 용이하다. 이것은 래치 회로 (DL) 에 의해 연산 증폭기 (1a) 의 출력 전압을 래치할 때에, 오프셋이 소멸하기 직전까지 포화된 출력 전압을 래치할 수 있다는 이점이 있어, 출력 전압이 포화치로부터 저하되기 시작한 상태는 오프셋 보정이 완료되기 직전인 것을 나타내기 때문에, 정밀도가 높은 2 값으로 하는 것이 가능하다.
또한, 리셋 펄스 입력 단자 (RRESET) 에 리셋 펄스를 입력하여, 래치 회로 (DL) 및 제어 회로 (2a) 의 초기화를 실시한다. 이 때, 연산 증폭기 (1a) 가 양의 오프셋 전압을 갖고 있으면, 연산 증폭기 (1a) 의 개루프 이득 즉 콤퍼레이터로서의 이득이 충분히 큰 경우, 연산 증폭기 (1a) 의 출력 전압은 거의 양의 전원 전압 가까이까지 상승하여 포화된다. 반대로, 연산 증폭기 (1a) 가 음의 오프셋 전압을 갖고 있으면, 연산 증폭기 (1a) 의 개루프 이득이 충분히 큰 경우, 연산 증폭기 (1a) 의 출력 전압은 거의 음의 전원 전압 가까이까지 하강하여 포화된다.
이 2 종류의 출력 전압을 2 값의 논리 신호로 간주하고, “1” 및 “0” 의 논리치에 대응시켜 래치 펄스 입력 단자 (CCK) 에 래치 펄스를 입력함으로써, 래치 회로 (DL) 에 연산 증폭기 (1a) 의 출력 전압에 따른 논리치를 래치한다. “1” 및 “0” 의 논리치가 어떠한 값의 출력 전압에 대응하고 있는지는 전술한 바와 같다. 래치 회로 (DL) 의 Q 출력이 제어 회로 (2a) 에 입력되면, 제어 회로 (2a) 는 당해 Q 출력이 나타내는 논리값에 따라, 연산 증폭기 (1a) 의 출력 전압의 오프셋을 감소시키는 방향으로 오프셋 보정용 신호 (s1) 를 미세 조정한다. 오프셋 보정용 신호 (s1) 가 오프셋 조정 입력 단자 (OR) 에 입력된 연산 증폭기 (1a) 는, 이로 인해 오프셋이 보정된 출력 전압을 출력 단자 (OUT) 에 출력한다. 그리고, 래치 펄스 입력 단자 (CCK) 에 대한 래치 펄스 입력과, 오프셋 보정용 신호 (s1) 의 미세 조정을 필요한 횟수로 반복함으로써, 연산 증폭기 (1a) 의 출력 전압의 오프셋을 제로에 근접하도록 보정할 수 있다. 그동안, 상기 논리 신호의 “1” 및 “0” 의 논리치가 시계열적으로 제어 회로 (2a) 내의 복수 비트의 래치에 1 비트씩 순차로 축적되어 오프셋 보정용 신호 (s1) 가 서서히 변경된다. 오프셋 보정 회로 (2) 에서는, 제어 회로 (2a) 가 2 값의 논리 신호를 기억하는 기억부를 포함하고 있다. 기억부는 래치 회로 (DL) 로부터 여러 차례 시계열로 입력되는 제 1 래치 신호를 순차로 래치하여 기억하고, 순차 래치하여 기억된 제 1 래치 신호를 포함시켜 복수 비트의 제 2 래치 신호로서 출력한다. 제어 회로 (2a) 는 이 제 2 래치 신호로부터 오프셋 보정용 신호 (s1) 를 생성한다.
이와 같이, 오프셋 보정 회로 (2) 에서는, 2 값의 논리 신호는 각 비트가 가중되어 양자화된 논리치로 이루어지기 때문에, 기억된 당해 논리 신호를 아날로그 신호로 변환함으로써 그대로 오프셋 보정을 실시할 수 있다. 여기에서는, 오프셋이 양의 방향에 있을 때에 래치 회로 (DL) 가 논리치 “1” 을 출력하여, 래치가 몇 회째인지에 대응하는 가중에 의해 오프셋을 음의 방향으로 이동시키도록 하고, 오프셋이 음의 방향에 있을 때에 래치 회로 (DL) 가 논리치 “0” 을 출력하여, 상기 가중에 의해 오프셋을 양의 방향으로 이동시키도록 하고 있다. 이 이동량은 래치의 횟수를 거듭함에 따라 작아진다.
오프셋의 보정 완료 후, 스위치 소자 (S1) 를 열고 스위치 소자 (S2) 를 닫으면, 연산 증폭기 (1a) 는 통상적인 동작 상태가 된다. 오프셋 보정에 사용한 논리 신호의 데이터는, 래치 회로 (DL), 또는 제어 회로 (2a) 의 내부의, 도시되지 않은 기억 회로에 논리 데이터로서 보존되고, 1 회 보정을 완료한 후에는 그 보정 동작 상태를 계속 유지한다.
또한, 연산 증폭기 (1a) 에 출력에서 입력으로의 피드백을 가하지 않은 결과, 연산 증폭기 회로 (1) 가 트랜스 컨덕턴스 앰프가 되는 경우에는 출력 단자 (OUT) 를 부하에 접속한 상태로 하는 것이 바람직하다. 연산 증폭기 (1a) 의 출력 전압에 오프셋이 있는 경우, 그 오프셋은 출력 단자 (OUT) 로부터 출력되는 전류값의 차이로서 나타난다. 따라서, 연산 증폭기 (1a) 의 출력 전압은 후단 에 접속되는 부하에 흐르는 전류에 의해 결정된다. 만약, 연산 증폭기 (1a) 의 출력 전압에 오프셋이 없는 경우에 출력단의 PMOS 트랜지스터와 NMOS 트랜지스터에 흐르는 전류가 평형하도록 설계되어 있다면 부하측에 전류가 흐르지 않아 문제는 일어나지 않지만, 그 이외의 경우에는 부하측에 전류가 흐르려고 하기 때문에, 출력 단자 (OUT) 를 부하에 대하여 개방하고 있으면 출력 단자 (OUT) 에 이상 전압이 발생된다.
다음으로, 도 2 에 본 발명의 실시형태에 관련되는 제 2 오프셋 보정 회로를 구비한 연산 증폭기 회로 (오프셋 보정 장치 ; 11) 의 구성을 나타낸다.
연산 증폭기 회로 (11) 는, 도 1 의 연산 증폭기 회로 (1) 에 있어서 오프셋 보정 회로 (2) 가 오프셋 보정 회로 (12) 로 치환된 것이다. 오프셋 보정 회로 (오프셋 생성부 ; 12) 는, 오프셋 보정 회로 (2) 에 있어서 래치부를 구성하는 래치 회로 (DL) 가 래치 회로 (DL(n-1) ∼ DL0) 의 n 개의 래치 회로로 치환되고, 제어 회로 (2a) 가 DA 변환 회로 (12a) 로 치환된 것이다. n 개의 래치 회로 래치 회로 (DL(n-1) ∼ DL0) 는 기억부를 구성하고 있다. 또한, 래치 회로 (DL(n-1) ∼ DL0) 는 스태틱한 회로로 구성된다. 래치 펄스는 래치 회로 (DL(n-1) ∼ DL0) 의 각각에 형성된 래치 펄스 입력 단자 (CCK(n-1) ∼ CCK0) 의 각각에 개별적으로 입력되고, 래치 동작을 실시하는 타이밍이 독립적으로 설정 가능하다. 리셋 펄스는 래치 회로 (DL(n-1) ∼ DL0) 의 각각에 형성된 리셋 입력 단자 (RRESET) 에 공통으로 입력된다. 래치 회로 (DL(n-1) ∼ DL0) 의 각 출력을 제 1 래치 신호로 하고, 래치 회로 (DL(n-1) ∼ DL0) 의 전체 출력으로 이루어 지는 신호를 제 2 래치 신호로 한다. 래치 회로 (DL(n-1) ∼ DL0) 의 각각의 출력은, 연산 증폭기 (1a) 의 출력 전압의 래치 동작을 실시하기까지는 소정의 논리치, 예를 들어 “0” 으로 확정되어 있다.
또한, 연산 증폭기 (1a) 의 출력 단자와 래치 회로 (DL(n-1) ∼ DL0) 의 입력 단자 (D) 사이에 스위치 (S3) 가 삽입되어 있다. 그리고, 스위치 (S3) 와 래치 회로 (DL(n-1) ∼ DL0) 의 입력 단자 (D) 사이와, 전압원 (Vs) 과의 사이에 스위치 (S4) 가 삽입되어 있다. 전압원 (Vs) 은 래치 회로 (DL(n-1) ∼ DL0) 가 “1” 로 판정되는 양의 전압을 공급하는 전원이다.
이와 같이, 래치 회로 (DL(n-1) ∼ DL0) 에 의한 연산 증폭기 (1a) 의 출력 전압의 각 래치 동작 직전에, 래치 회로 (DL(n-1) ∼ DL0) 가 논리치 “1” 의 제 1 래치 신호를 출력하는 전압을 래치 회로 (DL(n-1) ∼ DL0) 에 입력함으로써, 각 래치 회로에 양의 오프셋이 존재하는 것으로써 제 1 래치 신호를 출력시키는 것이 되기 때문에, 모든 래치 회로 (DL(n-1) ∼ DL0) 를 확실하게 동작시켜, 오프셋 보정을 완료시킬 수 있다.
이와 같이, 도 2 의 구성에서는 최초로 논리 신호의 논리치를 임시 결정하고, 임시 결정한 논리치의 논리 신호에 따른 오프셋의 보정을 실시하여, 그 후의 출력 전압에 대한 논리치의 결정과, 결정한 논리치의 논리 신호에 따른 오프셋의 보정을 순차로 반복하여 전체의 오프셋 보정을 실시하도록 하고 있다.
최초로 논리 신호의 논리치를 임시 결정하기 때문에, 임시 결정한 논리치의 논리 신호에 따른 오프셋을 강제적으로 발생시킬 수 있다. 그리고, 이 발생시 킨 오프셋에 대한 오프셋 보정의 결과에 대한 논리치의 결정과, 결정된 논리치의 논리 신호에 따른 오프셋의 보정을 순차로 반복하여 실시하기 때문에, 오프셋을 제로로 수속(收束)시키도록 서서히 작게 하여 오프셋 보정을 실시할 수 있다.
래치 회로 (DL(n-1) ∼ DL0) 는 n 비트의 래치 회로로서 동작하고, 각각 래치 펄스가 입력되면 연산 증폭기 (1a) 의 출력 전압을 입력 단자 (D) 로부터 래치하여, 당해 출력 전압이 양이면 “1” 을, 음이면 “0” 을 출력 단자 (Q) 로부터 출력한다. 래치 회로 (DL(n-1) ∼ DL0) 의 출력 신호 (Dn-1 ∼ D0) 는, Dn-1 을 최상위 비트, D0 를 최하위 비트로서 바이너리로 가중된 논리치이다. 출력 신호 (Dn-1 ∼ D0) 는 당해 논리치로 이루어지는 2 값의 논리 신호로서 DA 변환 회로 (12a) 에 입력된다.
이와 같이, 오프셋 보정 회로 (12) 에서는, 2 값의 논리 신호는 각 비트가 가중되어 양자화된 논리치로 이루어진다.
DA 변환 회로 (제어 회로 ; 12a) 는, 디지털의 출력 신호 (Dn-1 ∼ D0) 를 디지털-아날로그 변환하여 아날로그 전압의 오프셋 보정용 신호 (s2) 를 발생하고, 연산 증폭기 (1a) 의 오프셋 조정 입력 단자 (OR) 에 입력한다. 오프셋 보정용 신호 (s2) 는, “1” 의 비트에 대해서는 그 비트의 가중에 대응하여 오프셋을 음의 방향으로 이동시키고, “0” 의 비트에 대해서는 오프셋을 이동시키지 않는 전압이 전체 비트만큼 가산된 전압이 된다.
도 2 의 연산 증폭기 회로 (11) 에 있어서 오프셋 보정을 실시하는 경우, 스위치 소자 (S2) 를 열고 스위치 소자 (S1) 를 닫음으로써, 연산 증폭기 (1a) 에 출 력에서 입력으로의 피드백을 가하지 않은 상태에서 연산 증폭기 (1a) 의 비반전 입력 단자와 반전 입력 단자를 단락한다. 또한, 리셋 펄스 입력 단자 (RRESET) 로부터 리셋 펄스를 입력하고, 래치 (DL(n-1) ∼ DL0) 의 초기화를 실시하여 출력 신호 (Dn-1 ∼ D0) 를 모두 “0” 으로 리셋한다. 이 때, DA 변환 회로 (12a) 는 n 비트의 2 진수 “00…0” 에 대응하는 오프셋 보정용 신호 (s2) 를 출력하고, 오프셋 조정 입력 단자 (OR) 에 부여한다. 여기에서, DA 변환 회로 (12a) 는 “00…0” 의 입력 신호에 대하여, 연산 증폭기 (1a) 의 출력 전압이 가장 강한 양의 오프셋을 갖도록 구성되어 있는 것으로 한다. 이 때, 연산 증폭기 (1a) 의 출력 전압은 양의 전원 전압까지 상승하여 포화된다.
다음으로, 스위치 (S3) 를 열고 스위치 (S4) 를 닫음으로써, 래치 회로 (DL (n-1)) 의 입력을 “1” 로 한 후, 래치 펄스 입력 단자 (CCK (n-1)) 에 래치 펄스를 입력하여 래치 회로 (DL (n-1)) 로 래치한다. DA 변환 회로 (12a) 의 입력 신호는 “10…0” 으로 변화한다. DA 변환 회로 (12a) 의 출력 신호인 오프셋 보정용 신호 (s2) 는 최상위 비트가 1 이 되었기 때문에, 연산 증폭기 (1a) 의 출력 전압의 오프셋을 최상위 비트 상당분만큼 음으로 이동시키도록 변화한다. 이 때, 아직 연산 증폭기 (1a) 의 출력 전압의 오프셋이 양의 상태이면, 당해 출력 전압은 양의 전원 전압까지 상승하여 포화되어 있고, 연산 증폭기 (1a) 의 오프셋이 음으로 변화하고 있으면, 출력 전압은 부의 전원 전압까지 하강하여 포화된다.
이어서, 스위치 (S4) 를 열고 스위치 (S3) 을 닫은 후, 래치 펄스 입력 단자 (CCK (n-1)) 에 래치 펄스를 입력하고, 연산 증폭기 (1a) 의 출력 전압을 래치 회 로 (DL (n-1)) 로 래치한다. 연산 증폭기 (1a) 의 출력 전압이 양으로 포화되어 있으면, 래치 회로 (DL (n-1)) 의 출력 신호 (Dn-1) 는 “1” 인 채이며, 연산 증폭기 (1a) 의 출력 전압이 음으로 포화되어 있으면, 래치 회로 (DL (n-1)) 의 출력 신호 (Dn-1) 는 “0” 이 된다.
계속하여, 마찬가지로, 스위치 (S3) 를 열고 스위치 (S4) 를 닫음으로써, 래치 회로 (DL (n-2)) 의 입력을 “1” 로 한 후, 래치 펄스 입력 단자 (CCK (n-2)) 에 래치 펄스를 입력하고 래치 회로 (DL (n-2)) 로 래치한다. DA 변환 회로 (12a) 의 입력 신호는 “11…0” 로 변화한다. DA 변환 회로 (12a) 의 출력 신호인 오프셋 보정용 신호 (s2) 는 최상위로부터 2 비트째가 1 이 되었기 때문에, 연산 증폭기 (1a) 의 출력 전압의 오프셋을 비트 상당분만큼 음으로 이동시키도록 변화한다. 이 때, 아직 연산 증폭기 (1a) 의 출력 전압의 오프셋이 양의 상태이면, 당해 출력 전압은 양의 전원 전압까지 상승하여 포화되고, 연산 증폭기 (1a) 의 오프셋이 음의 상태로 변화되고 있으면, 연산 증폭기 (1a) 의 출력 전압은 음의 전원 전압까지 하강하여 포화된다.
다음으로, 스위치 (S4) 를 열고 스위치 (S3) 를 닫은 후, 래치 펄스 입력 단자 (CCK (n-2)) 에 래치 펄스를 입력하고, 연산 증폭기 (1a) 의 출력 전압을 래치 회로 (DL (n-2)) 로 래치한다. 연산 증폭기 (1a) 의 출력 전압이 양으로 포화되어 있으면, 래치 회로 (DL (n-2)) 의 출력 신호 (Dn-2) 는 “1” 인 그대로이며, 연산 증폭기 (1a) 의 출력 전압이 음으로 포화되어 있으면, 래치 회로 (DL (n-2)) 의 출력 신호 (Dn-2) 는 “0” 이 된다.
이와 같이 하여, 각 래치 회로에서는, 먼저, 출력 신호를 “1” 로 하여 오프셋 보정을 실시한 결과, 연산 증폭기 (1a) 의 출력 전압이 양의 상태가 되는지 음의 상태가 되는지를 확인하고, 양의 상태가 되면 비트를 “1” 로 확정하고, 음의 상태가 되면 비트를 “0” 으로 확정한다.
이후, 상위 비트로부터 하위 비트를 향하여, 동일하게 순차로 래치 회로의 유지 데이터를 결정함으로써, 연산 증폭기 (1a) 의 출력 전압의 오프셋은 무한히 0 상태에 근접해간다.
최하위 비트 (D0) 의 값이 결정된 후, 스위치 소자 (S1) 를 열고 스위치 소자 (S2) 를 닫으면, 연산 증폭기 (1a) 는 통상적인 동작 상태가 된다. 오프셋 보정의 데이터는 래치 회로 (DL(n-1) ∼ DL0) 에 n 비트의 바이너리 데이터로서 보존되고, 1 회 보정을 완료한 후에는 그 상태를 계속 유지한다. 오프셋 보정 회로 (12) 에서는 래치 회로 (DL(n-1) ∼ DL0) 가 2 값의 논리 신호를 기억하는 기억 회로로 되어 있다.
이와 같이, 연산 증폭기 회로 (11) 에서는, 래치 회로 (DL(n-1) ∼ DL0) 는 시계열로 1 개씩 래치 동작을 실시한다. 래치 회로 (DL(n-1) ∼ DL0) 가 1 개씩 오프셋의 래치를 실시함으로써 래치 회로 각각에 가중을 실시할 수 있어, 오프셋 보정을 단계적으로 양호한 정밀도로 실시할 수 있다.
또한, 상기의 구성에서는, DA 변환 회로 (12a) 가 “00…0” 의 입력 신호에 대하여, 연산 증폭기 (1a) 의 출력 전압이 가장 강한 양의 오프셋을 갖도록 구성되어 있는 것으로 하였지만, 이것에 한정되지 않고, DA 변환 회로 (12a) 가 “00…0 ” 의 입력 신호에 대하여, 연산 증폭기 (1a) 의 출력 전압이 가장 강한 음의 오프셋을 갖도록 구성되어 있어도 상관없다. 이 경우, 래치 회로 (DL(n-1) ∼ DL0) 의 각각은, 연산 증폭기 (1a) 의 출력 전압이 음의 오프셋을 갖고 있는 경우에는 “1” 을 출력하여 DA 변환 회로 (12a) 가 대응하는 비트에 대하여 오프셋을 양의 방향으로 이동시키는 전압을 할당함과 함께, 연산 증폭기 (1a) 의 출력 전압이 양의 오프셋을 갖고 있는 경우에는 “0” 을 출력하여 DA 변환 회로 (12a) 가 대응하는 비트에 대하여 오프셋을 이동시키지 않는 전압을 할당하면 된다. 또한, 상기 “1” 과 “0” 은 서로 논리가 구별되면 되기 때문에, 상호 교체가 가능하다.
다음으로, 도 3 에 본 발명의 실시형태에 관련되는 제 3 오프셋 보정 회로를 구비한 연산 증폭기 회로 (오프셋 보정 장치 ; 21) 의 구성을 나타낸다.
연산 증폭기 회로 (21) 는, 도 2 의 연산 증폭기 회로 (11) 에 있어서 연산 증폭기 (1a) 를 사용한 볼티지 팔로워로서 구성된 회로이며, 또한, 오프셋 보정 회로 (12) 가 오프셋 보정 회로 (22) 로 치환된 것이다. 오프셋 보정 회로 (오프셋 생성부 ; 22) 는 오프셋 보정 회로 (12) 에 있어서, 래치 회로 (DL(n-1) ∼ DL0) 가 래치 회로 (DLL3 ∼ DLL0) 로 치환되고, DA 변환 회로 (12a) 가 DA 변환 회로 (22a) 로 치환된 것이다. 또한, 래치 회로 (DDL3 ∼ DDL0) 는 스태틱한 회로로 구성된다.
또한, 스위치 소자 (S1) 의 ON/OFF 를 제어하는 신호를 신호 (NULL), 스위치 소자 (S2) 의 ON/OFF 를 제어하는 신호를 신호 (NULL) 의 반전 신호인 신호/NULL (널 바) 로 한다.
래치 회로 (DDLk ; k = 0, 1, 2, 3) 는, 세트 입력 단자 (SETk) 에 세트 신호가 입력되면, 출력 데이터 (Dk) 로서 High 레벨의 전압 (논리치 “1”) 을, 출력 데이터/Dk (Dk 바) 로서 Low 레벨의 전압 (논리치 “0”) 을 출력한다. 또한, 래치 회로 (DDLk) 는 리셋 입력 단자 (RSTk) 에 리셋 신호가 입력되면, 연산 증폭기 (1a) 의 출력 전압을 래치하고, 그 전압을 “1” 이나 “0” 의 논리치로 간주하여 “1” 의 경우에는 High 레벨의 전압을, “0” 의 경우에는 Low 레벨의 전압을 각각 출력 데이터 (Dk) 로서 출력한다. 또한, 동시에 출력 데이터 (Dk) 의 논리치를 반전시킨 논리치를 출력 데이터/Dk (Dk 바) 로서 출력한다. 또한, 래치 회로 (DDLk) 는 래치 회로 (DDLk) 의 전체에 공통된 리셋 입력 단자 (RSTALL) 로부터 리셋 신호가 입력되면, 일제히 출력 데이터 (Dk) 로서 Low 레벨의 전압을, 출력 데이터/Dk (Dk 바) 로서 High 레벨의 전압을 출력한다. 래치 회로 (DDLk) 에 일단, 세트 신호가 입력되면, 리셋 입력 단자 (RSTk) 또는 리셋 입력 단자 (RSTALL) 로부터 리셋 신호가 입력될 때까지, 출력 데이터 (Dk) 는 High 레벨의 전압을, 출력 데이터/Dk (Dk 바) 는 Low 레벨의 전압을 유지한다. 또한, 리셋 입력 단자 (RSTALL) 로부터 래치 회로 (DDLk) 에 일단, 리셋 신호가 입력되면, 세트 신호가 입력될 때까지, 출력 데이터 (Dk) 는 Low 레벨의 전압을, 출력 데이터/Dk (Dk 바) 는 High 레벨의 전압을 유지한다.
DA 변환 회로 (제어 회로 ; 22a) 는, 래치 회로 (DDL3 ∼ DDL0) 로부터 입력되는 출력 데이터 (D3 ∼ D0) 및 출력 데이터/D3 ∼ /D0 에 기초하여, 연산 증폭기 (1a) 의 오프셋 조정 입력 단자 (OR) 에 입력하는 오프셋 보정용 신호 (VCAL) 의 아날로그 전압 레벨을 선택하여 출력하는 DA 변환 회로이다. 래치 회로 (DDL3 ∼ DDL0) 의 출력 데이터 (D3 ∼ D0) 의 4 비트로는 16 가지의 아날로그 전압 레벨을 표시할 수 있기 때문에, 오프셋 보정용 신호 (VCAL) 로서 전압 (VCAL0 ∼ VCAL15) 이 준비되어 있다. 여기에서는, VCAL0, VCAL1, …, VCAL15 의 순서대로 전압 레벨이 큰 것으로 한다. 또한, 출력 데이터 (D3) 가 최상위 비트이고, 출력 데이터 (D2), 출력 데이터 (D1) 의 순서대로 하위 비트가 되어, 출력 데이터 (D0) 가 최하위 비트인 것으로 한다.
DA 변환 회로 (22a) 는 트리 형상으로 배치된 다수의 스위치 소자를 구비하고 있어, 이들 스위치 소자는 출력 데이터 (D3 ∼ D0) 및 출력 데이터/D3 ∼ /D0 에 의해, 당해 출력 데이터에 대응한 전압 (VCAL0 ∼ VCAL15) 중 어느 1 개가 오프셋 조정 입력 단자 (OR) 에 입력되는 경로를 구성하도록 ON/OFF 된다. 각 스위치 소자는 입력되는 출력 데이터가 High 레벨의 전압일 때에 ON 상태가 되고, Low 레벨의 전압일 때 OFF 상태가 된다. 그리고, 출력 데이터 (D3 ∼ D0) 의 4 비트로 표시되는 2 진수가 큰 순서대로, VCAL0, VCAL1, …, VCAL15 의 순서로 오프셋 보정용 신호 (VCAL) 가 오프셋 조정 입력 단자 (OR) 에 입력된다. VCAL0, VCAL1, …, VCAL15 의 순서로 오프셋을 양의 방향으로 이동시키는 작용이 강하다.
도 4 에, 도 3 의 연산 증폭기 회로 (21) 의 동작을 타이밍 차트로 나타낸다. 연산 증폭기 회로 (21) 는, 도 2 의 연산 증폭기 회로 (12) 에 있어서 1 비트의 값을 결정하는 데에 2 번 래치 펄스 (CCK) 를 입력하는 대신에, 세트 신호와 리셋 신호를 나누어 별도로 1 회씩 펄스를 입력하는 점을 제외하면, 동일한 동 작을 실시한다. 즉, 연산 증폭기 회로 (21) 에 있어서는, 래치 회로 (DDLk) 로 래치되는 논리 신호는 세트 입력 단자 (SETk) 및 리셋 단자 (RSTALL) 가 구비되어 있음으로써, 연산 증폭기 (1a) 의 출력 전압과는 독립적으로 설정 가능하다.
도 4 에 나타내는 바와 같이, 먼저, 신호 (NULL) 를 High 레벨의 전압, 신호/NULL 을 Low 레벨의 전압으로 함으로써, 스위치 소자 (S1) 를 닫고 스위치 소자 (S2) 를 연다. 이로 인해, 연산 증폭기 (1a) 에 출력에서 입력으로의 피드백을 가하지 않은 상태에서, 연산 증폭기 (1a) 의 비반전 입력 단자와 반전 입력 단자를 단락한다. 그리고, 래치 회로 (DDL3 ∼ DDL0) 에 리셋 입력 단자 (RSTALL) 로부터 리셋 신호로서 High 레벨의 전압을 입력함으로써, 출력 데이터 (D3 ∼ D0) 를 Low 레벨의 전압, 출력 데이터/D3 ∼ /D0 을 High 레벨의 전압으로 한다. 이로써, 오프셋 보정용 신호 (VCAL) 로서 전압 (VCAL0) 을 선택한다. 전압 (VCAL0) 으로 연산 증폭기 (1a) 의 출력 전압의 오프셋을 보정하면, 도 4 에 「연산 증폭기의 오프셋의 상태예」에서 나타낸 바와 같이, 출력 전압에는 양의 방향으로 가장 강한 오프셋이 나타난다. 이 때, 출력 전압은 도 4 에 「OUT 출력의 상태예」에서 나타낸 바와 같이, 양의 방향으로 포화된다.
이어서, 래치 회로 (DDL3) 에 세트 입력 단자 (SET3) 로부터 세트 신호로서 High 레벨의 전압을 입력함으로써, 출력 데이터 (D3 ∼ D0) 로 표시되는 4 비트를 “1000” 으로 한다. 이로 인해, 오프셋 보정용 신호 (VCAL) 로서 전압 (VCAL8) 이 선택된다. 전압 (VCAL8) 이 오프셋 조정 입력 단자 (OR) 에 입력되면, 연산 증폭기 (1a) 의 출력 전압의 오프셋은 음의 방향으로 이동한다. 이 경우에 출력 전압에 남아 있는 오프셋은 도 4 의 「연산 증폭기의 오프셋의 상태예」에서 나타나 있는 바와 같이 양의 방향으로서, 출력 전압은 「OUT 출력의 상태예」에 나타내는 바와 같이 여전히 포화되어 있지만, 이 오프셋이 양음의 어느 방향에 남아 있는지를 확인하기 위하여, 이어서, 래치 회로 (DDL3) 에 리셋 입력 단자 (RST3) 로부터 리셋 신호로서 High 레벨의 전압을 입력함으로써, 래치 회로 (DDL3) 로 연산 증폭기 (1a) 의 출력 전압을 래치한다. 이 때, 도 4 의 「OUT 출력의 상태예」에 나타내는 바와 같이 출력 전압이 양의 방향으로 포화되어 있으면, 래치 회로 (DDL3) 의 출력 데이터 (D3) 는 “1” 이 되기 때문에, 출력 데이터 (D3 ; Bit3) 를 “1” 로 결정하여 유지한다. 이 때, 연산 증폭기 (1a) 의 출력 전압은 “1000” 에 대응하는 전압 (VCAL8) 의 오프셋 보정용 신호 (VCAL) 로 보정된 값 그대로이다.
또한, 래치 회로 (DDL3) 에 리셋 입력 단자 (RST3) 로부터 리셋 신호로서 High 레벨의 전압을 입력했을 때에, 출력 전압이 음의 방향으로 포화되어 있으면, 래치 회로 (DDL3) 의 출력 데이터 (D3) 는 “0” 이 되기 때문에, 출력 데이터 (D3 ; Bit3) 를 “0” 으로 결정하여 유지한다. 이 때, 연산 증폭기 (1a) 의 출력 전압은, “0000” 에 대응하는 전압 (VCAL0) 의 오프셋 보정용 신호 (VCAL) 로 보정된 값으로 복귀된다.
이어서, 래치 회로 (DDL2) 에 세트 입력 단자 (SET2) 로부터 세트 신호로서 High 레벨의 전압을 입력함으로써, 출력 데이터 (D3 ∼ D0) 로 표시되는 4 비트를 “1100” 으로 한다. 이로 인해, 오프셋 보정용 신호 (VCAL) 로서 전압 (VCAL12) 이 선택된다. 전압 (VCAL12) 이 오프셋 조정 입력 단자 (OR) 에 입력되면, 연산 증폭기 (1a) 의 출력 전압의 오프셋은 음의 방향으로 이동한다. 이 경우에 출력 전압에 남아 있는 오프셋은 도 4 의 「연산 증폭기의 오프셋의 상태예」에서 나타나 있는 바와 같이 음의 방향이 되어, 출력 전압은 「OUT 출력의 상태예」에 나타내는 바와 같이 음의 방향으로 포화되지만, 이 오프셋의 양음 중 어느 방향에 남아 있는지를 확인하기 위하여, 이어서, 래치 회로 (DDL2) 에 리셋 입력 단자 (RST2) 로부터 리셋 신호로서 High 레벨의 전압을 입력함으로써, 래치 회로 (DDL2) 로 연산 증폭기 (1a) 의 출력 전압을 래치한다. 이 때, 도 4 의 「OUT 출력의 상태예」에 나타내는 바와 같이 출력 전압이 음의 방향으로 포화되어 있으면, 래치 회로 (DDL2) 의 출력 데이터 (D2) 는 “0” 이 되기 때문에, 출력 데이터 (D2 ; Bit2) 를 “0” 으로 결정하여 유지한다. 이 때, 연산 증폭기 (1a) 의 출력 전압은, “1000” 에 대응하는 전압 (VCAL8) 의 오프셋 보정용 신호 (VCAL) 로 보정된 값으로 복귀된다.
또한, 래치 회로 (DDL2) 에 리셋 입력 단자 (RST2) 로부터 리셋 신호로서 High 레벨의 전압을 입력함으로써, 래치 회로 (DDL2) 로 연산 증폭기 (1a) 의 출력 전압을 래치하였을 때에 출력 전압이 양의 방향으로 포화되어 있으면, 래치 회로 (DDL2) 의 출력 데이터 (D2) 는 “1” 이 되기 때문에, 출력 데이터 (D2 ; Bit2) 를 “1” 로 결정하여 유지한다. 이 때, 연산 증폭기 (1a) 의 출력 전압은, “1100” 에 대응하는 전압 (VCAL12) 의 오프셋 보정용 신호 (VCAL) 로 보정된 값 그대로가 된다.
다음으로, 래치 회로 (DDL1) 에 세트 입력 단자 (SET1) 로부터 세트 신호로서 High 레벨의 전압을 입력함으로써, 출력 데이터 (D3 ∼ D0) 로 표시되는 4 비트를 “1010” 으로 한다. 이로 인해, 오프셋 보정용 신호 (VCAL) 로서 전압 (VCAL10) 이 선택된다. 전압 (VCAL10) 이 오프셋 조정 입력 단자 (OR) 에 입력되면, 연산 증폭기 (1a) 의 출력 전압의 오프셋은 음의 방향으로 이동한다. 이 경우에 출력 전압에 남아 있는 오프셋은 도 4 의 「연산 증폭기의 오프셋의 상태예」에서 나타나 있는 바와 같이 약간 양의 방향으로서 (도면에서는 거의 제로이지만, 약간 양의 방향에 있는 것으로 한다), 출력 전압은「OUT 출력의 상태예」에 나타내는 바와 같이 포화로부터 탈출하여 선형 변화되는 영역에까지 저하되고 있지만, 이 오프셋이 양음 중 어느 방향에 남아 있는지를 확인하기 위하여, 이어서, 래치 회로 (DDL1) 에 리셋 입력 단자 (RST1) 로부터 리셋 신호로서 High 레벨의 전압을 입력함으로써, 래치 회로 (DDL1) 로 연산 증폭기 (1a) 의 출력 전압을 래치한다. 이 때, 도 4 의 「OUT 출력의 상태예」에 나타내는 바와 같이 출력 전압이 양의 방향에 있으면, 래치 회로 (DDL1) 의 출력 데이터 (D1) 는 “1” 이 되기 때문에, 출력 데이터 (D1 ; Bit1) 를 “1” 로 결정하여 유지한다. 이 때, 연산 증폭기 (1a) 의 출력 전압은, “1010” 에 대응하는 전압 (VCAL10) 의 오프셋 보정용 신호 (VCAL) 로 보정된 값대로이다.
또한, 래치 회로 (DDL1) 에 리셋 입력 단자 (RST1) 로부터 리셋 신호로서 High 레벨의 전압을 입력함으로써, 래치 회로 (DDL1) 로 연산 증폭기 (1a) 의 출력 전압을 래치하였을 때에 출력 전압이 음의 방향에 있으면, 래치 회로 (DDL1) 의 출 력 데이터 (D1) 는 “0” 이 되기 때문에, 출력 데이터 (D1 ; Bit1) 를 “0” 으로 결정하여 유지한다. 이 때, 연산 증폭기 (1a) 의 출력 전압은, “1000” 에 대응하는 전압 (VCAL8) 의 오프셋 보정용 신호 (VCAL) 로 보정된 값으로 복귀된다.
다음으로, 래치 회로 (DDL0) 에 세트 입력 단자 (SET0) 로부터 세트 신호로서 High 레벨의 전압을 입력함으로써, 출력 데이터 (D3 ∼ D0) 로 표시되는 4 비트를 “1011” 로 한다. 이로 인해, 오프셋 보정용 신호 (VCAL) 로서 전압 (VCAL11) 이 선택된다. 전압 (VCAL11) 이 오프셋 조정 입력 단자 (OR) 에 입력되면, 연산 증폭기 (1a) 의 출력 전압의 오프셋은 음의 방향으로 이동한다. 이 경우에 출력 전압에 남아 있는 오프셋은 도 4 의 「연산 증폭기의 오프셋의 상태예」에서 나타나 있는 바와 같이 음의 방향이 되고, 출력 전압은 「OUT 출력의 상태예」에 나타내는 바와 같이 음의 방향으로 포화되지만, 이 오프셋이 양음 중 어느 방향에 남아 있는지를 확인하기 위하여, 이어서, 래치 회로 (DDL0) 에 리셋 입력 단자 (RST0) 로부터 리셋 신호로서 High 레벨의 전압을 입력함으로써, 래치 회로 (DDL0) 로 연산 증폭기 (1a) 의 출력 전압을 래치한다. 이 때, 도 4 의 「OUT 출력의 상태예」에 나타내는 바와 같이 출력 전압이 음의 방향으로 포화되어 있으면, 래치 회로 (DDL0) 의 출력 데이터 (D0) 는 “0” 이 되기 때문에, 출력 데이터 (D0 ; Bit0) 를 “0” 으로 결정하여 유지한다. 이 때, 연산 증폭기 (1a) 의 출력 전압은, “1010” 에 대응하는 전압 (VCAL10) 의 오프셋 보정용 신호 (VCAL) 로 보정된 값으로 복귀된다.
또한, 래치 회로 (DDL0) 에 리셋 입력 단자 (RST0) 로부터 리셋 신호로서 연 산 증폭기 (1a) 의 출력 전압을 입력하였을 때에 출력 전압이 양의 방향으로 포화되어 있으면, 래치 회로 (DDL0) 의 출력 데이터 (D0) 는 “1” 이 되기 때문에, 출력 데이터 (D0 ; Bit0) 를 “1” 로 결정하여 유지한다. 이 때, 연산 증폭기 (1a) 의 출력 전압은, “1011” 에 대응하는 전압 (VCAL11) 의 오프셋 보정용 신호 (VCAL) 로 보정된 값 그대로 된다.
이상과 같이 하여, 4 비트의 논리 신호가 결정된다. 또한, 상기 서술한 방법에서는, 래치 회로 (DDLk) 가 연산 증폭기 (1a) 의 출력 전압을 리셋 입력 단자 (RSTk) 로부터 래치하였을 때에, 각 비트가 “1” 인지 “0” 인지의 판정은, 연산 증폭기 (1a) 의 출력 전압으로부터 각 비트의 가중에 대응하는 보정분의 전압을 공제한 나머지가 양인지 음인지에 의해 실시한다. 따라서, 보정분의 전압을 공제한 나머지가 반드시 양 또는 음의 방향으로 포화되어 있을 필요는 없다. 단, 연산 증폭기 (1a) 의 개루프 이득이 매우 큰 경우에는, 출력 전압이 입력 차동 전압에 대하여 선형 변화하는 영역은 매우 좁아지기 때문에, 출력 전압은 일반적으로 포화되기 쉽다. 또한, 2 값의 논리 신호가, 가중된 오프셋 보정량으로 양자화된 논리치로 이루어지는 것은, 오프셋 보정 회로 (12) 의 경우와 동일하다.
래치 회로 (DDL3 ∼ DDL0) 에 기억된 출력 데이터 (D3 ∼ D0) 및 출력 데이터/D3 ∼ /D0 은 그 후 기억된 그대로이고, 스위치 소자 (S1) 를 열고 스위치 소자 (S2) 를 닫음으로써, 연산 증폭기 회로 (21) 는 오프셋 보정이 이루어진 상태에서 볼티지 팔로워로서 동작한다.
또한, 도 3 의 오프셋 보정 회로 (22) 로부터는, 세트 입력 단자 (SETk) 와 그로 인한 회로 소자를 삭제하고, 도 2 의 오프셋 보정 회로 (12) 와 동일한 동작을 시키는 것도 가능하다. 또한, 도 3 에 있어서는, 4 비트의 보정 데이터를 결정하여 기억하는 경우를 나타냈지만, 비트수를 변경하는 것이 용이한 것은 말할 필요도 없다.
또한, 오프셋 보정 회로 (22) 에서는 래치 회로 (DDL3 ∼ DDL0) 가 2 값의 논리 신호를 기억하는 기억 회로가 되어 있지만, 이것에 한정되지 않고, 기억 회로는 DA 변환 회로 (22a) 에 있어도 되고, 래치 회로 (DDL3 ∼ DDL0) 와 DA 변환 회로 (22a) 의 양방에 있어도 된다. 즉, 래치 회로 (DDL3 ∼ DDL0) 와 DA 변환 회로 (22a) 의 전체로 구성되는 회로의 일부이면 된다.
다음으로, 도 5 에, 본 실시형태에서 사용하는 오프셋 조정 기능 부여의 연산 증폭기의 일례를 나타낸다. 도 5 에 나타내는 연산 증폭기는, 도 1 내지 도 3 에 나타낸 연산 증폭기 (1a) 로서 사용할 수 있는 것이며, 폴디드 캐스코드 연산 증폭기라고 불리는 주지 구성의 연산 증폭기이다. 또한, 이 연산 증폭기의 회로 구성 및 오프셋 조정 입력의 구성은, 일반적인 것의 일례에 불과하고, 본 발명에 대한 적용 범위는 도 5 의 회로에 한정되지 않는다.
NMOS 트랜지스터 (T1·T2) 가 차동쌍 트랜지스터를 이루고, NMOS 트랜지스터 (T1) 의 게이트가 동상 입력 단자 (IN1 ; 즉 비반전 입력 단자) 가 되고, NMOS 트랜지스터 (T2) 의 게이트가 역상 입력 단자 (IN2 ; 즉 반전 입력 단자) 가 된다. NMOS 트랜지스터 (T1·T2) 의 소스와 GND 사이에는 NMOS 트랜지스터 (T3·T4) 가 직렬로 접속되어 있다. NMOS 트랜지스터 (T3) 의 게이트에는 전압 (VBN1) 이 입력되고, NMOS 트랜지스터 (T4) 의 게이트에는 전압 (VBN2) 이 입력된다.
NMOS 트랜지스터 (T1) 의 드레인은 PMOS 트랜지스터 (T5) 의 드레인에 접속 되어 있고, NMOS 트랜지스터 (T2) 의 드레인은 PMOS 트랜지스터 (T6) 의 드레인에 접속되어 있다. PMOS 트랜지스터 (T5·T6) 의 소스는 전원 (VCC) 에 접속되어 있다. PMOS 트랜지스터 (T5) 의 게이트에는 전압 (VBP3) 이 입력되고, PMOS 트랜지스터 (T6) 의 게이트는 오프셋 조정 입력 단자 (OR) 가 되어 있다.
PMO 트랜지스터 (T5·T6) 의 드레인과 GND 사이에는, PMOS 트랜지스터 (T7·T8) 의 쌍, PMOS 트랜지스터 (T9) 와 NMOS 트랜지스터 (T11) 의 병렬 회로 및 PMOS 트랜지스터 (T10) 와 NMOS 트랜지스터 (T12) 의 병렬 회로의 쌍 및 NMOS 트랜지스터 (T13·T14) 의 쌍으로 이루어지는 커런트 미러 회로가 이 순서대로 접속되어 있다.
PMOS 트랜지스터 (T7) 의 소스는 PMOS 트랜지스터 (T5) 의 드레인에 접속되어 있고, PMOS 트랜지스터 (T8) 의 소스는 PMOS 트랜지스터 (T6) 의 드레인에 접속되어 있다. PMOS 트랜지스터 (T7·T8) 의 게이트에는 전압 (VBP4) 이 입력된다. PMOS 트랜지스터 (T9) 의 소스 및 NMOS 트랜지스터 (T11) 의 드레인은 PMOS 트랜지스터 (T7) 의 드레인에 접속되어 있고, PMOS 트랜지스터 (T10) 의 소스 및 NMOS 트랜지스터 (T12) 의 드레인은, PMOS 트랜지스터 (T8) 의 드레인과 점 A 에서 접속되어 있다. PMOS 트랜지스터 (T9·T10) 의 게이트에는 전압 (VBP0) 이 입력되고, NMOS 트랜지스터 (T11·T12) 의 게이트에는 전압 (VBN0) 이 입력된다. NMOS 트랜지스터 (T13) 의 드레인은, PMOS 트랜지스터 (T9) 의 드레인 및 NMOS 트랜지스터 (T11) 의 소스에 접속되어 있고, NMOS 트랜지스터 (T14) 의 드레인은, PMOS 트랜지스터 (T10) 의 드레인 및 NMOS 트랜지스터 (T12) 의 소스와 점 B 에서 접속되어 있다. NMOS 트랜지스터 (T13) 의 게이트와 NMOS 트랜지스터 (T14) 의 게이트는 서로 접속되어 있고, 또한 NMOS 트랜지스터 (T13) 의 드레인에 접속되어 있다. NMOS 트랜지스터 (T13·T14) 의 소스는 GND 에 접속되어 있다.
또한, 이 연산 증폭기의 출력단은 PMOS 트랜지스터 (T15) 와 NMOS 트랜지스터 (T16) 가 전원 (VCC) 과 GND 사이에 직렬로 접속된 것이다. PMOS 트랜지스터 (T15) 의 게이트는 점 A 에 접속되어 있고, NMOS 트랜지스터 (T16) 의 게이트는 점 B 에 접속되어 있다. PMOS 트랜지스터 (T15) 의 소스는 전원 (VCC) 에 접속되어 있고, NMOS 트랜지스터 (T16) 의 소스는 GND 에 접속되어 있다. PMOS 트랜지스터 (T15) 의 드레인과 NMOS 트랜지스터 (T16) 의 드레인은 서로 접속되어 있고, 이 점은 연산 증폭기의 출력 단자 (OUT) 가 되어 있다.
또한, 이 연산 증폭기에는, 점 A 와 점 B 사이에 발진을 방지하기 위한 위상 보상 용량 (C) 이, 점 A 와 출력 단자 (OUT) 사이와 점 B 와 출력 단자 (OUT) 사이의 2 지점에 접속되어 있다. 그리고, 점 A 와 출력 단자 (OUT) 사이의 위상 보상 용량 (C) 과 점 A 의 사이에는 스위치 소자 (S3) 가 삽입되어 있고, 점 B 와 출력 단자 (OUT) 사이의 위상 보상 용량 (C) 과 점 B 의 사이에는, 스위치 소자 (S4) 가 삽입되어 있다.
이들 스위치 소자 (S3·S4) 는, 도 1 내지 도 3 에서 설명한 오프셋 보정의 동작 중에, 위상 보상 용량 (C) 을 연산 증폭기로부터 개방하도록 조작된다. 위상 보상 용량 (C) 이 개방됨으로써, 연산 증폭기의 고주파 특성이 개선되고 슬루 레이트가 향상되기 때문에, 오프셋 조정 입력의 입력 신호에 대한 출력 전압의 응답이 신속해져, 보다 단시간에 오프셋 보정의 타이밍 차트를 처리할 수 있게 된다. 이 응답의 고속화는, 도 2 또는 도 3 에 있어서, 오프셋의 남은 전압이 작아지는 하위 비트의 보정의 경우에, 특히 큰 효과가 얻어진다.
이상에서 말한 바와 같이, 본 실시형태에 관련되는 오프셋 보정 회로 (2·12·22) 에 의하면, 연산 증폭기 (1a) 의 출력 전압의 오프셋을 2 값의 논리 신호로 변환하여 기억하고, 기억된 논리 신호를 사용하여 출력 전압의 오프셋을 보정하기 때문에, 아날로그 전압을 기억할 때와 같은 큰 용량이나 빈번한 리플레시를 필요로 하지 않는다. 또한, 개개의 오프셋에 대응한 오프셋 보정을 실시할 수 있기 때문에, 오프셋의 랜덤 격차를 저감시킬 수 있어, 특히 큰 소자 사이즈로의 설계나, LSI 의 마스크 레이아웃 설계상의 특별한 배려를 필요로 하지 않고, 칩 사이즈의 저감·저비용화가 가능해진다.
이상에 의해, 빈번한 리플레시를 필요로 하지 않아, 작은 회로 규모로 오프셋 격차를 흡수하여 오프셋 보정을 실시할 수 있는 오프셋 보정 회로를 실현할 수 있다.
다음으로, 상기 오프셋 보정을 원하는 타이밍에서 반복하기 위한 구성에 대하여 설명한다.
도 6 에, 도 3 의 오프셋 보정 회로 (22) 에 의한 오프셋 보정을 반복하기 위한 구성예를 나타낸다. 도 6 에서는, 오프셋 보정 회로 (22) 에 오프셋 데이 터 수집 제어 회로 (오프셋 생성 제어부 ; 31) 가 구비되어 있는 것을 나타내고 있다. 또한, 오프셋 데이터 수집 제어 회로 (31) 가 구비되어 있는 것에 맞추어, 주기 발생 회로 (41) 의 부가, 전원 투입 검지 회로 (42) 의 부가, 노이즈 검지 회로 (43) 의 부가 및, 외부 신호 (44) 의 입력 중 어느 1 개 또는 복수가 실시되고 있다.
주기 발생 회로 (41), 전원 투입 검지 회로 (42) 및 노이즈 검지 회로 (43) 는 연산 증폭기 (1a) 의 출력 전압의 오프셋 보정을 실시하는 타이밍을 나타내는 트리거 신호를 발생하는 트리거 신호 발생 수단으로서 기능한다. 트리거 신호 발생 수단이 발생하는 트리거 신호에 의해, 오프셋 보정을 원하는 타이밍에 실시할 수 있다.
주기 발생 회로 (41), 전원 투입 검지 회로 (42) 및 노이즈 검지 회로 (43) 는, 오프셋 보정을 실시하는 타이밍을 지시하는 트리거 신호로서의 오프셋 보정 지시 신호를 오프셋 데이터 수집 제어 회로 (31) 의 START 단자에 입력한다. 또한, 외부 신호 (44) 도 오프셋 보정 지시 신호로서 오프셋 데이터 수집 제어 회로 (31) 의 START 단자에 입력된다. 오프셋 데이터 수집 제어 회로 (31) 는, START 단자에 입력된 오프셋 보정 지시 신호에 의해 오프셋 보정을 실시해야 하는 지시가 행해졌다고 인식하면, 오프셋 보정 회로 (22) 에 오프셋 데이터를 수집시켜 오프셋 보정을 실시하게 할 수 있도록, NULL, /NULL, RSTALL, RST0, SET0, RST1, SET1, RST2, SET2, RST3 및 SET3 의 각 신호를 생성하여 오프셋 보정 회로 (22) 에 공급하여, 오프셋의 생성을 트리거한다.
이들의 트리거 신호 발생 수단은, 연산 증폭기 (1a) 의 출력 전압의 오프셋 보정이 완료되면 초기화되는 것이 바람직하다. 이로 인해, 오프셋 보정이 완료된 후의 연산 증폭기 (1a) 의 통상적인 동작시에 지나치게 오프셋 보정이 반복되는 것을 피할 수 있어, 오프셋 보정의 동작을 필요 최소한으로 억제할 수 있다.
주기 발생 회로 (주기 발생 장치 ; 41) 는 오프셋 보정 지시 신호로서 주기 신호를 생성하여 출력하고, 오프셋 데이터 수집 제어 회로 (31) 에 주기적으로 오프셋 보정을 지시하는 것이다. 주기 발생 회로 (41) 를 사용함으로써, 오프셋 보정 회로 (21) 는 주기적으로 오프셋 데이터를 수집할 수 있기 때문에, 외부 환경이 변동됨으로써 수집한 오프셋 데이터가 변화되거나 연산 증폭기 (1a) 의 오프셋 값 그 자체가 변화되어도, 다시 오프셋 데이터를 수집함으로써 적절한 오프셋 데이터를 계속 기억할 수 있다. 또한, 오프셋 데이터의 수집시에 연산 증폭기 (1a) 의 보정 동작에 의해 표시의 혼란이 발생하는 문제가 있는 경우에는, 오프셋 보정 지시 신호의 주기를 길게 하면 된다.
전원 투입 검지 회로 (전원 투입 검지 장치 ; 42) 는 표시 장치의 전원 전압이 상승된 것을 검지하고, 전원 전압이 상승된 것을 나타내는 오프셋 보정 지시 신호를 생성하여 오프셋 데이터 수집 제어 회로 (31) 에 입력하는 것이다. 전원이 오프인 기간에는, 일반적으로, 수집한 오프셋 데이터는 래치 회로 (DDLk) 로부터 휘발되어 있기 때문에, 전원 투입 검지 회로 (42) 를 사용하여 전원 투입시에 오프셋 데이터를 수집하도록 하면, 오프셋 보정을 실시하는 타이밍이 적절한 것이 된다. 또한, 전원 투입시에 오프셋 데이터를 수집하기 때문에, 표시의 초기 설 정 기간에 오프셋 보정을 실시하는 것이 되어, 표시에 영향을 미치지 않고 완료된다.
노이즈 검지 회로 (노이즈 검지 장치 ; 43) 는, 래치 회로 (DDLk) 에 래치되어 있는 오프셋 데이터에 있어 외란이 되는 노이즈를 검지하고, 노이즈를 검지한 것을 나타내는 오프셋 보정 지시 신호를 생성하여, 오프셋 데이터 수집 제어 회로 (31) 에 입력하는 것이다. 오프셋 데이터가 흐트러지면 연산 증폭기 (1a) 의 오프셋 보정이 적정해지지 않게 되어 오프셋이 발생하기 때문에, 노이즈 검지 회로 (43) 를 사용하여 노이즈 검지시에 오프셋 데이터를 수집하도록 하면, 항상 적절한 오프셋 데이터를 기억할 수 있고, 따라서, 항상 적절한 표시를 유지할 수 있다.
외부 신호 (44) 는 외부로부터 입력되는 임의의 신호이며, 예를 들어 표시 장치의 리셋 신호, 수직 동기 신호, 수평 동기 신호, 귀선 기간을 나타내는 신호, 데이터 전송 신호 등으로 이루어진다. 외부 신호 (44) 에 기초하여 오프셋 데이터의 수집을 실시하도록 하면, 그 타이밍을 임의로 제어할 수 있다. 특히, 표시 장치를 리셋하는 경우에는 모든 회로를 초기화할 필요가 있기 때문에, 리셋 신호를 이용하여 리셋시에 오프셋 데이터를 수집하도록 하면 문제가 없다. 또한, 수직 동기 신호나 귀선 기간을 나타내는 신호를 사용하면, 1 프레임마다 또는 수 프레임마다와 같이 주기적으로 오프셋 데이터를 수집할 수 있기 때문에, 외부 환경의 변동에 의한 오프셋 데이터나 오프셋의 변화에 대응시킬 수 있다. 특히, 귀선 기간 내에서 오프셋 데이터의 수집을 실시하도록 하면, 오프셋 보정 동작이 표시에 영향을 미치지 않고 완료된다.
다음으로, 전원 투입 검지 회로 (42) 및 노이즈 검지 회로 (43) 의 구체적인 구성예에 대하여 설명한다.
도 7(a) ∼ (c) 에, 전원 투입 검지 회로 (42) 의 제 1 구성예를 나타낸다.
도 7(a) 는 전원 투입 검지 회로 (42) 중 파워 온 리셋 신호 (POR) 의 생성 회로 부분의 구성을 나타내고 있다. 이 회로는, 정전류원 (I1), 콘덴서 (C1), MOS 트랜지스터 (Tr21) 및 저항 (R0) 을 구비하고 있다. MOS 트랜지스터 (Tr21) 는 p 채널형이다. 정전류원 (I1) 과 콘덴서 (C1) 는, 표시 장치의 전원 (VLS) 과 GND 사이에서 정전류원 (I1) 이 콘덴서 (C1) 에 전류를 흘려 넣도록 구성되어 있다. 콘덴서 (C1) 의 전원 (VLS) 측 단자는 MOS 트랜지스터 (Tr21) 의 게이트에 접속되어 있다. MOS 트랜지스터 (Tr21) 의 소스는 전원 (VLS) 에, 드레인은 저항 (R0) 의 일단에, 각각 접속되어 있다. 저항 (R0) 의 타단은 GND 에 접속되어 있다. MOS 트랜지스터 (Tr21) 와 저항 (R0) 의 접속점은 파워 온 리셋 신호 (POR) 의 출력 단자로 되어 있다.
도 7(b) 에 나타내는 바와 같이, 생성된 파워 온 리셋 신호 (POR) 는, 인버터 (51) 에 입력되어 신호 (NPOR) 가 된다. 그 신호 (NPOR) 는 인버터 (52) 에 입력되어 신호 (NRAM_RSTD) 가 된다.
도 7(c) 에 나타내는 바와 같이, 신호 (NRAM_RSTD) 는 인버터 (53) 를 통하여 D 래치 회로 (L1) 의 클록 단자 (CLK) 에 입력된다. D 래치 회로 (L1) 의 D 단자는 High 의 논리에 상당하는 전압을 출력하는 전원에 접속되어 있다. D 래치 회로 (L1) 의 Q 단자로부터의 출력 신호는, 인버터 (54·55) 를 순서대로 거쳐 신호 (ACL) 가 된다. 또한, D 래치 회로 (L1) 는, 음논리의 리셋 신호 (NACL) 에서 리셋된다. 리셋 신호 (NACL) 는 오프셋 데이터 수집 제어 회로 (31) 에 의해 생성된다. 신호 (ACL) 는, 오프셋 보정 지시 신호로서, 오프셋 데이터 수집 제어 회로 (31) 의 START 단자에 입력된다.
도 8(a) 에, 전원 투입이 실시되고 나서의, 전원 (VLS) 의 전원 전압, 콘덴서 (C1) 의 전원 (VLS) 측 단자임과 함께 MOS 트랜지스터 (Tr21) 의 게이트인 점 A1 의 전압, 파워 온 리셋 신호 (POR) 의 전압 및 신호 (NPOR) 의 전압의 변화를 나타낸다. 또한, 도 8(b) 에, 신호 (NRAM_RSTD), 리셋 신호 (NACL) 및 신호 (ACL) 의 타이밍 차트를 나타낸다.
도 8(a) 에 있어서, 초기 상태에서는 MOS 트랜지스터 (Tr21) 가 ON 상태이고, 전원 (VLS) 의 전압이 점차 상승해 감과 함께, 정전류원 (I1) 에 의해 콘덴서 (C1) 가 점차 충전되어 가고, 점 A 즉 MOS 트랜지스터 (Tr21) 의 게이트 전압이 상승해 감과 (게이트·소스 사이 전압이 저하되어 간다) 함께 파워 온 리셋 신호 (POR) 의 전압도 상승해 간다. 전원 (VLS) 의 전압이 상승함과 함께 파워 온 리셋 신호의 전압이 High 레벨에 포화된 후, MOS 트랜지스터 (Tr21) 가 있는 게이트 전압에서 OFF 상태가 되어, 파워 온 리셋 신호 (POR) 가 GND 전위 (Low 레벨) 로 변화된다. 이 때, 지금까지 GND 전위 (Low 레벨) 이었던 신호 (NPOR) 는 High 레벨로 변화된다. 또한, 점 A1 의 전압은, 전원 (VLS) 의 전압으로 규제되는 값으로 포화한다.
도 8(b) 에 있어서, 전원 투입 전에는 각 신호는 논리가 부정 상태에 있다. 전원 투입에 의해, 신호 (NPOR) 가 Low 레벨로부터 High 로 변화되면, 신호 (NRAM_RSTD) 는 High 레벨로부터 Low 레벨로 변화되고, 이 레벨 변화에 맞추어 클록 단자 (CLK) 에 High 레벨이 입력된다. 또한, 리셋 신호 (NACL) 는 High 레벨로서 상승하고, 리셋은 해제된 상태에 있다. 이로써, D 래치 회로 (L1) 의 Q 단자로부터는, 신호 (NRAM_RSTD) 의 Low 레벨 기간에 D 단자에 입력되는 신호가 출력되고, 신호 (ACL) 는 High 레벨이 된다. 신호 (ACL) 의 High 레벨 기간은, 오프셋 데이터 수집 기간이 된다. 오프셋 보정 회로 (22) 에 의한 오프셋 보정이 완료되면, 오프셋 데이터 수집 제어 회로 (31) 는, 리셋 신호 (NACL) 를 Low 레벨로 한다. 이로써, D 래치 회로 (L1) 는 리셋되고, 신호 (ACL) 는 Low 레벨이 된다.
도 9(a) ∼ (c) 에, 전원 투입 검지 회로 (42) 의 제 2 구성예를 나타낸다.
도 9(a) 는 전원 투입 검지 회로 (42) 중 파워 온 리셋 신호 (POR) 의 생성 회로 부분의 구성을 나타내고 있다. 이 회로는, 저항 (Rl·R2·R3) 및 MOS 트랜지스터 (Tr31 ∼ Tr35) 를 구비하고 있다. MOS 트랜지스터 (Tr31 ∼ Tr33) 는 p 채널형이며, MOS 트랜지스터 (Tr34·Tr35) 는 n 채널형이다.
저항 (R1) 과 저항 (R2) 은, 전원 (VLS) 과 GND 사이에서, 저항 (R1) 이 전원 (VLS) 측이 되도록 서로 직렬로 접속되어 있다. 저항 (R1) 과 저항 (R2) 의 접속점은 MOS 트랜지스터 (Tr31) 의 게이트에 접속되어 있는, MOS 트랜지스터 (Tr31) 의 소스는 전원 (VLS) 에, 드레인은 MOS 트랜지스터 (Tr34) 의 드레인에, 각각 접속되어 있다.
MOS 트랜지스터 (Tr33) 의 소스는 전원 (VLS) 에, 드레인은 저항 (R3) 의 일단에, 각각 접속되어 있다. MOS 트랜지스터 (Tr33) 의 게이트는 자체의 드레인에 접속되어 있다. 저항 (R3) 의 타단은 GND 에 접속되어 있다. MOS 트랜지스터 (Tr33) 와 저항 (R3) 의 접속점은, MOS 트랜지스터 (Tr32) 의 게이트에 접속되어 있다. MOS 트랜지스터 (Tr32) 의 소스는 전원 (VLS) 에, 드레인은 MOS 트랜지스터 (Tr35) 의 드레인에, 각각 접속되어 있다.
MOS 트랜지스터 (Tr34) 의 게이트와 MOS 트랜지스터 (Tr35) 의 게이트는 서로 접속되어 있고, 이들 게이트는 MOS 트랜지스터 (Tr34) 의 드레인에 접속되어 있다. MOS 트랜지스터 (Tr34) 의 소스와 MOS 트랜지스터 (Tr35) 의 소스는, GND 에 접속되어 있다. MOS 트랜지스터 (Tr34) 와 MOS 트랜지스터 (Tr35) 는 커런트 미러 회로를 구성하고 있다.
MOS 트랜지스터 (Tr32) 의 드레인은, 파워 온 리셋 신호의 출력 단자로 되어 있다.
도 9(b) 에 나타내는 바와 같이, 생성된 파워 온 리셋 신호 (POR) 는, 인버터 (61) 에 입력되어 신호 (NPOR) 가 된다. 그 신호 (NPOR) 는 인버터 (62) 에 입력되어 신호 (NRAM_RSTD) 가 된다.
도 9(c) 에 나타내는 바와 같이, 신호 (NRAM_RSTD) 는 인버터 (63) 를 통하여 D 래치 회로 (L2) 의 클록 단자 (CLK) 에 입력된다. D 래치 회로 (L2) 의 D 단자는 High 의 논리에 상당하는 전압을 출력하는 전원에 접속되어 있다. D 래치 회로 (L2) 의 Q 단자로부터의 출력 신호는, 인버터 (64·65) 를 순서대로 거쳐 신호 (ACL) 가 된다. 또한, D 래치 회로 (L2) 는, 음논리의 리셋 신호 (NACL) 에서 리셋된다. 리셋 신호 (NACL) 는 오프셋 데이터 수집 제어 회로 (31) 에 의해 생성된다. 신호 (ACL) 는, 오프셋 보정 지시 신호로서, 오프셋 데이터 수집 제어 회로 (31) 의 START 단자에 입력된다.
도 10(a) 에, 전원 투입이 실시되고 나서의, 전원 (VLS) 의 전압, 저항 (R1) 과 저항 (R2) 의 접속점임과 함께 MOS 트랜지스터 (Tr31) 의 게이트인 점 A2 의 전압, MOS 트랜지스터 (Tr33) 와 저항 (R3) 의 접속점임과 함께 MOS 트랜지스터 (Tr32) 의 게이트인 점 B2 의 전압, 파워 온 리셋 신호 (POR) 의 전압 및 신호 (NPOR) 의 전압 변화를 나타낸다. 또한, 도 10(b) 에, 신호 (NRAM_RSTD), 리셋 신호 (NACL) 및 신호 (ACL) 의 타이밍 차트를 나타낸다.
도 10(a) 에 있어서, 전원 투입이 실시되면, 전원 (VLS) 의 전압이 점차 상승해 가고, 점 A2 의 전압은 저항 (R1) 과 저항 (R2) 에 의한 분압이기 때문에 점차 상승해 간다. 또한, 점 B 의 전압은, MOS 트랜지스터 (Tr33) 의 드레인 전압이 낮으면 게이트 전압이 낮기 때문에 전류를 증가시키는 방향으로 동작점을 이동시키고, 초기에는 점 A2 보다 낮은 전압에 있으면서, 점차 점 A 보다 큰 증가율로 상승해 간다. 또한, 점 B2 의 전압이 낮은 동안에는 MOS 트랜지스터 (Tr32) 는 선형 영역에서 동작하기 때문에, 파워 온 리셋 신호 (POR) 의 전압은 거의 전원 (VLS) 의 전압과 동일한 크기로 상승해 간다.
한편, MOS 트랜지스터 (Tr31) 는, 초기에는 점 A2 의 전압과 전원 (VLS) 의 전압의 차이가 작으므로 포화 영역에서 동작하지만, 양 전압의 차이가 점차 커지기 때문에, 선형 영역의 방향으로 동작점을 이행시킨다. 이로써 MOS 트랜지스터 (Tr34) 의 드레인 전압 즉 게이트의 전압이 매우 높아지고, MOS 트랜지스터 (Tr34) 는 포화 영역에서 동작하지만, 점 B2 의 전압이 전원 (VLS) 의 전압에 근접하기 때문에 MOS 트랜지스터 (Tr32) 가 포화 영역에서 동작하고, 따라서, MOS 트랜지스터 (Tr35) 가 선형 영역에서 동작하게 된다. 이로써, MOS 트랜지스터 (Tr35) 의 드레인 전압 즉 파워 온 리셋 신호 (POR) 의 전압은 GND 전위 (Low 레벨) 에 가까운 값이 된다.
이 때, 지금까지 GND 전위 (Low 레벨) 이었던 신호 (NPOR) 는 전원 (VLS) 의 전압 값으로 규제되는 High 레벨로 변화된다. 또한, 점 A2·B2 의 전압은, 전원 (VLS) 의 전압으로 규제되는 값으로 포화된다.
도 10(b) 에 있어서, 전원 투입 전에는 각 신호는 논리가 부정 상태에 있다. 전원 투입에 의해, 신호 (NPOR) 가 Low 레벨로부터 High 로 변화되면, 신호 (NRAM_RSTD) 는 High 레벨로부터 Low 레벨로 변화되고, 이 레벨 변화에 맞추어 클록 단자 (CLK) 에 High 레벨이 입력된다. 또한, 리셋 신호 (NACL) 는 High 레벨로서 상승하고, 리셋은 해제된 상태에 있다. 이로써, D 래치 회로 (L2) 의 Q 단자로부터는, 신호 (NRAM_RSTD) 의 Low 레벨 기간에 D 단자에 입력되는 신호가 출력되어 신호 (ACL) 는 High 레벨이 된다. 신호 (ACL) 의 High 레벨 기간은, 오프셋 데이터 수집 기간이 된다. 오프셋 보정 회로 (22) 에 의한 오프셋 보정이 완료되면, 오프셋 데이터 수집 제어 회로 (31) 는, 리셋 신호 (NACL) 를 Low 레벨로 한다. 이로써, D 래치 회로 (L2) 는 리셋되고, 신호 (ACL) 는 Low 레벨이 된다
다음으로, 도 11 에, 노이즈 검지 회로 (43) 의 구성예를 나타낸다.
노이즈 검지 회로 (43) 는 소스 드라이버 (71) 내에 형성되어 있다. 소스 드라이버 (71) 에는 출력 셀이 다수 형성되어 있고, 그 하나 하나가 도 3 에 나타낸 연산 증폭기 회로 (21) 에 상당한다. 도 11 에서는 출력 셀군은 좌우로 2 분할되어, 좌측의 출력 셀군과 우측의 출력 셀군 사이에 오프셋 데이터 수집 제어 회로 (31) 가 배치되어 있다.
노이즈 검지 회로 (43) 는, 복수의 검지 RAM (검지 기억부 ; 43a…) 과, 로직 회로 (43b) 를 구비하고 있다. 검지 RAM (43a) 은, 복수가 입력 (DIN) 과 출력 (DOUT) 을 연결함으로써 종속 접속되어 좌측의 출력 셀군의 근방에 배치된 것과, 동일하게 복수가 종속 접속되어 우측의 출력 셀군의 근방에 배치된 것으로 이루어진다. 로직 회로 (43b) 는, 좌측에 배치된 검지 RAM (43a) 군과 우측에 배치된 검지 RAM (43a) 군 사이에 배치되어 있다. 검지 RAM (43a) 은, n 개의 출력 셀에 1 개의 비율이라는 식으로 출력 셀의 수에 대응하여 형성되어 있다.
좌측에 배치된 검지 RAM (43a) 군에서는, 좌단의 검지 RAM (43a) 의 입력 (D IN) 이 소정의 전압이 되고, 그 입력이 우측으로 전달되어 우단의 검지 RAM (43a) 의 출력 (DOUT) 이 되고, 로직 회로 (43b) 의 입력 (DOUT1) 이 된다. 우측에 배치된 검지 RAM (43a) 군에서는, 우단의 검지 RAM (43a) 의 입력 (DIN) 이 소정의 전압이 되고, 그 입력이 좌측으로 전달되어 좌단 검지 RAM (43a) 의 출력 (DOUT) 이 되어, 로직 회로 (43b) 의 입력 (DOUT2) 이 된다.
좌우의 검지 RAM (43a) 군에서는 각각, 적어도 어느 하나의 검지 RAM (43a) 에 기억된 데이터 (논리치) 가 변화되면, 이 변화를 출력 (DOUT) 의 변화로서 로직 회로 (43b) 에 전달한다. 로직 회로 (43b) 는, 입력 (DOUT1) 및 (DOUT2) 의 적어도 일방이 변화되면, 출력 셀에 기억된 오프셋 데이터가 노이즈의 발생에 의해 변화된 가능성이 높다고 인식하여 노이즈를 검지하였다고 판정하고, 오프셋 데이터 수집 제어 회로 (31) 의 START 단자를 향하여, 오프셋 보정 지시 신호 (판정 신호) 로서의 신호 (ACL) 를 출력하고, 오프셋 보정 회로 (22) 에 오프셋 데이터의 수집을 실시하게 하여 오프셋 보정을 실행시킨다. 이 때에 오프셋 데이터 수집 제어 회로 (31) 가 연산 증폭기 회로 (21) 를 향하여 출력하는 제어 신호는, 도 6 에서 설명한 각 신호이다. 오프셋 데이터 수집 제어 회로 (31) 는, 오프셋이 종료되면, 로직 회로 (43b) 를 향하여 리셋 신호 (NACL) 를 출력하고, 로직 회로 (43b) 로부터의 신호 (ACL) 를 리셋시킨다.
검지 RAM (43a) 에 기억된 논리치의 변화는, 외란이 되는 노이즈가 침입한 것을 적절히 반영하고 있기 때문에, 노이즈 검지 회로 (43) 는 노이즈 검지를 양호하게 실시할 수 있다. 또한, 복수 개의 검지 RAM (1a) 중 어느 하나라도 논리치가 변화되면, 노이즈가 발생했을 가능성이 있기 때문에, 검지 RAM (43a) 을 복수 개 형성한 것에 의해, 노이즈를 양호한 감도로 검지할 수 있다.
도 12(a) 에, 검지 RAM (43a) 의 구성예를 나타낸다. 또한, 도 12(b)·(c) 에, 로직 회로 (43b) 의 구성예를 나타낸다.
도 12(a) 에 있어서, 검지 RAM (43a) 은, 인버터 (80 ∼ 84), MOS 트랜지스 터 (Tr41 ∼ Tr45), NAND 게이트 (G1·G3) 및 NOR 게이트 (G2·G4) 를 구비하고 있다. 또한, MOS 트랜지스터 (Tr41 ∼ Tr45) 는 n 채널형으로 나타나 있지만, p 채널형이어도 된다. 또한, NAND 게이트 (G1·G3) 및 NOR 게이트 (G2·G4) 는 모두 2 입력이다.
또한, 검지 RAM (43a) 은, 앰프 (75·76) 에 접속되어 있다. 앰프 (75·76) 는 각각, 도 3 의 연산 증폭기 (1a) 에 상당하고, 도 11 에 있어서 서로 인접하는 출력 셀의 출력 앰프이다.
인버터 (81) 의 출력과 인버터 (82) 의 입력이 서로 접속됨과 함께, 인버터 (81) 의 입력과 인버터 (82) 의 출력이 서로 접속됨으로써, 하나의 래치 회로가 구성되어 있다. 인버터 (81) 의 출력 및 인버터 (82) 의 입력은, MOS 트랜지스터 (Tr45) 를 통하여 GND 즉 Low 의 논리에 상당하는 전압을 출력하는 전원에 접속 가능하게 되어 있음과 함께, MOS 트랜지스터 (Tr42) 를 통하여 앰프 (75) 의 출력에 접속 가능하게 되어 있다. 또한, 인버터 (81) 의 입력 및 인버터 (82) 의 출력은, MOS 트랜지스터 (Tr41) 를 통하여 High 의 논리에 상당하는 전압을 출력하는 전원에 접속 가능하게 되어 있다. MOS 트랜지스터 (Tr45) 의 게이트에는, 도 3 의 리셋 단자 (RSTALL) 에 입력되는 리셋 신호가 입력된다. 그리고, 인버터 (81) 의 입력 및 인버터 (82) 의 출력인 점 A3 는, 상시는, MOS 트랜지스터 (Tr45) 를 통하여 취입한 Low 레벨을 논리 반전한 High 레벨을 래치하고 있다. 혹은, MOS 트랜지스터 (Tr41) 를 통하여 인버터 (81) 의 입력 및 인버터 (82) 의 출력에 High 레벨을 취입하여 래치해도 된다. 혹은, 인버터 (81) 의 출력 및 인버터 (82) 의 입력에 MOS 트랜지스터 (Tr42) 를 통하여, 출력을 Low 의 논리에 상당하는 전압으로 한 앰프 (75) 로부터 Low 레벨을 취입하고, 그것을 반전한 Low 레벨을 래치해도 된다.
인버터 (83) 의 출력과 인버터 (84) 의 입력이 서로 접속됨과 함께, 인버터 (83) 의 입력과 인버터 (84) 의 출력이 서로 접속됨으로써, 1 개의 래치 회로가 구성되어 있다. 인버터 (83) 의 입력 및 인버터 (84) 의 출력은, MOS 트랜지스터 (Tr43) 를 통하여 GND 에 접속 가능하게 되어 있다. 또한, 인버터 (83) 의 출력 및 인버터 (84) 의 입력은, MOS 트랜지스터 (Tr44) 를 통하여 앰프 (76) 의 출력에 접속 가능하게 되어 있다. MOS 트랜지스터 (Tr43) 의 게이트에는, 도 3 의 리셋 단자 (RSTALL) 에 입력되는 리셋 신호가 입력된다. 그리고, 인버터 (83) 의 입력 및 인버터 (84) 의 출력인 점 B3 은, 상시는, GND 로부터 MOS 트랜지스터 (Tr43) 를 통하여 취입한 Low 레벨을 래치하고 있다. 혹은, 인버터 (83) 의 출력 및 인버터 (84) 의 입력에 MOS 트랜지스터 (Tr44) 를 통하여, 출력을 High 의 논리에 상당하는 전압으로 한 앰프 (76) 로부터 High 레벨을 취입하여 래치해도 된다.
이와 같이, 검지 RAM (43a) 은, 초기화 후에 서로 배타적인 논리치를 갖는 페어가 되는 래치 회로 (기억 소자) 로 구성되어 있고, 페어를 구성하는 2 개의 래치 회로의 일방과 타방에서, 상이한 논리치를 기억하기 때문에, 2 개의 논리치 중 어느 하나가 변화되어도 노이즈를 검지할 수 있다
또한, 상기 각 래치 회로는, 통상적으로는 온되지 않은 MOS 트랜지스터 (Tr42·Tr44) 를 통하여 앰프 (75·76) 에 접속되어 있지만, 이것은, 오프셋 데이터를 수집하는 래치 회로 (DDLk) 와 가능한 한 구성 조건을 동일하게 하여, 연산 증폭기 (1a) 로부터 래치 회로 (DDLk) 로의 노이즈 전달을 검지 RAM (43a) 에서 모의할 수 있도록 하기 위한 것이다. 연산 증폭기 (1a) 를 표시 장치의 소스 드라이버에 있어서의 출력 앰프로서 사용하는 경우에, 이 연산 증폭기 (1a) 로 연결되는 출력 패드로부터 침입하는 노이즈에 의해, 오프셋 기억용 RAM 의 데이터, 즉 래치 회로 (DDLk) 의 데이터가 변화될 우려가 있어, 검지 RAM (43a) 에서도, 그러한 출력 앰프로부터의 침입 노이즈를 직접 검지하는 것을 가능하게 한 것이다.
또한, 각 래치 회로는, 리셋 단자 (RSTALL) 에 입력되는 리셋 신호에 의해 래치를 실시하기 때문에, 검지 RAM (43a) 은, 도 3 에 있어서 오프셋 보정을 개시할 때의 각 래치 회로 (DDLk) 를 리셋하는 경우에, 동시에, 검지에 사용하는 논리 래치를 실시할 수 있다.
NAND 게이트 (G1) 의 일방의 입력은 검지 RAM (43a) 의 입력 (DIN) 이며, 타방의 입력은 High 레벨이 된다. 좌우의 검지 RAM (43a) 군에 있어서의 초단의 검지 RAM (43a) 의 NAND 게이트 (G1) 의 입력 (DIN) 은 High 레벨이 된다. NAND 게이트 (G1) 의 출력은, NOR 게이트 (G2) 의 일방의 입력이 된다. NOR 게이트 (G2) 의 타방의 입력은, 상기 점 A3 의 전압을 인버터 (80) 로 논리 반전한 전압이다. NOR 게이트 (G2) 의 출력은, NAND 게이트 (G3) 의 일방의 입력이 된다. NAND 게이트 (G3) 의 타방의 입력은 High 레벨이 된다. NAND 게이트 (G3) 의 출력은 NOR 게이트 (G4) 의 일방의 입력이 된다. NOR 게이트 (G4) 의 타방의 입력은 상기 점 B3 의 전압이다.
이러한 구성에 의해, 상시는, NOR 게이트 (G2·G4) 의 입력이 “0, 0” 이 되기 때문에 각 검지 RAM (43a) 의 출력 (DOUT) 이 “1” 이 되지만, 어느 검지 RAM (43a) 에서 노이즈에 의해 점 A3 및 점 B3 중 적어도 일방의 논리가 반전되면, 종속 접속되어 있는 모든 검지 RAM (43a) 의 출력 (DOUT) 이 “0” 이 된다.
다음으로, 도 12(b) 에 있어서, 로직 회로 (43b) 의 입력 (DOUT1·DOUT2) 은 2 입력의 NAND 게이트 (G5) 에 입력된다. NAND 게이트 (G5) 의 출력은, 인버터 (85·86·87) 를 순서대로 거쳐 신호 (NRAM_RSTD) 가 된다.
다음으로, 도 13 에 나타내는 바와 같이, 신호 (NRAM_RSTD) 는 인버터 (88) 를 통하여 D 래치 회로 (L3) 의 클록 단자 (CLK) 에 입력된다. D 래치 회로 (L3) 의 D 단자는 High 의 논리에 상당하는 전압을 출력하는 전원에 접속되어 있다. D 래치 회로 (L3) 의 Q 단자로부터의 출력 신호는, 인버터 (89·90) 를 순서대로 거쳐 신호 (ACL) 가 된다. 또한, D 래치 회로 (L3) 는, 음논리의 리셋 신호 (NACL) 에서 리셋된다. 리셋 신호 (NACL) 는 오프셋 데이터 수집 제어 회로 (31) 에 의해 생성된다. 신호 (ACL) 는, 오프셋 보정 지시 신호로서, 오프셋 데이터 수집 제어 회로 (31) 의 START 단자에 입력된다.
도 13 에, 좌우의 검지 RAM (43a) 군에 있어서의 초단의 검지 RAM (43a) 의 입력 (DIN), 점 A3, 점 B3, 출력 (DOUT) (입력 (DOUT1·DOUT2)), 신호 (NRAM_RSTD), 리셋 신호 (NACL) 및 신호 (ACL) 의 논리 변화를 나타내는 타이밍 차트를 나타낸다.
초단의 검지 RAM (43a) 의 입력 (DIN) 은 High 레벨에 고정되고 있다. 점 A3 이 High 레벨, 점 B3 이 Low 레벨을 래치하고 있을 때에, 점 A3 의 논리가 노이즈에 의해 Low 레벨로 변화된 것으로 한다. 이 때, 종속 접속된 모든 검지 RAM (43a…) 의 출력 (DOUT) 이 Low 레벨이 되기 때문에, 입력 (DOUT1·DOUT2) 중 노이즈에 의해 논리가 변화한 래치 회로를 포함하는 것이 Low 레벨이 된다. 이로써, 입력 (DOUT1·DOUT2) 중 적어도 일방이 Low 레벨이 되기 때문에, 로직 회로 (43b) 에서는 NAND 게이트 (G5) 의 출력이 High 레벨이 되고, 신호 (NRAM_RSTD) 가 Low 레벨이 된다. 이 사이에, 리셋 신호 (NACL) 는 High 레벨이기 때문에, D 래치 회로 (L3) 의 Q 단자로부터는, 신호 (NRAM_RSTD) 의 Low 레벨 기간에 D 단자에 입력되는 신호가 출력되고, 신호 (ACL) 는 High 레벨이 된다. 신호 (ACL) 의 High 레벨 기간은, 오프셋 데이터 수집 기간이 된다. 오프셋 보정 회로 (22) 에 의한 오프셋 보정이 완료되면, 오프셋 데이터 수집 제어 회로 (31) 는, 리셋 신호 (NACL) 를 Low 레벨로 한다. 이로써, D 래치 회로 (L3) 는 리셋되고, 신호 (ACL) 는 Low 레벨이 된다.
또한, 상기 서술한 검지 RAM (43a) 은, 노이즈의 검지 감도를 높여, 래치 회로 (DLLk) 에서의 노이즈에 의한 데이터 변화를 잘못 검지하지 않도록 하는 것이 바람직하다. 도 14(a)·(b) 에, 노이즈의 검지 감도가 높은 검지 RAM 의 구성예를 나타낸다.
도 14(a) 의 검지 RAM (검지 기억부 ; 43b) 은, 도 12(a) 의 검지 RAM (43a) 에 있어서, 래치 회로를 구성하는 인버터 (81 ∼ 84) 의 각각에 대하여, 인버터 회 로와 전원 사이에 MOS 트랜지스터 (Tr51) 를 삽입한 구성인 것이다. 동 도면에서는, MOS 트랜지스터 (Tr51) 를, 인버터 회로의 p 채널형 트랜지스터와 High 측 전원 사이에 삽입한 것이 나타나 있지만, MOS 트랜지스터 (Tr51) 를, n 채널형 트랜지스터와 Low 측 전원 사이에 삽입한 구성이어도 된다. MOS 트랜지스터 (Tr51) 의 게이트에는 일정 전압의 바이어스 전압 (BIAS) 이 인가된다. 이와 같이 함으로써, 인버터 (81 ∼ 84) 의 구동 능력을 저하시킬 수 있고, 검지 RAM (43b) 은 연산 증폭기 회로 (21) 의 기억부보다 노이즈에 대하여 센시티브하게 되어, 래치한 데이터가 변화되기 쉬워진다. 검지 기억부는, 상기 기억부보다 상기 노이즈에 대하여 센시티브한 것을 특징으로 하고 있다.
도 14(b) 의 검지 RAM (검지 기억부 ; 43c) 은, 도 12(a) 의 검지 RAM (43a) 에 있어서, 래치 회로를 구성하는 인버터 (81 ∼ 84) 의 각각에 대하여, 인버터 회로와 전원 사이에 저항 (R51) 을 삽입한 구성인 것이다. 동 도면에서는, 저항 (R51) 을, 인버터 회로의 p 채널형 트랜지스터와 High 측 전원 사이에 삽입한 것이 나타나 있지만, 저항 (R51) 을, n 채널형 트랜지스터와 Low 측 전원 사이에 삽입한 구성이어도 된다. 이와 같이 함으로써, 인버터 (81 ∼ 84) 의 구동 능력을 저하시킬 수 있고, 검지 RAM (43c) 은 연산 증폭기 회로 (21) 의 기억부보다 노이즈에 대하여 센시티브하게 되어, 래치한 데이터가 변화되기 쉬워진다.
또한, 도 14(a)·(b) 외에도, 래치 회로를 구성하는 인버터의 트랜지스터 사이즈를 작게 함으로써도, 노이즈의 검지 감도가 높은 검지 RAM 을 구성할 수 있다.
이와 같이, 검지 RAM 쪽이 연산 증폭기 회로 (21) 의 기억부보다 노이즈에 대하여 센시티브하게 되도록 함으로써, 기억부에 있어서의 노이즈에 의한 데이터 변화를 잘못 검지하지 않아, 확실성이 높은 노이즈 검지를 실시할 수 있다.
이상이, 오프셋 보정을 원하는 타이밍으로 반복하기 위한 구성에 대한 설명이다. 또한, 이 구성은 도 3 의 연산 증폭기 회로 (21) 에 대한 것이었지만, 도 1 의 연산 증폭기 회로 (1) 나 도 2 의 연산 증폭기 회로 (11) 에도 용이하게 적용할 수 있는 것은 분명하다.
다음으로, 수집한 오프셋 데이터가 노이즈에 의해 변화되어 버릴 우려가 있을 때에, 오프셋 데이터를 정확하게 유지하기 위한 다른 구성에 대하여 설명한다.
이 구성은, 도 15 에 나타내는 바와 같이, 백업 RAM 회로 (백업 기억 장치 ; 45) 를 구비하고 있다. 또한, 이것에 수반하여, 도 6 의 오프셋 데이터 수집 제어 회로 (31) 를 오프셋 데이터 수집 제어 회로 (31A) 로 한다.
백업 RAM 회로 (45) 는, 복수 개의 백업 기억 소자를 구비하고, 노이즈에 의해 백업 기억 소자 중 어느 하나에 기억되어 있는 논리치가 변화되면, 노이즈를 검지한 것으로 판정한다.
도 15 에 있어서, 오프셋 데이터 수집 제어 회로 (오프셋 생성 제어부 ; 31A) 에 의한 제어로, 연산 증폭기 회로 (21) 에 있어서의 오프셋 보정이 종료된 후, 오프셋 데이터 수집 제어 회로 (31A) 로부터 백업 RAM 회로 (45) 로 펄스의 리셋 신호 (NACL) 가 출력된다. 백업 RAM 회로 (45) 는, 이 리셋 신호 (NACL) 가 입력되면, 연산 증폭기 회로 (21) 로부터, 오프셋 보정시에 수집한 오프셋 데이터 (n 비트의 논리 데이터 ; OPLTD) 를 인출하여 기억한다. 이후에는, 오프셋 보 정을 다시 하지 않는 한, 연산 증폭기 회로 (21) 로부터 백업 RAM 회로 (45) 에 “0” 의 신호 (ACL) 가 계속 입력되기 때문에, 백업 회로 (45) 는, 연산 증폭기 회로 (21) 가 통상 동작 즉 오프셋 보정 후의 동작을 실시하고 있다고 인식한다.
백업 RAM 회로 (45) 내에 기억된 오프셋 데이터 (이후, 백업 데이터라고 칭한다 ; BKUPD) 가 노이즈에 의해 변화된 경우에는, 백업 데이터 (BKUPD) 의 노이즈 검지를 실시하는 노이즈 검지 회로가 이것을 검지한다. 그리고, 백업 RAM 회로 (45) 는 연산 증폭기 회로 (21) 로부터 오프셋 데이터 (OPLTD) 를 재차 인출하여, 이것에 의해 백업 데이터 (BKUPD) 를 덮어쓰기 수정한다.
연산 증폭기 회로 (21) 내에 기억된 오프셋 데이터 (OPLTD) 가 노이즈에 의해 변화되었을 경우에는, 오프셋 데이터 (OPLTD) 의 노이즈 검지를 실시하는 노이즈 검지 회로가 이것을 검지하고, 백업 RAM 회로 (45) 에 이것을 통지한다. 그러면, 백업 RAM 회로 (45) 는 오프셋 데이터 (OPLTD) 가 변화된 것을 나타내는 신호, 즉 오프셋 보정을 실시하도록 지시하는 펄스의 입력 인에이블 신호 (WROPL) 를 액티브로 하고, 오프셋 데이터 수집 제어 회로 (31A) 에 입력함과 함께, 백업 데이터 (BKUPD) 를 오프셋 데이터 수집 제어 회로 (31A) 에 전송한다. 오프셋 데이터 수집 제어 회로 (31A) 는, 이것을 받아, 연산 증폭기 회로 (21) 의 리셋 입력 단자 (RSTALL) 에 입력하는 리셋 신호를 액티브로 하고, 오프셋 데이터 (OPLTD) 의 전체 비트를 클리어한 후, 백업 데이터 (BKUPD) 의 전체 비트 중 “1” 인 비트만, 해당되는 세트 입력 단자 (SETk) 를 액티브로 하여, 오프셋 데이터 (OPLTD) 를 수정한다.
만약, 오프셋 데이터 (OPLTD) 와 백업 데이터 (BKUPD) 양방이 노이즈에 의해 변화되었을 경우에는, 백업 RAM 회로 (45) 는 오프셋 데이터 수집 제어 회로 (31A) 의 START 단자에 트리거하고, 오프셋 데이터 수집 제어 회로 (31A) 가 연산 증폭기 회로 (21) 의 오프셋 보정을 다시 하는 제어를 실시한다.
도 15 의 구성에 의하면, 연산 증폭기 회로 (21) 의 기억부에 기억되어 있는 논리치가 변화되어도, 백업 RAM 회로 (45) 의 백업 데이터에 의해 논리치가 수정되기 때문에, 기억부는 정확한 논리치를 계속 유지할 수 있다. 또한, 백업 기억 소자 중 어느 하나에 기억되어 있는 논리치가 변화됨으로써 백업 데이터가 변화되어도, 기억부에 기억되어 있는 논리치에 의해 백업 데이터가 수정되기 때문에, 백업 데이터가 항상 정확한 데이터가 된다. 또한, 백업 데이터도, 기억부에 기억되어 있는 논리치도 모두 변화되었을 경우에는, 정확한 오프셋 데이터가 소실된 것으로 되지만, 이 때에 오프셋 보정을 실시하게 함으로써, 최대한 적은 오프셋 보정의 횟수로, 정확한 오프셋 데이터를 계속 유지할 수 있다.
이상, 본 실시형태의 주된 구성에 대하여 서술하였다.
본 실시형태에서 서술한 연산 증폭기 회로는, 소스 드라이버 등의 반도체 장치에 구비할 수 있고, 또한 그 반도체 장치는 표시의 구동 장치로서 표시 장치에 구비할 수 있다. 이로써, 빈번한 리플레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 격차를 흡수하여 오프셋 보정을 실시할 수 있는 반도체 장치나, 작은 회로 규모로 신뢰성이 높은 오프셋 보정을 실시할 수 있는 구동 장치를 사용한 고품위 표시의 표시 장치를 실현할 수 있다. 또한, 이러한 반도체 장치나 표시 장치에 있어서, 상기 오프셋 보정을 원하는 타이밍에 실시하는 경우에는, 표시 장치나 표시 패널의 전원 투입시 및 적어도 1 개의 반도체 장치의 동작시에, 오프셋의 생성을 트리거하여 오프셋 보정을 실시하면 된다.
또한, 상기 실시형태에서는, 연산 증폭기 (1a) 로서 오프셋 조정 기능 단자 부착의 연산 증폭기를 사용하였지만, 이것에 한정되지 않고, 반전 입력 단자로의 입력에 오프셋 보정용 전압을 가산함으로써 오프셋 보정을 실시하는 연산 증폭기도 사용 가능하다. 이 경우에는, 예를 들어, 오프셋 보정 회로 (2) 의 오프셋 보정용 신호 (s1), 오프셋 보정 회로 (12) 의 오프셋 보정용 신호 (s2) 및 오프셋 보정 회로 (22) 의 오프셋 보정용 신호 (VCAL) 를, 도시하지 않는 반전 입력 단자로의 입력 전압 가산 수단에, 가산하는 전압을 지시하는 신호로서 사용하면 된다. 오프셋 조정 기능 단자 부착 연산 증폭기를 사용하는 경우에는, 제어 회로가 생성하는 오프셋 보정용 신호를, 기존의 오프셋 조정 기능 단자 부착 연산 증폭기의 오프셋 조정 기능 단자에 입력하는 신호로서 생성할 수 있다.
또한, 상기 실시형태에서는, 래치 회로는, 오프셋을 보정하기 위한 정보를, 용량에 충전하여 기억하는 다이나믹한 회로를 사용하지 않고, 스태틱한 회로에 기억한다. 이로써, 스위치 소자의 피드 스루 등의 기생 효과를 신경쓸 필요가 없고, 이것을 보정하는 회로를 추가할 필요가 없기 때문에, 칩 사이즈의 저감·저비용화가 가능해진다.
또한, 상기 실시형태에서는, 오프셋 보정용 신호를 생성하는 제어 회로는, 제 2 래치 신호를 디지털-아날로그 변환하여 오프셋 보정용 신호를 생성하는 DA 변 환 회로이다. 이것에 의하면, 복수 비트로 표시되는 논리 신호를, 제어 회로가 디지털-아날로그 변환하기 때문에, 다종류의 오프셋에 대하여 보정을 실시할 수 있다. 나아가, 제 2 래치 신호의 각 비트는 제어 회로에서 가중되기 때문에, 논리 신호를 높은 분해능으로 양자화 할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 논리 신호를 사용한 상기 오프셋의 보정은, 최초로 상기 논리 신호의 상기 논리치를 임시 결정하고, 상기 임시 결정한 상기 논리치의 상기 논리 신호에 따른 상기 오프셋의 보정을 실시하여, 그 후의 상기 출력 전압에 대한 상기 논리치의 결정과, 결정된 상기 논리치의 상기 논리 신호에 따른 상기 오프셋의 보정을 순차로 반복하여 실시함으로써 행해져도 된다.
상기 오프셋 보정 장치에 의하면, 최초로 논리 신호의 논리치를 임시 결정하기 때문에, 임시 결정한 논리치의 논리 신호에 따른 오프셋을 강제적으로 발생시킬 수 있다. 그리고, 이 발생시킨 오프셋에 대한 오프셋 보정의 결과에 대한 논리치의 결정과, 결정된 논리치의 논리 신호에 따른 오프셋의 보정을 순차로 반복하여 실시하기 때문에, 오프셋을 제로에 수속시키도록 서서히 작게 하여 오프셋 보정을 실시할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 논리 신호는, 각 비트가 가중되어 양자화된 복수 비트의 논리치로부터 구성되어 있어도 된다.
상기 오프셋 보정 장치에 의하면, 2 값의 논리 신호가 각 비트가 가중되어 양자화된 논리치로 이루어지기 때문에, 기억된 당해 논리 신호를 아날로그 신호로 변환함으로써, 그대로 오프셋 보정을 실시할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 래치 회로는 시계열로 1 개씩 래치 동작을 실시해도 된다.
상기 오프셋 보정 장치에 의하면, 래치 회로가 1 개씩 오프셋의 래치를 실시함으로써, 오프셋 보정을 단계적으로 양호한 정밀도로 실시할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 래치 회로에 의한 상기 연산 증폭기의 출력 전압의 각 래치 동작 직전에, 상기 래치 회로가 제 1 논리치의 상기 제 1 래치 신호를 출력하는 전압을 상기 래치 회로에 입력해도 된다.
상기 오프셋 보정 장치에 의하면, 각 래치 회로에 양의 오프셋이 존재하는 것으로 하여 제 1 래치 신호를 출력시키기 때문에, 모든 래치 회로를 확실하게 동작시켜 오프셋 보정을 완료시킬 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 연산 증폭기는 오프셋 조정 기능 단자가 부착된 연산 증폭기이며, 상기 제어 회로는 상기 오프셋 보정용 신호를 상기 오프셋 조정 기능 단자에 입력해도 된다.
상기 오프셋 보정 장치에 의하면, 제어 회로가 생성하는 오프셋 보정용 신호를, 기존의 오프셋 조정 기능 단자 부착 연산 증폭기의 오프셋 조정 기능 단자에 입력하는 신호로서 생성할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 래치 회로는 스태틱한 회로로 구성되어 있어도 된다.
상기 오프셋 보정 장치에 의하면, 오프셋을 보정하기 위한 정보를 용량에 충전시켜 기억하는 다이나믹한 회로를 사용하지 않고, 스태틱한 회로에 기억한다.
이로써, 스위치 소자의 피드 스루 등의 기생 효과를 신경쓸 필요가 없고, 이것을 보정하는 회로를 추가할 필요가 없기 때문에, 칩 사이즈의 저감·저비용화가 가능해진다.
본 실시형태의 오프셋 보정 장치는, 상기 제어 회로는, 상기 제 2 래치 신호를 디지털-아날로그 변환시켜 오프셋 보정용 신호를 생성하는 DA 변환 회로이어도 된다.
상기 오프셋 보정 장치에 의하면, 복수 비트로 표시되는 논리 신호를, 제어 회로가 디지털-아날로그 변환되기 때문에, 다종류의 오프셋에 대하여 보정을 실시할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 제 2 래치 신호의 각 비트는 상기 제어 회로에서 가중되어도 된다.
상기 오프셋 보정 장치에 의하면, 논리 신호를 높은 분해능으로 양자화할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 연산 증폭기는 위상 보상용의 회로 소자를 구비하고, 상기 회로 소자를 상기 연산 증폭기로부터 개방하기 위한 스위치 소자를 구비하고 있어도 된다.
상기 오프셋 보정 장치에 의하면, 오프셋 보정의 동작 중에, 스위치 소자에 의해 위상 보상 용량을 연산 증폭기로부터 분리해내면, 연산 증폭기의 고주파 특성이 개선되고, 슬루 레이트가 향상되기 때문에, 오프셋 조정 입력의 입력 신호에 대한 출력 전압의 응답이 신속해져, 보다 단시간에 오프셋 보정을 처리할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 연산 증폭기의 출력 전압의 오프셋 보정을 실시하는 타이밍을 나타내는 트리거 신호를 발생하는 트리거 신호 발생부를 구비하고 있어도 된다.
상기 오프셋 보정 장치에 의하면, 트리거 신호 발생부가 발생하는 트리거 신호에 의해, 오프셋 보정을 원하는 타이밍에 실시할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 트리거 신호 발생부로서, 상기 트리거 신호로서의 주기 신호를 발생하는 주기 발생 장치를 구비하고, 상기 주기 발생 장치가 발생한 상기 주기 신호의 주기 타이밍을 사용하여, 상기 연산 증폭기의 출력 전압의 오프셋 보정을 실시해도 된다.
상기 오프셋 보정 장치에 의하면, 주기적으로 2 값의 논리 신호로서의 오프셋 데이터의 수집을 실시하여 오프셋 보정을 실시할 수 있기 때문에, 외부 환경이 변동됨으로써, 수집된 오프셋 데이터가 변화되거나 연산 증폭기의 오프셋 값 그 자체가 변화되어도, 다시 오프셋 데이터를 수집함으로써 적절한 오프셋 데이터를 계속 기억시킬 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 트리거 신호 발생부로서, 상기 오프셋 보정 장치를 구비하는 장치의 전원 전압이 투입된 것을 검지하는 전원 투입 검지 장치를 구비하고, 상기 전원 투입 검지 장치는, 상기 전원 전압의 투입을 검지한 것을 나타내는 전원 투입 검지 신호를 상기 트리거 신호로서 출력하고, 상기 전원 투입 검지 신호의 타이밍을 사용하여, 상기 연산 증폭기의 출력 전압의 오프셋 보정을 실시해도 된다.
상기 오프셋 보정 장치에 의하면, 전원이 오프인 기간에는, 일반적으로, 2 값의 논리 신호로서 수집한 오프셋 데이터는 휘발되어 있기 때문에, 전원 투입 검지 회로를 사용하여 전원 투입시에 오프셋 데이터를 수집하도록 하면, 오프셋 보정을 실시하는 타이밍이 적절해지는 효과를 나타낸다. 또한, 전원 투입시에 오프셋 데이터를 수집하기 때문에, 오프셋 보정 장치를 표시 장치에 구비한 경우에는, 표시된 초기 설정 기간에 오프셋 보정을 실시하게 되어, 표시에 영향을 미치지 않고 완료된다.
본 실시형태의 오프셋 보정 장치는, 상기 트리거 신호 발생부로서, 기억한 디지털 데이터에 있어 외란이 되는 노이즈를 검지하는 노이즈 검지 장치를 구비하고, 상기 노이즈 검지 장치는, 상기 노이즈를 검지한 것을 나타내는 노이즈 검지 신호를 상기 트리거 신호로서 출력하고, 상기 노이즈 검지 신호의 타이밍을 사용하여, 상기 연산 증폭기의 출력 전압의 오프셋 보정을 실시해도 된다.
상기 오프셋 보정 장치에 의하면, 2 값의 논리 신호로서 수집한 오프셋 데이터가 노이즈에 의해 흐트러지면 오프셋 보정이 적정해지지 않게 되어 오프셋이 발생되기 때문에, 노이즈 검지 장치를 사용하여 노이즈 검지시에 오프셋 데이터를 수집함으로써, 항상 적절한 오프셋 데이터를 기억할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 노이즈 검지 장치는, 상기 외란이 되는 노이즈를 검지하기 위한 논리치를 기억하는 검지 기억부를 구비하고, 상기 노이즈에 의해 상기 검지 기억부에 기억되어 있는 논리치가 변화되면, 상기 노이즈를 검지하였다고 판정한 것을 나타내기 위한 판정 신호를 출력해도 된다.
상기 오프셋 보정 장치에 의하면, 검지 기억부에 기억된 논리치의 변화는, 외란이 되는 노이즈가 침입한 것을 적절히 반영하고 있기 때문에, 노이즈 검지를 양호하게 실시할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 검지 기억부는, 복수 개 형성되어 있어도 된다.
상기 오프셋 보정 장치에 의하면, 복수 개의 검지 기억부 중 어느 1 개라도 논리치가 변화되면, 노이즈가 발생하였을 가능성이 있기 때문에, 노이즈를 양호한 감도로 검지할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 검지 기억부는, 초기화 후에 서로 배타적인 논리치를 갖는 페어가 되는 기억 소자로 구성되어 있어도 된다.
상기 오프셋 보정 장치에 의하면, 페어를 구성하는 2 개의 기억 소자의 일방과 타방에서, 상이한 논리치를 기억하기 때문에, 2 개의 논리치 중 어느 하나가 변화되어도 노이즈를 검지할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 검지 기억부는, 상기 기억부보다 상기 노이즈에 대하여 센시티브해도 된다.
상기 오프셋 보정 장치에 의하면, 검지 기억부 쪽이 기억부보다 노이즈에 대하여 센시티브하기 때문에, 기억부에 있어서의 노이즈에 의한 데이터 변화를 잘못 검지하지 않아, 확실성이 높은 노이즈 검지를 실시할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 연산 증폭기의 출력 전압의 오프셋 보정이 완료되면, 상기 트리거 신호 발생부를 초기화해도 된다.
상기 오프셋 보정 장치에 의하면, 오프셋 보정이 완료되면 트리거 신호 발생부를 초기화하기 때문에, 오프셋 보정의 동작을 필요 최소한으로 억제할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 연산 증폭기의 출력 전압의 오프셋 보정이 완료되면, 상기 기억부에 기억된 논리치의 백업을 실시하는 백업 기억 장치를 구비하고, 상기 백업 기억 장치는, 외란이 되는 노이즈에 의해, 상기 기억부에 기억되어 있는 논리치가 변화되면, 상기 백업 기억 장치에 기억되어 있는 백업 데이터와 입력 인에이블 신호를 출력하고, 상기 백업 데이터와 상기 입력 인에이블 신호에 의해, 상기 기억부에 기억된 논리치를 수정해도 된다.
상기 오프셋 보정 장치에 의하면, 기억부에 기억되어 있는 논리치가 변화되어도, 백업 기억 장치의 백업 데이터에 의해 논리치가 수정되기 때문에, 기억부는 정확한 논리치를 계속 유지할 수 있다.
본 실시형태의 오프셋 보정 장치는, 상기 백업 기억 장치는, 복수 개의 백업 기억 소자를 구비하고, 상기 노이즈에 의해 상기 백업 기억 소자 중 어느 하나에 기억되어 있는 논리치가 변화되면, 상기 기억부에 기억되어 있는 논리치에 의해 상기 백업 기억 소자에 기억된 논리치를 수정해도 된다.
상기 오프셋 보정 장치에 의하면, 백업 기억 소자 중 어느 하나에 기억되어 있는 논리치가 변화됨으로써 백업 데이터가 변화되어도, 기억부에 기억되어 있는 논리치에 의해 백업 데이터가 수정되기 때문에, 백업 데이터가 항상 정확한 데이터가 된다.
본 실시형태의 오프셋 보정 장치는, 상기 백업 기억 장치는, 상기 노이즈에 의해, 상기 백업 기억 소자에 기억되어 있는 논리치와 상기 기억부에 기억되어 있는 논리치가 모두 변화되면, 상기 연산 증폭기의 출력 전압의 오프셋 보정을 실시하는 타이밍을 나타내는 트리거 신호를 발생해도 된다.
상기 오프셋 보정 장치에 의하면, 백업 데이터도, 기억부에 기억되어 있는 논리치도 모두 변화하였을 경우에는, 정확한 오프셋 데이터가 소실되게 되지만, 이 때에 오프셋 보정을 실시하게 함으로써, 최대한 적은 오프셋 보정의 횟수로, 정확한 오프셋 데이터를 계속 유지할 수 있다.
본 실시형태의 오프셋 보정 장치는, 외부로부터 입력되는 신호에 기초하여, 상기 연산 증폭기의 출력 전압의 오프셋 보정을 실시해도 된다.
상기 오프셋 보정 장치에 의하면, 외부로부터 입력되는 신호에 기초하여, 2 값의 논리 신호로서의 오프셋 데이터의 수집을 실시하도록 하면, 오프셋 데이터 수집의 타이밍을 임의로 제어할 수 있다.
본 실시형태의 오프셋 보정 방법은, 상기 논리 신호는, 각 비트가 가중되어 양자화된 복수 비트의 논리치로 구성되어 있어도 된다.
상기 오프셋 보정 방법에 의하면, 2 값의 논리 신호가 각 비트가 가중되어 양자화된 논리치로 이루어지기 때문에, 기억된 당해 논리 신호를 아날로그 신호로 변환함으로써, 그대로 오프셋 보정을 실시할 수 있다.
본 실시형태의 노이즈 검지 장치는, 상기 검지 기억부는, 복수 개의 기억 소자로 구성되어 있어도 된다.
상기 노이즈 검지 장치에 의하면, 복수 개의 기억 소자 중 어느 1 개라도 논 리치가 변화되면, 노이즈가 발생하였을 가능성이 있기 때문에, 노이즈를 양호한 감도로 검지할 수 있다.
본 실시형태의 노이즈 검지 장치는, 상기 검지 기억부는, 초기화 후에 서로 배타적인 논리치를 갖는 페어가 되는 기억 소자로 구성되어 있어도 된다.
상기 노이즈 검지 장치에 의하면, 페어를 구성하는 2 개의 기억 소자의 일방과 타방에서, 상이한 논리치를 기억하기 때문에, 2 개의 논리치 중 어느 하나가 변화되어도 노이즈를 검지할 수 있다.
발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시형태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 명확하게 하는 것으로서, 그러한 구체예에만 한정되어 협의로 해석될 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 여러가지로 변경하여 실시할 수 있는 것이다.
도 1 은, 본 발명의 실시형태를 나타내는 것으로서, 제 1 오프셋 보정 회로를 구비한 연산 증폭기 회로의 요부 구성을 나타내는 회로 블록도.
도 2 는, 본 발명의 실시형태를 나타내는 것으로서, 제 2 오프셋 보정 회로를 구비한 연산 증폭기 회로의 요부 구성을 나타내는 회로 블록도.
도 3 은, 본 발명의 실시형태를 나타내는 것으로서, 제 3 오프셋 보정 회로를 구비한 연산 증폭기 회로의 요부 구성을 나타내는 회로 블록도.
도 4 는, 도 3 의 연산 증폭기 회로의 오프셋 보정 동작을 설명하는 신호의 타이밍 차트.
도 5 는, 오프셋 조정 기능 부여의 연산 증폭기의 구성예를 나타내는 회로도.
도 6 은, 오프셋 보정을 실시하는 타이밍을 제어하는 구성을 나타내는 블록도.
도 7(a) 는, 전원 투입 검지 회로의 제 1 구성을 나타내는 회로도.
도 7(b) 는, 전원 투입 검지 회로의 제 1 구성을 나타내는 회로도.
도 7(c) 는, 전원 투입 검지 회로의 제 1 구성을 나타내는 회로도.
도 8(a) 는, 도 7 의 전원 투입 검지 회로의 동작을 설명하는 신호도.
도 8(b) 는, 도 7 의 전원 투입 검지 회로의 동작을 설명하는 신호도.
도 9(a) 는, 전원 투입 검지 회로의 제 2 구성을 나타내는 회로도.
도 9(b) 는, 전원 투입 검지 회로의 제 2 구성을 나타내는 회로도.
도 9(c) 는, 전원 투입 검지 회로의 제 2 구성을 나타내는 회로도.
도 10(a) 는, 도 9 의 전원 투입 검지 회로의 동작을 설명하는 신호도.
도 10(b) 는, 도 9 의 전원 투입 검지 회로의 동작을 설명하는 신호도.
도 11 은, 노이즈 검지 회로의 구성을 나타내는 블록도.
도 12(a) 는, 도 11 의 노이즈 검지 회로의 구성을 나타내는 회로도.
도 12(b) 는, 도 11 의 노이즈 검지 회로의 구성을 나타내는 회로도.
도 12(c) 는, 도 11 의 노이즈 검지 회로의 구성을 나타내는 회로도.
도 13 은, 도 12 의 노이즈 검지 회로의 동작을 설명하는 신호도.
도 14(a) 는, 노이즈 검지 회로의 변형예의 구성을 나타내는 회로도.
도 14(b) 는, 노이즈 검지 회로의 변형예의 구성을 나타내는 회로도.
도 15 는, 오프셋 데이터를 정상적으로 유지하기 위한 다른 구성을 나타내는 블록도.
도 16 은, 제 1 종래 기술을 나타내는 것으로서, 오프셋 보정 회로를 구비한 연산 증폭기 회로의 요부 구성을 나타내는 회로 블록도.
도 17 은, 제 2 종래 기술을 나타내는 것으로서, 오프셋 보정 회로를 구비한 연산 증폭기의 구성을 나타내는 회로도.
도 18 은, 도 15 의 연산 증폭기를 구비한 연산 증폭기 회로의 요부 구성을 나타내는 회로 블록도.
도 19 는, TFT-LCD 모듈의 구성을 나타내는 블록도.
도 20 은, 도 19 의 TFT-LCD 모듈에 구비되는 소스 드라이버 회로의 구성을 나타내는 블록도.
도 21 은, 도 20 의 소스 드라이버 회로의 각 소스 신호선에 대응하는 블록의 구성을 나타내는 블록도.

Claims (43)

  1. 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기를 구비하고,
    상기 연산 증폭기의 출력으로부터 상기 비반전 입력 단자 및 상기 반전 입력 단자로의 피드백을 가하지 않은 상태에서, 상기 비반전 입력 단자와 상기 반전 입력 단자를 단락하였을 때의 상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 기억부에 기억하고, 상기 기억부에 기억된 상기 논리 신호를 사용하여 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정하는, 오프셋 보정 장치.
  2. 제 1 항에 있어서,
    상기 논리 신호를 사용한 상기 오프셋의 보정은, 최초로 상기 논리 신호의 상기 논리치를 임시 결정하고, 상기 임시 결정한 상기 논리치의 상기 논리 신호에 따른 상기 오프셋의 보정을 실시하여, 그 후의 상기 출력 전압에 대한 상기 논리치의 결정과, 결정된 상기 논리치의 상기 논리 신호에 따른 상기 오프셋의 보정을 순차로 반복하여 실시함으로써 행해지는, 오프셋 보정 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 논리 신호는, 각 비트가 가중되어 양자화된 복수 비트의 논리치로 이루어지는, 오프셋 보정 장치.
  4. 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기를 구비하고,
    상기 비반전 입력 단자와 상기 반전 입력 단자를 단락하기 위한 제 1 스위치 소자와,
    상기 비반전 입력 단자와 상기 반전 입력 단자 중 어느 일방을, 상기 연산 증폭기의 통상적인 동작시에 대응하는 신호 입력 단자로부터 개방하기 위한 제 2 스위치 소자와,
    상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 래치하여 제 1 래치 신호로서 출력하는 적어도 1 개의 래치 회로를 갖는 래치부와,
    상기 래치부로부터 여러 차례 시계열로 입력되는 상기 제 1 래치 신호를 순차로 래치하여 기억하고, 상기 순차 래치하여 기억된 상기 제 1 래치 신호 전체를 포함시켜 복수 비트의 제 2 래치 신호로서 출력하는 것이 가능한 기억부와,
    상기 기억부로부터 출력되는 상기 제 2 래치 신호에 따라 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정하기 위한 오프셋 보정용 신호를 생성하여 상기 연산 증폭기에 입력하는 제어 회로를 포함하는, 오프셋 보정 장치.
  5. 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기를 구비하고,
    상기 비반전 입력 단자와 상기 반전 입력 단자를 단락하기 위한 제 1 스위치 소자와,
    상기 비반전 입력 단자와 상기 반전 입력 단자 중 어느 일방을, 상기 연산 증폭기의 통상적인 동작시에 대응하는 신호 입력 단자로부터 개방하기 위한 제 2 스위치 소자와,
    상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 래치하여 제 1 래치 신호로서 출력하는 래치 회로를 복수 갖고, 각 상기 래치 회로의 래치 동작을 실시하는 타이밍은 독립적으로 설정 가능하여, 래치 동작을 실시하기까지의 각 상기 래치 회로의 출력을 상기 제 1 논리치 또는 상기 제 2 논리치 중의 어느 하나의 논리치로 확정한 상기 제 1 래치 신호로 하고, 모든 상기 래치 회로의 상기 제 1 래치 신호를 복수 비트의 제 2 래치 신호로서 출력하는 기억부와,
    상기 기억부로부터 출력되는 상기 제 2 래치 신호에 따라 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정하기 위한 오프셋 보정용 신호를 생성하여 상기 연산 증폭기에 입력하는 제어 회로를 포함하는, 오프셋 보정 장치.
  6. 제 5 항에 있어서,
    상기 래치 회로는 시계열로 1 개씩 래치 동작을 실시하는, 오프셋 보정 장치.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 래치 회로에 의한 상기 연산 증폭기의 출력 전압의 각 래치 동작 직전에, 상기 래치 회로가 제 1 논리치의 상기 제 1 래치 신호를 출력하는 전압을 상기 래치 회로에 입력하는, 오프셋 보정 장치.
  8. 제 4 항 또는 제 5 항에 있어서,
    상기 연산 증폭기는 오프셋 조정 기능 단자 부착 연산 증폭기이고, 상기 제어 회로는 상기 오프셋 보정용 신호를 상기 오프셋 조정 기능 단자에 입력하는, 오프셋 보정 장치.
  9. 제 4 항 또는 제 5 항에 있어서,
    상기 래치 회로는 스태틱한 회로로 구성되는, 오프셋 보정 장치.
  10. 제 4 항 또는 제 5 항에 있어서,
    상기 제어 회로는, 상기 제 2 래치 신호를 디지털-아날로그 변환하여 오프셋 보정용 신호를 생성하는 DA 변환 회로인, 오프셋 보정 장치.
  11. 제 4 항 또는 제 5 항에 있어서,
    상기 제 2 래치 신호의 각 비트는 상기 제어 회로에서 가중되는, 오프셋 보정 장치.
  12. 제 1 항, 제 4 항, 제 5 항 중 어느 한 항에 있어서,
    상기 연산 증폭기는 위상 보상용의 회로 소자를 구비하고, 상기 회로 소자를 상기 연산 증폭기로부터 개방하기 위한 스위치 소자를 구비하고 있는, 오프셋 보정 장치.
  13. 제 1 항, 제 4 항, 제 5 항 중 어느 한 항에 있어서,
    상기 연산 증폭기의 출력 전압의 오프셋 보정을 실시하는 타이밍을 나타내는 트리거 신호를 발생하는 트리거 신호 발생부를 구비하는, 오프셋 보정 장치.
  14. 제 13 항에 있어서,
    상기 트리거 신호 발생부로서, 상기 트리거 신호로서의 주기 신호를 발생하는 주기 발생 장치를 구비하고,
    상기 주기 발생 장치가 발생한 상기 주기 신호의 주기의 타이밍을 사용하여, 상기 연산 증폭기의 출력 전압의 오프셋 보정을 실시하는, 오프셋 보정 장치.
  15. 제 13 항에 있어서,
    상기 트리거 신호 발생부로서, 상기 오프셋 보정 장치를 구비하는 장치의 전원 전압이 투입된 것을 검지하는 전원 투입 검지 장치를 구비하고,
    상기 전원 투입 검지 장치는, 상기 전원 전압의 투입을 검지한 것을 나타내는 전원 투입 검지 신호를 상기 트리거 신호로서 출력하고,
    상기 전원 투입 검지 신호의 타이밍을 사용하여, 상기 연산 증폭기의 출력 전압의 오프셋 보정을 실시하는, 오프셋 보정 장치.
  16. 제 13 항에 있어서,
    상기 트리거 신호 발생부로서, 기억된 디지털 데이터에 있어 외란이 되는 노이즈를 검지하는 노이즈 검지 장치를 구비하고,
    상기 노이즈 검지 장치는, 상기 노이즈를 검지한 것을 나타내는 노이즈 검지 신호를 상기 트리거 신호로서 출력하고,
    상기 노이즈 검지 신호의 타이밍을 사용하여, 상기 연산 증폭기의 출력 전압의 오프셋 보정을 실시하는, 오프셋 보정 장치.
  17. 제 16 항에 있어서,
    상기 노이즈 검지 장치는, 상기 외란이 되는 노이즈를 검지하기 위한 논리치 를 기억하는 검지 기억부를 구비하고, 상기 노이즈에 의해 상기 검지 기억부에 기억되어 있는 논리치가 변화되면, 상기 노이즈를 검지하였다고 판정한 것을 나타내기 위한 판정 신호를 출력하는, 오프셋 보정 장치.
  18. 제 17 항에 있어서,
    상기 검지 기억부는 복수 개 형성되어 있는, 오프셋 보정 장치.
  19. 제 18 항에 있어서,
    상기 검지 기억부는, 초기화 후에 서로 배타적인 논리치를 갖는 페어가 되는 기억 소자로 구성되어 있는, 오프셋 보정 장치.
  20. 제 17 항에 있어서,
    상기 검지 기억부는, 상기 기억부보다 상기 노이즈에 대하여 센시티브한, 오프셋 보정 장치.
  21. 제 13 항에 있어서,
    상기 연산 증폭기의 출력 전압의 오프셋 보정이 완료되면, 상기 트리거 신호 발생부를 초기화하는, 오프셋 보정 장치.
  22. 제 1 항, 제 4 항, 제 5 항 중 어느 한 항에 있어서,
    상기 연산 증폭기의 출력 전압의 오프셋 보정이 완료되면, 상기 기억부에 기억된 논리치의 백업을 실시하는 백업 기억 장치를 구비하고,
    상기 백업 기억 장치는, 외란이 되는 노이즈에 의해, 상기 기억부에 기억되어 있는 논리치가 변화되면, 상기 백업 기억 장치에 기억되어 있는 백업 데이터와 입력 인에이블 신호를 출력하고, 상기 백업 데이터와 상기 입력 인에이블 신호에 의해, 상기 기억부에 기억된 논리치를 수정하는, 오프셋 보정 장치.
  23. 제 22 항에 있어서,
    상기 백업 기억 장치는, 복수 개의 백업 기억 소자를 구비하고,
    상기 노이즈에 의해 상기 백업 기억 소자 중 어느 것에 기억되어 있는 논리치가 변화되면, 상기 기억부에 기억되어 있는 논리치에 의해 상기 백업 기억 소자에 기억된 논리치를 수정하는, 오프셋 보정 장치.
  24. 제 22 항에 있어서,
    상기 백업 기억 장치는, 상기 노이즈에 의해, 상기 백업 기억 장치에 기억되어 있는 논리치와 상기 기억부에 기억되어 있는 논리치가 모두 변화되면, 상기 연산 증폭기의 출력 전압의 오프셋 보정을 실시하는 타이밍을 나타내는 트리거 신호를 발생하는, 오프셋 보정 장치.
  25. 제 1 항, 제 4 항, 제 5 항 중 어느 한 항에 있어서,
    외부로부터 입력되는 신호에 기초하여, 상기 연산 증폭기의 출력 전압의 오프셋 보정을 실시하는, 오프셋 보정 장치.
  26. 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기를 구비하고,
    상기 연산 증폭기의 출력으로부터 상기 비반전 입력 단자 및 상기 반전 입력 단자로의 피드백을 가하지 않은 상태에서, 상기 비반전 입력 단자와 상기 반전 입력 단자를 단락하였을 때의 상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 기억부에 기억하고, 상기 기억부에 기억된 상기 논리 신호를 사용하여 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정하는 오프셋 보정 장치를 구비하고 있는, 반도체 장치.
  27. 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기를 구비하고,
    상기 비반전 입력 단자와 상기 반전 입력 단자를 단락하기 위한 제 1 스위치 소자와,
    상기 비반전 입력 단자와 상기 반전 입력 단자 중 어느 일방을, 상기 연산 증폭기의 통상적인 동작시에 대응하는 신호 입력 단자로부터 개방하기 위한 제 2 스위치 소자와,
    상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 래치하여 제 1 래치 신호로서 출력하는 적어도 1 개의 래치 회로를 갖는 래치부와,
    상기 래치부로부터 여러 차례 시계열로 입력되는 상기 제 1 래치 신호를 순차로 래치하여 기억하고, 상기 순차 래치하여 기억된 상기 제 1 래치 신호 전체를 포함시켜 복수 비트의 제 2 래치 신호로서 출력하는 것이 가능한 기억부와,
    상기 기억부로부터 출력되는 상기 제 2 래치 신호에 따라 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정하기 위한 오프셋 보정용 신호를 생성하여 상기 연산 증폭기에 입력하는 제어 회로를 포함하는 오프셋 보정 장치를 구비하고 있는, 반도체 장치.
  28. 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기를 구비하고,
    상기 비반전 입력 단자와 상기 반전 입력 단자를 단락하기 위한 제 1 스위치 소자와,
    상기 비반전 입력 단자와 상기 반전 입력 단자 중 어느 일방을, 상기 연산 증폭기의 통상적인 동작시에 대응하는 신호 입력 단자로부터 개방하기 위한 제 2 스위치 소자와,
    상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 래치하여 제 1 래치 신호로서 출력하는 래치 회로를 복수 갖고, 각 상기 래치 회로의 래치 동작을 실시하는 타이밍은 독립적으로 설정 가능하여, 래치 동작을 실시하기까지의 각 상기 래치 회로의 출력을 상기 제 1 논리치 또는 상기 제 2 논리치 중의 어느 하나의 논리치로 확정한 상기 제 1 래치 신호로 하고, 모든 상기 래치 회로의 상기 제 1 래치 신호를 복수 비트의 제 2 래치 신호로서 출력하는 기억부와,
    상기 기억부로부터 출력되는 상기 제 2 래치 신호에 따라 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정하기 위한 오프셋 보정용 신호를 생성하여 상기 연산 증폭기에 입력하는 제어 회로를 포함하는 오프셋 보정 장치를 구비하고 있는, 반도체 장치.
  29. 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기를 구비하고,
    상기 연산 증폭기의 출력으로부터 상기 비반전 입력 단자 및 상기 반전 입력 단자로의 피드백을 가하지 않은 상태에서, 상기 비반전 입력 단자와 상기 반전 입력 단자를 단락하였을 때의 상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 기억부에 기억하고, 상기 기억부에 기억된 상기 논리 신호를 사용하여 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정하는 오프셋 보정 장치를 구비하고 있는 반도체 장치를 표시의 구동 장치로서 구비하고 있는, 표시 장치.
  30. 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기를 구비하고,
    상기 비반전 입력 단자와 상기 반전 입력 단자를 단락하기 위한 제 1 스위치 소자와,
    상기 비반전 입력 단자와 상기 반전 입력 단자 중 어느 일방을, 상기 연산 증폭기의 통상적인 동작시에 대응하는 신호 입력 단자로부터 개방하기 위한 제 2 스위치 소자와,
    상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 래치하여 제 1 래치 신호로서 출력하는 적어도 1 개의 래치 회로를 갖는 래치부와,
    상기 래치부로부터 여러 차례 시계열로 입력되는 상기 제 1 래치 신호를 순차로 래치하여 기억하고, 상기 순차 래치하여 기억된 상기 제 1 래치 신호 전체를 포함시켜 복수 비트의 제 2 래치 신호로서 출력하는 것이 가능한 기억부와,
    상기 기억부로부터 출력되는 상기 제 2 래치 신호에 따라 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정하기 위한 오프셋 보정용 신호를 생성하여 상기 연산 증폭기에 입력하는 제어 회로를 포함하는 오프셋 보정 장치를 구비하고 있는 반도체 장치를 표시의 구동 장치로서 구비하고 있는, 표시 장치.
  31. 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기를 구비하고,
    상기 비반전 입력 단자와 상기 반전 입력 단자를 단락하기 위한 제 1 스위치 소자와,
    상기 비반전 입력 단자와 상기 반전 입력 단자 중 어느 일방을, 상기 연산 증폭기의 통상적인 동작시에 대응하는 신호 입력 단자로부터 개방하기 위한 제 2 스위치 소자와,
    상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 래치하여 제 1 래치 신호로서 출력하는 래치 회로를 복수 갖고, 각 상기 래치 회로의 래치 동작을 실시하는 타이밍은 독립적으로 설정 가능하여, 래치 동작을 실시하기까지의 각 상기 래치 회로의 출력을 상기 제 1 논리치 또는 상기 제 2 논리치 중의 어느 하나의 논리치로 확정한 상기 제 1 래치 신호로 하고, 모든 상기 래치 회로의 상기 제 1 래치 신호를 복수 비트의 제 2 래치 신호로서 출력하는 기억부와,
    상기 기억부로부터 출력되는 상기 제 2 래치 신호에 따라 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정하기 위한 오프셋 보정용 신호를 생성하여 상기 연산 증폭기에 입력하는 제어 회로를 포함하는 오프셋 보정 장치를 구비하고 있는 반도체 장치를 표시의 구동 장치로서 구비하고 있는, 표시 장치.
  32. 표시 패널에 각각 개별적으로 출력 전압을 공급하는 복수의 연산 증폭기를 구비한 반도체 장치로서,
    상기 연산 증폭기의 출력으로부터 비반전 입력 단자 및 반전 입력 단자로의 피드백을 가하지 않은 상태에서, 상기 비반전 입력 단자와 상기 반전 입력 단자를 단락시켜 상기 연산 증폭기의 출력 전압의, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대한 오프셋을 생성하는 오프셋 생성부와,
    상기 오프셋 생성부가 생성한 상기 오프셋을, 상기 출력 전압이 상기 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 복수 비트의 2 값의 논리 신호로서 기억하는 기억부와,
    상기 표시 패널의 전원 투입시, 상기 반도체 장치의 동작시, 혹은 상기 반도체 장치와 동등한 기능을 갖는 다른 반도체 장치의 동작시에, 상기 오프셋 생성부에 대하여, 상기 오프셋의 생성을 트리거하는 오프셋 생성 제어부를 포함하는, 반도체 장치.
  33. 표시 패널에 각각 개별적으로 출력 전압을 공급하는 복수의 연산 증폭기를 구비한 반도체 장치를 포함하는 표시 장치로서,
    상기 반도체 장치는,
    상기 연산 증폭기의 출력으로부터 비반전 입력 단자 및 반전 입력 단자로의 피드백을 가하지 않은 상태에서, 상기 비반전 입력 단자와 상기 반전 입력 단자를 단락시켜 상기 연산 증폭기의 출력 전압의, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대한 오프셋을 생성하는 오프셋 생성부와,
    상기 오프셋 생성부가 생성한 상기 오프셋을, 상기 출력 전압이 상기 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 복수 비트의 2 값의 논리 신호로서 기억하는 기억부와,
    상기 표시 패널의 전원 투입시, 상기 반도체 장치의 동작시, 혹은 상기 반도체 장치와 동등한 기능을 갖는 다른 반도체 장치의 동작시에, 상기 오프셋 생성부에 대하여, 상기 오프셋의 생성을 트리거하는 오프셋 생성 제어부를 포함하는, 표시 장치.
  34. 입력 단자로서 비반전 입력 단자와 반전 입력 단자를 적어도 갖는 연산 증폭기의 출력으로부터 상기 비반전 입력 단자 및 상기 반전 입력 단자로의 피드백을 가하지 않은 상태에서, 상기 비반전 입력 단자와 상기 반전 입력 단자를 단락시켰 을 때의 상기 연산 증폭기의 출력 전압을, 상기 출력 전압이, 차동 입력이 제로일 때의 이상적인 상기 출력 전압인 기준치에 대하여 양의 값이 될 때에는 제 1 논리치의, 상기 출력 전압이 상기 기준치에 대하여 음의 값이 될 때에는 제 2 논리치의, 2 값의 논리 신호로서 기억하고, 기억된 상기 논리 신호를 사용하여 상기 연산 증폭기의 출력 전압의 상기 기준치에 대한 오프셋을 보정하는, 오프셋 보정 방법.
  35. 제 34 항에 있어서,
    상기 논리 신호는, 각 비트가 가중되어 양자화된 복수 비트의 논리치로 이루어지는, 오프셋 보정 방법.
  36. 삭제
  37. 삭제
  38. 삭제
  39. 외란이 되는 노이즈를 검지하기 위한, 제 1 논리치 또는 상기 제 1 논리치와는 극성이 상이한 제 2 논리치를 기억하는 검지 기억부를 구비하고, 상기 노이즈에 의해 상기 검지 기억부에 기억되어 있는 상기 제 1 논리치 또는 상기 제 2 논리치가 변화되면, 상기 노이즈를 검지하였다고 판정한 것을 나타내기 위한 판정 신호를 출력하며,
    상기 검지 기억부는, 복수 개의 기억 소자로 구성되어 있으며,
    상기 검지 기억부는, 초기화 후에 서로 배타적인 논리치를 갖는 페어가 되는 기억 소자로 구성되어 있는, 노이즈 검지 장치.
  40. 삭제
  41. 삭제
  42. 표시 패널에 각각 개별적으로 출력 전압을 공급하는 복수의 연산 증폭기를 구비한 반도체 장치로서,
    상기 각 연산 증폭기와,
    상기 각 연산 증폭기의 출력 전압의 오프셋을 기억하는 기억부와,
    그 기억부에 기억하는 상기 오프셋을 생성하는 오프셋 생성부와,
    전원 투입시, 상기 반도체 장치의 동작시, 혹은 상기 반도체 장치와 동등한 기능을 갖는 다른 반도체 장치의 동작시에, 상기 오프셋 생성부에 대하여 상기 오프셋의 생성을 트리거하는 오프셋 생성 제어부를 포함하는, 반도체 장치.
  43. 표시 패널에 각각 개별적으로 출력 전압을 공급하는 복수의 연산 증폭기를 구비한 반도체 장치를 포함하는 표시 장치로서,
    상기 반도체 장치는,
    상기 각 연산 증폭기와,
    상기 각 연산 증폭기의 출력 전압의 오프셋을 기억하는 기억부와,
    그 기억부에 기억하는 상기 오프셋을 생성하는 오프셋 생성부와,
    전원 투입시, 상기 반도체 장치의 동작시, 혹은 상기 반도체 장치와 동등한 기능을 갖는 다른 반도체 장치의 동작시에, 상기 오프셋 생성부에 대하여 상기 오프셋의 생성을 트리거하는 오프셋 생성 제어부를 포함하는, 표시 장치.
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