KR100842972B1

KR100842972B1 - 오프셋 보정 회로, 오피 앰프 회로 및 오프셋 보정 방법

Info

Publication number: KR100842972B1
Application number: KR1020060038048A
Authority: KR
Inventors: 도모아끼 나까오
Original assignee: 샤프 가부시키가이샤
Priority date: 2005-04-28
Filing date: 2006-04-27
Publication date: 2008-07-01
Also published as: US7459966B2; TW200711291A; CN100576726C; CN1855702A; TWI325683B; JP4246177B2; US20060255855A1; JP2006311350A; KR20060113489A

Abstract

오피 앰프 회로(1)에서, 스위치 소자(S1)를 폐쇄하고 스위치 소자(S2)를 개방한다. 래치 회로 DL은 오피 앰프(1a)의 출력 전압을 래치하고 그에 따른 Q 출력을 행하고, 제어 회로(2a)는 오프셋 보정용 신호 s1을 오피 앰프(1a)의 오프셋 조정 입력 단자 OR에 입력한다. 그것에 의하여 오프셋 보정된 출력 전압을 또한 래치 회로 DL에 의해 래치하고, 남은 오프셋을 보정하기 위해 오프셋 보정용 신호 s1을 미세 조정해간다. 이와 같이 하여, 그 때의 래치가 몇회째인지에 따라서 가중치 부여된 보정량으로 오피 앰프(1a)의 출력 전압의 오프셋을 양자화하고, 2치의 논리 신호로서 제어 회로(2a) 내에 기억한다.

스위치 소자, 래치 회로, 반전 입력 단자, 비반전 입력 단자, 논리 회로

Description

오프셋 보정 회로, 오피 앰프 회로 및 오프셋 보정 방법{OFFSET ADJUSTING CIRCUIT AND OPERATIONAL AMPLIFIER CIRCUIT}

도 1은 본 발명의 실시 형태를 나타내는 것으로, 제1 오프셋 보정 회로를 구비한 오피 앰프 회로의 주요부 구성을 도시하는 회로 블록도.

도 2는 본 발명의 실시 형태를 나타내는 것으로, 제2 오프셋 보정 회로를 구비한 오피 앰프 회로의 주요부 구성을 도시하는 회로 블록도.

도 3은 본 발명의 실시 형태를 나타내는 것으로, 제3 오프셋 보정 회로를 구비한 오피 앰프 회로의 주요부 구성을 도시하는 회로 블록도.

도 4는 도 3의 오피 앰프 회로의 오프셋 보정 동작을 설명하는 신호의 타이밍차트.

도 5는 오프셋 조정 기능이 부가된 오피 앰프의 구성예를 도시하는 회로도.

도 6은 제1 종래 기술을 나타내는 것으로, 오프셋 보정 회로를 구비한 오피 앰프 회로의 주요부 구성을 도시하는 회로 블록도.

도 7은 제2 종래 기술을 나타내는 것으로, 오프셋 보정 회로를 구비한 오피 앰프의 구성을 도시하는 회로도.

도 8은 도 7의 오피 앰프를 구비한 오피 앰프 회로의 주요부 구성을 도시하는 회로 블록도.

도 9는 TFT-LCD 모듈의 구성을 도시하는 블록도.

도 10은 도 9의 TFT-LCD 모듈에 구비되는 소스 드라이버 회로의 구성을 도시하는 블록도.

도 11은 도 10의 소스 드라이버 회로의 각 소스 신호선에 대응하는 블록의 구성을 도시하는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

1, 11, 21 : 오피 앰프 회로

1a, 111, 121 : 오피 앰프

2, 12, 22 : 오프셋 보정 회로

2a : 제어 회로

S1, S2 : 스위치 소자

s1, s2 : 오프셋 보정용 신호

DL : 래치 회로

OR : 오프셋 조정 입력 단자

[특허 문헌1] 일본 특표 2004-519969호 공보(2004년 7월 2일 공표 1: WO 02084862에 대응)

[특허 문헌2] 일본 특개평 4-274605호 공보(1992년 9월 30일 공개)

[특허 문헌 3] 일본 특개평 6-314490호 공보(1994년 11월 8일 공개)

본 발명은 오피 앰프 회로의 오프셋 보정에 관한 것으로, 특히, TFT-LCD 소스 드라이버 회로에서, 출력 오피 앰프 회로의 제조 변동에 의한 랜덤한 오프셋 변동을 저감하기 위한 것이다.

TFT-LCD 구동 회로에서는, 표시용 신호를 디지털 처리하고, 그 신호를, DA 변환 회로에서 표시 계조에 따른 아날로그 전압으로 변환하여 액정 패널을 구동하는 방법이 일반적이다. 최근, 액정 패널의 대형화가 진행됨에 따라서, 구동 회로에 대한 액정 패널의 부하는 계속 커지고 있다. 따라서, DA 변환 회로의 출력 신호를, 오피 앰프를 이용하여 전압 팔로워 회로로서 형성한 저출력 임피던스의 출력 회로에 입력하여, 그 출력 회로의 출력 신호로 변환하고, 이 출력 신호에 의해 액정 패널을 구동하는 방법이 일반적으로 되어 있다.

도 9에 TFT-LCD 모듈의 구성예를 나타낸다. 상기 TFT-LCD 모듈은, 액정 패널(101)을, 제어 회로(102)에 의한 제어로 복수의 게이트 드라이버 회로(103)및 복수의 소스 드라이버 회로(104)에 의해 구동하는 구성이다.

도 10에 상기 소스 드라이버 회로(104)의 구성을 나타낸다. 각 소스 드라이버 회로(104)는, 제어 회로(102)측으로부터 액정 패널(101)측으로 향하여 순서대로, 복수의 시프트 레지스터(104a), 복수의 샘플링 래치 회로(104b), 복수의 홀드 래치 회로(104c), 복수의 레벨 시프터 회로(104d), 복수의 DA 변환 회로(104e), 및 복수의 출력 앰프(104f)를 구비하고 있다.

또한, 도 11에, TFT-LCD 소스 드라이버 회로(104)의 1 출력 단자당 구성예를 나타낸다. 도 10에서는, 표시 데이터가 6 비트인 경우를 예로 설명하고 있다. 샘플링 래치 회로(104b), 홀드 래치 회로(104c), 및 레벨 시프터 회로(104d)는 각각, 1 비트당에 1개의 샘플링 래치 회로, 홀드 래치 회로, 및 레벨 시프터 회로를 구비하고 있다.

도시되어 있지 않지만, 시프트 레지스터(104a) 내를 전송되는 스타트 펄스 신호에 의해 표시 데이터의 각 비트가 샘플링 래치 회로(104b)에 의해 샘플링되고, 홀드 래치 회로(104c)에서, 도시되어 있지 않지만 래치 신호(수평 동기 신호)에 의해 각 6 비트가 래치된다. 그리고, 레벨 시프터 회로(104d)에 의해 신호 레벨이 변환된 후, DA 변환 회로(104e)에서, 표시 데이터(여기서는 6 비트)에 따른 계조 표시용 전압이 선택되어, 전압 팔로워 회로로 구성되는 출력 앰프(104f)로부터 액정 패널(101)에 출력된다.

도 11에서, 통상은, 시프트 레지스터(104a), 샘플링 래치 회로(104b), 및 홀드 래치 회로(104c)가 논리 회로이며, DA 변환 회로(104e) 및 출력 앰프(104f)가 아날로그 회로이다. 출력 앰프(104f)에는, 전술한 바와 같이, 통상적으로, 오피 앰프에 의한 전압 팔로워 회로가 사용된다. 레벨 시프터 회로(104d)는, 상기 논리 회로와 상기 아날로그 회로 사이에 설치되어 있으며, 논리 신호의 전압 레벨을 액정 표시용 전압 레벨로 변환한다. 각 TFT-LCD 소스 드라이버 회로(104)의 LSI(이하, 소스 드라이버 LSI라고 칭함)는, 도 11에 도시하는 회로를 복수 내장하고 있으며, 각 회로의 출력 전압이 액정 패널(101)의 각 표시 데이터선을 구동하도록 구성되어 있다.

출력 앰프(104f)로서 사용되는 오피 앰프에 의한 전압 팔로워 회로는, 출력 전압이 입력 전압과 동일한 것이 이상적이지만, 실제의 LSI에서는, 제조 변동 등에 의해, 오피 앰프마다 랜덤한 변동을 갖고 있으며, 이것은, 오프셋 변동이라고 불린다. 소스 드라이버 LSI에서 이 오프셋 변동이 발생하면, 액정 패널(101)의 각 표시 데이터선에 인가되는 구동 전압이 표시 데이터선마다 상이하게 되게 된다. 액정 패널(101)은, 표시 데이터선에 인가되는 구동 전압에 의해 표시의 밝기를 제어하고 있고, 표시 데이터선마다 구동 전압이 상이하면, 표시 불균일이 발생한다. 따라서, 소스 드라이버 LSI에서는, 복수의 액정 구동 출력 단자 사이에서의 출력 전압의 변동을, 표시에 영향을 주지 않을 정도로까지 작게 억제할 필요가 있다.

소스 드라이버 LSI에 내장되는 오피 앰프의 오프셋 변동은, 주로, 서로 동일한 특성인 페어 소자 사이에서의, 완성된 특성의 차(미스매치)가 원인이다. 일반적으로, 오프셋 변동을 저감하기 위해, 오피 앰프를 구성하는 회로 소자의 소자 사이즈를 크게 하여, 마스크 레이아웃에서의 배치 설계에 특별한 배려를 행하는 것 외에, 앰프의 오프셋을 보정하기 위한 오프셋 보정 회로의 추가가 행해지고 있다. 이 오프셋 보정 회로에 대해서는, 종래, 여러가지의 방법이 제안되어 있다.

도 6에, 종래 기술에 의한 오프셋 보정 회로의 제1 예를 나타낸다. 이 제1 예는, 예를 들면, 특허 문헌 1에 개시되어 있다. 도 6에서, IN101은 동상 입력 단자, IN102는 역상 입력 단자, OUT101은 출력 단자, C101은 오프셋 보정 전압을 기억 유지하는 용량이다. 또한, 2개의 스위치 소자 S101·S101과, 1개의 스위치 소 자 S102를 갖는다. 또한, 이 예를 포함하여 본 명세서에서는 모두, 오피 앰프의 입력 단자를 비반전 입력 단자 및 반전 입력 단자로 기술하고, 편의상, 비반전 입력 단자에 신호를 입력하기 위한 동상 입력 단자, 및 반전 입력 단자에 신호를 입력하기 위한 역상 입력 단자와는 구별한다. 단, 양자가 일치할 때는 그것을 기재한다.

용량 C101은 오피 앰프(111)의 반전 입력 단자와 역상 입력 단자 IN102 사이에 삽입되어 있다. 또한, 스위치 S101은 동상 입력 단자 IN101과 용량 C101의 역상 입력 단자 IN102측의 단자 사이, 및 오피 앰프(111)의 출력 단자와 반전 입력 단자 사이에 접속되어 있다. 스위치 S102는 역상 입력 단자 IN102와 용량 C101 사이에 접속되어 있다. 그리고, 오피 앰프(111)의 오프셋 전압은, 오피 앰프(111)의 비반전 입력 단자와 동상 입력 단자 IN101 사이에 삽입된 전압원 Voff로 나타내고 있다.

이 회로는, 오프셋 보정 전압을 기억하는 기억 상태와, 통상의 오피 앰프로서 동작하는 상태를 교대로 반복함으로써, 오프셋의 보정을 행한다. 스위치 S101이 폐쇄되고, 스위치 S102가 개방됨으로써, 기억 상태로 된다. 이 때, 용량 C101의 양단에, 오프셋 전압 Voff와 동일한 전위차가 충전된다. 그 후, 스위치 S101을 개방하고, 스위치 S102를 폐쇄함으로써, 통상의 동작 상태로 한다. 이 때, 용량 C101의 양단의 전위차는 Voff와 동일하기 때문에, 오프셋 전압은 캔슬된다.

다음으로, 도 7 및 도 8에, 종래 기술에 의한 오프셋 보정 회로의 제2 예를 나타낸다. 도 7은 오프셋 보정 회로를 추가한 CMOS 구성의 오피 앰프 회로예, 도 8은 도 7의 회로를 전압 팔로워 회로에 응용한 예이다.

도 7의 오피 앰프 회로는, 동상 입력 단자 IN111(비반전 입력 단자와 일치) 및 역상 입력 단자 IN112(반전 입력 단자와 일치) 외에, 오프셋 보정용 보정 입력 단자 AUX1·AUX2를 갖는다. 이 오피 앰프 회로는, NMOS 트랜지스터 T101의 드레인 전류를 바이어스 전류로 하는, NMOS 트랜지스터 T102·T103으로 이루어지는 제1 차동 입력쌍과, NMOS 트랜지스터 T104의 드레인 전류를 바이어스 전류로 하는, NMOS 트랜지스터 T105·T106으로 이루어지는 제2 차동 입력쌍이, PMOS 트랜지스터 T107·T108로 이루어지는 전류 미러 회로를 공통의 능동 부하로 하는 구성을 구비하고 있다. 제1 차동 입력쌍은 오프셋 보정 회로의 입력부이며, NMOS 트랜지스터 T102의 게이트 단자가 동상 입력 단자 IN111에 접속되고, NMOS 트랜지스터 T103의 게이트 단자가 역상 입력 단자 IN112에 접속되어 있다. 제2 차동 입력쌍은 오프셋 조정용 전압의 입력부이며, NMOS 트랜지스터 T105의 게이트 단자가 한 쪽의 보정 입력 단자 AUX1에 접속되고, NMOS 트랜지스터 T106의 게이트 단자가 다른 쪽의 보정 입력 단자 AUX2에 접속되어 있다.

또한, 이 오프셋 보정 회로는, NMOS 트랜지스터 T109의 드레인 전류를 바이어스 전류로 하는, PMOS 트랜지스터 T110으로 이루어지는 출력 트랜지스터를 구비하고 있다. PMOS 트랜지스터 T110의 게이트 단자는, 제1 차동 입력쌍의 NMOS 트랜지스터 T102의 드레인 단자와, 제2 차동 입력쌍의 NMOS 트랜지스터 T105의 드레인 단자에 접속되어 있다. 제1 차동 입력쌍에 흐르는 드레인 전류와, 제2 차동 입력쌍에 흐르는 드레인 전류로부터, PMOS 트랜지스터 T110의 게이트 단자에 인가되는 전압이 결정되고, 오프셋 보정 회로의 출력 단자 OUT111로 되는 PMOS 트랜지스터 T110의 드레인 단자로부터 출력되는 전류가 결정된다.

도 8의 응용예에서는, 도 7의 오프셋 보정 회로를 오피 앰프(121)로서 이용하고, 그 주위에, 3개의 스위치 소자 S121·S121·S121, 1개의 스위치 소자 S122, 및 용량 C111·C112를 구비하고 있다. 도 7의 동상 입력 단자 IN111은 오피 앰프(121)의 비반전 입력 단자에 상당하고, 도 7의 역상 입력 단자 IN112는 오피 앰프(121)의 반전 입력 단자에 상당한다. 오피 앰프(121)의 오프셋 전압은, 오피 앰프(121)의 비반전 입력 단자와 전압 팔로워 회로의 입력 단자 IN121 사이에 삽입된 전압원 Voff로 나타내고 있다.

입력 단자 IN121과 전압원 Voff와의 접속점을 점 A로 하고, 오피 앰프(121)의 반전 입력 단자를 점 B로 하면, 스위치 소자(121)의 하나는 점 A와 점 B 사이에 접속되어 있다. 또한, 스위치 소자(122)는, 오피 앰프(121)의 출력 단자와 점 B 사이에 접속되어 있다.

용량 C111은 보정 입력 단자 AUX1과 GND 사이에 접속되어 있으며, 용량 C112는 보정 입력 단자 AUX2와 GND 사이에 접속되어 있다. 스위치 소자 S121의 다른 하나는 점 A와 보정 입력 단자 AUX1 사이에 접속되어 있으며, 스위치 소자 S121의 남은 하나는 전압 팔로워 회로의 출력 단자 OUT121과 보정 입력 단자 AUX2 사이에 접속되어 있다.

다음으로, 도 8의 전압 팔로워 회로의 동작을 설명한다.

이 회로는, 오프셋 보정 전압을 기억하는 기억 상태와, 통상의 오피 앰프로서 동작하는 상태를 교대로 반복함으로써 오프셋의 보정을 행한다. 스위치 소자 S121이 폐쇄되고, 스위치 소자 S122가 개방됨으로써, 오프셋 보정 전압의 기억 상태로 된다. 이 때, 점 A와 점 B는 단락되어 있으며 동일 전위이다. 보정 입력 단자 AUX1에는 입력 전압이 인가되고, 용량 C111에 입력 전압이 기억된다. 보정 입력 단자 AUX2에는 오피 앰프(121)의 출력 전압이 귀환된다. 오피 앰프(121)는, 보정 입력 단자 AUX1·AUX2를 차동 입력 단자로 하는 회로에서 전압 팔로워로서 동작하고, 그 출력 전압이 용량 C112에 기억된다. 이 때 용량 C112에 기억되는 전압은, 점 A와 점 B와의 전압이 동일할 때에, 오피 앰프(121)가 평형하는 전압이다.

다음으로, 스위치 소자 S121이 개방되고, 스위치 소자 S122가 폐쇄됨으로써, 통상의 동작 상태로 된다. 점 B는 스위치 소자 S122를 통하여 오피 앰프(121)의 출력 단자 즉 출력 단자 OUT121과 단락된다. 용량 C111·C112에는, 점 A와 점 B의 전압이 동등하게 되는 것과 같은 상태가 기억·유지되고 있기 때문에, 점 B와 단락된 출력 단자 OUT121에는, 점 A의 전압과 동일한 전압이 출력되고, 전압 팔로워로서 오프셋 전압이 없는 출력이 얻어진다.

그 외에, 오프셋 보정 회로로서는, 전술한 특허 문헌 1, 특허 문헌 2, 및 특허 문헌 3에 여러가지의 방법이 제안되어 있으며, 오피 앰프의 오프셋 보정 전압을 용량에 기억함으로써, 오프셋 보정을 행하고 있다. 이들 방법은, 회로 구성은 상이하지만, 원리 상은 모두, 동상 입력 단자와 역상 입력 단자를 단락한 상태에서, 오피 앰프의 출력 전압이 플러스의 전원 전압과 마이너스의 전원 전압과의 중간 전위로 평형하도록 오프셋 조정 단자에 마이너스 귀환을 걸어, 그 전압을 용량에 기 억하는 것을 특징으로 한다. 이들 방법에서는, 오프셋 보정 전압을 기억하는 기억 상태와, 통상의 오피 앰프로서 동작하는 상태를 주기적으로 반복함으로써, 오프셋의 보정을 행한다.

종래, 소스 드라이버 LSI의 구동 단자 사이의 오프셋 변동의 저감은, 랜덤 변동에 영향을 주는 구성 소자의 사이즈를 크게 하여 매칭을 향상시키는 것 외에, LSI의 마스크 레이아웃의 대칭성을 고려한 설계를 행함으로써 실시되어 있다. 이들 방법은, LSI화한 경우, 칩 사이즈의 증대, 제조 코스트의 상승으로 연결된다.

오프셋 변동을 저감하는 다른 방법으로서, 소스 드라이버 LSI 내에 오프셋 보정 회로를 내장하는 것을 예로 들 수 있다. 종래 기술에 의한 오프셋 보정 회로는, 오피 앰프의 오프셋 보정 전압을 용량에 기억함으로써, 오프셋 보정을 행하고 있으며, 오프셋 보정용의 용량과, 스위치 소자를 갖는다. 일반적인 CMOS 구성에 의한 LSI에서는, 스위치 소자는, MOS-FET가 사용된다. MOS-FET의 스위치에서는, 게이트 피드스루라고 불리는 게이트 신호의 전위 변화에 의한 기생 용량 등을 통한 전하 주입 현상이 있으며, 이 전하 주입에 의해 오프셋 보정 용량에 축적된 전하량이 기대치로부터 어긋나는 현상이 발생한다. 이 영향을 저감하기 위해, 용량을 크게 하는 것 외에, 종래 기술의 오프셋 보정 회로의 제2 예와 같이, 차동 회로에 의한 오프셋 보정 전압의 샘플링을 행하는 방법이 제안되어 있지만, 어느 것이나 회로 규모의 증대를 초래하여, LSI화한 경우, 칩 사이즈의 증대, 제조 코스트의 상승으로 연결된다.

또한, 용량에 기억되는 전압은, 오피 앰프의 오프셋 전압에 따른 아날로그 전압이며, 이 전압은, 시간의 경과와 함께 누설 전류 등에 의해 변동하기 때문에, 주기적으로 리프레시 할 필요가 있다. 따라서, 용량을 사용한 방법에서는, 오프셋 보정 전압을 기억하는 기억 상태와, 통상의 오피 앰프로서 동작하는 상태를 교대로 반복함으로써, 오프셋의 보정을 행한다. 오프셋 보정 전압의 기억 상태에서는, 통상의 앰프로서 동작할 수 없기 때문에, 출력 신호를 이용할 수 없는 기간이 주기적으로 발생한다.

최근의 대형화한 액정 패널에서는, 표시 화소수의 증가에 수반하여, 1 화소당 이용할 수 있는 표시 전압의 인가 시간이 짧아져 오고 있기 때문에, 고속의 전압 인가를 행할 필요가 있다. 따라서, 액정 구동 회로로서는, 연속적인 전압 출력을 할 수 있는 것이 바람직하며, 종래 기술에 의한 오프셋 보정 회로는 매우 채용하기 어렵게 되어 오고 있다. 해결책으로서, 2조의 회로를 준비하여, 교대로 오프셋 보정과 출력 구동을 행함으로써 연속 구동을 하는 방법도 제안되어 있지만, 회로 규모가 2배로 되기 때문에, 고비용화는 피할 수 없다.

본 발명의 목적은, 빈번한 리프레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 변동을 흡수하여 오프셋 보정을 행할 수 있는 오프셋 보정 회로를 제공하는 것에 있다.

본 발명의 오프셋 보정 회로는, 상기의 목적을 달성하기 위해, 출력으로부터 입력에의 피드백을 걸지 않은 상태에서 비반전 입력 단자와 반전 입력 단자를 단락했을 때의 오피 앰프의 출력 전압을, 2치의 논리 신호로 변환하여 기억하고, 기억 된 상기 논리 신호를 이용하여 상기 출력 전압의 오프셋을 보정한다.

상기의 발명에 따르면, 오피 앰프의 출력 전압의 오프셋을 2치의 논리 신호로 변환하여 기억하고, 기억된 논리 신호를 이용하여 출력 전압의 오프셋을 보정하기 때문에, 아날로그 전압을 기억할 때와 같은 큰 용량이나 빈번한 리프레시를 필요로 하지 않는다. 또한, 개개의 오프셋에 대응한 오프셋 보정을 행할 수 있기 때문에, 오프셋의 랜덤 변동을 저감할 수 있으며, 특히 큰 소자 사이즈의 설계나, LSI의 마스크 레이아웃 설계 상의 특별한 배려를 필요로 하지 않아, 칩 사이즈의 저감·저비용화가 가능하게 된다.

이상에 의해, 빈번한 리프레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 변동을 흡수하여 오프셋 보정을 행할 수 있는 오프셋 보정 회로를 실현할 수 있다.

본 발명의 오피 앰프 회로는, 상기의 목적을 달성하기 위해, 오프셋 조정 입력 단자를 구비한 오피 앰프와, 상기 오피 앰프의 비반전 입력 단자와 반전 입력 단자를 단락하기 위한 제1 스위치 소자와, 역상 입력 신호로부터 상기 오피 앰프의 상기 반전 입력 단자를 개방하기 위한 제2 스위치 소자와, 상기 오피 앰프의 출력 전압을, 가중치 부여된 오프셋 보정량으로 양자화된 논리치로 이루어지는 2치의 논리 신호라고 간주하여 래치하는 1개 이상의 래치 회로와, 상기 래치 회로에서 래치된 상기 논리 신호를 기억하는 기억 회로와, 상기 기억 회로에 기억된 상기 논리 신호에 대응하여 상기 오피 앰프의 오프셋 보정용 신호를 생성하여 상기 오프셋 조정 입력 단자에 입력하는 제어 회로를 구비하고, 상기 출력 전압의 오프셋을 보정 한다.

상기의 발명에 따르면, 제1 스위치 소자로 오피 앰프의 비반전 입력 단자와 반전 입력 단자를 단락하고, 제2 스위치 소자로 역상 입력 신호로부터 오피 앰프의 역상 입력 단자를 개방함으로써, 오피 앰프의 출력 전압에 오프셋이 발생하고 있는 상태가 얻어진다. 래치 회로가 이 출력 전압 즉 오프셋을, 가중치 부여된 오프셋 보정량으로 양자화된 논리치로 이루어지는 2치의 논리 신호라고 간주하여 래치하고, 이것을 기억 회로에서 기억하고, 제어 회로가 기억된 논리 신호에 대응하여 오피 앰프의 오프셋 보정용 신호를 생성하여 오프셋 조정 입력 단자에 입력함으로써, 오프셋 보정을 행할 수 있다.

이와 같이, 오피 앰프의 출력 전압의 오프셋을 2치의 논리 신호로 변환하여 기억하고, 기억된 논리 신호를 이용하여 출력 전압의 오프셋을 보정하기 때문에, 아날로그 전압을 기억할 때와 같은 큰 용량이나 빈번한 리프레시를 필요로 하지 않는다. 또한, 개개의 오프셋에 대응한 오프셋 보정을 행할 수 있기 때문에, 오프셋의 랜덤 변동을 저감할 수 있으며, 특히 큰 소자 사이즈의 설계나, LSI의 마스크 레이아웃 설계 상의 특별한 배려를 필요로 하지 않아, 칩 사이즈의 저감·저비용화가 가능하게 된다.

이상에 의해, 빈번한 리프레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 변동을 흡수하여 오프셋 보정을 행할 수 있는 오피 앰프 회로를 실현할 수 있다.

본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 기재하는 기재에 의 해서 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로 명백해질 것이다.

본 발명의 일 실시 형태에 대하여 도면에 기초하여 설명하면 이하와 같다.

도 1에, 본 발명의 실시 형태에 따른 제1 오프셋 보정 회로를 구비한 오피 앰프 회로(1)의 구성을 나타낸다.

오피 앰프 회로(1)는, 오피 앰프(1a), 오프셋 보정 회로(2), 동상 입력 단자 IN1, 역상 입력 단자 IN2, 및 출력 단자 OUT을 구비하고 있다. 또한, 오피 앰프(1a)의 출력 전압의 오프셋은, 오피 앰프(1a)의 비반전 입력 단자와 동상 입력 단자 IN1 사이에 동상 입력 신호의 입력 오프셋을 나타내는 전원으로서 삽입된 전압원 Voff로 나타내고 있다. 따라서, 도면에서는 오피 앰프(1a) 자체는 오프셋의 원인이 제거된 것으로서 나타내고 있지만, 실제는 오피 앰프(1a)의 내부에 오프셋의 원인이 포함되어 있다. 이하에서는 「도면 상에서의 오피 앰프(1a)」라고 미리 알렸을 때에만, 전압원 Voff가 전술된 바와 같이 삽입되어 있는 것을 의미하는 것으로 한다.

동상 입력 단자 IN1은 오피 앰프(1a)의 비반전 입력 단자에 동상 입력 신호를 입력하기 위한 단자이며, 역상 입력 단자 IN2는 오피 앰프(1a)의 반전 입력 단자에 역상 입력 신호를 입력하기 위한 단자이다.

오피 앰프(1a)에는 오프셋 조정 입력 단자 OR이 설치되어 있다.

오프셋 보정 회로(2)는, 스위치 소자 S1·S2, 래치 회로 DL, 제어 회로(2a), 래치 펄스 입력 단자 CK, 및 리세트 신호 입력 단자 RESET를 구비하고 있다.

스위치 소자(제1 스위치 소자) S1은, 오피 앰프(1a)의 반전 입력 단자와 비반전 입력 단자 사이를 단락 및 개방한다. 도면 상에서의 오피 앰프(1a)에서는, 스위치 소자 S1의 비반전 입력 단자측의 일단은, 전압원 Voff의 동상 입력 단자 IN1측의 일단에 접속되어 있다. 스위치 소자(제2 스위치 소자) S2는, 오피 앰프(1a)의 반전 입력 단자와 역상 입력 단자 IN2 사이를 단락 및 개방한다.

래치 회로 DL은, 오피 앰프(1a)의 출력 전압을 래치하는 논리 회로이며, 스태틱한 논리 회로로 구성된다. 클럭 단자 CK에 후술하는 래치 펄스가 입력되면, 오피 앰프(1a)의 출력 전압을 입력 단자 D로부터 래치하고 그에 따른 논리치를 출력 단자 Q로부터 출력한다. 제어 회로(2a)는, 래치 회로 DL로부터 출력된 논리치를, 아날로그 전압의 오프셋 보정용 신호 s1로 변환하여, 오피 앰프(1a)의 오프셋 조정 입력 단자 OR에 입력한다.

래치 펄스 입력 단자 CCK에는, 래치 회로 DL의 래치 동작을 지시하는 래치 펄스가 입력된다. 리세트 펄스 입력 단자 RRESET에는, 래치 회로 DL 및 제어 회로(2a)를 초기화하는 리세트 펄스가 입력된다. 리세트 펄스 입력 단자 RRESET는, 래치 회로 DL의 리세트 입력 단자 R, 및 제어 회로(2a)의 리세트 입력 단자 RESET에 접속되어 있다.

도 1의 오피 앰프 회로(1)에서, 오프셋 보정을 행하는 경우, 스위치 소자 S2를 개방하고 스위치 소자 S1을 폐쇄함으로써, 오피 앰프(1a)의 비반전 입력 단자와 반전 입력 단자는, 오피 앰프(1a)에 출력으로부터 입력에의 피드백을 걸지 않은 상 태에서 단락된다. 또한, 리세트 펄스 입력 단자 RRESET에 리세트 펄스를 입력하여, 래치 회로 DL 및 제어 회로(2a)의 초기화를 행한다. 이 때, 오피 앰프(1a)가 플러스의 오프셋 전압을 가지고 있으면, 오피 앰프의 개방 루프 이득이 충분히 큰 경우, 오피 앰프(1a)의 출력 전압은, 거의, 플러스의 전원 전압 가까이까지 상승하여 포화한다. 반대로, 오피 앰프(1a)가 마이너스의 오프셋 전압을 가지고 있으면, 오피 앰프(1a)의 개방 루프 이득이 충분히 큰 경우, 오피 앰프(1a)의 출력 전압은, 거의, 마이너스의 전원 전압 가까이까지 하강하여 포화한다.

이 두 가지의 출력 전압을, 2치의 논리 신호라고 간주하여, "1" 및 "0"의 논리치에 대응시켜, 래치 펄스 입력 단자 CCK에 래치 펄스를 입력함으로써, 래치 회로 DL에 오피 앰프(1a)의 출력 전압에 따른 논리치를 래치한다. 래치 회로 DL의 Q 출력이 제어 회로(2a)에 입력되면, 제어 회로(2a)는, 그 Q 출력이 나타내는 논리치에 따라서, 오피 앰프(1a)의 출력 전압의 오프셋을 감소시키는 방향으로, 오프셋 보정용 신호 s1을 미세 조정한다. 오프셋 보정용 신호 s1이 오프셋 조정 입력 단자 OR에 입력된 오피 앰프(1a)는, 이에 따라 오프셋이 보정된 출력 전압을 출력 단자 OUT에 출력한다. 그리고, 래치 펄스 입력 단자 CCK에의 래치 펄스 입력과, 오프셋 보정용 신호 s1의 미세 조정을 필요한 횟수 반복함으로써 오피 앰프(1a)의 출력 전압의 오프셋을 제로에 가까이하도록 보정할 수 있다. 그 동안에, 상기 논리 신호의 "1" 및 "0"의 논리치가 시계열적으로 제어 회로(2a) 내에 축적되어 가고, 오프셋 보정용 신호 s1이 서서히 변경되어 간다. 오프셋 보정 회로(2)에서는, 제어 회로(2a)가, 2치의 논리 신호를 기억하는 기억 회로로 되어 있다.

이와 같이, 오프셋 보정 회로(2)에서는, 2치의 논리 신호는, 가중치 부여된 오프셋 보정량으로 양자화된 논리치로 이루어진다. 여기서는, 오프셋이 플러스 방향에 있을 때에 래치 회로 DL이 논리치 "1"을 출력하여, 래치가 몇회째인지에 대응하는 가중치 부여로 오프셋을 마이너스 방향으로 이동시키도록 하고, 오프셋이 마이너스 방향에 있을 때에 래치 회로 DL이 논리치 "0"을 출력하여, 상기 가중치 부여로 오프셋을 플러스 방향으로 이동시키도록 하고 있다. 이 이동량은, 래치의 횟수가 거듭됨에 따라서 작아져 간다.

오프셋의 보정 완료 후, 스위치 소자 S1을 개방하고 스위치 소자 S2를 폐쇄하면, 오피 앰프(1a)는 통상의 동작 상태로 된다. 오프셋 보정에 이용한 논리 신호의 데이터는, 래치 회로 DL, 또는, 제어 회로(2a)의 내부의, 도시되지 않은 기억 회로에 논리 데이터로서 보존되고, 한 번 보정을 완료한 후에는, 그 보정 동작 상태를 계속 유지한다.

또한, 오피 앰프(1a)에 출력으로부터 입력에의 피드백을 걸지 않은 결과, 오피 앰프 회로(1)가 트랜스 컨덕턴스 앰프로 되는 경우에는, 출력 단자 OUT을 부하에 접속한 상태로 하는 것이 바람직하다. 오피 앰프(1a)의 출력 전압에 오프셋이 있는 경우, 그 오프셋은 출력 단자 OUT으로부터 출력되는 전류의 값의 어긋남으로서 나타난다. 따라서, 오피 앰프(1a)의 출력 전압은 후단에 접속되는 부하에 흐르는 전류에 의해서 결정된다. 만약, 오피 앰프(1a)의 출력 전압에 오프셋이 없는 경우에 출력단의 PMOS 트랜지스터와 NMOS 트랜지스터에 흐르는 전류가 평형하도록 설계되어 있으면 부하측에 전류가 흐르지 않아 문제는 발생하지 않지만, 그 이외의 경우에는 부하측에 전류가 흐르도록 하기 때문에, 출력 단자 OUT을 부하에 대하여 개방하고 있으면 출력 단자 OUT에 이상 전압이 발생한다.

다음으로, 도 2에, 본 발명의 실시 형태에 따른 제2 오프셋 보정 회로를 구비한 오피 앰프 회로(11)의 구성을 나타낸다.

오피 앰프 회로(11)는, 도 1의 오피 앰프 회로(1)에서, 오프셋 보정 회로(2)가 오프셋 보정 회로(12)로 교체된 것이다. 오프셋 보정 회로(12)는, 오프셋 보정 회로(2)에서, 래치 회로 DL이 래치 회로 DL(n-1)∼DL0인 n개의 래치 회로로 교체되고, 제어 회로(2a)가 DA 변환 회로(12a)로 교체된 것이다. 또한, 래치 회로 DL(n-1)∼DL0은 스태틱한 논리 회로로 구성된다. 래치 펄스는 래치 회로 DL(n-1)∼DL0의 각각에 설치된 래치 펄스 입력 단자 CCK(n-1)∼CCK0의 각각에 개별로 입력된다. 리세트 펄스는 래치 회로 DL(n-1)∼DL0의 각각에 설치된 리세트 입력 단자 R…에 공통으로 입력된다.

래치 회로 DL(n-1)∼DL0은 n 비트의 래치 회로로서 동작하고, 각각 래치 펄스가 입력되면, 오피 앰프(1a)의 출력 전압을 입력 단자 D로부터 래치하고, 그 출력 전압이 플러스이면 "1"을, 마이너스이면 "0"을 출력 단자 Q로부터 출력한다. 래치 회로 DL(n-1)∼DL0의 출력 신호 Dn-1∼D0은, Dn-1을 최상위 비트, D0을 최하위 비트로 하여 바이너리로 가중치 부여된 논리치이다. 출력 신호 Dn-1∼D0은, 그 논리치로 이루어지는 2치의 논리 신호로서 DA 변환 회로(12a)에 입력된다.

이와 같이, 오프셋 보정 회로(12)에서는, 2치의 논리 신호는, 가중치 부여된 오프셋 보정량으로 양자화된 논리치로 이루어진다. 여기서는, 오프셋을 각 비트에 대응하는 가중치 부여로 마이너스 방향으로 이동시키는 보정을 행하게 하고, 그 결과, 남은 오프셋이 플러스 방향이면 논리치 "1"을, 남은 오프셋이 마이너스 방향이면 논리치 "0"을 각 비트의 값으로 한다. 또한, 오프셋을 각 비트에 대응하는 가중치 부여로 플러스 방향으로 이동시키는 보정을 행하게 하는 경우에는, 그 보정의 결과, 남은 오프셋이 마이너스 방향이면 논리치 "1"을, 남은 오프셋이 플러스 방향이면 논리치 "0"을 각 비트의 값으로 한다.

DA 변환 회로(제어 회로)(12a)는, 디지털의 출력 신호 Dn-1∼D0을 디지털-아날로그 변환하여 아날로그 전압의 오프셋 보정용 신호 s2를 발생하고, 오피 앰프(1a)의 오프셋 조정 입력 단자 OR에 입력한다. 오프셋 보정용 신호 s2는, "1"의 비트에 대해서는그 비트의 가중치 부여에 대응하여 오프셋을 마이너스 방향으로 이동시키고, "0"의 비트에 대해서는 오프셋을 이동시키지 않는 전압이, 전체 비트분 가산된 전압으로 된다.

도 2의 오피 앰프 회로(11)에서, 오프셋 보정을 행하는 경우, 스위치 소자 S2를 개방하고 스위치 소자 S1을 폐쇄함으로써, 오피 앰프(1a)에 출력으로부터 입력에의 피드백을 걸지 않은 상태에서, 오피 앰프(1a)의 비반전 입력 단자와 반전 입력 단자를 단락한다. 또한, 리세트 펄스 입력 단자 RRESET로부터 리세트 펄스를 입력하여, 래치 DL(n-1)로부터 DL0의 초기화를 행하여, 출력 신호 Dn-1∼D0을 모두 "0"으로 리세트한다. 이 때, DA 변환 회로(12a)는, n 비트의 2진수 "00…0"에 대응하는 오프셋 보정용 신호 s2를 출력하고, 오프셋 조정 입력 단자 OR에 부여한다. 여기서, DA 변환 회로(12a)는, "00…0"의 입력 신호에 대하여, 오피 앰프(1a)의 출 력 전압이 가장 강한 플러스의 오프셋을 갖도록 구성되어 있는 것으로 한다. 이 때, 오피 앰프(1a)의 출력 전압은, 플러스의 전원 전압까지 상승하여 포화한다.

다음으로, 래치 펄스 입력 단자 CCK(n-1)에 래치 펄스를 입력하고, 오피 앰프(1a)의 출력 전압을 래치 회로 DL(n-1)에서 래치한다. 오피 앰프(1a)의 출력 전압은 플러스로 포화하고 있기 때문에, 래치 회로 DL(n-1)는 "1"을 출력하고, DA 변환 회로(12a)의 입력 신호는 "10…0"으로 변화한다. DA 변환 회로(12a)의 출력 신호인 오프셋 보정용 신호 s2는, 최상위 비트가 1로 되었기 때문에, 오피 앰프(1a)의 출력 전압의 오프셋을 최상위 비트 상당분만큼 마이너스로 이동시키도록 변화한다. 이 때, 아직 오피 앰프(1a)의 출력 전압의 오프셋이 플러스의 상태이면, 그 출력 전압은 플러스의 전원 전압까지 상승하여 포화하고 있고, 오피 앰프(1a)의 오프셋이 마이너스로 변화하고 있으면, 출력 전압은 마이너스의 전원 전압까지 하강하여 포화한다.

계속해서, 재차, 래치 펄스 입력 단자 CCK(n-1)에 래치 펄스를 입력하고, 오피 앰프(1a)의 출력 전압을 다시 한번 래치 회로 DL(n-1)에서 래치하면, 이번은 오피 앰프(1a)의 출력 전압의 오프셋의 부호에 따라서, "1" 또는 "0" 중 어느 하나의 논리치가 DL(n-1)로서 DA 변환 회로(12a)에 받아들여진다. 이상으로, 최상위 비트 Dn-1은, 오피 앰프(1a)의 출력 전압의 오프셋이 마이너스가 되지 않는 최대의 값으로 결정된다. 즉, DA 변환 회로(12a)의 입력 신호가 "10…0" 이더라도 오프셋이 플러스 그대로이면, Dn-1은 "1"로 결정되고, DA 변환 회로(12a)의 입력 신호는 "10…0"으로 된다. 만약, DA 변환 회로(12a)의 입력 신호가 "10…0"일 때에 오프셋이 마이너스로 되어 있으면, Dn-1은 "0"으로 결정되고, DA 변환 회로(12a)의 입력 신호는, "00…0"으로 되돌아간다.

또한, 래치 펄스 입력 단자 CCK(n-2)에 마찬가지로 2회의 펄스를 부여함으로써 Dn-2의 보정값을 결정할 수 있으며, 이 후, 상위 비트로부터 하위 비트를 향하여, 순차적으로 래치의 유지 데이터를 결정함으로써, 오피 앰프(12a)의 출력 전압의 오프셋은, 마이너스가 되지 않는 범위에서, 한없이 0의 상태에 근접해 간다.

최하위 비트 D0의 값이 결정된 후, 스위치 소자 S1을 개방하고 스위치 소자 S2를 폐쇄하면, 오피 앰프(1a)는 통상의 동작 상태로 된다. 오프셋 보정의 데이터는, 래치 회로 DL(n-1)∼DL0에 n 비트의 바이너리 데이터로서 보존되고, 한 번 보정을 완료한 후에는, 그 상태를 계속 유지한다. 오프셋 보정 회로(12)에서는, 래치 회로 DL(n-1)∼DL0이 2치의 논리 신호를 기억하는 기억 회로로 되어 있다.

또한, 상기의 구성에서는, DA 변환 회로(12a)가 "00…0"의 입력 신호에 대하여, 오피 앰프(1a)의 출력 전압이 가장 강한 플러스의 오프셋을 갖도록 구성되어 있는 것으로 했지만, 이것에 한하지 않고, DA 변환 회로(12a)가 "00…0"의 입력 신호에 대하여, 오피 앰프(1a)의 출력 전압이 가장 강한 마이너스의 오프셋을 갖도록 구성되어 있어도 상관없다. 이 경우, 래치 회로 DL(n-1)∼DL0의 각각은, 오피 앰프(1a)의 출력 전압이 마이너스의 오프셋을 갖고 있는 경우에는 "1"을 출력하여 DA 변환 회로(12a)가 대응하는 비트에 대하여 오프셋을 플러스 방향으로 이동시키는 전압을 할당함과 함께, 오피 앰프(1a)의 출력 전압이 플러스의 오프셋을 갖고 있는 경우에는 "0"을 출력하여 DA 변환 회로(12a)가 대응하는 비트에 대하여 오프셋을 이동시키지 않는 전압을 할당하면 된다. 또한, 상기 "1"과 "0"은 서로 논리가 구별되면 되기 때문에, 서로 교체가 가능하다.

다음으로, 도 3에, 본 발명의 실시 형태에 따른 제3 오프셋 보정 회로를 구비한 오피 앰프 회로(21)의 구성을 나타낸다.

오피 앰프 회로(21)는, 도 2의 오피 앰프 회로(11)에서, 오피 앰프(1a)를 이용한 전압 팔로워로서 구성된 회로이며, 또한, 오프셋 보정 회로(12)가 오프셋 보정 회로(22)로 교체된 것이다. 오프셋 보정 회로(22)는, 오프셋 보정 회로(12)에서, 래치 회로 DL(n-1)∼DL0이 래치 회로 DDL4∼DDL0으로 교체되고, DA 변환 회로(12a)가 DA 변환 회로(22a)로 교체된 것이다. 또한, 래치 회로 DDL4∼DDL0은 스태틱한 논리 회로로 구성된다.

또한, 스위치 소자 S1의 ON/OFF를 제어하는 신호를 신호 NULL, 스위치 소자 S2의 ON/OFF를 제어하는 신호를 신호 NULL의 반전 신호인 신호 /NULL(널 바)로 한다.

래치 회로 DDLk(k=1, 2, 3, 4)는, 세트 입력 단자 SETk에 세트 신호가 입력되면, 출력 데이터 Dk로서 High 레벨의 전압(논리치 "1")을, 출력 데이터 /Dk(Dk 바)로서 Low 레벨의 전압(논리치 "0")을 출력한다. 또한, 래치 회로 DDLk는, 리세트 입력 단자 RSTk에 리세트 신호가 입력되면, 오피 앰프(1a)의 출력 전압을 래치하여, 그 전압을 "1"이나 "0"의 논리치라고 간주하여 "1"인 경우는 High 레벨의 전압을, "0" 인 경우는 Low 레벨의 전압을, 각각 출력 데이터 Dk로서 출력한다. 또한, 동시에, 출력 데이터 Dk의 논리치를 반전시킨 논리치를 출력 데이터 /Dk(Dk 바)로서 출력한다. 또한, 래치 회로 DDLk는, 래치 회로 DDLk의 모두에 공통의 리세트 입력 단자 RSTALL로부터 리세트 신호가 입력되면, 일제히, 출력 데이터 Dk로서 Low 레벨의 전압을, 출력 데이터 /Dk(Dk 바)로서 High 레벨의 전압을 출력한다. 래치 회로 DDLk에 일단, 세트 신호가 입력되면, 리세트 입력 단자 RSTk 혹은 리세트 입력 단자 RSTALL로부터 리세트 신호가 입력될 때까지, 출력 데이터 Dk는 High 레벨의 전압을, 출력 데이터 /Dk(Dk 바)는 Low 레벨의 전압을 유지한다. 또한, 리세트 입력 단자 RSTALL로부터 래치 회로 DDLk에 일단, 리세트 신호가 입력되면, 세트 신호가 입력될 때까지, 출력 데이터 Dk는 Low 레벨의 전압을, 출력 데이터 /Dk(Dk 바)는 High 레벨의 전압을 유지한다.

DA 변환 회로(제어 회로)(22a)는, 래치 회로 DDL3∼DDL0으로부터 입력되는 출력 데이터 D3∼D0 및 출력 데이터 /D3∼/D0에 기초하여, 오피 앰프(1a)의 오프셋 조정 입력 단자 OR에 입력하는 오프셋 보정용 신호 VCAL의 아날로그 전압 레벨을 선택하여 출력하는 DA 변환 회로이다. 래치 회로 DDL3∼DDL0의 출력 데이터 D3∼D0의 4 비트에서는 16가지의 아날로그 전압 레벨을 나타낼 수 있기 때문에, 오프셋 보정용 신호 VCAL로서 전압 VCAL0∼VCAL15가 준비되어 있다. 여기서는, VCAL0, VCAL1,…, VCAL15의 순서로 전압 레벨이 큰 것으로 한다. 또한, 출력 데이터 D3이 최상위 비트로, 출력 데이터 D2, 출력 데이터 D1의 순서로 하위 비트로 되고, 출력 데이터 D0이 최하위 비트인 것으로 한다.

DA 변환 회로(22a)는 트리 형상으로 배치된 다수의 스위치 소자를 구비하고 있으며, 이들 스위치 소자는, 출력 데이터 D3∼D0 및 출력 데이터 /D3∼/D0에 의 해, 그 출력 데이터에 대응한 전압 VCAL0∼VCAL15 중 어느 하나가 오프셋 조정 입력 단자 OR에 입력되는 것과 같은 경로를 구성하도록 ON/OFF된다. 각 스위치 소자는 입력되는 출력 데이터가 High 레벨의 전압일 때에 ON 상태로 되고, Low 레벨의 전압일 때에 OFF 상태로 된다. 그리고, 출력 데이터 D3∼D0의 4 비트로 나타내는 2진수가 큰 순서대로, VCAL0, VCAL1, …, VCAL15의 순서로 오프셋 보정용 신호 VCAL이 오프셋 조정 입력 단자 OR에 입력된다. VCAL0, VCAL1, …, VCAL15의 순서로, 오프셋을 플러스 방향으로 이동시키는 작용이 강하다.

도 4에, 도 3의 오피 앰프 회로(21)의 동작을 타이밍차트로 나타낸다. 오피 앰프 회로(21)는, 도 2의 오피 앰프 회로(11)에서 1 비트의 값을 결정하는데 2번 래치 펄스 CCK를 입력하는 대신에, 세트 신호와 리세트 신호로 나누어서 따로따로 한 번씩 펄스를 입력하는 점을 제외하면, 동일한 동작을 행한다. 즉, 오피 앰프 회로(21)에서는, 래치 회로 DDLk에서 래치되는 논리 신호는, 세트 입력 단자 SETk 및 리세트 단자 RSTALL이 구비되어 있음으로써, 오피 앰프(1a)의 출력 전압과는 독립적으로 설정 가능하다.

도 4에 도시한 바와 같이, 우선, 신호 NULL을 High 레벨의 전압, 신호 /NULL을 Low 레벨의 전압으로 함으로써, 스위치 소자 S1을 폐쇄하고 스위치 소자 S2를 개방한다. 이에 의해, 오피 앰프(1a)에 출력으로부터 입력에의 피드백을 걸지 않은 상태에서, 오피 앰프(1a)의 비반전 입력 단자와 반전 입력 단자를 단락한다. 그리고, 래치 회로 DDL3∼DDL0에 리세트 입력 단자 RSTALL로부터 리세트 신호로서 High 레벨의 전압을 입력함으로써, 출력 데이터 D3∼D0을 High 레벨의 전압, 출력 데이터 /D3∼/D0을 Low 레벨의 전압으로 한다. 이에 의해, 오프셋 보정용 신호 VCAL로서 전압 VCAL0을 선택한다. 전압 VCAL0으로 오피 앰프(1a)의 출력 전압의 오프셋을 보정하면, 도 4에 「오피 앰프의 오프셋의 상태예」에서 나타낸 바와 같이, 출력 전압에는 플러스 방향으로 가장 강한 오프셋이 나타난다. 이 때, 출력 전압은 도 4에 「OUT 출력의 상태예」에서 나타낸 바와 같이, 플러스 방향으로 포화한다.

계속해서, 래치 회로 DDL3에 세트 입력 단자 SET3으로부터 세트 신호로서 High 레벨의 전압을 입력함으로써, 출력 데이터 D3∼D0으로 나타내는 4 비트를 "1000"으로 한다. 이에 의해, 오프셋 보정용 신호 VCAL로서 전압 VCAL8이 선택된다. 전압 VCAL8이 오프셋 조정 입력 단자 OR에 입력되면, 오피 앰프(1a)의 출력 전압의 오프셋은 마이너스 방향으로 이동한다. 이 경우에 출력 전압에 남아 있는 오프셋은 도 4의 「오피 앰프의 오프셋의 상태예」에서 나타내고 있는 바와 같이 플러스 방향으로서, 출력 전압은「OUT 출력의 상태예」에서 나타낸 바와 같이 여전히 포화하고 있지만, 이 오프셋이 플러스 마이너스 중 어느 쪽의 방향으로 남아 있는지를 확인하기 위해서, 다음으로, 래치 회로 DDL3에 리세트 입력 단자 RST3으로부터 리세트 신호로서 오피 앰프(1a)의 출력 전압을 입력한다. 이 때, 도 4의 「OUT 출력의 상태예」에서 나타낸 바와 같이 출력 전압이 플러스 방향으로 포화하고 있으면, 래치 회로 DDL3의 출력 데이터 D3은 "1"로 되기 때문에, 출력 데이터 D3(Bit3)을 "1"로 결정하여 유지한다. 이 때, 오피 앰프(1a)의 출력 전압은, "1000"에 대응하는 전압 VCAL8의 오프셋 보정용 신호 VCAL로 보정된 값 그대로이 다.

또한, 래치 회로 DDL3에 리세트 입력 단자 RST3으로부터 리세트 신호로서 오피 앰프(1a)의 출력 전압을 입력했을 때에, 출력 전압이 마이너스 방향으로 포화하고 있으면, 래치 회로 DDL3의 출력 데이터 D3은 "0"으로 되기 때문에, 출력 데이터 D3(Bit3)을 "0"으로 결정하여 유지한다. 이 때, 오피 앰프(1a)의 출력 전압은, "0000"에 대응하는 전압 VCAL0의 오프셋 보정용 신호 VCAL로 보정된 값으로 되돌아간다.

다음으로, 래치 회로 DDL2에 세트 입력 단자 SET2로부터 세트 신호로서 High 레벨의 전압을 입력함으로써, 출력 데이터 D3∼D0으로 나타내는 4 비트를 "1100"으로 한다. 이에 의해, 오프셋 보정용 신호 VCAL로서 전압 VCAL12가 선택된다. 전압 VCAL12가 오프셋 조정 입력 단자 OR에 입력되면, 오피 앰프(1a)의 출력 전압의 오프셋은 마이너스 방향으로 이동한다. 이 경우에 출력 전압에 남아 있는 오프셋은 도 4의 「오피 앰프의 오프셋의 상태예」에서 나타내고 있는 바와 같이 마이너스 방향으로 되고, 출력 전압은「OUT 출력의 상태예」에서 나타낸 바와 같이 마이너스 방향으로 포화하는데, 이 오프셋이 플러스 마이너스 중 어느 쪽의 방향으로 남아 있는지를 확인하기 위해서, 다음으로, 래치 회로 DDL2에 리세트 입력 단자 RST2로부터 리세트 신호로서 오피 앰프(1a)의 출력 전압을 입력한다. 이 때, 도 4의 「OUT 출력의 상태예」에서 나타낸 바와 같이 출력 전압이 마이너스 방향으로 포화하고 있으면, 래치 회로 DDL2의 출력 데이터 D2는 "0"으로 되기 때문에, 출력 데이터 D2(Bit2)를 "0"으로 결정하여 유지한다. 이 때, 오피 앰프(1a)의 출력 전 압은 오프셋 보정용 신호 VCAL은 "1000"에 대응하는 전압 VCAL8로 되돌아간다.

또한, 래치 회로 DDL2에 리세트 입력 단자 RST2로부터 리세트 신호로서 오피 앰프(1a)의 출력 전압을 입력했을 때에, 출력 전압이 플러스 방향으로 포화하고 있으면, 래치 회로 DDL2의 출력 데이터 D2는 "1"로 되기 때문에, 출력 데이터 D2(Bit2)를 "1"로 결정하여 유지한다. 이 때, 오피 앰프(1a)의 출력 전압은, "1100"에 대응하는 전압 VCAL12의 오프셋 보정용 신호 VCAL로 보정된 값 그대로로 된다.

다음으로, 래치 회로 DDL1에 세트 입력 단자 SET1로부터 세트 신호로서 High 레벨의 전압을 입력함으로써, 출력 데이터 D3∼D0으로 나타내는 4 비트를 "1010"으로 한다. 이에 의해, 오프셋 보정용 신호 VCAL로서 전압 VCAL10이 선택된다. 전압 VCAL10이 오프셋 조정 입력 단자 OR에 입력되면, 오피 앰프(1a)의 출력 전압의 오프셋은 마이너스 방향으로 이동한다. 이 경우에 출력 전압에 남아 있는 오프셋은 도 4의 「오피 앰프의 오프셋의 상태예」에서 나타내고 있는 바와 같이 약간 플러스 방향으로서(도면에서는 거의 제로이지만, 약간 플러스 방향에 있는 것으로 함), 출력 전압은 「OUT 출력의 상태예」에서 나타낸 바와 같이 포화로부터 탈출하여 선형 변화하는 영역에까지 저하하고 있지만, 이 오프셋이 플러스 마이너스 중 어느 쪽의 방향으로 남아 있는지를 확인하기 위해서, 다음으로, 래치 회로 DDL1에 리세트 입력 단자 RST1로부터 리세트 신호로서 오피 앰프(1a)의 출력 전압을 입력한다. 이 때, 도 4의 「OUT 출력의 상태예」에서 나타낸 바와 같이 출력 전압이 플러스 방향에 있으면, 래치 회로 DDL1의 출력 데이터 D1은 "1"로 되기 때문에, 출 력 데이터 D1(Bit1)을 "1"로 결정하여 유지한다. 이 때, 오피 앰프(1a)의 출력 전압은, "1010"에 대응하는 전압 VCAL10의 오프셋 보정용 신호 VCAL로 보정된 값 그대로이다.

또한, 래치 회로 DDL1에 리세트 입력 단자 RST1로부터 리세트 신호로서 오피 앰프(1a)의 출력 전압을 입력했을 때에, 출력 전압이 마이너스 방향에 있으면, 래치 회로 DDL1의 출력 데이터 D1은 "0"으로 되기 때문에, 출력 데이터 D1(Bit1)을 "0"으로 결정하여 유지한다. 이 때, 오피 앰프(1a)의 출력 전압은, "1000"에 대응하는 전압 VCAL8의 오프셋 보정용 신호 VCAL로 보정된 값으로 되돌아간다.

다음으로, 래치 회로 DDL0에 세트 입력 단자 SET0으로부터 세트 신호로서 High 레벨의 전압을 입력함으로써, 출력 데이터 D3∼D0으로 나타내는 4 비트를 "1011"로 한다. 이에 의해, 오프셋 보정용 신호 VCAL로서 전압 VCAL11이 선택된다. 전압 VCAL11이 오프셋 조정 입력 단자 OR에 입력되면, 오피 앰프(1a)의 출력 전압의 오프셋은 마이너스 방향으로 이동한다. 이 경우에 출력 전압에 남아 있는 오프셋은 도 4의 「오피 앰프의 오프셋의 상태예」에서 나타내고 있는 바와 같이 마이너스 방향으로 되어, 출력 전압은「OUT 출력의 상태예」에서 나타낸 바와 같이 마이너스 방향으로 포화하는데, 이 오프셋이 플러스 마이너스 중 어느 쪽의 방향으로 남아 있는지를 확인하기 위해서, 다음으로, 래치 회로 DDL0에 리세트 입력 단자 RST0으로부터 리세트 신호로서 오피 앰프(1a)의 출력 전압을 입력한다. 이 때, 도 4의 「OUT 출력의 상태예」에서 나타낸 바와 같이 출력 전압이 마이너스 방향으로 포화하고 있으면, 래치 회로 DDL0의 출력 데이터 D0은 "0"으로 되기 때문에, 출력 데이터 D0(Bit0)을 "0"으로 결정하여 유지한다. 이 때, 오피 앰프(1a)의 출력 전압은 오프셋 보정용 신호 VCAL은 "1010"에 대응하는 전압 VCAL10으로 되돌아간다.

또한, 래치 회로 DDL0에 리세트 입력 단자 RST0으로부터 리세트 신호로서 오피 앰프(1a)의 출력 전압을 입력했을 때에, 출력 전압이 플러스 방향으로 포화하고 있으면, 래치 회로 DDL0의 출력 데이터 D0은 "1"로 되기 때문에, 출력 데이터 D0(Bit0)를 "1"로 결정하여 유지한다. 이 때, 오피 앰프(1a)의 출력 전압은, "1011"에 대응하는 전압 VCAL11의 오프셋 보정용 신호 VCAL로 보정된 값 그대로로 된다.

이상과 같이 하여, 4 비트의 논리 신호가 결정된다. 또한, 전술한 방법에서는, 래치 회로 DDLk가 오피 앰프(1a)의 출력 전압을 리세트 입력 단자 RSTk로부터 래치했을 때에, 각 비트가 "1"인지 "0"인지의 판정은, 오피 앰프(1a)의 출력 전압으로부터 각 비트의 가중치 부여에 대응하는 보정분의 전압을 뺀 나머지가 플러스인지 마이너스인지에 따라 행하고 있다. 따라서, 보정분의 전압을 뺀 나머지가 반드시 플러스 또는 마이너스 방향으로 포화되어 있을 필요는 없다. 단, 오피 앰프(1a)의 개방 루프 이득이 매우 큰 경우에는, 출력 전압이 입력 차동 전압에 대하여 선형 변화하는 영역은 매우 좁게 되기 때문에, 출력 전압은 일반적으로 포화하기 쉽다. 또한, 2치의 논리 신호가, 가중치 부여된 오프셋 보정량으로 양자화된 논리치로 이루어지는 것은, 오프셋 보정 회로(12)인 경우와 동일하다

래치 회로 DDL3∼DDL0에 기억된 출력 데이터 D3∼D0 및 출력 데이터 /D3∼/D0은 그 후 기억된 그대로이고, 스위치 소자 S1을 개방하고 스위치 소자 S2를 폐 쇄함으로써, 오피 앰프 회로(21)는, 오프셋 보정이 이루어진 상태에서 전압 팔로워로서 동작한다.

또한, 도 3의 오프셋 보정 회로(22)로부터, 세트 입력 단자 SETk와 그를 위한 회로 소자를 삭제하고, 도 2의 오프셋 보정 회로(12)와 동일한 동작을 행하게 하는 것도 가능하다. 또한, 도 3에서는, 4 비트의 보정 데이터를 결정하여 기억하는 경우를 나타내었지만, 비트수를 변경하는 것이 용이한 것은 물론이다.

또한, 오프셋 보정 회로(22)에서는, 래치 회로 DDL3∼DDL0이 2치의 논리 신호를 기억하는 기억 회로로 되어 있지만, 이것에 한하지 않고, 기억 회로는, DA 변환 회로(22a)에 있어도 되고, 래치 회로 DDL3∼DDL0과 DA 변환 회로(22a)와의 양방에 있어도 된다. 즉, 래치 회로 DDL3∼DDL0과 DA 변환 회로(22a)의 전체로 구성되는 회로의 일부이면 된다.

다음으로, 도 5에, 본 실시 형태로 사용하는, 오프셋 조정 기능이 부가된 오피 앰프의 일례를 나타낸다. 도 5에 도시하는 오피 앰프는, 도 1 내지 도 3에 도시한 오피 앰프(1a)로서 이용할 수 있는 것으로, 폴디드 캐스코드 오피 앰프라고 불리는 주지의 구성의 오피 앰프이다. 또한, 이 오피 앰프의 회로 구성 및 오프셋 조정 입력의 구성은, 일반적인 것의 일례에 지나지 않으며, 본 발명에의 적용 범위는 도 5의 회로에 한정되지 않는다.

NMOS 트랜지스터 T1, T2가 차동쌍 트랜지스터를 이루고, NMOS 트랜지스터 T1의 게이트가 동상 입력 단자 IN1(즉 비반전 입력 단자)로 되고, NMOS 트랜지스터 T2의 게이트가 역상 입력 단자 IN2(즉 반전 입력 단자)로 된다. NMOS 트랜지스터 T1·T2의 소스와 GND 사이에는 NMOS 트랜지스터 T3·T4가 직렬로 접속되어 있다. NMOS 트랜지스터 T3의 게이트에는 전압 VBN1이 입력되고, NMOS 트랜지스터 T4의 게이트에는 전압 VBN2가 입력된다.

NMOS 트랜지스터 T1의 드레인은 PMOS 트랜지스터 T6의 드레인에 접속되어 있고, NMOS 트랜지스터 T2의 드레인은 PMOS 트랜지스터 T5의 드레인에 접속되어 있다. PMOS 트랜지스터 T5·T6의 소스는 전원 VCC에 접속되어 있다. PMOS 트랜지스터 T5의 게이트에는 전압 VBP3이 입력되고, PMOS 트랜지스터 T6의 게이트는 오프셋 조정 입력 단자 OR로 되어 있다.

PMOS 트랜지스터 T5·T6의 드레인과 GND 사이에는, PMOS 트랜지스터 T7·T8의 쌍, PMOS 트랜지스터 T9와 NMOS 트랜지스터 T11과의 병렬 회로 및 PMOS 트랜지스터 T10과 NMOS 트랜지스터 T12와의 병렬 회로의 쌍, 및 NMOS 트랜지스터 T13·T14의 쌍으로 이루어지는 전류 미러 회로가 이 순서로 접속되어 있다.

PMOS 트랜지스터 T7의 소스는 PMOS 트랜지스터 T5의 드레인에 접속되어 있고, PMOS 트랜지스터 T8의 소스는 PMOS 트랜지스터 T6의 드레인에 접속되어 있다. PMOS 트랜지스터 T7·T8의 게이트에는 전압 VBP4가 입력된다. PMOS 트랜지스터 T9의 소스 및 NMOS 트랜지스터 T11의 드레인은, PMOS 트랜지스터 T7의 드레인에 접속되어 있고, PMOS 트랜지스터 T10의 소스 및 NMOS 트랜지스터 T12의 드레인은, PMOS 트랜지스터 T8의 드레인과 점 A에서 접속되어 있다. PMOS 트랜지스터 T9·T10의 게이트에는 전압 VBP0이 입력되고, NMOS 트랜지스터 T11·T12의 게이트에는 전압 VBN0이 입력된다. NMOS 트랜지스터 T13의 드레인은, PMOS 트랜지스터 T9의 드레인 및 NMOS 트랜지스터 T11의 소스에 접속되어 있고, NMOS 트랜지스터 T14의 드레인은, PMOS 트랜지스터 T10의 드레인 및 NMOS 트랜지스터 T12의 소스와 점 B에서 접속되어 있다. NMOS 트랜지스터 T13의 게이트와 NMOS 트랜지스터 T14의 게이트는 서로 접속되어 있고, 또한 NMOS 트랜지스터 T13의 드레인에 접속되어 있다. NMOS 트랜지스터 T13·T14의 소스는 GND에 접속되어 있다.

또한, 이 오피 앰프의 출력단은 PMOS 트랜지스터 T15와 NMOS 트랜지스터 T16이 전원 VCC와 GND 사이에 직렬로 접속된 것이다. PMOS 트랜지스터 T15의 게이트는 점 A에 접속되어 있고, NMOS 트랜지스터 T16의 게이트는 점 B에 접속되어 있다. PMOS 트랜지스터 T15의 소스는 전원 VCC에 접속되어 있고, NMOS 트랜지스터 T16의 소스는 GND에 접속되어 있다. PMOS 트랜지스터 T15의 드레인과 NMOS 트랜지스터 T16의 드레인은 서로 접속되어 있고, 이 점은 오피 앰프의 출력 단자 OUT으로 되어 있다.

또한, 이 오피 앰프에는, 점 A와 점 B 사이에, 발진을 방지하기 위한 위상 보상 용량 C가, 점 A와 출력 단자 OUT 사이와, 점 B와 출력 단자 OUT 사이와의 2 개소에 접속되어 있다. 그리고, 점 A와 출력 단자 OUT 사이의 위상 보상 용량 C와 점 A 사이에는, 스위치 소자 S3이 삽입되어 있고, 점 B와 출력 단자 OUT 사이의 위상 보상 용량 C와 점 B 사이에는, 스위치 소자 S4가 삽입되어 있다.

이들의 스위치 소자 S3·S4는, 도 1 내지 도 3에서 설명한 오프셋 보정의 동작 중에, 위상 보상 용량 C를 오피 앰프로부터 분리하도록 조작된다. 위상 보상 용량 C가 분리됨으로써, 오피 앰프의 고주파 특성이 개선되고, 슬루레이트가 향상 하기 때문에, 오프셋 조정 입력의 입력 신호에 대한 출력 전압의 응답이 빠르게 되어, 보다 단시간으로 오프셋 보정의 타이밍차트를 처리할 수 있도록 된다. 이 응답의 고속화는, 도 2 또는 도 3에서, 오프셋의 나머지 전압이 작아지는 하위 비트의 보정인 경우에, 특히 큰 효과가 얻어진다.

이상으로 설명한 바와 같이, 본 실시 형태에 따른 오프셋 보정 회로(2, 12, 22)에 따르면, 오피 앰프(1a)의 출력 전압의 오프셋을 2치의 논리 신호로 변환하여 기억하고, 기억된 논리 신호를 이용하여 출력 전압의 오프셋을 보정하기 때문에, 아날로그 전압을 기억할 때와 같은 큰 용량이나 빈번한 리프레시를 필요로 하지 않는다. 또한, 개개의 오프셋에 대응한 오프셋 보정을 행할 수 있기 때문에, 오프셋의 랜덤 변동을 저감할 수 있으며, 특히 큰 소자 사이즈의 설계나, LSI의 마스크 레이아웃 설계 상의 특별한 배려를 필요로 하지 않아, 칩 사이즈의 저감·저비용화가 가능하게 된다.

본 발명의 오프셋 보정 회로는, 이상과 같이, 출력으로부터 입력에의 피드백을 걸지 않은 상태에서 비반전 입력 단자와 반전 입력 단자를 단락했을 때의 오피 앰프의 출력 전압을, 2치의 논리 신호로 변환하여 기억하고, 기억된 상기 논리 신호를 이용하여 상기 출력 전압의 오프셋을 보정하는 것을 특징으로 한다.

상기의 발명에 따르면, 오피 앰프의 출력 전압의 오프셋을 2치의 논리 신호 로 변환하여 기억하고, 기억된 논리 신호를 이용하여 출력 전압의 오프셋을 보정하기 때문에, 아날로그 전압을 기억할 때와 같은 큰 용량이나 빈번한 리프레시를 필요로 하지 않는다. 또한, 개개의 오프셋에 대응한 오프셋 보정을 행할 수 있기 때문에, 오프셋의 랜덤 변동을 저감할 수 있으며, 특히 큰 소자 사이즈의 설계나, LSI의 마스크 레이아웃 설계 상의 특별한 배려를 필요로 하지 않아, 칩 사이즈의 저감·저비용화가 가능하게 된다.

본 발명의 오프셋 보정 회로에서는, 상기 논리 신호는, 가중치 부여된 오프셋 보정량으로 양자화된 논리치로 이루어지는 것을 특징으로 한다.

상기의 발명에 따르면, 2치의 논리 신호가 가중치 부여된 오프셋 보정량으로 양자화된 논리치로 이루어지기 때문에, 기억한 해당 논리 신호를 아날로그 신호로 변환함으로써, 그대로 오프셋 보정을 행할 수 있다고 하는 효과를 발휘한다.

본 발명의 오피 앰프 회로는, 이상과 같이, 오프셋 조정 입력 단자를 구비한 오피 앰프와, 상기 오피 앰프의 비반전 입력 단자와 반전 입력 단자를 단락하기 위한 제1 스위치 소자와, 역상 입력 신호로부터 상기 오피 앰프의 상기 반전 입력 단자를 개방하기 위한 제2 스위치 소자와, 상기 오피 앰프의 출력 전압을, 가중치 부여된 오프셋 보정량으로 양자화된 논리치로 이루어지는 2치의 논리 신호라고 간주하여 래치하는 1개 이상의 래치 회로와, 상기 래치 회로에서 래치된 상기 논리 신 호를 기억하는 기억 회로와, 상기 기억 회로에 기억된 상기 논리 신호에 대응하여 상기 오피 앰프의 오프셋 보정용 신호를 생성하고 상기 오프셋 조정 입력 단자에 입력하는 제어 회로를 구비하고, 상기 출력 전압의 오프셋을 보정하는 것을 특징으로 한다.

이상에 의해, 빈번한 리프레시를 필요로 하지 않고, 작은 회로 규모로 오프 셋 변동을 흡수하여 오프셋 보정을 행할 수 있는 오프셋 보정 회로를 실현할 수 있다.

본 발명의 오피 앰프 회로는, 상기 래치 회로는 스태틱한 논리 회로로 구성되는 것을 특징으로 한다.

상기의 발명에 따르면, 오프셋을 보정하기 위한 정보를 용량에 충전하여 기억하는 다이내믹한 논리 회로를 이용하지 않고, 스태틱한 논리 회로에 기억한다.

이에 의해, 스위치 소자의 피드스루 등의 기생 효과를 걱정할 필요가 없고, 이것을 보정하는 회로를 추가할 필요가 없기 때문에, 칩 사이즈의 저감·저비용화가 가능하게 된다.

또한, 오프셋 보정을 전원 투입 시 등으로 초기화함으로써, 이후 계속적으로 보정 효과를 얻을 수 있기 때문에, 빈번한 리프레시가 불필요하며, 초기화 완료 후에는, 연속적인 오피 앰프의 출력을 얻을 수 있다.

본 발명의 오피 앰프 회로는, 상기 래치 회로에서 래치되는 상기 논리 신호가, 상기 출력 전압과는 독립적으로 설정 가능한 것을 특징으로 한다.

상기의 발명에 따르면, 래치 회로에서 래치되는 논리 신호가 오피 앰프의 출력 전압과는 독립적으로 설정 가능하기 때문에, 오피 앰프의 출력 전압을 래치 회로에의 래치용으로 설정하는 횟수가 적게 해결된다.

본 발명의 오피 앰프 회로는, 상기 기억 회로는, 상기 래치 회로와 상기 제어 회로의 전체로 구성되는 회로 중 일부인 것을 특징으로 한다.

상기의 발명에 따르면, 기억 회로가 래치 회로와 제어 회로의 전체로 구성되 는 회로 중에는 기억 기능을 갖게 하기 쉽기 때문에, 기억 회로를 구성하기 쉽다.

본 발명의 오피 앰프 회로는, 상기 래치 회로를 복수 구비하고, 상기 논리 신호는 상기 래치 회로의 수와 동일한 비트수로 나타냄과 함께 각 비트가 상기 논리치 중 어느 하나를 나타내고, 상기 제어 회로는, 상기 논리 신호를 디지털-아날로그 변환하는 DA 변환 회로인 것을 특징으로 한다.

상기의 발명에 따르면, 논리 신호가 복수 비트로 표시되고, 그것을 제어 회로가 디지털-아날로그 변환하기 때문에, 다종류의 오프셋에 대하여 보정을 행할 수 있다.

본 발명의 오피 앰프 회로는, 상기 논리 신호는, 상위 비트로부터 하위 비트로 바이너리로 가중치 부여되어 있는 것을 특징으로 한다.

상기의 발명에 따르면, 논리 신호를 2진수로 나타낼 수 있어, 논리 회로에서의 처리가 용이하게 된다.

본 발명의 오피 앰프 회로는, 최상위 비트에 대응하는 상기 래치 회로로부터 최하위 비트에 대응하는 상기 래치 회로까지 순서대로 상기 출력 전압을 래치하고, 최상위보다 하위의 비트에서의 각 래치에서는, 보다 상위의 비트에 대하여 확정한 상기 논리치로 상기 출력 전압의 오프셋을 보정한 상태에서, 상기 논리치를 결정하는 것을 특징으로 한다.

상기의 발명에 따르면, 플러스 방향의 오프셋을 나타내는 논리치와, 마이너스 방향의 오프셋을 나타내는 논리치를, 상위 비트에 의한 오프셋 보정의 결과, 남은 오프셋으로 표현할 수 있다.

본 발명의 오피 앰프 회로는, 상기 오피 앰프는 위상 보상용의 회로 소자를 구비하고, 상기 회로 소자를 상기 오피 앰프를 포함하는 상기 회로로부터 개방하기 위한 스위치 소자를 구비하고 있는 것을 특징으로 한다.

상기의 발명에 따르면, 오프셋 보정의 동작 중에, 스위치 소자에 의해서 위상 보상 용량을 오피 앰프로부터 분리하면, 오피 앰프의 고주파 특성이 개선되어, 슬루레이트가 향상하기 때문에, 오프셋 조정 입력의 입력 신호에 대한 출력 전압의 응답이 빠르게 되어, 보다 단시간에 오프셋 보정을 처리할 수 있다.

본 발명은 전술한 실시 형태에 한정되는 것이 아니라, 청구항에 기재된 범위에서 여러가지의 변경이 가능하다. 즉, 청구항에 기재된 범위에서 적절하게 변경한 기술적 수단을 조합시켜 얻어지는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다.

발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시 양태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 분명히 하는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 여러가지 변경하여 실시할 수 있는 것이다.

본 발명에 따르면, 빈번한 리프레시를 필요로 하지 않고, 작은 회로 규모로 오프셋 변동을 흡수하여 오프셋 보정을 행할 수 있는 오프셋 보정 회로 및 오피 앰프 회로를 실현할 수 있다.

Claims

출력으로부터 입력 쪽으로 피드백을 걸어서 출력하기 위해 설치된 오피 앰프의 상기 출력으로부터 상기 입력 쪽으로 피드백을 걸지 않은 상태에서, 상기 오피 앰프의 비반전 입력 단자와 반전 입력 단자를 단락했을 때의 상기 오피 앰프의 출력 전압을, 제1 래치 펄스를 수신하는 타이밍에서 래치하여 2치의 제1 논리 신호를 출력하는 제1 래치 회로와,

상기 출력 전압을, 상기 제1 래치 펄스보다 느린 제2 래치 펄스를 수신하는 타이밍에서 래치하여 2치의 제2 논리 신호를 출력하는 제2 래치 회로와,

상기 제1 래치 회로로부터 출력된 제1 논리 신호와, 상기 제2 래치 회로로부터 출력된 제2 논리 신호에 기초하여, 상기 오피 앰프의 오프셋을 보정하는 오프셋 보정용 신호를 생성하는 제어 회로를 포함하는 오프셋 보정 회로.
제1항에 있어서, 상기 제1 및 제2 논리 신호는, 가중치 부여된 오프셋 보정량으로 양자화되는 논리치로 이루어지는 오프셋 보정 회로.
오프셋 조정 입력 단자를 포함한 오피 앰프와,

상기 오피 앰프의 비반전 입력 단자와 반전 입력 단자를 단락하기 위한 제1 스위치 소자와,

역상 입력 신호로부터 상기 오피 앰프의 상기 반전 입력 단자를 개방하기 위한 제2 스위치 소자와,

상기 오피 앰프의 출력 전압을, 제1 래치 펄스를 수신하는 타이밍에서 래치하여 2치의 제1 논리 신호를 출력하는 제1 래치 회로와,

상기 출력 전압을, 상기 제1 래치 펄스보다 느린 제2 래치 펄스를 수신하는 타이밍에서 래치하여 2치의 제2 논리 신호를 출력하는 제2 래치 회로와,

상기 제1 래치 회로로부터 출력된 제1 논리 신호와, 상기 제2 래치 회로로부터 출력된 제2 논리 신호에 기초하여, 상기 오피 앰프의 오프셋을 보정하는 오프셋 보정용 신호를 생성하는 제어 회로를 포함하며,

상기 출력 전압의 오프셋을 보정하는 오피 앰프 회로.
제3항에 있어서, 상기 제1 및 제2 래치 회로는 스태틱한 논리 회로로 구성되는 오피 앰프 회로.
제3항에 있어서, 상기 제1 및 제2 래치 회로에서 래치되는 상기 제1 및 제2 논리 신호가, 상기 출력 전압과는 독립적으로 설정 가능한 오피 앰프 회로.
제3항에 있어서, 상기 제1 및 제2 래치 회로는, 각각 상기 제1 및 제2 논리 신호를 기억하는 기억 회로로서 동작하는 오피 앰프 회로.
제3항에 있어서, 상기 제어 회로는, 상기 제1 및 제2 논리 신호를 디지털-아날로그 변환하는 DA 변환 회로인 오피 앰프 회로.
제7항에 있어서, 상기 2치의 제1 및 제2 논리 신호는, 상위 비트로부터 하위 비트로 바이너리로 가중치 부여되어 있는 오피 앰프 회로.
제8항에 있어서, 상기 출력 전압을, 상기 제2 래치 펄스보다 느린 제3 래치 펄스를 수신하는 타이밍에서 래치하여 2치의 제3 논리 신호를 출력하는 제3 래치 회로를 더 포함하고,

최상위 비트에 대응하는 상기 제1 래치 회로로부터 최하위 비트에 대응하는 상기 제3 래치 회로까지 순서대로 상기 출력 전압을 래치하고,

최상위보다 하위의 비트에서의 각 래치에서는, 보다 상위의 비트에 대하여 확정한 논리 신호로 상기 출력 전압의 오프셋을 보정한 상태에서, 상기 하위의 비트에서의 논리 신호를 결정하는 오피 앰프 회로.
제1항에 있어서, 상기 오피 앰프는, 위상 보상용의 회로 소자와, 오프셋 보정 동작 시의 상기 회로 소자를 상기 오피 앰프로부터 개방시켜 분리하기 위한 스위치 소자를 포함하는 오프셋 보정 회로.
제9항에 있어서, 상기 오피 앰프는, 위상 보상용의 회로 소자와, 오프셋 보정 동작 시의 상기 회로 소자를 상기 오피 앰프로부터 개방시켜 분리하기 위한 스위치 소자를 포함하는 오피 앰프 회로.
출력으로부터 입력 쪽으로 피드백을 걸어서 출력하기 위해 설치된 오피 앰프의 상기 출력으로부터 상기 입력 쪽으로 피드백을 걸지 않은 상태에서, 상기 오피 앰프의 비반전 입력 단자와 반전 입력 단자를 단락했을 때의 상기 오피 앰프의 출력 전압을, 래치 펄스를 수신하는 타이밍에서 래치하여 2치의 논리 신호를 출력하는 래치 회로와,

상기 래치 회로로부터 출력된 논리 신호에 기초하여, 상기 오피 앰프의 오프셋을 보정하는 오프셋 보정용 신호를 생성하는 제어 회로를 포함하고,

상기 제어 회로는, 상기 래치 회로로부터 출력된 논리 신호를 시계열적으로 축적하여, 상기 시계열적으로 축적되는 상기 래치 회로로부터 출력된 상기 논리 신호에 따라서 상기 오프셋 보정용 신호를 변경시켜 가는 오프셋 보정 회로.
제12항에 있어서, 상기 제어 회로는, 래치 횟수에 대응하는 가중치 부여에 의해 상기 오프셋을 이동시키는 오프셋 보정 회로.
출력으로부터 입력 쪽으로 피드백을 걸어서 출력하기 위해 설치된 오피 앰프의 상기 출력으로부터 상기 입력 쪽으로 피드백을 걸지 않은 상태에서, 상기 오피 앰프의 비반전 입력 단자와 반전 입력 단자를 단락했을 때의 상기 오피 앰프의 출력 전압을, 제1 래치 펄스를 수신하는 타이밍에서 래치하여 2치의 제1 논리 신호를 출력하고,

상기 출력 전압을, 상기 제1 래치 펄스보다 느린 제2 래치 펄스를 수신하는 타이밍에서 래치하여 2치의 제2 논리 신호를 출력하고,

상기 출력된 제1 논리 신호와, 상기 출력된 제2 논리 신호에 기초하여, 상기 오피 앰프의 오프셋을 보정하는 오프셋 보정용 신호를 생성하는 오프셋 보정 방법.
오프셋 조정 입력 단자를 포함한 오피 앰프와, 상기 오피 앰프의 비반전 입력 단자와 반전 입력 단자를 단락하기 위한 제1 스위치 소자와, 역상 입력 신호로부터 상기 오피 앰프의 상기 반전 입력 단자를 개방하기 위한 제2 스위치 소자를 포함한 오피 앰프 회로의 오프셋 보정 방법으로서,

상기 오피 앰프의 출력으로부터 상기 반전 입력 단자 쪽으로 피드백을 걸지 않은 상태에서, 상기 제1 스위치 소자에 의해 상기 오피 앰프의 비반전 입력 단자와 반전 입력 단자를 단락했을 때의 상기 오피 앰프의 출력 전압을, 제1 래치 펄스를 수신하는 타이밍에서 래치하여 2치의 제1 논리 신호를 출력하고,

상기 출력 전압을, 상기 제1 래치 펄스보다 느린 제2 래치 펄스를 수신하는 타이밍에서 래치하여 2치의 제2 논리 신호를 출력하고,

상기 출력된 제1 논리 신호와, 상기 출력된 제2 논리 신호에 기초하여, 상기 오피 앰프의 오프셋을 보정하는 오프셋 보정용 신호를 생성하는 오피 앰프 회로의 오프셋 보정 방법.