CN1855702A - 失调校正电路和运算放大器电路 - Google Patents

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Abstract

本发明提供一种失调校正电路和运算放大器电路。在运算放大器电路(1)中，闭合开关元件(S1)，打开开关元件(S2)。锁存电路(DL)锁存运算放大器(1a)的输出电压并进行与该输出电压对应的(Q)输出。控制电路(2a)将失调校正用信号(s1)输入运算放大器(1a)的失调调整输入端(OR)。进而，锁存电路(DL)锁存借助于失调校正用信号(s1)进行了失调校正后的输出电压，然后，为了对残留的失调进行校正，而对失调校正用信号(s1)进行微调。如此，根据此时的锁存次数，利用被加权后的校正量对运算放大器(1a)的输出电压的失调进行量化，并将其作为2值的逻辑信号存储至控制电路(2a)内。

Description

失调校正电路和运算放大器电路
技术领域
本发明涉及一种运算放大器电路的失调校正(OffsetCorrection)电路，特别涉及一种在TFT-LCD源极驱动器电路中用于减少因输出运算放大器电路的制造偏差所导致的随机的失调差异的失调校正电路。
背景技术
一般而言，在TFT-LCD驱动电路中，对显示用的信号进行数字处理，并由DA转换电路将该信号转换为与显示灰阶对应的模拟电压从而驱动液晶面板。近年来，随着液晶面板不断地趋于大型化，液晶面板对驱动电路的负载持续增大。因此，在一般情况下，就采取了下述的方式，即：利用运算放大器将DA转换电路的输出信号输入低输出阻抗的输出电路并将其转换为该输出电路的输出信号，借助于该输出信号来驱动液晶面板，其中，该低输出阻抗的输出电路是作为电压输出电路而形成的。
图9表示TFT-LCD模块的结构示例。该TFT-LCD模块构成为：通过控制电路102的控制，由多个栅极驱动器电路103和多个源极驱动器电路104驱动液晶面板101。
图10表示上述源极驱动器电路104的结构。各源极驱动器电路104，从控制电路102侧至液晶面板101侧依次具有：移位寄存器104a、取样锁存器(Sampling Latch)电路104b、保持锁存器(HoldLatch)电路104c、电平转换器电路104d、DA转换电路104e和输出放大器104f。
此外，图11表示TFT-LCD源极驱动器电路104的一个输出端的结构示例。在图11中，以显示数据为6位的情况为例进行说明。关于取样锁存器电路104b、保持锁存器电路104c、电平转换器电路104d，每1位分别具有1个取样锁存器电路、保持锁存器电路、电平转换器电路。
虽然未进行图示，根据在移位寄存器104a内传送的启动脉冲(Start Pulse)信号，由取样锁存器电路104b对各位显示数据进行取样，在保持锁存器电路104c中，根据未图示的锁存信号(水平同步信号)对每6位进行锁存。然后，由电平转换器电路104d对信号电平进行转换。此后，在DA转换电路104e中选择与显示数据(在此，为6位显示数据)对应的灰阶显示用电压，由输出放大器104f将其输出到液晶面板101，其中，该输出放大器104f是由电压输出电路构成的。
在图11中，一般而言，移位寄存器104a、取样锁存器电路104b、保持锁存器电路104c是逻辑电路，DA转换电路104e和输出放大器104f是模拟电路。如上所述，在一般情况下，输出放大器104f采用由运算放大器构成的电压输出电路。电平转换器电路104d被设置在上述逻辑电路与上述模拟电路之间，将逻辑信号的电压电平转换为液晶显示用的电压电平。各TFT-LCD源极驱动器电路104的LSI(以下，称为“源极驱动器LSI”)构成为下述，即：内置有多个图11所示的电路，各电路的输出电压驱动液晶面板101的各显示数据线。
在用作输出放大器104f的由运算放大器构成的电压输出电路中，较为理想的是输出电压与输入电压相等，但是，在实际的LSI中，由于制造上的偏差，所以，导致在各运算放大器中存在着随机的差异，这被称为失调差异。当在源极驱动器LSI中发生上述失调差异时，被施加给液晶面板101的各显示数据线的驱动电压就会因显示数据线的不同而各异。液晶面板101根据被施加给显示数据线的驱动电压来控制显示的亮度，如果驱动电压因显示数据线的不同而产生偏差，就会发生显示不均匀的现象。因此，在源极驱动器LSI中，需要将多个液晶驱动输出端之间的输出电压的偏差控制在较小的范围内以使得不会对显示造成影响。
关于在源极驱动器LSI中内置的运算放大器的失调差异，特性应该彼此相同的配对元件之间存在的成品特性的偏差(Mismatch：失配)是导致发生上述失调差异的主要原因。一般而言，为了减少失调差异，而将构成运算放大器的电路元件的元件尺寸设置得较大，对集成电路的布图设计进行特别的考虑，此外，还追加了用于对运算放大器的失调进行校正的失调校正电路。关于上述失调校正电路，过去已经提出了各种技术方案。
图6表示现有技术的失调校正电路的第1示例。例如，在日本国专利申请公开特表2004-519969号公报(公开日：2004年7月2日，对应于WO02084862)中公开了该第1示例。在图6中，IN101是同相输入端(Common Phase Input Terminal)，IN102是反相输入端(Negative-phase Input Terminal)，OUT101是输出端，C101是存储并保持失调校正电压的电容。另外，具有两个开关元件(SwitchingElement)S101和一个开关元件S102。此外，在本说明书中，也包括该第1示例在内，将运算放大器的输入端全部记作非反转输入端(Non-inverting Input Terminal)和反转输入端(Inverting InputTerminal)，为了方便起见，区分为用于向非反转输入端输入信号的同相输入端和向反转输入端输入信号的反相输入端。在两者一致时，将对此进行说明。
在运算放大器111的反转输入端和反相输入端IN102之间插入电容C101。另外，开关元件S101被连接在同相输入端IN101与电容C101的反相输入端IN102侧的端之间、以及运算放大器111的输出端与反转输入端之间。开关元件S102被连接在反相输入端IN102与电容C101之间。并且，由被插入运算放大器111的非反转输入端与同相输入端IN101之间的电压源Voff来表示运算放大器111的失调电压(OffsetVoltage)。
失调校正电路通过交替地反复下述状态来进行失调校正，即：存储失调校正电压的存储状态、作为通常的运算放大器进行动作的状态。开关S101闭合，开关S102打开，由此，成为存储状态。此时，以与失调电压Voff相同的电位对电容C101的两端进行充电。其后，开关S101打开、开关S102闭合，由此，成为通常的动作状态。此时，由于电容C101两端的电位差与Voff相等，所以，失调电压被消除。
图7和图8表示现有技术的失调校正电路的第2示例。图7为追加了失调校正电路的CMOS结构的运算放大器电路的示例，图8为在电压输出电路中应用了图7所示的电路的示例。
图7的运算放大器电路，除同相输入端IN111(与非反转输入端一致)和反相输入端IN112(与反转输入端一致)之外，还具有失调校正用的校正输入端AUX1、AUX2。该运算放大器电路具有下述的结构，即：第1差分输入对和第2差分输入对以电流镜电路为共用的有源负载，其中，该第1差分输入对由NMOS晶体管T102、T103构成并以NMOS晶体管T101的漏极电流为偏置电流(Bias Current)，该第2差分输入对由NMOS晶体管T105、T106构成并以NMOS晶体管T104的漏极电流为偏置电流，该电流镜电路由PMOS晶体管T107、T108构成。第1差分输入对是失调校正电路的输入部，NMOS晶体管T102的栅极端与同相输入端IN111连接，NMOS晶体管T103的栅极端与反相输入端IN112连接。第2差分输入对是失调校正用电压的输入部，NMOS晶体管T105的栅极端与一方的校正输入端AUX1连接，NMOS晶体管T106的栅极端与另一方的校正输入端AUX2连接。
另外，上述失调校正电路具有输出晶体管，该输出晶体管由PMOS晶体管T110构成并以NMOS晶体管T109的漏极电流为偏置电流。PMOS晶体管T110的栅极端与第1差分输入对的NMOS晶体管T102的漏极端及第2差分输入对的NMOS晶体管T105的漏极端连接。根据流入第1差分输入对的漏极电流和流入第2差分输入对的漏极电流，确定向PMOS晶体管T110的栅极端施加的电压，并确定由PMOS晶体管T110的漏极端输出的电流，其中，该PMOS晶体管T110的漏极端成为失调校正电路的输出端OUT111。
在图8的应用示例中，将图7的失调校正电路用作运算放大器121，在运算放大器121的周围，具有：三个开关元件S121；一个开关元件S122；以及电容C111、C112。图7的同相输入端IN111相当于运算放大器121的非反转输入端，图7的反相输入端IN112相当于运算放大器121的反转输入端。由被插入运算放大器121的非反转输入端与电压输出电路的输入端IN121之间的电压源Voff来表示运算放大器121的失调电压。
假设输入端IN121与电压源Voff的连接点为点A、运算放大器121的反转输入端为点B，则开关元件S121中的一个被连接在点A与点B之间。另外，开关元件S122被连接在运算放大器121的输出端与点B之间。
电容C111被连接在校正输入端AUX1与GND之间，电容C112被连接在校正输入端AUX2与GND之间。开关元件S121的另一个被连接在点A与校正输入端AUX1之间，余下的一个开关元件S121被连接在电压输出电路的输出端OUT121与校正输入端AUX2之间。
接着，说明图8的电压输出电路的动作。
电压输出电路通过交替地反复下述状态来进行失调校正，即：存储失调校正电压的存储状态、作为通常的运算放大器进行动作的状态。开关元件S121闭合，开关元件S122打开，由此，成为失调校正电压的存储状态。此时，点A与点B短路而成为相同的电位。向校正输入端AUX1施加输入电压，输入电压被存储在电容C111中。运算放大器121的输出电压被反馈给校正输入端AUX2。运算放大器121在以校正输入端AUX1、AUX2为差分输入端的电路中作为电压输出器而进行动作，其输出电压被存储在电容C112中。此时，被存储于电容C112的电压是在A点与B点的电压相等时运算放大器121平衡的电压。
接着，开关元件S121打开，开关元件S122闭合，由此，成为通常的动作状态。点B通过开关元件S122与运算放大器121的输出端即输出端OUT121短路。点A与点B的电压变得相等的状态被存储并保持于电容C111、C112中，所以，向与点B短路的输出端OUT121输出与点A的电压相同的电压，作为电压输出器可以得到没有失调电压的输出。
另外，关于失调校正电路，上述日本国专利申请公开特表2004-519969号公报、日本国专利申请公开特开平4-274605号公报(1992年9月30日公开)、日本国专利申请公开特开平6-3144905号公报(1994年11月8日公开)中提出了各种方案，通过将运算放大器的失调校正电压存储于电容中来进行失调校正。在上述方案中，虽然电路的结构不同，但是，在原理上，其特征均为下述，即：在同相输入端和反相输入端短路的状态下，对失调调整端进行负反馈，以使得运算放大器的输出电压在正的电源电压与负的电源电压的中间的电位上平衡，并将该电压存储在电容中。在上述方法中，通过周期性地反复下述状态来进行失调校正，即：存储失调校正电压的存储状态、作为通常的运算放大器而进行动作的状态。
在现有技术中，增大影响随机差异的构成元件的尺寸从而提高匹配性，另外，还在设计中对LSI的集成电路的对称性加以考虑，由此，来减少源极驱动器LSI的驱动端之间的失调差异。在上述方法中，在LSI化了的情况下，将会导致芯片尺寸增大、制造成本上升。
作为减少失调差异的另外的方法，可以举出在源极驱动器LSI中内置失调校正电路的方法。现有技术的失调校正电路具有失调校正用的电容和开关元件，其通过将运算放大器的失调校正电压存储于电容中来进行失调校正。在一般的CMOS结构的LSI中，开关元件采用MOS-FET。在MOS-FET的开关元件中，存在着被称为栅极馈通(GateFeed Through)的现象，即，因栅极信号的电位变化而发生的经由寄生电容等的电荷注入的现象。由于该电荷注入而导致发生被存储于失调校正电容中的电荷量会偏离期待值的现象。为了减小这种影响，有人提出了下述的方案，即：除了增大电容，还如现有技术的失调校正电路的第2示例所述，借助于差分电路来进行失调校正电压的取样。但是，上述方案均会导致电路规模增大，在LSI化了的情况下，将会导致芯片尺寸增大、制造成本上升。
进而，被存储于电容中的电压是与运算放大器的失调电压对应的模拟电压，该电压随着时间的经过将会因漏电流等而发生变化，所以，需要对其进行周期性的更新。因此，在使用了电容的方法中，通过交替地反复下述状态来进行失调校正，即：存储失调校正电压的存储状态、作为通常的运算放大器而进行动作的状态。在失调校正电压的存储状态中，不能作为通常的放大器而进行动作，所以，将会周期性地发生不能利用输出信号的期间。
近年来，在实现了大型化的液晶面板中，随着显示像素数的增加，每一像素所能够利用的显示电压的施加时间变得较短，所以，需要进行高速的电压施加。因此，作为液晶驱动电路，最好能够进行连续的电压输出，这将导致很难采用现有技术的失调校正电路。作为解决方案，有人提出了这样的方案，即：准备两组电路，通过交替地进行失调校正和输出驱动来进行连续驱动。但是，由于电路规模增大了一倍，所以，高成本化就成为难以回避的问题。
发明内容
本发明的目的在于提供一种无需进行频繁的更新、能够以较小的电路规模来吸收失调差异并进行失调校正的失调校正电路。
为了实现上述目的，本发明的失调校正电路是这样一种失调校正电路，即，将在不施行输出-输入的反馈的状态下非反转输入端与反转输入端短路时的运算放大器的输出电压转换为2值的逻辑信号并对其进行存储，使用所存储的上述逻辑信号对上述输出电压的失调进行校正。
根据上述发明，将运算放大器的输出电压的失调转换为2值的逻辑信号并对其进行存储，使用所存储的逻辑信号对输出电压的失调进行校正，因此，不需要对模拟电压进行存储时的较大的电容和频繁的更新。另外，由于能够进行对应于各失调的失调校正，所以，可以减少失调的随机差异。并且，由于无需特别考虑较大的元件尺寸的设计、LSI的集成电路配置，所以，能够减小芯片的尺寸，实现低成本化。
根据上述，可以实现一种无需进行频繁的更新、能够以较小的电路规模来吸收失调差异并进行失调校正的失调校正电路。
为了实现上述目的，本发明的运算放大器电路是这样一种运算放大器电路，即，具有：运算放大器，具备失调调整输入端；第1开关元件，用于使上述运算放大器的非反转输入端和反转输入端短路；第2开关元件，用于根据反相输入信号断开上述运算放大器的反转输入端；一个或一个以上的锁存电路，将上述运算放大器的输出电压视作2值的逻辑信号并对其进行锁存，其中，该逻辑信号是由加权后的失调校正量量化了的逻辑值；存储电路，存储由上述锁存电路锁存的上述逻辑信号；以及控制电路，根据上述存储电路中所存储的上述逻辑信号，生成上述运算放大器的失调校正用信号并将其输入上述失调调整输入端，对上述输出电压的失调进行校正。
根据上述发明，利用第1开关元件使运算放大器的非反转输入端和反转输入端短路，利用第2开关元件根据反相输入信号断开运算放大器的反转输入端，从而得到在运算放大器的输出电压中产生失调的状态。锁存电路将上述输出电压、即失调视作2值的逻辑信号并对其进行锁存，其中，该逻辑信号是由加权后的失调校正量量化了的逻辑值，存储电路对锁存电路锁存的上述逻辑信号进行存储，控制电路根据存储电路中所存储的逻辑信号，生成运算放大器的失调校正用信号并将其输入失调调整输入端，从而，能够进行失调校正。
如上所述，将运算放大器的输出电压的失调转换为2值的逻辑信号并对其进行存储，使用所存储的逻辑信号对输出电压的失调进行校正，因此，不需要对模拟电压进行存储时的较大的电容和频繁的更新。另外，由于能够进行对应于各失调的失调校正，所以，可以减少失调的随机差异。并且，由于无需特别考虑较大的元件尺寸的设计、LSI的集成电路配置，所以，能够减小芯片的尺寸，实现低成本化。
通过上述，可以实现一种无需进行频繁的更新、能够以较小的电路规模来吸收失调差异并进行失调校正的失调校正电路。
本发明的其他目的、特征和优点在以下的描述中会变得十分明了。此外，以下参照附图来明确本发明的优点。
附图说明
图1表示本发明的实施方式，是表示具备第1失调校正电路的运算放大器电路的要部结构的电路框图。
图2表示本发明的实施方式，是表示具备第2失调校正电路的运算放大器电路的要部结构的电路框图。
图3表示本发明的实施方式，是表示具备第3失调校正电路的运算放大器电路的要部结构的电路框图。
图4是说明图3的运算放大器电路的失调校正动作的信号的时序图。
图5是表示具有失调调整功能的运算放大器的结构示例的电路图。
图6表示第1现有技术，是表示具备失调校正电路的运算放大器电路的要部结构的电路框图。
图7表示第2现有技术，是表示具备失调校正电路的运算放大器电路的要部结构的电路框图。
图8是表示具备图7的运算放大器的运算放大器电路的要部结构的电路框图。
图9是表示TFT-LCD模块的结构的框图。
图10是表示图9的TFT-LCD模块中具备的源极驱动器电路的结构的框图。
图11是表示与图10的源极驱动器电路的各源极信号线对应的块的结构的框图。
具体实施方式
下面，根据附图来说明本发明的一个实施方式。
图1表示具备本发明的实施方式的第1失调校正电路的运算放大器电路1的结构。
运算放大器电路1，具有运算放大器1a、失调校正电路2、同相输入端IN1、反相输入端IN2和输出端OUT。另外，运算放大器1a的输出电压的失调是由电压源Voff来表示的，其中，该电压源Voff作为表示同相输入信号的输入失调而被插入运算放大器1a的非反转输入端与同相输入端IN1之间。因此，虽然在图中运算放大器1a本身被除去了失调的原因，但是，实际上，运算放大器1a的内部却包含了失调的原因。以下，“图中的运算放大器1a”意指如上所述地插入了电压源Voff。
同相输入端IN1是用于向运算放大器1a的非反转输入端输入同相输入信号的端，反相输入端IN2是用于向运算放大器1a的反转输入端输入反相输入信号的端。
在运算放大器1a中设置有失调调整输入端OR。
失调校正电路2，具有开关元件S1及S2、锁存电路DL、控制电路2a、锁存脉冲输入端CCK、复位信号输入端RRESET。
开关元件(第1开关元件)S2使运算放大器1a的反转输入端和非反转输入端之间短路或断开。在图中的运算放大器1a中，开关元件S1的非反转输入端侧的一端与电压源Voff的同相输入端IN1侧的一端连接。开关元件(第2开关元件)S1使运算放大器1a的反转输入端和反相输入端IN2之间短路或断开。
锁存电路DL是锁存运算放大器1a的输出电压的逻辑电路，由静态的逻辑电路构成。当后述的锁存脉冲被输入锁存脉冲输入端CCK时，由输入端D锁存运算放大器1a的输出电压，并由输出端Q输出与该输出电压对应的逻辑值。控制电路2a，将由锁存电路DL输出的逻辑值转换为模拟电压的失调校正用信号s1，并将其该信号s1输出到运算放大器1a的失调调整输入端OR。
指示锁存电路DL进行锁存动作的锁存脉冲被输入锁存脉冲输入端CCK。使锁存电路DL和控制电路2a初始化的复位脉冲被输入复位脉冲输入端RRESET。复位脉冲输入端RRESET与锁存电路DL的复位输入端R及控制电路2a的复位输入端RESET连接。
在图1的运算放大器电路1中，在进行失调校正时，开关元件S1打开而开关元件S2闭合，由此，在不对运算放大器1a施行输出-输入的反馈的状态下，运算放大器1a的非反转输入端与反转输入端短路。另外，向复位脉冲输入端RRESET输入复位脉冲，进行锁存电路DL和控制电路2a的初始化。此时，如果运算放大器1a有正的失调电压，那么，在运算放大器的开环增益足够大的情况下，运算放大器1a的输出电压就会上升到正的电源电压附近并大致饱和。反之，如果运算放大器1a有负的失调电压，那么，在运算放大器1a的开环增益足够大的情况下，运算放大器1a的输出电压就会下降到负的电源电压附近并大致饱和。
将上述2种输出电压视作2值的逻辑信号并使其对应于“1”和“0”的逻辑值，向锁存脉冲输入端CCK输入锁存脉冲，由此，将与运算放大器1a的输出电压对应的逻辑值锁存至锁存电路DL。当锁存电路DL的输出Q被输入控制电路2a时，控制电路2a根据该输出Q所表示的逻辑值对失调校正用信号s1进行微调以减少运算放大器1a的输出电压的失调。在失调校正用信号s1被输入失调调整输入端OR后，运算放大器1a向输出端OUT输出根据失调校正用信号s1对失调进行了校正的输出电压。然后，以必要的次数反复对锁存脉冲输入端CCK输入锁存脉冲并对失调校正用信号s1进行微调，由此，能够将运算放大器1a的输出电压的失调校正到接近于零。在此期间，上述逻辑信号的“1”和“0”的逻辑值按照时序存储于控制电路2a内，失调校正用信号s1渐渐地发生变更。在失调校正电路2中，控制电路2a成为存储2值的逻辑信号的存储电路。
如上所述，在失调校正电路2中，2值的逻辑信号是被加权后的失调校正量量化了的逻辑值。这里，当失调处于正向时，锁存电路DL输出逻辑值“1”，利用与锁存的次数对应的加权，使失调朝负向移动；当失调处于负向时，锁存电路DL输出逻辑值“0”，利用上述加权，使失调朝正向移动。该移动量随着锁存次数的增加将会变小。
在完成失调校正后，当开关元件S2打开、开关元件S1闭合时，运算放大器1a成为通常的动作状态。在进行失调校正时使用的逻辑信号的数据作为逻辑数据被存储于锁存电路DL或控制电路2a内部的未图示的存储电路中，在完成一次校正后，继续维持该校正动作状态。
另外，不对运算放大器1a施行输出-输入的反馈的结果，运算放大器电路1成为跨导放大器，在这种情况下，优选输出端OUT与负载连接的状态。如果运算放大器1a存在失调，则该失调就会表现为与输出端OUT输出的电流的值发生偏离。因此，连接在后级的负载中所通过的电流确定运算放大器1a的输出电压。如果设计为在运算放大器1a的输出电压不存在失调的情况下输出级的PMOS晶体管和NMOS晶体管所通过的电流平衡，那么，电流就不会通过负载侧，也就不会发生什么问题。但是，在除此之外的情况下，由于电流要通过负载侧，如果使输出端OUT与负载电脱离，就会在输出端OUT中发生异常电压。
图2表示具备了本发明的实施方式的第2失调校正电路的运算放大器电路11的结构。
在图1的运算放大器电路1中，将失调校正电路2置换为失调校正电路12，从而得到图2的运算放大器电路11。在失调校正电路2中，将锁存电路DL置换为锁存电路DL(n-1)～DL0的n个锁存电路，并将控制电路2a置换为DA转换电路12a，从而得到图2的失调校正电路12。另外，锁存电路DL(n-1)～DL0是由静态的逻辑电路构成的。分别向锁存脉冲输入端CCK(n-1)～DL0输入锁存脉冲，其中，锁存脉冲输入端CCK(n-1)～DL0被分别设置于锁存电路DL(n-1)～DL0。向复位输入端R共用地输入复位脉冲，其中，复位输入端R被分别设置于锁存电路DL(n-1)～DL0。
锁存电路DL(n-1)～DL0作为n位的锁存电路进行动作，当被分别输入锁存脉冲时，由输入端D锁存运算放大器1a的输出电压，当该输出电压为正时，从输出端Q输出“1”，当该输出电压为负时，从输出端Q输出“0”。在锁存电路DL(n-1)～DL0的输出信号Dn-1～D0中，Dn-1为最高位，D0为最低位。这些信号是二进制加权(Binary-Weighted)的逻辑值。输出信号Dn-1～D0作为由上述逻辑值构成的2值的逻辑信号被输入DA转换电路12a。
如上所述，在失调校正电路12中，2值的逻辑信号是由加权后的失调校正量所量化了的逻辑值。这里，按照与各位对应的加权来校正失调，以使得失调朝负向移动，其结果，如果剩余的失调为正向，将逻辑值“1”作为位的值，如果剩余的失调为负向，将逻辑值“0”作为位的值。另外，在按照与各位对应的加权来校正失调以使得失调朝正向移动时，该校正后的结果，如果剩余的失调为负向，将逻辑值“1”作为位的值，如果剩余的失调为失调为正向，将逻辑值“0”作为位的值。
DA转换电路(控制电路)12a，对数字的输出信号Dn-1～D0进行数模转换，从而产生模拟电压的失调校正用信号s2，并将该信号输入运算放大器1a的失调调整输入端OR。失调校正用信号s2是所有位的电压相加后的总和电压，包括：位“1”的电压，按照位“1”的加权使得失调朝负向移动；位“0”的电压，不使失调发生移动。
在图2的运算放大器电路11中，在进行失调校正时，开关元件S2打开而开关元件S1闭合，由此，在不对运算放大器1a施行输出-输入的反馈的状态下，运算放大器1a的非反转输入端与反转输入端短路。另外，从复位脉冲输入端RRESET输入复位脉冲，进行锁存电路DL(n-1)～DL0的初始化，将输出信号Dn-1～D0全部复位为“0”。此时，DA转换电路12a输出与n位的2进制数“00......0”对应的失调校正用信号s2，并将其供给到失调调整输入端OR。DA转换电路12a被构成为：相对于“00......0”信号，运算放大器1a的输出电压具有最大的正的失调。此时，运算放大器1a的输出电压将上升到正的电源电压并饱和。
接着，向锁存脉冲输入端CCK(n-1)输入锁存脉冲，由锁存电路DL(n-1)锁存运算放大器1a的输出电压。由于运算放大器1a的输出电压在正向已经饱和，所以，锁存电路DL(n-1)输出“1”，DA转换电路12a的输入信号变化为“10......0”。由于最高位为1，所以，作为DA转换电路12a的输出信号的失调校正用信号s2使得运算放大器1a的输出电压的失调在负向移动与最高位相当的量。此时，如果运算放大器1a的输出电压的失调为正的状态，该输出电压就会上升到正的电源电压并饱和，如果运算放大器1a的输出电压的失调变化为负，输出电压就会下降到负的电源电压并饱和。
接着，再次向锁存脉冲输入端CCK(n-1)输入锁存脉冲，再次由锁存电路DL(n-1)锁存运算放大器1a的输出电压。这次，根据运算放大器1a的输出电压的失调的符号，“1”或“0”的任一逻辑值作为DL(n-1)被取入DA转换电路12a。由此，最高位Dn-1被确定为运算放大器1a的输出电压的失调不会变成负的最大的值。即，如果即使在DA转换电路12a的输入信号为“10......0”的情况下失调也为正，则Dn-1就被确定为“1”，DA转换电路12a的输入信号成为“10......0”。如果当DA转换电路12a的输入信号为“10......0”时失调为负，则Dn-1就被确定为“0”，DA转换电路12a的输入信号成为“10......0”。
同样地，通过向锁存脉冲输入端CCK(n-2)输入2次锁存脉冲，能够确定Dn-2的校正值，其后，从高位向低位依次确定锁存的保持数据，由此，运算放大器12a的输出电压的失调在不会变成负的范围内无限地接近0的状态。
在确定了最低位D0的值后，开关元件S1打开、开关元件S2闭合，由此，运算放大器1a成为通常的动作状态。失调校正的数据作为n位的二进制数据被保存在锁存电路DL(n-1)～DL0中，在完成了一次校正后，持续维持其状态。在失调校正电路12中，锁存电路DL(n-1)～DL0成为存储2值的逻辑信号的存储电路。
另外，在上述结构中，DA转换电路12a被构成为下述，即：当输入信号为“00......0”时，运算放大器1a的输出电压具有最强的正的失调。但是，本发明并不限于此，DA转换电路12a也可以被构成为下述，即：当输入信号为“00......0”时，运算放大器1a的输出电压具有最强的负的失调。在上述情况下，如果运算放大器1a的输出电压有负的失调，锁存电路DL(n-1)～DL0的每一个就输出“1”，DA转换电路12a根据所对应的位，来分配使失调朝正向移动的电压即可，而且，如果运算放大器1a的输出电压有正的失调，锁存电路DL(n-1)～DL0的每一个就输出“0”，DA转换电路12a根据所对应的位，来分配不使失调移动的电压即可。此外，上述“1”和“0”能够彼此区分逻辑即可，所以，可以相互替换。
图3表示具备了本发明的实施方式的第3失调校正电路的运算放大器电路21的结构。
图3的运算放大器电路21是通过将图2的运算放大器电路11构成为使用了运算放大器1a的电压输出器从而得到的电路，进而，在该运算放大器电路21中，将失调校正电路12置换为失调校正电路22。在失调校正电路22中，将失调校正电路12的锁存电路DL(n-1)～DL0置换为锁存电路DDL4～DDL0，DA转换电路12a置换为DA转换电路22a。另外，锁存电路DDL4～DDL0由静态的逻辑电路构成。
此外，设控制开关元件S1的通/断(ON/OFF)的信号为信号NULL，控制开关元件S2的通/断(ON/OFF)的信号为信号/NULL(“/”表示反转。以下，与此相同)，该信号/NULL是信号NULL的反转信号。
锁存电路DDLk(k＝1，2，3，4)，当置位信号(Set Signal)被输入置位输入端SETk时，输出高电平的电压(逻辑值“1”)作为输出数据Dk，输出低电平的电压(逻辑值“0”)作为输出数据/Dk。另外，锁存电路DDLk，当复位信号被输入复位输入端RSTk时，锁存运算放大器1a的输出电压，将该电压视为“1”或“0”的逻辑值，在为“1”的情况下，输出高电平的电压作为输出数据Dk，在为“0”的情况下，输出低电平的电压作为输出数据Dk。另外，同时输出使输出数据Dk的逻辑值反转了的逻辑值作为输出数据/Dk。此外，锁存电路DDLk，当复位信号从共用的复位输入端RSTALL被输入所有的锁存电路DDLk时，锁存电路DDLk同时输出低电平的电压作为输出数据Dk，输出高电平的电压作为输出数据/Dk。置位信号一旦被输入锁存电路DDLk，输出数据Dk就保持高电平的电压，输出数据/Dk就保持低电平的电压，直到从复位输入端RSTk或复位输入端RSTALL被输入复位信号为止。另外，复位信号一旦从复位输入端RSTALL被输入锁存电路DDLk，输出数据Dk就保持低电平的电压，输出数据/Dk就保持高电平的电压，直到被输入置位信号为止。
DA转换电路(控制电路)22a，根据从锁存电路DDL3～DDL0输入的输出数据D3～D0和输出数据/D3～/D0，选择并输出要向运算放大器1a的失调调整输入端OR输入的失调校正用信号VCAL的模拟电压电平。由于能够用锁存电路DDL3～DDL0的输出数据D3～D0的4位来表示16个模拟电压电平，所以，作为失调校正用信号VCAL准备了电压VCAL0～VCAL15。这里，设电压电平按照VCAL0、VCAL1、......VCAL15的顺序升高。此外，输出数据D3为最高位，其后，依次为输出数据D2、输出数据D1，输出数据D0为最低位。
DA转换电路22a具有多个树状配置的开关元件。上述开关元件根据输出数据D3～D0和输出数据/D3～/D0而通/断(ON/OFF)，以构成与该输出数据对应的电压VCAL0～VCAL15中的任一个能够被输入失调调整输入端OR的通路。当所输入的输出数据为高电平的电压时，上述各开关元件成为导通(ON)状态，当所输入的输出数据为低电平的电压时，上述各开关元件成为关断(OFF)状态。并且，根据由输出数据D3～D0的4位表示的2进制数的大小顺位，按照VCAL0、VCAL1、......VCAL15的顺序向失调调整输入端OR输入失调校正用信号VCAL。使失调朝正向移动的作用按照VCAL0、VCAL1、......VCAL15的顺序增强。
图4是表示图3的运算放大器电路21的动作的时序图。除下述之外，运算放大器电路21进行的动作和图2的运算放大器电路12相同，即：在图2的运算放大器电路12中，在确定1位的值时，需要输入两次锁存脉冲CCK；而在图4的运算放大器电路21中，区分为置位信号和复位信号，分别输入一次脉冲。也就是说，运算放大器电路21中，通过设置置位输入端SETk和复位输入端RSTALL，能够独立于运算放大器1a的输出电压地设定由锁存电路DDLk锁存的逻辑信号。
如图4所示，首先，通过将信号NULL设定为高电平的电压，将信号/NULL设定为低电平的电压，从而闭合开关元件S1、打开开关元件S2。由此，在不对运算放大器1a施行输出-输入的反馈的状态下，运算放大器1a的非反转输入端与反转输入端短路。然后，借助于锁存电路DDL3～DDL0从复位输入端RSTALL输入高电平的电压作为复位信号，由此，将输出数据D3～D0设定为高电平的电压，将输出数据/D3～/D0设定为低电平的电压。从而，选择电压VCAL0作为失调校正用信号VCAL。当由电压VCAL0对运算放大器1a的输出电压的失调进行校正时，如图4中“运算放大器的失调的示例”所示，输出电压中存在正向最强的失调。此时，如图4中“OUT输出的状态示例”所示，输出电压在正向饱和。
接着，从置位输入端SET3向锁存电路DDL3输入高电平的电压作为置位信号，由此，将由输出数据D3～D0表示的4位设定为“1000”。从而，选择电压VCAL8作为失调校正用信号VCAL。当电压VCAL8被输入失调调整输入端OR时，运算放大器1a的输出电压的失调朝负向移动。在此情况下，如图4中“运算放大器的失调的状态示例”所示，输出电压中残留的失调为正向，如“OUT输出的状态示例”所示，输出电压依然为饱和。为了确认上述失调残留在正向还是负向，接着，从复位输入端RST3向锁存电路DDL3运算放大器1a的输出电压作为复位信号。此时，如图4中“OUT输出的状态示例”所示，如果输出电压为正向饱和，则锁存电路DDL3的输出数据D3就成为“1”，因此，将输出数据D3(Bit3)确定并保持为“1”。此时，运算放大器1a的输出电压保持为由对应于“1000”的电压VCAL8的失调校正用信号VCAL进行了校正后的值。
另外，在从复位输入端RST3向锁存电路DDL3输入运算放大器1a的输出电压作为复位信号后，如果输出电压为负向饱和，则锁存电路DDL3的输出数据D3就会成为“0”，因此，将输出数据D3(Bit3)确定并保持为“0”。此时，运算放大器1a的输出电压恢复为由对应于“0000”的电压VCAL8的失调校正用信号VCAL进行了校正后的值。
接着，从置位输入端SET2向锁存电路DDL2输入高电平的电压作为置位信号，由此，将由输出数据D3～D0表示的4位设定为“1100”。从而，选择电压VCAL12作为失调校正用信号VCAL。当电压VCAL12被输入失调调整输入端OR时，运算放大器1a的输出电压的失调朝负向移动。在此情况下，如图4中“运算放大器的失调的状态示例”所示，输出电压中残留的失调成为负向，如“OUT输出的状态示例”所示，输出电压为负向饱和。为了确认上述失调残留在正向还是负向，接着，从复位输入端RST2向锁存电路DDL2输入运算放大器1a的输出电压作为复位信号。此时，如图4中“OUT输出的状态示例”所示，如果输出电压为负向饱和，则锁存电路DDL2的输出数据D2就成为“0”，因此，将输出数据D2(Bit2)确定并保持为“0”。此时，运算放大器1a的输出电压保持为由对应于“1000”的电压VCAL8的失调校正用信号VCAL进行了校正后的值。
另外，在从复位输入端RST2向锁存电路DDL2输入运算放大器1a的输出电压作为复位信号后，如果输出电压为正向饱和，则锁存电路DDL2的输出数据D2就会成为“1”，因此，将输出数据D2(Bit2)确定并保持为“1”。此时，运算放大器1a的输出电压保持为由对应于“1100”的电压VCAL12的失调校正用信号VCAL进行了校正后的值。
接着，从置位输入端SET1向锁存电路DDL1输入高电平的电压作为置位信号，由此，将由输出数据D3～D0表示的4位设定为“1010”。从而，选择电压VCAL10作为失调校正用信号VCAL。当电压VCAL10被输入失调调整输入端OR时，运算放大器1a的输出电压的失调朝负向移动。在此情况下，如图4中“运算放大器的失调的状态示例”所示，输出电压中残留的失调为轻微的正向(在图中几乎为零，但将其假定为轻微的正向)，如“OUT输出的状态示例”所示，输出电压不再饱和，并降低至线性变化的区域。为了确认上述失调残留在正向还是负向，接着，从复位输入端RST1向锁存电路DDL1输入运算放大器1a的输出电压作为复位信号。此时，如图4中“OUT输出的状态示例”所示，如果输出电压为正向，则锁存电路DDL1的输出数据D1就成为“1”，因此，将输出数据D1(Bit1)确定并保持为“1”。此时，运算放大器1a的输出电压保持为由对应于“1010”的电压VCAL10的失调校正用信号VCAL进行了校正后的值。
另外，在从复位输入端RST1向锁存电路DDL1输入运算放大器1a的输出电压作为复位信号后，如果输出电压为负向，则锁存电路DDL1的输出数据D1就会成为“0”，因此，将输出数据D1(Bit1)确定并保持为“0”。此时，运算放大器1a的输出电压恢复至由对应于“1000”的电压VCAL8的失调校正用信号VCAL进行了校正后的值。
接着，从置位输入端SET0向锁存电路DDL0输入高电平的电压作为置位信号，由此，将由输出数据D3～D0表示的4位设定为“1011”。从而，选择电压VCAL11作为失调校正用信号VCAL。当电压VCAL11被输入失调调整输入端OR时，运算放大器1a的输出电压的失调朝负向移动。在此情况下，如图4中“运算放大器的失调的状态示例”所示，输出电压中残留的失调成为负向，如“OUT输出的状态示例”所示，输出电压为负向饱和。为了确认上述失调残留在正向还是负向，接着，从复位输入端RST0向锁存电路DDL0输入运算放大器1a的输出电压作为复位信号。此时，如图4中“OUT输出的状态示例”所示，如果输出电压为负向饱和，则锁存电路DDL0的输出数据D0就成为“0”，因此，将输出数据D0(Bit0)确定并保持为“0”。此时，运算放大器1a的输出电压保持为由对应于“1010”的电压VCAL10的失调校正用信号VCAL进行了校正后的值。
另外，在从复位输入端RST0向锁存电路DDL0输入运算放大器1a的输出电压作为复位信号后，如果输出电压为正向饱和，则锁存电路DDL 0的输出数据D 0就会成为“1”，因此，将输出数据D0(Bit0)确定并保持为“1”。此时，运算放大器1a的输出电压保持为由对应于“1011”的电压VCAL11的失调校正用信号VCAL进行了校正后的值。
通过上述，来确定4位的逻辑信号。另外，在上述的方法中，在锁存电路DDLk从复位输入端RSTk锁存运算放大器1a的输出电压后，根据从运算放大器1a的输出电压中减去与各位的加权对应的校正量的电压后的余量是正还是负来判断各位是“1”还是“0”。因此，减去校正量的电压后的余量未必需要正向饱和或者负向饱和。如果运算放大器1a的开环增益非常大，则输出电压相对于输入差分电压发生线性变化的区域就会变得非常狭窄，所以，输出电压一般容易饱和。另外，2值的逻辑信号由被加权后的失调校正量进行了量化的逻辑值构成，这一点和失调校正电路12的情况相同。
此后，被存储于锁存电路DDL3～DDL0的输出数据D3～D0和输出数据/D3～/D0保持存储状态，开关元件S1打开、开关元件S2闭合，由此，运算放大器电路21在进行了失调校正的状态下作为电压输出器进行动作。
另外，从图3的失调校正电路22除去置位输入端SETk及相关的电路元件，从而可使该失调校正电路22进行与图2的失调校正电路12相同的动作。此外，在图3中，表示了确定4位的校正数据后对其进行存储的情况，当然，可以较容易地变更位数。
另外，在失调校正电路22中，锁存电路DDL3～DDL0成为存储2值的逻辑信号的存储电路。但是，本发明并不限于此。存储电路可以存在于DA转换电路22a，也可以存在于锁存电路DDL3～DDL0和DA转换电路22a的两者之中。即，只要是由锁存电路DDL3～DDL0和DA转换电路22a构成的电路的一部分即可。
图5表示本实施方式所使用的具有失调调整功能的运算放大器的一个示例。图5所示的运算放大器可以用作图1至图3所示的运算放大器1a，是被称作“折叠共源共栅(Folded-Cascode)运算放大器”的公知结构的运算放大器。另外，该运算放大器的电路结构和失调调整输入的结构仅仅是一个普通示例，本发明的应用范围并不限于图5的电路。
NMOS晶体管T1、T2构成差分对晶体管，NMOS晶体管T1的栅极成为同相输入端IN1(即，非反转输入端)，NMOS晶体管T2的栅极成为反相输入端IN2(即，反转输入端)。在NMOS晶体管T1、T2的源极与GND之间，串联地连接有NMOS晶体管T3、T4。向NMOS晶体管T3的栅极输入电压VBN1，向NMOS晶体管T4的栅极输入电压VBN2。
NMOS晶体管T1的漏极与PMOS晶体管T5的漏极连接，NMOS晶体管T2的漏极与PMOS晶体管T6的漏极连接。PMOS晶体管T5、T6的源极与电源VCC连接。向PMOS晶体管T5的栅极输入电压VBP3，PMOS晶体管T6的栅极成为失调调整输入端OR。
在PMOS晶体管T5、T6的漏极与GND之间，依次连接有：PMOS晶体管对T7、T8；PMOS晶体管T9与NMOS晶体管T11的并联电路、PMOS晶体管T10与NMOS晶体管T12的并联电路的并联电路对；由NMOS晶体管对T13、T14构成的电流镜电路。
PMOS晶体管T7的源极与PMOS晶体管T5的漏极连接，PMOS晶体管T8的源极与PMOS晶体管T6的漏极连接。向PMOS晶体管T7、T8的栅极输入电压VBP4。PMOS晶体管T9的源极与NMOS晶体管T11的漏极被连接至PMOS晶体管T7的漏极。PMOS晶体管T10的源极及NMOS晶体管T12的漏极在点A与PMOS晶体管T8的漏极连接。向PMOS晶体管T9、T10的栅极输入电压VBP0，向NMOS晶体管T11、T12的栅极输入电压VBN0。NMOS晶体管T13的漏极被连接至PMOS晶体管T9的漏极与NMOS晶体管T11的源极。NMOS晶体管T14的漏极在点B与PMOS晶体管T10的漏极、NMOS晶体管T12的源极连接。NMOS晶体管T13的栅极与NMOS晶体管T14的栅极相互连接，进而被连接至NMOS晶体管T13的漏极。NMOS晶体管T13、T14的源极与GND连接。
此外，上述运算放大器的输出级是通过在电源VCC与GND之间串联地连接PMOS晶体管T15及NMOS晶体管T16所得到的。PMOS晶体管T15的栅极与点A连接，NMOS晶体管T16的栅极与点B连接。PMOS晶体管T15的源极与电源VCC连接，NMOS晶体管T16的源极与GND连接。PMOS晶体管T15的漏极与NMOS晶体管T16的漏极相互连接，该连接点成为运算放大器的输出端OUT。
另外，在上述运算放大器中，在点A与点B之间连接有两个用于防止振荡的相位补偿电容C，具体而言，一个连接在点A与输出端OUT之间，另一个连接在点B与输出端OUT之间。并且，在点A及输出端OUT之间的相位补偿电容C与点A之间插入开关元件S3，在点B及输出端OUT之间的相位补偿电容C与点B之间插入开关元件S4。
关于上述开关元件S3、S4，在图1至图3所述的失调校正动作过程中，对其进行操作，以使得将相位补偿电容C与运算放大器断开。通过断开相位补偿电容C，可以改善运算放大器的高频特性，提高通过速率，因此，输出电压对失调调整输入的输入信号的响应变快，能够以更短的时间对失调校正的时序进行处理。在图2或图3中，在失调的剩余电压降低时对低位进行校正的情况下，上述快速响应的效果特别显著。
如上所述，根据本实施方式的失调校正电路2、12、22，将运算放大器1a的输出电压的失调转换为2值的逻辑信号并对其进行存储，使用所存储的逻辑信号对输出电压的失调进行校正，因此，不需要对模拟电压进行存储时的较大的电容和频繁的更新。另外，由于能够进行对应于各失调的失调校正，所以，可以减少失调的随机差异。并且，由于无需特别考虑较大的元件尺寸的设计、LSI的集成电路配置，所以，能够减小芯片的尺寸，实现低成本化。
根据上述，可以实现这样一种失调校正电路，即：无需进行频繁的更新，能够以较小的电路规模吸收失调差异并进行失调校正。
如上所述，本发明的失调校正电路的特征在于：将在不施行输出-输入的反馈的状态下非反转输入端与反转输入端短路时的运算放大器的输出电压转换为2值的逻辑信号并对其进行存储，使用所存储的上述逻辑信号对上述输出电压的失调进行校正。
根据上述发明，将运算放大器的输出电压的失调转换为2值的逻辑信号并对其进行存储，使用所存储的逻辑信号对输出电压的失调进行校正，因此，不需要对模拟电压进行存储时的较大的电容和频繁的更新。另外，由于能够进行对应于各失调的失调校正，所以，可以减少失调的随机差异。并且，由于无需特别考虑较大的元件尺寸的设计、LSI的集成电路配置，所以，能够减小芯片的尺寸，实现低成本化。
通过上述，可以实现这样一种失调校正电路，即：无需进行频繁的更新，能够以较小的电路规模吸收失调差异并进行失调校正。
在本发明的失调校正电路中，上述逻辑信号是由加权后的失调校正量量化了的逻辑值。
根据上述发明，由于2值的逻辑信号是由加权后的失调校正量量化了的逻辑值，因此，通过将所存储的该逻辑信号转换为模拟信号，可取得这样的效果，即：能够直接进行失调校正。
如上所述，本发明的运算放大器电路的特征在于，具有：运算放大器，具备失调调整输入端；第1开关元件，用于使上述运算放大器的非反转输入端和反转输入端短路；第2开关元件，用于根据反相输入信号断开上述运算放大器的反转输入端；一个或一个以上的锁存电路，将上述运算放大器的输出电压视作2值的逻辑信号并对其进行锁存，其中，该2值的逻辑信号是由加权后的失调校正量量化了的逻辑值；存储电路，存储由上述锁存电路锁存的上述逻辑信号；以及控制电路，根据上述存储电路中所存储的上述逻辑信号，生成上述运算放大器的失调校正用信号并将其输入上述失调调整输入端，对上述输出电压的失调进行校正。
根据上述发明，由第1开关元件使运算放大器的非反转输入端和反转输入端短路，由第2开关元件根据反相输入信号断开运算放大器的反转输入端，从而得到在运算放大器的输出电压中产生失调的状态。锁存电路将上述输出电压、即失调视作由2值的逻辑信号并对其进行锁存，其中，该2值的逻辑信号是由加权后的失调校正量量化了的逻辑值。存储电路对锁存电路锁存的上述逻辑信号进行存储，控制电路根据存储电路中所存储的逻辑信号，生成运算放大器的失调校正用信号并将其输入失调调整输入端，从而，能够进行失调校正。
如上所述，将运算放大器的输出电压的失调转换为2值的逻辑信号并对其进行存储，使用所存储的逻辑信号对输出电压的失调进行校正，因此，不需要对模拟电压进行存储时的较大的电容和频繁的更新。另外，由于能够进行对应于各失调的失调校正，所以，可以减少失调的随机差异。并且，由于无需特别考虑较大的元件尺寸的设计、LSI的集成电路配置，所以，能够减小芯片的尺寸，实现低成本化。
通过上述，可以实现这样一种失调校正电路，即：无需进行频繁的更新，能够以较小的电路规模吸收失调差异并进行失调校正。
本发明的运算放大器电路的特征在于：上述锁存电路由静态的逻辑电路构成。
根据上述发明，用于失调校正的信息被存储于静态的逻辑电路中，而不是被存储于通过对电容充电来进行存储的动态的逻辑电路中。
根据上述，无需考虑开关元件的馈通(Feed-Through)等的寄生效果，不必追加对其进行校正的电路，所以，能够减小芯片的尺寸，实现低成本化。
另外，通过在电源接通时使得失调校正初始化，从而能够在之后持续获得校正效果，因此，无需进行频繁的更新，在初始化完成后，能够得到连续的运算放大器的输出。
本发明的运算放大器电路的特征在于：可独立地设定由上述锁存电路锁存的上述逻辑信号和上述输出电压。
根据上述发明，可独立地设定由锁存电路锁存的逻辑信号和上述输出电压，所以，能够减少为了在锁存电路中实施锁存而对运算放大器的输出电压进行的设定次数。
本发明的运算放大器电路的特征在于：上述存储电路是由上述锁存电路与上述控制电路的整体构成的电路的一部分。
根据本发明，存储电路存在于由锁存电路与控制电路构成的电路中，能够很容易地具有存储功能，因此，可以容易地构成存储电路。
本发明的运算放大器电路的特征在于：具有多个上述锁存电路；上述逻辑信号由与上述锁存电路的数量相等的位数来表示，而且，各位表示上述逻辑值的任意一个；上述控制电路是对上述逻辑信号进行数模转换的DA转换电路。
根据上述发明，逻辑信号由多位来表示，控制电路对逻辑信号进行数模转换，所以，能够对多种失调进行校正。
本发明的运算放大器电路的特征在于：从高位向低位对上述逻辑信号进行二进制加权。
根据上述发明，能够以二进位数来表示逻辑信号，因此，在逻辑电路中逻辑信号的处理变得较为容易。
本发明的运算放大器电路的特征在于：从最高位对应的上述锁存电路至最低位对应的上述锁存电路，依次对上述输出电压进行锁存，在比最高位低的位的各锁存中，在以对较高的位确定了的上述逻辑值对上述输出电压的失调进行了校正的状态下，来确定上述逻辑值。
根据上述发明，能够用在以高位进行了失调校正后所残留的失调来表示下述逻辑值，即：表示正向的失调的逻辑值；以及表示负向的失调的逻辑值。
本发明的运算放大器电路的特征在于，上述运算放大器具有：相位补偿用的电路元件；以及开关元件，用于断开上述电路元件和上述运算放大器。
根据上述发明，在失调校正动作过程中，借助于开关元件使相位补偿电容与运算放大器断开，从而，可以改善运算放大器的高频特性，提高通过速率，因此，输出电压对失调调整输入的输入信号的响应变快，能够以更短的时间进行失调校正。
本发明并不限于上述实施方式，可在权利要求的范围内进行各种变更。即，通过组合在权利要求所示的范围内进行了适当的变更的技术手段所得到的实施方式也属于本发明的技术范围之内。
本发明的上述具体实施方式或实施例只是用于阐述本发明的技术内容的示例。本发明并不限于上述具体实施方式或实施例，不应对其进行狭义的解释。在本发明的精神和权利要求的范围内，可进行各种变更来实施之。

Claims (11)

1.一种失调校正电路，其特征在于：
将在不施行输出-输入的反馈的状态下非反转输入端与反转输入端短路时的运算放大器的输出电压转换为2值的逻辑信号并对其进行存储，使用所存储的上述逻辑信号对上述输出电压的失调进行校正。
2.根据权利要求1所述的失调校正电路，其特征在于：
上述逻辑信号是由加权后的失调校正量量化了的逻辑值。
3.一种运算放大器电路，其特征在于：
具有：运算放大器，具备失调调整输入端；第1开关元件，用于使上述运算放大器的非反转输入端和反转输入端短路；第2开关元件，用于根据反相输入信号断开上述运算放大器的上述反转输入端；一个或一个以上的锁存电路，将上述运算放大器的输出电压视作2值的逻辑信号并对其进行锁存，其中，该逻辑信号是由加权后的失调校正量量化了的逻辑值；存储电路，存储由上述锁存电路锁存的上述逻辑信号；以及控制电路，根据上述存储电路中所存储的上述逻辑信号，生成上述运算放大器的失调校正用信号并将其输入上述失调调整输入端，
对上述输出电压的失调进行校正。
4.根据权利要求3所述的运算放大器电路，其特征在于：
上述锁存电路由静态的逻辑电路构成。
5.根据权利要求3所述的运算放大器电路，其特征在于：
可独立地设定由上述锁存电路锁存的上述逻辑信号和上述输出电压。
6.根据权利要求3所述的运算放大器电路，其特征在于：
上述存储电路是由上述锁存电路与上述控制电路构成的电路的一部分。
7.根据权利要求3所述的运算放大器电路，其特征在于：
具有多个上述锁存电路；
上述逻辑信号由与上述锁存电路的数量相等的位数来表示，而且，各位表示上述逻辑值的任意一个；
上述控制电路是对上述逻辑信号进行数模转换的DA转换电路。
8.根据权利要求7所述的运算放大器电路，其特征在于：
从高位向低位对上述逻辑信号进行二进制加权。
9.根据权利要求8所述的运算放大器电路，其特征在于：
从最高位对应的上述锁存电路至最低位对应的上述锁存电路，依次对上述输出电压进行锁存；
在比最高位低的位的各锁存中，在以对较高的位确定了的上述逻辑值对上述输出电压的失调进行了校正的状态下，来确定上述逻辑值。
10.根据权利要求1所述的失调校正电路，其特征在于：
上述运算放大器具有：相位补偿用的电路元件；以及开关元件，用于断开上述电路元件和上述运算放大器。
11.根据权利要求9所述的运算放大器电路，其特征在于：
上述运算放大器具有：相位补偿用的电路元件；以及开关元件，用于断开上述电路元件和上述运算放大器。
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