CN1665142A - 模数转换器 - Google Patents

Abstract

AD转换器，具备第一放大电路(11)、第二放大电路(15)、第三放大电路(19)、及第四放大电路(21)等多个放大电路。多个放大电路之中，对精度要求越高的放大电路配置得距电源越近。另外，最先将输入模拟信号输入的放大电路，配置得比其他的放大电路更接近电源。即，将第一放大电路(11)配置得距电源最近。再有，最先将输入模拟信号输入的放大电路，配置得比其他的放大电路更接近电源。即距电源由近到远顺序配置第一放大电路(11)→第二放大电路(15)→第三放大电路(19)→第四放大电路(21)。

Description

模数转换器

技术领域

本发明涉及一种模数转换器。本发明特别涉及一种将模拟信号分为多次进行转换的流水线型和循环型的模数转换器。

背景技术

近年来，移动电话等移动机器上，逐渐搭载了图像拍摄功能、图像再生功能、运动图像摄影功能、及运动图像再生功能等各种各样的附加功能。随之而来的是，对模数转换器(以下，称“AD转换器”)的小型化、高精度化、高速化、和省电化的要求也越来越高。作为这种AD转换器的规格，公知有将模拟信号分为多次进行转换，并通过设置循环级段而小型化的AD转换器(例如，参照专利文献1)。

在专利文献1的第1图中，在前级段中设置采样保持电路S/H1及具备放大功能的减法电路SUB1，后级段中设置采样保持电路S/H3、采样保持电路S/H4及具备放大功能的减法电路SUB2。假设用运算放大器构成这些电路，则必须给运算放大器供给驱动用的电源。这样，当用使用了多个运算放大器的AD转换器构成集成电路时，就得从电源处给各运算放大器配以电源线，对其供电。由于电源布线中包含电阻成分，因此电源电压降低、不能给运算放大器供给足够的电源电压。这时，会对运算放大器产生影响，使其特性劣化。从而，运算放大器的特性由于各种原因发生劣化，使得AD转换器整体的精度下降。

专利文献1：特开平4-26229号公报。

发明内容

本发明鉴于上述问题，其目的就在于，提高AD转换器的精度。

本发明的一方式，提供一种模数转换器，将输入模拟信号分为多次转换为多位数字信号，具有多个放大电路，将该多个放大电路之中、要求精度的放大电路靠近电源配置。

分为多次转换为多位数字信号的流水线型和循环型以及这二者的混合型的模数转换器的多个放大电路，并不要求有统一的精度。对越靠近高位的部分进行放大的放大电路要求具有越高的精度，而对越靠低位的部分进行放大的放大电路具有的精度要求越松。本发明，通过将精度要求越高的放大电路配置得距电源越近，缩短了去往要求精度的放大电路的电源布线，从而能对其供给压降小、精度高的电源电压。因此，该放大电路的精度较高，AD转换器整体的精度也能提高。再者，所谓“放大电路”，也包含放大率为1倍的、即采样保持电路。所谓“电源”，当模拟转换器由集成电路构成时，包含电源输入端子。

也可以将输入模拟信号最先输入的放大电路，配置得比其他放大电路更靠近电源。这样，能够令这个使用最大信号的放大电路的精度提高。另外，可按照输入模拟信号的传递顺序，配置多个放大电路距电源的远近。随着从高位转换变到低位转换，对构成元件的精度要求也逐渐降低，可令放大电路为与其相适应的精度。

也可以将多个放大电路之中、要求精度的放大电路配置得远离成为噪声源的电路。特别是，当模拟电路和数字电路在集成电路中混合存在时，若产生噪声，模拟电路极易受到影响。通过将越是要求精度的放大电路配置得距噪声源电路越远，在离开噪声源电路的距离的帮助下，通过利用基板的电阻成分和电容成分形成的低通效果能够减少噪声。因此，能提高该放大电路的精度，并提高AD转换器整体的精度。

也可以将输入模拟信号最先输入的放大电路，配置得比其他放大电路更加远离成为噪声源的电路。这样，能够令这个使用最大信号的放大电路的精度提高。另外，可按照输入模拟信号的传递顺序，配置多个放大电路距噪声源电路的远近。随着从高位转换变到低位转换，对构成元件的精度要求也逐渐降低，可令放大电路为与其相适应的精度。这里，所谓噪声源电路，包含生成时钟信号的时钟信号生成电路及进行数字信号处理的数字电路。时钟生成电路中由于流过较大电流，因此是较大的噪声源。因此，距时钟生成电路越远，放大电路的噪声特性也就越好。

也可以具有多个将输入的模拟信号转换为给定位数的数字值的级段，多个级段之中，有1个以上的级段包含多个放大电路之中的1个放大电路，该放大电路，对输入的模拟信号、和将自身级段的转换数字值转换为模拟值后得到的信号之差进行放大，并反馈到自身级段的输入中。这样，通过将由具备多个1阶放大的循环型级段的级段构成的流水线型AD转换器的放大电路如上所述进行配置，从而提高该AD转换器整体的精度。

也可以具有多个将输入的模拟信号转换为给定位数的数字值的级段，多个级段之中，有1个以上的级段包含多个放大电路之中的2个放大电路，2个放大电路之中的第一放大电路，以给定的放大率对输入的模拟信号进行放大，2个放大电路之中的第二放大电路，对第一放大电路的输出模拟信号、和以与给定的放大率实质相同的放大率放大过的、将自身级段的转换数字值转换为模拟值后得到的信号、之差以给定的放大率进行放大，并反馈到自身级段的输入中。这样，通过将由具备多个2阶放大的循环型级段的级段构成的流水线型AD转换器的放大电路如上所述进行配置，从而提高该AD转换器整体的精度。再者，所谓“第一放大电路”，也包含1倍放大率、即采样保持电路。

也可以具备：将输入的模拟信号转换为给定位数的模拟值的AD转换电路、和将AD转换电路的输出转换为模拟信号的DA转换电路，多个放大电路之中的第一放大电路，以给定的放大率对输入的模拟信号进行放大，多个放大电路之中的第二放大电路，对第一放大电路的输出模拟信号、和以与给定的放大率实质相同的放大率放大过的DA转换电路的输出模拟信号、之差以给定的放大率进行放大，并反馈到AD转换电路及第一放大电路中。这样，通过将循环型的AD转换器的放大电路如上所述进行配置，从而提高该AD转换器整体的精度。再者，所谓“第一放大电路”，也包含1倍放大率、即采样保持电路。

本发明的另一方式。提供一种模数转换器，将输入模拟信号分为多次转换为多位数字信号，具有多个放大电路，将多个放大电路之中、要求精度的放大电路配置得远离成为噪声源的电路。

分为多次转换为多位数字信号的流水线型和循环型以及这二者的混合型的模数转换器的多个放大电路，并不要求有统一的精度。对越靠近高位的部分进行放大的放大电路要求具有越高的精度，而对越靠低位的部分进行放大的放大电路具有的精度要求越松。本发明，通过将精度要求越高的放大电路配置得距成为噪声源的电路越远，在离开噪声源电路的距离的帮助下，通过利用基板的电阻成分和电容成分形成的低通效果能够减少噪声。因此，该放大电路的精度较高，AD转换器整体的精度也能提高。再者，所谓“放大电路”，也包含放大率为1倍的、即采样保持电路。

也可以将输入模拟信号最先输入的放大电路，配置得比其他放大电路更加远离成为噪声源的电路。这样，能够令这个使用最大信号的放大电路的精度提高。另外，可按照输入模拟信号的传递顺序，由远至近设定多个放大电路距电源的距离。随着从高位转换变到低位转换，对构成元件的精度要求也逐渐降低，可令放大电路为与其相适应的精度。这里所谓成为噪声源的电路，包含生成时钟信号的时钟生成电路或进行数字信号处理的数字电路。特别是，当模拟电路和数字电路混合存在于集成电路中时，如果发生噪声，模拟电路易受到影响。而且由于时钟生成电路中流有较大电流，是大的噪声源。因此，离时钟生成电路越远的放大电路，其噪声特性越好。

也可以具有多个将输入的模拟信号转换为给定位数的数字值的级段，多个级段之中，有1个以上的级段包含多个放大电路之中的1个放大电路，该放大电路，对输入的模拟信号、和将自身级段的转换数字值转换为模拟值后得到的信号之差进行放大，并反馈到自身级段的输入中。这样，通过将由具备多个1阶放大的循环型级段的级段构成的流水线型AD转换器的放大电路如上所述进行配置，从而提高该AD转换器整体的精度。

也可以具有多个将输入的模拟信号转换为给定位数的数字值的级段，多个级段之中，有1个以上的级段包含多个放大电路之中的2个放大电路，2个放大电路之中的第一放大电路，以给定的放大率对输入的模拟信号进行放大，2个放大电路之中的第二放大电路，对第一放大电路的输出模拟信号、和以与给定的放大率实质相同的放大率放大过的、将自身级段的转换数字值转换为模拟值后得到的信号、之差以给定的放大率进行放大，并反馈到自身级段的输入中。这样，通过将由具备多个2阶放大的循环型级段的级段构成的流水线型AD转换器的放大电路如上进行配置，从而提高该AD转换器整体的精度。再者，所谓“第一放大电路”，也包含1倍放大率、即采样保持电路。

也可以具备：将输入的模拟信号转换为给定位数的模拟值的AD转换电路、和将AD转换电路的输出转换为模拟信号的DA转换电路，多个放大电路之中的第一放大电路，以给定的放大率对输入的模拟信号进行放大，多个放大电路之中的第二放大电路，对第一放大电路的输出模拟信号、和以与给定的放大率实质相同的放大率放大过的DA转换电路的输出模拟信号、之差以给定的放大率进行放大，并反馈到AD转换电路及第一放大电路中。这样，通过将循环型的AD转换器的放大电路如上所述进行配置，从而提高该AD转换器整体的精度。再者，所谓“第一放大电路”，也包含1倍放大率、即采样保持电路。

再者，将上述构成要素进行任意组合、或将本发明的构成要素以及表现在方法、装置、系统等之间相互置换得到的结果，都可作为本发明的实施方式。

附图说明

图1表示第一实施方式中的AD转换器的结构的图。

图2表示第一实施方式下的AD转换器的动作过程的流程图。

图3表示单端的开关电容运算放大器构成的图。

图4是对开关电容运算放大器的动作进行说明的时序图。

图5表示单端中的运算放大器的差动放大部分的等效电路的图。

图6表示由完全差动方式的开关电容运算放大器构成的图。

图7表示完全差动方式中运算放大器的差动放大部分的等效电路图。

图8表示第一实施方式中的放大电路的第一配置样式的示意图。

图9表示第一配置样式的比较例中的放大电路的配置样式的示意图。

图10表示第一实施方式中的放大电路的第二配置样式的示意图。

图11表示第一实施方式中的放大电路的第三配置样式的示意图。

图12表示第一实施方式中的放大电路的第四配置样式的示意图。

图13表示第一实施方式中的放大电路的第五配置样式的示意图。

图14表示第一实施方式中的放大电路的第六配置样式的示意图。

图15表示第一实施方式中的放大电路的第七配置样式的示意图。

图16表示第七配置样式的比较例中的放大电路的配置样式的示意图。

图17表示第一实施方式中的放大电路的第八配置样式的示意图。

图18表示第一实施方式中的放大电路的第九配置样式的示意图。

图19表示第一实施方式中的放大电路的第十配置样式的示意图。

图20表示第一实施方式中的放大电路的第十一配置样式的示意图。

图21表示第一实施方式中的放大电路的第十二配置样式的示意图。

图22表示第一实施方式中的放大电路的第十三配置样式的示意图。

图23表示第二实施方式的AD转换器的结构。

图24表示第二实施方式中的放大电路的第一配置样式的示意图。

图25表示第二实施方式中的放大电路的第二配置样式的示意图。

图26表示第二实施方式中的放大电路的第三配置样式的示意图。

图27表示第二实施方式中的放大电路的第四配置样式的示意图。

具体实施方式

(第一实施方式)

第一实施方式是一个AD转换器的示例，其通过用非循环型的前级转换4位，用循环型的后级逐2位进行转换、且后级循环3次，共计输出10位。

图1表示第一实施方式中的AD转换器的结构。就此AD转换器，首先对其前级段进行说明。输入模拟信号Vin，输入到第一放大电路11及第一AD转换电路12中。第一AD转换电路12为快闪型，其分辨率、即转换位数为4位。第一AD转换电路12，将输入的模拟信号转换为数字值，取出高4位(D9～D6)，并输出到图中未表示的编码器及第一DA转换电路13中。第一DA转换电路13，将由第一AD转换电路12转换得到的数字值转换为模拟值。第一放大电路11，将输入的模拟信号采样保持后在给定的时刻输出到第一减法电路14中。第一放大电路11，不将模拟信号放大，只起到采样保持电路的功能。第一减法电路14，从第一放大电路11的输出之中，将第一DA转换电路13的输出减去。第二放大电路15，将第一减法电路14的输出放大为2倍。再者，第一减法电路14及第二放大电路15，可为一体化的第一减法放大电路16。这样，可以将电路简化。

接下来，对后级段进行说明。第一开关SW1及第二开关SW2，为交替接通断开的开关。第一开关SW1接通、第二开关SW2断开的状态下，从前级段经过第一开关SW1输入的模拟信号，输入到第三放大电路19及第二AD转换电路17中。第二AD转换电路17也是快闪型、其分辨率、即包含1个冗余位的位数为3位。另外，供给构成第二AD转换电路17的电压比较元件的参照电压，设定为供给构成第一AD转换电路12的电压比较元件的参照电压的1/2。第二AD转换电路17，为了进行2位转换，必须将第一AD转换电路12转换后的模拟信号放大为实质4(2的2次方)倍。然而，由于第二放大电路15为2倍的放大率，通过将参照电压设定为1/2，进行调整。第二AD转换电路17，将输入的模拟信号转换为数字值，取出高起第5、6位(D5～D4)，并输出到图中未表示的编码器及第二DA转换电路18中。第二DA转换电路18，将由第二AD转换电路17转换得到的数字值转换为模拟值。

第三放大电路19，将输入的模拟信号放大为2倍后，输出到第二减法电路20中。第二减法电路20，从第三放大电路19的输出中，将第二DA转换电路18的输出减去后，输出到第四放大电路21中。这里，第二DA转换电路18的输出，放大为实质2倍。可以通过将第二AD转换电路17的基准电压范围、和第二DA转换电路18的基准电压范围之比设定为1∶2来实现。例如，将第二AD转换电路17的输入以单端输入构成、将第二DA转换电路18的输入以差动输入构成，就可以设定为1∶2。

第四放大电路21，将第二减法电路20的输出放大为2倍。在此阶段中，变化至第一开关SW1为接通、第二开关SW2为断开的状态。第四放大电路21中放大的模拟信号，通过第二开关SW2反馈到第三放大电路19及第二AD转换电路17中。再者，第二减法电路20及第四放大电路21，也可用一体化的第二减法放大电路22。以下，重复上述的处理，第二AD转换电路17，取出高起第7、8位(D3～D2)及高起第9、10位(D1～D0)。这样，获得10位的数字值。通过循环型的后级段获得高起第5～第10位。

图2为表示第一实施方式中的AD转换器的动作过程的流程图。以下，对图从上至下依次说明。3个信号波形表示，第一时钟信号CLK1、第二时钟信号CLK2及开关信号CLKSW。第一时钟信号CLK1，对第一放大电路11、第二放大电路15、第一AD转换电路12及第一DA转换电路13的动作进行控制。第二时钟信号CLk2，对第三放大电路19、第四放大电路21、第二AD转换电路17及第二DA转换电路18的动作进行控制。开关信号CLKSW，对第一开关SW1及第二开关SW2的接通断开进行控制。

第二时钟信号CLK2的频率，为第一时钟信号CLK1的频率的3倍。第二时钟信号CLK2，可以第一时钟信号CLK1为基准用PLL等倍增生成。第二时钟信号CLK2，其上升沿与第一时钟信号CLK1的上升沿同步之后，接下来第二个下降沿与第一时钟信号CLK1的下一个下降沿同步，再接下来第二个上升沿与第一时钟信号CLK1的下一个上升沿同步。由于第二时钟信号CLK2的频率为第一时钟信号CLK1的频率的3倍，因此由后级段进行的转换处理速度也是由前级段进行的转换处理速度的3倍。由于对越高位进行转换处理中的减法和放大等模拟处理的精度对整体的转换精度影响越大，因此负责这个处理的前级段精度要求也就越高。从而，在本实施方式的结构中，对处理精度的要求不如前级段那么高的后级段，其转换处理速度可比前级段的处理速度更快。

第一放大电路11及第一AD转换电路12，在第一时钟信号CLK1的上升沿边缘，对输入模拟信号Vin进行采样。第一放大电路11，将在第一时钟信号CLK1为高电平时采样得到的模拟信号进行保持，并在第一时钟信号CLK1为低电平时自动清零。第二放大电路15，在第一时钟信号CKL1的下降沿边缘，对输入的模拟信号进行采样。在第一时钟信号CLK1为低电平时将采样得到的模拟信号放大，输出到第三放大电路19及第二AD转换电路17中，并在第一时钟信号CLK1为高电平时自动清零。第一AD转换电路12，在第一时钟信号CLK1为高电平时进行转换动作后输出数字值D9～D6，在第一时钟信号CLK1为低电平时自动清零。第一DA转换电路13，在第一时钟信号CLK1为低电平时将转换确定数据保持，并在第一时钟信号CLK1为高电平时成为不定状态。

第一开关SW1，在开关信号CLKSW为高电平时接通，在开关信号CLKSW为低电平时断开。第二开关SW2，在开关信号CLKSW为低电平时接通，在开关信号CLKSW为高电平时断开。

第三放大电路19及第二AD转换电路17，在第二时钟信号CLK2的上升沿边缘，对输入的模拟信号进行采样。第三放大电路19，在第二时钟信号CLK2为高电平时将采样得到的模拟信号进行放大，在第二时钟信号CLK2为低电平时自动清零。第二AD转换电路17在对最低位D1～D0进行转换期间，不进行放大。第四放大电路21，在第二时钟信号CLK2的下降沿边缘，对输入的模拟信号进行采样。在第二时钟信号CLK2为低电平时对采样得到的模拟信号进行放大，在第二时钟信号CLK2为高电平时自动清零。在第二AD转换电路17将D1～D0转换后的接下来的半时钟周期，不进行放大。

第二AD转换电路17，在第二时钟信号CLK2为高电平时进行转换动作后，除去冗余位部分输出2位，在第二时钟信号CLK2为低电平时自动清零。第二DA转换电路18，在第二时钟信号CLK2为低电平时保持转换确定数据，在第二时钟信号CLK2为高电平时成为不定状态。第二AD转换电路17的输出为D1～D0时，不进行转换动作。

第一放大电路11、第二放大电路15、第三放大电路19、第四放大电路21、第一AD转换电路12及第二AD转换电路17的自动清零期间，令输入的信号为采样中的状态。如图所示，在第二AD转换电路17对D5～D4及D3～D2进行转换处理期间，第一AD转换电路12同时对接下来输入进来的输入模拟信号Vin进行转换处理。通过这种流水线处理，从AD转换器整体来看，以第一时钟信号CLK1为基准能1周期1次、输出10位的数字值。

接下来，对第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21的详细结构进行说明。图3表示将这种放大电路用单端的开关电容运算放大器构成时的图。图4是对开关电容运算放大器的动作进行说明的时序图。如图3所示，运算放大器100的反相输入端上，连有输入用电容C1，并通过Vin1用开关SW12将输入电压Vin1输入、通过Vin2用开关SW13将输入电压Vin2输入。再者，输入电压Vin1，相当于从输入模拟信号Vin或从前级输入的模拟信号；输入电压Vin2，相当于第一DA转换电路13及第二DA转换电路18的输出模拟信号或参照电压。运算放大器100的同相输入端，连接在自动清零电位上。运算放大器100的输出端子和反相输入端，通过反馈用电容C2连接起来。另外，在其外侧连接有自动清零用开关SW11，可以将运算放大器100的输出端子和反相输入端子短路。

下面，参照图4对图3所示的单端的开关电容运算放大器的动作进行说明。首先，为了设置自动清零电位Vag，令自动清零用开关SW11接通。在此状态下，输入侧节点N1及输出侧节点N2都为自动清零电位Vag。为了对输入电压Vin1进行采样，令Vin1用开关SW12接通，令Vin2用开关SW13断开。这时，输入侧节点N1的电荷QA如下式(A1)所示。

QA＝C1(Vin1-Vag)…(A1)

接下来，通过虚地而进行放大，令自动清零用开关SW11断开。之后，为了将输入电压Vin2减去，令Vin1用开关SW12断开、Vin2用开关SW13接通。这时，输入侧节点N1的电荷QB如下式(A2)所示。

QB＝C1(Vin2-Vag)+C2(Vout-Vag)…(A2)

由于输入侧节点N1中没有电荷逃逸的路径，根据电荷守恒定律就有QA＝QB，则下式(A3)成立。

Vout＝C1/C2(Vin1-Vin2)+Vag…(A3)

从而，若认为自动清零电位Vag为理想的接地电位，该单端的开关电容运算放大器，可将输入电压Vin1与输入电压Vin2的差，通过输入用电容C1与反馈用电容C2的电容比，进行放大。当然，即使自动清零电位Vag不是理想的接地电位，也能获得其近似值。

接下来，对用CMOS(Complementary Metal-Oxide Semiconductor：互补金属氧化物半导体)芯片构成运算放大器的示例进行说明。图5表示单端中的运算放大器100的差动放大部分的等效电路图。运算放大器100，具备：P沟道型MOS(Metal-Oxide Semiconductor：金属氧化物半导体)场效应晶体管(以下，称作PMOS晶体管)M3、M4，N沟道型MOS电场效果晶体管(以下称作NMOS晶体管)M1、M2，以及恒流源101。

1对PMOS晶体管M3、M4，漏极上施加了电源电压Vdd，栅极上施加了偏置电压。1对PMOS晶体管M3、M4，构成电流镜电路，两方的源极上流有相等的漏极电流。1对NMOS晶体管M1、M2，漏极分别与1对PMOS晶体管M3、M4相连接，源极与恒流源101连接。栅极上施加差动输入IN1、IN2。然后，从PMOS晶体管M4与NMOS晶体管M2的连接点得到输出OUT。由NMOS晶体管M1、M2及PMOS晶体管M3、M4的互导及输出电阻决定栅极。在恒流源101上，可以使用NMOS晶体管。在该NMOS晶体管的栅极上施加偏置电压，在饱和区域工作。

图6表示由完全差动方式的开关电容运算放大器构成的图。完全差动方式，与单端方式相比，抗噪声性好、输出振幅大。图6中，运算放大器110的同相输入端上，连接有输入用电容C1a，输入电压Vin1(+)通过Vin1用开关SW12a输入进来，输入电压Vin2(+)通过Vin2用开关SW13a输入进来。在运算放大器100的反相输入端上，连接有输入用电容C1b，输入电压Vin1(-)通过Vin1用开关SW12b输入进来，输入电压Vin2(-)通过Vin2用开关SW13b输入进来。运算放大器110的反相输出端和同相输入端，通过反馈用电容C2a连接起来。运算放大器110的同相输出端和反相输入端，通过反馈用电容C2b连接起来。另外，输入侧节点N1a，N1b及输出侧节点N2a、N2b上，连接有自动清零用开关SW11a～d。自动清零用开关SW11a～d在相同时刻动作，接通时输入侧节点N1a、N1b及输出侧节点N2a、N2b的电位，变为自动清零电位Vag。

下面，对图6的该完全差动方式的开关电容运算放大器的动作进行说明。动作时序，与图4所示的时序相同。首先，为了设置自动清零电位Vag，令自动清零用开关SW11a～d为接通。在此状态下，输入侧节点N1a、b及输出侧节点N2a、b，都为自动清零电位。为了对输入电压Vin1进行采样，令Vin1用开关SW12a、b接通，令Vin2用开关SW13a、b断开。此时，输入侧节点N1a的电荷QAA如下式(A4)所示，输入侧节点N1b的电荷QAB如下式(A5)所示。

QAA＝C1{Vin1(+)-Vag}…(A4)

QAB＝C1{Vin1(-)-Vag}…(A5)

接下来，让其成为虚地状态，进行放大，令自动清零用开关SW11a～d断开。之后，为了减去输入电压Vin2，令Vin1用开关SW12a、b断开，并令Vin2用开关SW13a、b接通。此时，输入侧节点N1a的电荷QBA如下式(A6)所示，输入侧节点N1b的电荷QBB如下式(A7)所示。

QBA＝C1{Vin2(+)-Vag}+C2{Vout(+)-Vag}…(A6)

QBB＝C1{Vin2(-)-Vag}+C2{Vout(-)-Vag}…(A7)

由于输入侧节点N1中没有电荷逃逸的路径，因此根据电荷守恒定律有QAA＝QBA及QAB＝QBB，所以下式(A8)、(A9)成立

Vout(+)＝C1/C2{Vin1(+)-Vin2(+)}+Vag…(A8)

Vout(-)＝C1/C2{Vin1(-)-Vin2(-)}+Vag…(A9)

2个输出侧节点N2a、N2b的电压差Vout如下式(A10)所示。

Vout＝Vout(+)-Vout(-)＝C1/C2[{Vin1(+)-Vin1(-)}-{Vin2(+)-Vin2(-)}]…(A10)

从而，完全差动方式的开关电容运算放大器，能将输入电压Vin1与输入电压Vin2之差，通过输入用电容C1和反馈用电容C2的电容比，进行放大。

图7表示完全差动方式中的运算放大器110的差动放大部分的等效电路图。基本上与图5说明的相同。从PMOS晶体管M3与NMOS晶体管M1的连接点，及PMOS晶体管M4和NMOS晶体管M2的连接点，获得差动输出OUT1、2。另外，从电源侧向接地侧流有贯通电流。

下面，对第一放大电路11、第二放大电路15、第三放大电路19、第四放大电路21的配置样式进行说明。图1所示的AD转换器中，第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21所要求的精度，一般按照模拟信号传递的路径依次从高到低。即，第一放大电路11→第二放大电路15→第三放大电路19→第四放大电路21。对越高位进行转换时，要求的精度就越高。

图8表示第一实施方式中的多个放大电路的第一配置样式的示意图。当用集成电路构成AD转换电路时，电源输入端子1与外部电源连接。集成电路内，各构成元件通过电源布线从电源输入端子1获取电源。电源布线中有电阻成分R，其长度越大压降也会越明显。如图8所示，相对电源输入端子1，依次配置第一放大电路11→第二放大电路15→第三放大电路19→第四放大电路21。由于第一放大电路11，需要最高的精度，因此配置于距电源输入端子1最近的位置。从而，第一放大电路11的电源布线电阻成分R最小。即，可以获得压降最小的电源电压。这样，能够提高AD转换器整体的精度及速度。

图9表示第一配置样式的比较例中的多个放大电路的配置样式的示意图。如图9所示，第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21，配置于距电源输入端子基本相同的位置上，其布线长度基本相同。因此，供给第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21的电源电压也基本相同。这里，由于这些放大电路获得的电源电压有所降低，图5和图7所示的偏置电流可能会变小，运算放大器100、110的动作速度也会降低。另外，生成该偏置电流的偏置部、与差动放大部下的电源电压和接地电压不同，有可能会导致DC增益和输出电压范围的劣化。在比较例中，第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21中均会出现这种现象。为了避免这种现象的发生，则希望加宽电源布线，但会导致电路面积增大。

与此相对，在图8所示的第一配置样式中，第一放大电路11中基本不会出现这种现象，越到第四放大电路21，这种现象的程度会越严重。在如图1所示的AD转换器中，由于要求按照第一放大电路11→第二放大电路15→第三放大电路19→第四放大电路21顺序的精度，因此如图8所示的这种第一放大电路11的精度较高的第一配置样式，与比较例中的配置样式相比，能够更好的提高AD转换器的精度及速度。

图10表示第一实施方式中的多个放大电路的第二配置样式的示意图。第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21所要求的精度，也不一定要按照模拟信号传递路径的次序。例如，因转换位数改变等第三放大电路19的放大率变大、第二放大电路15的放大率变小时，为了令AD转换器整体高速化，给第三放大电路19供给比第二放大电路15更高的电源电压效果更好。此时，如图10所示，相对电源输入端子1配置为第一放大电路11→第三放大电路19→第二放大电路15→第四放大电路21。这样，可不按照模拟信号的传递路径顺序，而相对电源输入端子1以要求的精度顺序进行配置。

图11表示第一实施方式中的多个放大电路的第三配置样式的示意图。如图11所示，电源输入端子1，既可沿集成电路的纵向方向设置，也可沿集成电路的横向方向设置。

图12表示第一实施方式中的多个放大电路的第四配置样式的示意图。时钟生成电路2及数字电路3，为噪声源。时钟生成电路2，生成时钟信号，至少给第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21供给动作时钟。如图4所示，供给自动清零动作和放大动作的时钟。时钟生成电路2，为了对由时钟布线或栅极电容产生的负荷进行驱动，包含有许多使用了较大尺寸的晶体管的反相器等逻辑元件。当用串联2个晶体管形成的推挽电路构成该反相器时，从低电平向高电平、或从高电平向低电平变化时有可能产生较大的贯通电流。若此贯通电流注入到基板中则形成较大的噪声成分。即使基板内设置隔离(trap)，也可能越过该隔离而导致噪声成分扩散。由于这些噪声成分，会导致构成图5或图7所示的运算放大器100、110的MOS晶体管M1～M4等元件的基板电位发生改变，因此是导致第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21的精度及速度下降的原因。

数字电路3，为进行各种数字信号处理的电路，例如将用第一AD转换电路12或第二AD转换电路17转换得到的数字值转换为二进制码的编码器、或用于将各级段的输出时刻配合的锁存电路等。从数字电路3中也会产生噪声成分。只不过由于没有用时钟生成电路2那么大的电流来驱动，其噪声成分的程度没有时钟生成电路2那么大罢了。

如图12所示，相对时钟生成电路由近到远顺序配置第四放大电路21→第三放大电路19→第二放大电路15→第一放大电路11。与其相反，相对电源输入端子从近到远顺序配置第一放大电路11→第二放大电路15→第三放大电路19→第四放大电路21。由于第一放大电路11要求的精度最高，因此将其配置为距时钟生成电路2最远。通过基板传递的噪声成分，通过由基板的电阻成分、和寄生电容或线间电容等电容成分形成的低通滤波器效果，随着远离噪声源，也逐渐减少。因此，第一放大电路11受到噪声成分的影响最小。同时，由于第一放大电路11要求的精度最高，因此配置于距电源输入端子1最近的位置。另外，第四放大电路21→第三放大电路19→第二放大电路15→第一放大电路11的配置次序，也不一定依据模拟信号传递路径的相反顺序，也可以是不要求精度的顺序，或其他顺序。

图13表示第一实施方式中的多个放大电路的第五配置样式的示意图。如图13所示，精度要求最高的第一放大电路11，配置于距时钟生成电路2及数字电路3最远、且距电源输入端子1最近的位置。第二放大电路15，配置于距电源输入端子1及数字电路3都较远些、且距时钟生成电路2最近的位置。第三放大电路19，配置于距电源输入端子1、时钟生成电路2及数字电路3距离都适中的位置。要求精度最低的第四放大电路21，配置于距时钟生成电路2及数字电路3最近、且距电源输入端子1最远的位置。通过这种第五配置样式，可令第一放大电路精度最高，从而提高AD转换器整体的精度及速度。

图14表示第一实施方式中的多个放大电路的第六配置样式的示意图。如图14所示，要求精度最高的第一放大电路11，配置于距时钟生成电路2及数字电路3最远、且距电源输入端子1最近的位置。第二放大电路15，配置于距时钟生成电路2最远、且距电源输入端子1及数字电路3最近的位置。第三放大电路19，配置于距数字电路3及电源输入端子1最远、且距时钟生成电路2最近的位置。精度要求最低的第四放大电路21，配置于距时钟生成电路2及数字电路3最近、且距电源输入端子1最远的位置。通过这种第六配置样式，可令第一放大电路11的精度最高，从而能够而提高AD转换器整体的精度及速度。另外，如第五配置样式和第六配置样式所述，可根据第一放大电路11、第二放大电路15、第三放大电路19、第四放大电路21这各个电路的要求精度，相对电源输入端1、时钟生成电路2及数字电路3，对其各自的配置样式进行灵活设定。

图15表示第一实施方式中的多个放大电路的第七配置样式的示意图。时钟生成电路2及数字电路3，为噪声源。时钟生成电路2，生成时钟信号，至少给第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21供给动作时钟。如图4所示，供给自动清零动作和放大动作的时钟。时钟生成电路2，为了对由时钟布线或栅极电容产生的负荷进行驱动，包含有许多使用了较大尺寸的晶体管的反相器等逻辑元件。当用串联2个晶体管形成的推挽电路构成该反相器时，从低电平向高电平、或从高电平向低电平变化时有可能产生较大的贯通电流。若此贯通电流注入到基板中则形成较大的噪声成分。即使基板内设置陷阱，也可能越过该陷进而导致噪声成分扩散。由于这些噪声成分，会导致构成图5或图7所示的运算放大器100、110的MOS晶体管M1～M4等元件的基板电位发生改变，因此是导致第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21的精度及速度下降的原因。

数字电路3，为进行各种数字信号处理的电路，例如将用第一AD转换电路12或第二AD转换电路17转换得到的数字值转换为二进制码的编码器、或用于将各级段的输出时刻配合的锁存电路等。从数字电路3中也会产生噪声成分。只不过由于没有用时钟生成电路2那么大的电流来驱动，其噪声成分的程度没有时钟生成电路2那么大罢了。

如图15所示，相对时钟生成电路由近到远顺序配置第四放大电路21→第三放大电路19→第二放大电路15→第一放大电路11。由于第一放大电路11要求的精度最高，因此将其配置为距时钟生成电路2最远。通过基板传递的噪声成分，通过由基板的电阻成分、和寄生电容或线间电容等电容成分形成的低通滤波器效果，随着远离噪声源，也逐渐减少。因此，第一放大电路11受到噪声成分的影响最小。另外，上述的配置顺序，也可以是与模拟信号传递的路径相反的顺序，以第一放大电路11→第二放大电路15→第三放大电路19→第四放大电路21顺序来尽可能减少噪声成分的影响。

图16表示第七配置样式的比较例中的多个放大电路的配置样式的示意图。如图16所示，第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21，配置于距时钟生成电路2基本相同的位置上，以长度基本相同的布线接受时钟控制。这个配置，可以降低给第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21提供的时钟的相位差。另外，第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21受到时钟生成电路2的噪声成分影响的程度也相同。由于受到这个噪声成分的影响，图5和图7所示的偏置电流可能会变小，运算放大器100、110的动作速度也会降低。另外，生成该偏置电流的偏置部、与差动放大部下的电源电压和接地电压不同，有可能会导致DC增益和输出电压范围的劣化。在比较例中，第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21中均会出现这种现象。

与此相对，在图15所示的配置样式中，第一放大电路11中基本不会出现这种现象，越往第四放大电路21，这种现象的程度越严重。然而在如图1所示的AD转换器中，由于要求按照第一放大电路11→第二放大电路15→第三放大电路19→第四放大电路21顺序的精度，因此如图15所示的这种第一放大电路11的精度较高的第七配置样式，与比较例中的配置样式相比，能够更好的提高AD转换器的精度及速度。

图17表示第一实施方式中的多个放大电路的第八配置样式的示意图。第一放大电路11、第二放大电路15、第三放大电路19及第四放大电路21所要求的精度，也不一定要按照模拟信号传递路径的次序。例如，因转换位数改变等第三放大电路19的放大率变大、第二放大电路15的放大率变小时，为了令AD转换器整体高速化，令第三放大电路19距时钟生成电路2的距离比第二放大电路15远的效果更好。此时，如图10所示，相对时钟生成电路1，由近至远配置为第四放大电路21→第二放大电路15→第三放大电路19→第一放大电路11。这样，可不按照模拟信号的传递路径顺序，而相对时钟生成电路2、以要求精度的逆顺序进行配置。

图18表示第一实施方式中的多个放大电路的第九配置样式的示意图。如图18所示，精度要求最高的第一放大电路11，配置于距时钟生成电路2及数字电路3最远的位置。第二放大电路15，配置于距数字电路3较远些、且距时钟生成电路2最近的位置。第三放大电路19，配置于距时钟生成电路2及数字电路3距离都适中的位置。要求精度最低的第四放大电路21，配置于距时钟生成电路2及数字电路3最近的位置。通过这种第九配置样式，可令第一放大电路精度最高，从而提高AD转换器整体的精度及速度。

图19表示第一实施方式中的多个放大电路的第十配置样式的示意图。如图19所示，要求精度最高的第一放大电路11，配置于距时钟生成电路2及数字电路3最远的位置。第二放大电路15，配置于距时钟生成电路2最远、且距及数字电路3最近的位置。第三放大电路19，配置于距数字电路3最远、且距时钟生成电路2最近的位置。精度要求最低的第四放大电路21，配置于距时钟生成电路2及数字电路3都最近的位置。通过这种第十配置样式，可令第一放大电路11的精度最高，从而能够提高AD转换器整体的精度及速度。另外，如第九配置样式和第十配置样式所述，可根据第一放大电路11、第二放大电路15、第三放大电路19、第四放大电路21这各个电路的要求精度，相对时钟生成电路2及数字电路3，对其各自的配置样式进行灵活设定。

图20表示第一实施方式中的多个放大电路的第十一配置样式的示意图。当用集成电路构成AD转换电路时，电源输入端子1与外部电源连接。集成电路内，各构成元件通过电源布线从电源输入端子1获取电源。电源布线中有电阻成分R，其长度越大压降也会越明显。

如图20所示，相对时钟生成电路由近到远顺序配置第四放大电路21→第三放大电路19→第二放大电路15→第一放大电路11。与其相反，相对电源输入端子从今到远顺序配置第一放大电路11→第二放大电路15→第三放大电路19→第四放大电路21。由于第一放大电路11要求的精度最高，因此将其配置为距时钟生成电路2最远。通过基板传递的噪声成分，通过由基板的电阻成分、和寄生电容或线间电容等电容成分形成的低通滤波器效果，随着远离噪声源，也逐渐减少。因此，第一放大电路11受到噪声成分的影响最小。同时，由于第一放大电路11要求的精度最高，因此配置于距电源输入端子1最近的位置。另外，第四放大电路21→第三放大电路19→第二放大电路15→第一放大电路11的配置次序，也不一定依据模拟信号传递路径的相反顺序，也可以是不要求精度的顺序，或其他顺序。

图21表示第一实施方式中的多个放大电路的第十二配置样式的示意图。如图21所示，精度要求最高的第一放大电路11，配置于距时钟生成电路2及数字电路3最远、且距电源输入端子1最近的位置。第二放大电路15，配置于距电源输入端子1及数字电路3都较远些、且距时钟生成电路2最近的位置。第三放大电路19，配置于距电源输入端子1、时钟生成电路2及数字电路3距离都适中的位置。要求精度最低的第四放大电路21，配置于距时钟生成电路2及数字电路3最近、且距电源输入端子1最远的位置。通过这种第十二配置样式，可令第一放大电路精度最高，从而提高AD转换器整体的精度及速度。

图22表示第一实施方式中的多个放大电路的第十三配置样式的示意图。如图22所示，要求精度最高的第一放大电路11，配置于距时钟生成电路2及数字电路3最远、且距电源输入端子1最近的位置。第二放大电路15，配置于距时钟生成电路2最远、且距电源输入端子1及数字电路3最近的位置。第三放大电路19，配置于距数字电路3及电源输入端子1最远、且距时钟生成电路2最近的位置。精度要求最低的第四放大电路21，配置于距时钟生成电路2及数字电路3最近、且距电源输入端子1最远的位置。通过这种第十三配置样式，可令第一放大电路11的精度最高，从而能够提高AD转换器整体的精度及速度。另外，如第十二配置样式和第十三配置样式所述，可根据第一放大电路11、第二放大电路16、第三放大电路19、第四放大电路21这各个电路的要求精度，相对电源输入端1、时钟生成电路2及数字电路3，对其各自的配置样式进行灵活设定。

(第二实施方式)

第二实施方式，为循环型的AD转换器的示例，其首先转换4位，之后循环3次逐2位进行转换，共计输出10位。

图23表示第二实施方式的AD转换器的结构。第一开关SW3及第二开关SW4，交替切换为接通断开。在初始状态下，为第一开关SW3接通、第二开关SW4断开的状态。输入模拟信号Vin，通过第一开关SW3，输入到第一放大电路31及放大电路31及AD转换电路32中。AD转换电路32为快闪型，其最大分辨率、即转换位数为4位。AD转换电路32，将通过第一开关SW3输入的模拟信号转换为数字值，取出高4位(D9～D6)，并输出到图中未表示的编码器及DA转换电路33中。DA转换电路33，将由AD转换电路32转换得到的数字值转换为模拟值。第一放大电路31，将输入的模拟信号放大为2倍后，输出到减法电路34中。减法电路34，从第一放大电路31的输出中，减去DA转换电路33的输出。这里，DA转换电路33的输出，被放大为实质2倍。这可以通过将AD转换电路32的基准电压范围、和DA转换电路33的基准电压范围之比设定为1∶2来实现。第二放大电路35，将减法电路34的输出放大为2倍。再者，减法电路34及第二放大电路35，也可为一体化的减法放大电路36。从而，能够简化电路。

在此阶段中，变化为第一开关SW3断开、第二开关SW4接通的状态。第二放大电路35的输出模拟信号，通过第二开关SW4，反馈到第一放大电路31及AD转换电路32中。AD转换电路32，将通过第二开关SW4输入的模拟信号，除去1个冗余位转换为2位，取出高位起5、6位(D5～D4)，并输出到图中未表示的编码器及DA转换电路33中。DA转换电路33、第一放大电路31、减法电路34及第二放大电路35的动作，与第一次转换时的动作相同。AD转换电路32为了进行第二次以后的2位转换，第一放大电路31及第二放大电路35，共计放大为实质4(2的2次方)倍。以下，重复上述处理，AD转换电路32，取出高位起7、8位(D3～D2)及高位起9、10位(D1～D0)。这样，获得10位的数字值。

第一放大电路31及第二放大电路35的详细结构，与第一实施方式的说明相同。接下来，对第一放大电路31及第二放大电路35的配置样式进行说明。如图23所示的AD转换器，第一放大电路31及第二放大电路35的要求精度，一般是依照模拟信号传递路径的顺序。即，第一放大电路31→第二放大电路35的顺序。之所以第一放大电路31使用比第二放大电路35宽的电压范围，是因为其要求精度更高。

图24为表示第二实施方式中的2个放大电路的第一配置样式的示意图。如图24所示，当用集成电路构成AD转换电路时，相对电源输入端子1，依次配置第一放大电路31→第二放大电路35。由于第一放大电路31，需要比第二放大电路35高的精度，因此配置于较第二放大电路35距电源输入端子1更近的位置。从而，第一放大电路31的电源布线电阻成分R比第二放大电路35要小。即，可以获得压降比第二放大电路35小的电源电压。这样，能够提高AD转换器整体的精度及速度。

图25表示第二实施方式中的2个放大电路的第二配置样式的示意图。时钟生成电路2及数字电路3，为噪声源。时钟生成电路2，向基板注入比数字电路3更大的噪声成分。如图25所示，由于第一放大电路31要求的精度比第二放大电路35高，因此将其配置为距电源输入端子1近、距时钟生成电路2远的位置。第二放大电路35，配置于距时钟生成电路2近、距电源输入端子1远的位置。通过基板传递的噪声成分，通过由基板的电阻成分、和寄生电容或线间电容等电容成分形成的低通滤波器效果，随着远离噪声源，也逐渐减少。另外，电源电压随着远离电源输入端子1，逐渐降低。因此，如此配置的第一放大电路31、能比第二放大电路35更好地避免受到噪声成分的影响，且电源电压的精度也比第二放大电路35高。从而，与将第一放大电路31及第二放大电路35、相对于电源输入端子1及时钟生成电路2大致等距离配置的样式相比，AD转换器的精度及速度更高。

另外如图25所示，虽然第一放大电路31及第二放大电路35，配置于距数字电路3距离基本相等的位置，但若将第一放大电路31配置得距数字电路3比第二放大电路35更远，可以进一步提高第一放大电路31的精度。

图26表示第二实施方式中的2个放大电路的第三配置样式的示意图。如图26所示，以距时钟生成电路2由近到远顺序配置第二放大电路35→第一放大电路31。由于第一放大电路31要求的精度比第二放大电路35高，因此将其配置得距时钟生成电路2比第二放大电路35远。因此与第二放大电路35相比，第一放大电路31不易受到通过基板传递的噪声成分的影响，从而能够提高AD转换器整体的精度及速度。

图27表示第二实施方式中的2个放大电路的第四配置样式的示意图。如图27所示，将要求精度比第二放大电路35高的第一放大电路31，配置于距电源输入端子1近、距时钟生成电路2远的位置。第二放大电路35，配置于距时钟生成电路2近、距电源输入端子1远的位置。通过基板传递的噪声成分，通过由基板的电阻成分、和寄生电容或线间电容等电容成分形成的低通滤波器效果，随着远离噪声源，也逐渐减少。另外，电源电压随着远离电源输入端子1，逐渐降低。因此，如此配置的第一放大电路31，能比第二放大电路35更好地避免噪声成分的影响，并且电源电压的精度比第二放大电路35更高。从而，与将第一放大电路31及第二放大电路35、相对于电源输入端子1及时钟生成电路2大致等距离配置的样式相比，AD转换器的精度及速度更高。

另外图27中，虽然将第一放大电路31及第二放大电路35，配置于距数字电路3距离基本相等的位置，但若将第一放大电路31配置得距数字电路3比第二放大电路35更远，可以进一步提高第一放大电路31得精度。

以上，根据实施方式对本发明进行了说明。这些实施方式只是示例，对其各个构成要素和各处理过程进行组合可以得到各种各样的变形例。这种变形例也在本发明的范围之内，这点作为本领域的技术人员应该可以理解。

各实施方式所述的AD转换电路的转换位数及其分配、放大电路的放大率参数也都只不过是示例，在变形例中也可以采用这些参数以外的值。另外，级段数，也不限于1段或2段，3段以上也可以。还有，这些级段中也可以有1段以上为循环型的结构。

在第一实施方式中，可将第一放大电路11除去。对第二放大电路15或者第一减法放大电路16的输入模拟信号Vin的采样时刻进行调整、将给构成第一AD转换电路的电压比较元件输入模拟信号Vin和输入参照电压的时刻对调，即使除去第一放大电路11也能保证AD转换器整体的动作。这样，可以减小电路面积。此时，一般按照精度要求的顺序，变成第二放大电路15→第三放大电路19→第四放大电路21。另外同样地，也可将第三放大电路19除去。这时，一般按照精度要求的顺序，变成第一放大电路11→第二放大电路15→第四放大电路21。

另外，在各实施例中为了提高各输入信号的采样时刻，以开关电容运算放大器构成各放大电路作为示例进行说明。就这一点来说，放大电路并不限定于此，也可以采用主要使用电阻的一般放大电路。

还有，在各实施例中，都以用CMOS工艺构成的放大电路作为示例进行说明。就这一点来说，也可以采用TTL(Transistor Transistor Logic：晶体管晶体管逻辑)工艺构成。

Claims (17)

1、一种模数转换器，将输入模拟信号分为多次转换为多位数字信号，其特征在于，具有多个放大电路，将该多个放大电路之中、要求精度的放大电路靠近电源配置。

2、根据权利要求1所述的模数转换器，其特征在于，将所述输入模拟信号最先输入的放大电路，配置得比其他放大电路更靠近所述电源。

3、根据权利要求1所述的模数转换器，其特征在于，按照所述输入模拟信号传递的顺序，由近至远设定所述多个放大电路距所述电源的距离。

4、根据权利要求1～3中任一项所述的模数转换器，其特征在于，将所述多个放大电路之中、要求精度的放大电路配置得远离成为噪声源的电路。

5、根据权利要求1～3中任一项所述的模数转换器，其特征在于，将所述输入模拟信号最先输入的放大电路，配置得比其他放大电路更加远离成为噪声源的电路。

6、根据权利要求1～3中任一项所述的模数转换器，其特征在于，按照所述输入模拟信号传递的顺序，由远至近设定所述多个放大电路距所述成为噪声源的电路的距离。

7、根据权利要求4所述的模数转换器，其特征在于，所述成为噪声源的电路，是生成时钟信号的时钟生成电路、或进行数字信号处理的数字电路。

8、根据权利要求1～3中任一项所述的模数转换器，其特征在于，

具有多个将输入的模拟信号转换为给定位数的数字值的级段，

所述多个级段之中，有1个以上的级段包含所述多个放大电路之中的1个放大电路，

所述1个放大电路，对所述输入的模拟信号、和将自身级段的转换数字值转换为模拟值后得到的信号之差进行放大，并反馈到自身级段的输入中。

9、根据权利要求1～3中任一项所述的模数转换器，其特征在于，

具有多个将输入的模拟信号转换为给定位数的数字值的级段，

所述多个级段之中，有1个以上的级段包含所述多个放大电路之中的2个放大电路，

所述2个放大电路之中的第一放大电路，以给定的放大率对所述输入的模拟信号进行放大，

所述2个放大电路之中的第二放大电路，对所述第一放大电路的输出模拟信号、和以与所述给定的放大率实质相同的放大率放大过的、将自身级段的转换数字值转换为模拟值后得到的信号、之差以给定的放大率进行放大，并反馈到自身级段的输入中。

10、根据权利要求1～3中任一项所述的模数转换器，其特征在于，

具备：将输入的模拟信号转换为给定位数的模拟值的AD转换电路、和将所述AD转换电路的输出转换为模拟信号的DA转换电路，

所述多个放大电路之中的第一放大电路，以给定的放大率对所述输入的模拟信号进行放大，

所述多个放大电路之中的第二放大电路，对所述第一放大电路的输出模拟信号、和以与所述给定的放大率实质相同的放大率放大过的所述DA转换电路的输出模拟信号、之差以给定的放大率进行放大，并反馈到所述AD转换电路及所述第一放大电路中。

11、一种模数转换器，将输入模拟信号分为多次转换为多位数字信号，其特征在于，具有多个放大电路，将所述多个放大电路之中、要求精度的放大电路配置得远离成为噪声源的电路。

12、根据权利要求11所述的模数转换器，其特征在于，将所述输入模拟信号最先输入的放大电路，配置得比其他放大电路更加远离成为噪声源的电路。

13、根据权利要求11所述的模数转换器，其特征在于，按照所述输入模拟信号传递的顺序，由远至近设定所述多个放大电路距所述成为噪声源的电路的距离。

14、根据权利要求11所述的模数转换器，其特征在于，所述成为噪声源的电路，是生成时钟信号的时钟生成电路、或进行数字信号处理的数字电路。

15、根据权利要求11～13中任一项所述的模数转换器，其特征在于，

具有多个将输入的模拟信号转换为给定位数的数字值的级段，

所述多个级段之中，有1个以上的级段包含所述多个放大电路之中的1个放大电路，

所述1个放大电路，对所述输入的模拟信号、和将自身级段的转换数字值转换为模拟值后得到的信号之差进行放大，并反馈到自身级段的输入中。

16、根据权利要求11～13中任一项所述的模数转换器，其特征在于，

具有多个将输入的模拟信号转换为给定位数的数字值的级段，

所述多个级段之中，有1个以上的级段包含所述多个放大电路之中的2个放大电路，

所述2个放大电路之中的第一放大电路，以给定的放大率对所述输入的模拟信号进行放大，

所述2个放大电路之中的第二放大电路，对所述第一放大电路的输出模拟信号、和以与所述给定的放大率实质相同的放大率放大过的、将自身级段的转换数字值转换为模拟值后得到的信号、之差以给定的放大率进行放大，并反馈到自身级段的输入中。

17、根据权利要求11～13中任一项所述的模数转换器，其特征在于，

具备：将输入的模拟信号转换为给定位数的模拟值的AD转换电路、和将所述AD转换电路的输出转换为模拟信号的DA转换电路，

所述多个放大电路之中的第一放大电路，以给定的放大率对所述输入的模拟信号进行放大，

所述多个放大电路之中的第二放大电路，对所述第一放大电路的输出模拟信号、和以与所述给定的放大率实质相同的放大率放大过的所述DA转换电路的输出模拟信号、之差以给定的放大率进行放大，并反馈到所述AD转换电路及所述第一放大电路中。

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