JP2005252497A - アナログデジタル変換器 - Google Patents

Abstract

【課題】複数の増幅回路を備えるＡＤ変換器の精度を向上させる。
【解決手段】 ＡＤ変換器は、第１増幅回路１１、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１といったように複数の増幅回路を備える。複数の増幅回路の内、精度が要求される増幅回路ほど電源に近づけて配置した。また、入力アナログ信号が最初に入力される増幅回路を、他の増幅回路より電源に近づけて配置した。即ち、第１増幅回路１１を電源に最も近づけて配置した。さらに、入力アナログ信号が最初に入力される増幅回路を、他の増幅回路より電源に近づけて配置した。即ち、電源に対して近い順に第１増幅回路１１→第２増幅回路１５→第３増幅回路１９→第４増幅回路２１と配置した。
【選択図】図１

Description

本発明は、アナログデジタル変換器に関する。本発明は特に、アナログ信号を複数回に分けて変換するパイプライン型やサイクリック型のアナログデジタル変換器に関する。

近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化、高精度化、高速化、省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、アナログ信号を複数回に分けて変換し、サイクリックステージを設けることにより小型化しているＡＤ変換器が知られている（例えば、特許文献１参照）。
特開平４−２６２２９号公報

上記特許文献１の第１図において、前段ステージにはサンプル・ホールド回路Ｓ／Ｈ１および増幅機能を備えた減算回路ＳＵＢ１が設けられており、後段ステージにはサンプル・ホールド回路Ｓ／Ｈ３、サンプル・ホールド回路Ｓ／Ｈ４および増幅機能を備えた減算回路ＳＵＢ２が設けられている。これらの回路は、オペアンプを用いて構成されていると想定される。オペアンプには駆動用の電源が供給されなければならない。このように、複数のオペアンプが使用されているＡＤ変換器を集積回路で構成する場合、電源から各オペアンプに電源線を配して、電源を供給しなければならない。電源配線には抵抗成分が含まれるため、電源電圧が降下し、十分な電源電圧がオペアンプに供給されない事態が想定される。また、集積回路の基板にはノイズ成分がのる場合があり、そのような場合、オペアンプに影響を与え、その特性が劣化する。このように、オペアンプの特性が種々の原因により劣化すると、ＡＤ変換器全体の精度が低下してしまう。

本発明はこうした状況に鑑みなされたものであり、その目的は、ＡＤ変換器の精度を向上させる点にある。

本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を複数回に分けて複数ビットのデジタル信号に変換するものであり、複数の増幅回路を有し、該複数の増幅回路の内、精度が要求される増幅回路を電源に近づけて配置した。

複数回に分けて複数ビットのデジタル信号に変換するパイプライン型やサイクリック型やそれらの混合型のアナログデジタル変換器の複数の増幅回路は、均一に精度が要求される訳ではない。上位ビットに近い部分の増幅を行う増幅回路ほど高い精度が要求され、下位ビットに近づくほど精度の要求が緩くなっていく。本態様によれば、精度が要求される増幅回路ほど電源に近づけて配置したことにより、精度が要求される増幅回路への電源配線が短くなり、電圧降下の少ない精度の高い電源電圧を供給することができる。よって、その増幅回路の精度が高くなり、ＡＤ変換器全体の精度が向上する。なお、「増幅回路」には、１倍の増幅率、即ちサンプルホールド回路を含む。「電源」には、アナログデジタル変換器を集積回路で構成する場合、電源入力端子を含む。

入力アナログ信号が最初に入力される増幅回路を、他の増幅回路より電源に近づけて配置するとよい。これによれば、最も大きな信号を扱う増幅回路の精度を向上させることができる。また、入力アナログ信号が伝達する順に、複数の増幅回路を電源から近づけて配置するとよい。上位ビットの変換から下位ビットの変換に遷移するにつれて、構成素子の精度要求が低くなるが、増幅回路もそれに合わせた精度とすることができる。

複数の増幅回路の内、精度が要求される増幅回路をノイズ源となる回路から離して配置するとよい。特に、アナログ回路とデジタル回路とを集積回路に混在させる場合、ノイズが発生するとアナログ回路は影響を受けやすい。精度が要求される増幅回路ほどノイズ源となる回路から離して配置したことにより、ノイズ源となる回路からの距離をかせぎ、基板の抵抗成分や容量成分を利用したローパス効果によりノイズを減少させることができる。よって、その増幅回路の精度が高くなり、ＡＤ変換器全体の精度が向上する。

入力アナログ信号が最初に入力される増幅回路を、他の増幅回路よりノイズ源となる回路から離して配置するとよい。これによれば、最も大きな信号を扱う増幅回路の精度を向上させることができる。また、入力アナログ信号が伝達する順に、複数の増幅回路をノイズ源となる回路から離して配置するとよい。上位ビットの変換から下位ビットの変換に遷移するにつれて、構成素子の精度要求が低くなるが、増幅回路もそれに合わせた精度とすることができる。ここで、ノイズ源となる回路には、クロック信号を生成するクロック生成回路またはデジタル信号処理を行うデジタル回路が含まれる。クロック生成回路には大電流が流れるため、大きなノイズ源となる。よって、クロック生成回路から離れた増幅回路ほどノイズ特性がよくなる。

入力されるアナログ信号を所定ビット数のデジタル値に変換するステージを複数有し、複数のステージの内の１以上のステージは、複数の増幅回路の内の１つの増幅回路を含み、この増幅回路は、入力されるアナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号との差分を増幅し、自己のステージの入力にフィードバックするとよい。このように、１ステップ増幅のサイクリックステージを備える複数ステージからなるパイプライン型のＡＤ変換器の増幅回路の配置を、上述した態様の配置にすることにより、このＡＤ変換器全体の精度を向上させることができる。

入力されるアナログ信号を所定ビット数のデジタル値に変換するステージを複数有し、複数のステージの内の１以上のステージは、複数の増幅回路の内の２つの増幅回路を含み、２つの増幅回路の内の第１増幅回路は、入力されるアナログ信号を所定の増幅率で増幅し、２つの増幅回路の内の第２増幅回路は、第１増幅回路の出力アナログ信号と、前記所定の増幅率と実質的に同一の増幅率で増幅された、自己のステージの変換デジタル値をアナログ値に変換した信号と、の差分を所定の増幅率で増幅し、自己のステージの入力にフィードバックするとよい。このように、２ステップ増幅のサイクリックステージを備える複数ステージからなるパイプライン型のＡＤ変換器の増幅回路の配置を、上述した態様の配置にすることにより、このＡＤ変換器全体の精度を向上させることができる。なお、「第１増幅回路」には、１倍の増幅率、即ちサンプルホールド回路を含む。

入力されるアナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、複数の増幅回路の内の第１増幅回路は、入力されるアナログ信号を所定の増幅率で増幅し、複数の増幅回路の内の第２増幅回路は、第１増幅回路の出力アナログ信号と、所定の増幅率と実質的に同一の増幅率で増幅されたＤＡ変換回路の出力アナログ信号との差分を所定の増幅率で増幅し、ＡＤ変換回路および第１増幅回路に出力するとよい。このように、サイクリック型のＡＤ変換器の増幅回路の配置を、上述した態様の配置にすることにより、このＡＤ変換器全体の精度を向上させることができる。なお、「第１増幅回路」には、１倍の増幅率、即ちサンプルホールド回路を含む。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、複数の増幅回路を含むＡＤ変換器の精度を向上させることができる。

（第１実施形態）
第１実施形態は、非サイクリック型の前段で４ビットを変換し、サイクリック型の後段で２ビットずつ変換し、後段が３周回することにより合計１０ビットを出力するＡＤ変換器の例である。

図１は、第１実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、まず、前段ステージについて説明する。入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよび第１ＤＡ変換回路１３に出力する。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。第１増幅回路１１は、入力されたアナログ信号をサンプルホールドして所定のタイミングで第１減算回路１４に出力する。第１増幅回路１１は、アナログ信号を増幅せず、サンプルホールド回路として機能している。第１減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、第１減算回路１４の出力を２倍に増幅する。なお、第１減算回路１４および第２増幅回路１５は、一体型の第１減算増幅回路１６であってもよい。これによれば、回路を簡素化することができる。

次に、後段ステージについて説明する。第１スイッチＳＷ１および第２スイッチＳＷ２は、交互にオンオフするスイッチである。第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフの状態において、前段ステージから第１スイッチＳＷ１を介して入力されるアナログ信号は、第３増幅回路１９および第２ＡＤ変換回路１７に入力される。第２ＡＤ変換回路１７も、フラッシュ型のものであり、その分解能、即ち冗長１ビットを含んだビット数は３ビットである。また、第２ＡＤ変換回路１７を構成している電圧比較素子に供給されるリファレンス電圧は、第１ＡＤ変換回路１２を構成している電圧比較素子に供給されるリファレンス電圧の１／２に設定される。第２ＡＤ変換回路１７は、２ビット変換のため、第１ＡＤ変換回路１２での変換後のアナログ信号を実質４（２の２乗）倍に増幅しなければならない。しかしながら、第２増幅回路１５が２倍の増幅率であるため、リファレンス電圧を１／２にすることにより、調整している。第２ＡＤ変換回路１７は、入力されるアナログ信号をデジタル値に変換し、上位から５，６ビット（Ｄ５〜Ｄ４）を取り出し、図示しないエンコーダおよび第２ＤＡ変換回路１８に出力する。第２ＤＡ変換回路１８は、第２ＡＤ変換回路１７により変換されたデジタル値をアナログ値に変換する。

第３増幅回路１９は、入力されたアナログ信号を２倍に増幅して、第２減算回路２０に出力する。第２減算回路２０は、第３増幅回路１９の出力から、第２ＤＡ変換回路１８の出力を減算して、第４増幅回路２１に出力する。ここで、第２ＤＡ変換回路１８の出力は、実質２倍に増幅されている。これは、第２ＡＤ変換回路１７の基準電圧レンジと、第２ＤＡ変換回路１８の基準電圧レンジとの比を１：２に設定すれば実現することができる。例えば、第２ＡＤ変換回路１７の入力をシングルで行い、第２ＤＡ変換回路１８の出力を差動で構成すれば、１：２に設定することができる。

第４増幅回路２１は、第２減算回路２０の出力を２倍に増幅する。この段階において、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオンの状態に遷移している。第４増幅回路２１において増幅されたアナログ信号は、第２スイッチＳＷ２を介して第３増幅回路１９および第２ＡＤ変換回路１７へフィードバックされる。なお、第２減算回路２０および第４増幅回路２１は、一体型の第２減算増幅回路２２を用いてもよい。以下、上記の処理が繰り返され、第２ＡＤ変換回路１７は、上位から７，８ビット（Ｄ３〜Ｄ２）および上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。上位から５〜１０ビットをサイクリック型の後段ステージにより得ている。

図２は、第１実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。３つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２およびスイッチ信号ＣＬＫＳＷを示す。第１クロック信号ＣＬＫ１は、第１増幅回路１１、第２増幅回路１５、第１ＡＤ変換回路１２および第１ＤＡ変換回路１３の動作を制御する。第２クロック信号ＣＬＫ２は、第３増幅回路１９、第４増幅回路２１、第２ＡＤ変換回路１７および第２ＤＡ変換回路１８の動作を制御する。スイッチ信号ＣＬＫＳＷは、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。

第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の３倍である。第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１を基本にＰＬＬ等を用いて逓倍して生成してもよい。第２クロック信号ＣＬＫ２は、その立ち上がりが第１クロック信号ＣＬＫ１の立ち上がりと同期した後、次の２回目の立ち下がりが第１クロック信号ＣＬＫ１の次の立ち下がりと同期し、さらに次の２回目の立ち上がりが第１クロック信号ＣＬＫ１の次の立ち上がりと同期する。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍であるため、後段ステージによる変換処理速度も前段ステージによる変換処理速度の３倍である。より上位ビットでの変換処理における減算や増幅等のアナログ処理の精度は全体の変換精度に大きく影響するため、これを担当する前段ステージほど高い精度が要求される。したがって、本実施形態の構成において、前段ステージほどには処理精度が要求されない後段ステージは、前段ステージの処理速度より、その変換処理速度を速めることが可能である。

第１増幅回路１１および第１ＡＤ変換回路１２は、第１クロック信号ＣＬＫ１の立ち上がりエッジで、入力アナログ信号Ｖｉｎをサンプルする。第１増幅回路１１は、第１クロック信号ＣＬＫ１がＨｉのときにサンプルしたアナログ信号をホールドし、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第２増幅回路１５は、第１クロック信号ＣＬＫ１の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第１クロック信号ＣＬＫ１がＬｏのときにサンプルしたアナログ信号を増幅して、第３増幅回路１９および第２ＡＤ変換回路１７に出力し、第１クロック信号ＣＬＫ１がＨｉのときにオートゼロ動作をする。第１ＡＤ変換回路１２は、第１クロック信号ＣＬＫ１がＨｉのときに変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第１ＤＡ変換回路１３は、第１クロック信号ＣＬＫ１がＬｏのときに変換確定データを保持し、第１クロック信号ＣＬＫ１がＨｉのときは不定状態となる。

第１スイッチＳＷ１は、スイッチ信号ＣＬＫＳＷがＨｉのときにオンされ、スイッチ信号ＣＬＫＳＷがＬｏのときにオフされる。第２スイッチＳＷ２は、スイッチ信号ＣＬＫＳＷがＬｏのときにオンされ、スイッチ信号ＣＬＫＳＷがＨｉのときにオフされる。

第３増幅回路１９および第２ＡＤ変換回路１７は、第２クロック信号ＣＬＫ２の立ち上がりエッジで、入力されるアナログ信号をサンプルする。第３増幅回路１９は、第２クロック信号ＣＬＫ２がＨｉのときにサンプルしたアナログ信号を増幅し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＡＤ変換回路１７が最下位ビットＤ１〜０を変換する期間は、増幅しない。第４増幅回路２１は、第２クロック信号ＣＬＫ２の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第２クロック信号ＣＬＫ２がＬｏのときにサンプルしたアナログ信号を増幅し、第２クロック信号ＣＬＫ２がＨｉのときにオートゼロ動作をする。第２ＡＤ変換回路１７がＤ１〜Ｄ０を変換後の次の半クロック期間は、増幅を行わない。

第２ＡＤ変換回路１７は、第２クロック信号ＣＬＫ２がＨｉのときに変換動作をして冗長ビット分を除いて２ビットを出力し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＤＡ変換回路１８は、第２クロック信号ＣＬＫ２がＬｏのときに変換確定データを保持し、第２クロック信号ＣＬＫ２がＨｉのときは不定状態となる。第２ＡＤ変換回路１７の出力がＤ１〜Ｄ０のときは変換動作を行わない。

第１増幅回路１１、第２増幅回路１５、第３増幅回路１９、第４増幅回路２１、第１ＡＤ変換回路１２および第２ＡＤ変換回路１７のオートゼロ期間は、入力される信号をサンプル中の状態である。図のように、第２ＡＤ変換回路１７がＤ５〜Ｄ４およびＤ３〜Ｄ２を変換処理する間、第１ＡＤ変換回路１２は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。

次に、第１増幅回路１１、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１の詳細な構成について説明する。図３は、これらの増幅回路をシングルエンドのスイッチトキャパシタオペアンプで構成した場合を示す図である。図４は、スイッチトキャパシタオペアンプの動作を説明するためのタイムチャートである。図３において、オペアンプ１００の反転入力端子には、入力用コンデンサＣ１が接続されており、Ｖｉｎ１用スイッチＳＷ１２を介して入力電圧Ｖｉｎ１が入力され、Ｖｉｎ２用スイッチＳＷ１３を介して入力電圧Ｖｉｎ２が入力される。なお、入力電圧Ｖｉｎ１は、入力アナログ信号Ｖｉｎや前段から入力されるアナログ信号が該当し、入力電圧Ｖｉｎ２は、第１ＤＡ変換回路１３および第２ＤＡ変換回路１８の出力アナログ信号やリファレンス電圧が該当する。オペアンプ１００の非反転入力端子は、オートゼロ電位に接続されている。オペアンプ１００の出力端子と反転入力端子とは、帰還用コンデンサＣ２を介して接続されている。また、その外側にオートゼロ用スイッチＳＷ１１が接続され、オペアンプ１００の出力端子と反転入力端子とが短絡可能な構成となっている。

次に、図４を参照しながら図３に示したシングルエンドのスイッチトキャパシタオペアンプの動作を説明する。まず、オートゼロ電位Ｖａｇにするため、オートゼロ用スイッチＳＷ１１をオンにする。この状態において、入力側ノードＮ１および出力側ノードＮ２は、共にオートゼロ電位Ｖａｇである。入力電圧Ｖｉｎ１をサンプルするため、Ｖｉｎ１用スイッチＳＷ１２をオンにし、Ｖｉｎ２用スイッチＳＷ１３をオフする。このとき、入力側ノードＮ１の電荷ＱＡは次式（Ａ１）のようになる。

ＱＡ＝Ｃ２（Ｖｉｎ１−Ｖａｇ）…（Ａ１）

次に、仮想接地して増幅するために、オートゼロ用スイッチＳＷ１１をオフにする。その後、入力電圧Ｖｉｎ２を減算するために、Ｖｉｎ１用スイッチＳＷ１２をオフにし、Ｖｉｎ２用スイッチＳＷ１３をオンにする。このとき、入力側ノードＮ１の電荷ＱＢは次式（Ａ２）のようになる。

ＱＢ＝Ｃ２（Ｖｉｎ２−Ｖａｇ）＋Ｃ１（Ｖｏｕｔ−Ｖａｇ）…（Ａ２）

入力側ノードＮ１には電荷の抜け出る経路がないため、電荷保存則よりＱＡ＝ＱＢとなり、次式（Ａ３）が成立する。

Ｖｏｕｔ＝Ｃ２／Ｃ１（Ｖｉｎ１−Ｖｉｎ２）＋（Ｃ１Ｖａｇ）…（Ａ３）

したがって、当該シングルエンドのスイッチトキャパシタオペアンプは、オートゼロ電位Ｖａｇが理想的に接地電位であれば、入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２との差分を、入力用コンデンサＣ１と帰還用コンデンサＣ２との容量比によって、増幅することができる。もちろん、オートゼロ電位Ｖａｇが接地電位でなくでも、その近似値を得ることができる。

次に、オペアンプ１００をＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスで構成した例について説明する。図５は、シングルエンドにおけるオペアンプ１００の差動増幅部分の等価回路を示す図である。オペアンプ１００は、Ｐチャネル型ＭＯＳ（Metal-Oxide Semiconductor）電界効果トランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｍ３，Ｍ４、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｍ１，Ｍ２、および定電流源１０１を備える。

１対のＰＭＯＳトランジスタＭ３，Ｍ４は、ドレインに電源電圧Ｖｄｄが与えられ、ゲートにバイアス電圧が与えられる。１対のＰＭＯＳトランジスタＭ３，Ｍ４は、カレントミラー回路を構成しており、両方のソースに等しいドレイン電流が流れる。１対のＮＭＯＳトランジスタＭ１，Ｍ２は、ドレインがそれぞれ１対のＰＭＯＳトランジスタＭ３，Ｍ４に接続され、ソースが定電流源１０１に接続される。ゲートには差動入力ＩＮ１，ＩＮ２が与えられる。そして、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ２との接続点から出力ＯＵＴを得ている。ＮＭＯＳトランジスタＭ１，Ｍ２およびＰＭＯＳトランジスタＭ３，Ｍ４の相互コンダクタンスおよび出力抵抗によりゲインが決まる。定電流源１０１には、ＮＭＯＳトランジスタを使用することができる。当該ＮＭＯＳトランジスタのゲートにはバイアス電圧が与えられ、飽和領域で動作する。

図６は、完全差動方式のスイッチトキャパシタオペアンプで構成した場合を示す図である。完全差動方式は、シングルエンド方式と比較し、ノイズ耐性があり、出力振幅も大きくとれる。図６において、オペアンプ１１０の非反転入力端子には、入力用コンデンサＣ１ａが接続されており、Ｖｉｎ１用スイッチＳＷ１２ａを介して入力電圧Ｖｉｎ１（＋）が入力され、Ｖｉｎ２用スイッチＳＷ１３ａを介して入力電圧Ｖｉｎ２（＋）が入力される。オペアンプ１１０の反転入力端子には、入力用コンデンサＣ１ｂが接続されており、Ｖｉｎ１用スイッチＳＷ１２ｂを介して入力電圧Ｖｉｎ１（−）が入力され、Ｖｉｎ２用スイッチＳＷ１３ｂを介して入力電圧Ｖｉｎ２（−）が入力される。オペアンプ１１０の反転出力端子と非反転入力端子とは、帰還用コンデンサＣ２ａを介して接続されている。オペアンプ１１０の非反転出力端子と反転入力端子とは、帰還用コンデンサＣ２ｂを介して接続されている。また、入力側ノードＮ１ａ，Ｎ１ｂおよび出力側ノードＮ２ａ，Ｎ２ｂには、オートゼロ用スイッチＳＷ１１ａ〜ｄが接続される。オートゼロ用スイッチＳＷ１１ａ〜ｄは同じタイミングで動作し、オン時には入力側ノードＮ１ａ，Ｎ１ｂおよび出力側ノードＮ２ａ，Ｎ２ｂの電位は、オートゼロ電位Ｖａｇとなる。

次に、図６の当該完全差動方式のスイッチトキャパシタオペアンプの動作を説明する。動作タイミングは、図４に示したタイミングと同様である。まず、オートゼロ電位Ｖａｇにするため、オートゼロ用スイッチＳＷ１１ａ〜ｄをオンにする。この状態において、入力側ノードＮ１ａ，ｂおよび出力側ノードＮ２ａ，ｂは、共にオートゼロ電位Ｖａｇである。入力電圧Ｖｉｎ１をサンプルするため、Ｖｉｎ１用スイッチＳＷ１２ａ，ｂをオンにし、Ｖｉｎ２用スイッチＳＷ１３ａ，ｂをオフする。このとき、入力側ノードＮ１ａの電荷ＱＡＡは次式（Ａ４）のようになり、入力側ノードＮ１ｂの電荷ＱＡＢは次式（Ａ５）のようになる。

ＱＡＡ＝Ｃ２｛Ｖｉｎ１（＋）−Ｖａｇ｝…（Ａ４）
ＱＡＢ＝Ｃ２｛Ｖｉｎ１（−）−Ｖａｇ｝…（Ａ５）

次に、仮想接地状態にして増幅するために、オートゼロ用スイッチＳＷ１１ａ〜ｄをオフにする。その後、入力電圧Ｖｉｎ２を減算するために、Ｖｉｎ１用スイッチＳＷ１２ａ，ｂをオフにし、Ｖｉｎ２用スイッチＳＷ１３ａ，ｂをオンにする。このとき、入力側ノードＮ１ａの電荷ＱＢＡは次式（Ａ６）のようになり、入力側ノードＮ１ｂの電荷ＱＢＢは次式（Ａ７）のようになる。

ＱＢＡ＝Ｃ２｛Ｖｉｎ２（＋）−Ｖａｇ｝＋Ｃ１｛Ｖｏｕｔ（＋）−Ｖａｇ｝…（Ａ６）
ＱＢＢ＝Ｃ２｛Ｖｉｎ２（−）−Ｖａｇ｝＋Ｃ１｛Ｖｏｕｔ（−）−Ｖａｇ｝…（Ａ７）

入力側ノードＮ１には電荷の抜け出る経路がないため、電荷保存則よりＱＡＡ＝ＱＢＡおよびＱＡＢ＝ＱＢＢとなり、次式（Ａ８），（Ａ９）が成立する。

Ｖｏｕｔ（＋）＝Ｃ２／Ｃ１｛Ｖｉｎ１（＋）−Ｖｉｎ２（＋）｝＋（Ｃ１Ｖａｇ）…（Ａ８）
Ｖｏｕｔ（−）＝Ｃ２／Ｃ１｛Ｖｉｎ１（−）−Ｖｉｎ２（−）｝＋（Ｃ１Ｖａｇ）…（Ａ９）

２つの出力側ノードＮ２ａ，Ｎ２ｂの差分電圧Ｖｏｕｔは次式（Ａ１０）で表される。

Ｖｏｕｔ＝Ｖｏｕｔ（＋）−Ｖｏｕｔ（−）＝Ｃ２／Ｃ１［｛Ｖｉｎ１（＋）−Ｖｉｎ１（−）｝−｛Ｖｉｎ２（＋）−Ｖｉｎ２（−）｝］…（Ａ１０）

したがって、完全差動方式のスイッチトキャパシタオペアンプは、入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２との差分を、入力用コンデンサＣ１と帰還用コンデンサＣ２との容量比によって、増幅することができる。

図７は、完全差動方式におけるオペアンプ１１０の差動増幅部分の等価回路を示す図である。基本的に図５の説明と同様である。ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ１との接続点、およびＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ２との接続点から、差動出力ＯＵＴ１，２を得ている。また、電源側から接地側に貫通電流が流れる。

次に、第１増幅回路１１、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１の配置パターンについて説明する。図１に示したＡＤ変換器において、第１増幅回路１１、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１に要求される精度は、一般的にアナログ信号が伝達される経路の順である。即ち、第１増幅回路１１→第２増幅回路１５→第３増幅回路１９→第４増幅回路２１である。より上位ビットに近いビットを変換する際に、より高い精度が要求されるためである。

図８は、第１実施形態における複数の増幅回路の第１配置パターンを概念的に示す図である。ＡＤ変換器を集積回路で構成する場合、電源入力端子１に外部電源を接続する。集積回路内において、各構成素子は電源入力端子１から電源配線を介して電源供給を受ける。電源配線には抵抗成分Ｒがあり、それが長くなるほど電源電圧が降下してしまう。図８において、電源入力端子１に対して近い順に第１増幅回路１１→第２増幅回路１５→第３増幅回路１９→第４増幅回路２１と配置している。第１増幅回路１１は、最も高い精度を必要とするため、電源入力端子１に対して最も近い場所に配置されている。そのため、第１増幅回路１１は、電源配線抵抗成分Ｒが最も小さくなる。即ち、電圧降下が最も小さい電源電圧の供給を受けることができる。よって、ＡＤ変換器全体の精度および速度を向上させることができる。

図９は、比較例における複数の増幅回路の配置パターンを概念的に示す図である。図９において、第１増幅回路１１、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１は、電源入力端子１に対してほぼ等距離に配置され、その配線長が略等しくなっている。したがって、第１増幅回路１１、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１に供給される電源電圧も略等しくなる。ここで、これらの増幅回路に供給される電源電圧の降下により、図５や図７に示したバイアス電流が小さくなってしまうと、オペアンプ１００，１１０の動作速度が低下してしまう。また、当該バイアス電流を生成しているバイアス部と、差動増幅部とで電源電圧や接地電圧が異なってくると、ＤＣゲインや出力電圧範囲が劣化する恐れがある。比較例においては、このような現象が第１増幅回路１１、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１で略等しく起こる。これらの現象を抑止するためには、電源配線幅を広くすることも考えられるが、回路面積を増大させてしまう。

これに対して図８に示した第１配置パターンにおいては、第１増幅回路１１ではこのような現象がほとんど起こらず、第４増幅回路２１に近くなるにしたがって、このような現象の度合いが大きくなる。図１に示したＡＤ変換器においては、第１増幅回路１１→第２増幅回路１５→第３増幅回路１９→第４増幅回路２１の順で精度が要求されるため、第１増幅回路１１の精度の高い図８に示した第１配置パターンのほうが、比較例における配置パターンより、ＡＤ変換器全体の精度および速度を向上させることができる。

図１０は、第１実施形態における複数の増幅回路の第２配置パターンを概念的に示す図である。第１増幅回路１１、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１に要求される精度は、アナログ信号が伝達される経路の順に限るものではない。例えば、変換ビット数の変更等により第３増幅回路１９の増幅率を高くし、第２増幅回路１５の増幅率を低下させた場合、ＡＤ変換器全体を高速化させるためには、第２増幅回路１５よりも第３増幅回路１９に精度の高い電源電圧を供給したほうがよい。このような場合、図１０に示すように、電源入力端子１に対して近い順に第１増幅回路１１→第３増幅回路１９→第２増幅回路１５→第４増幅回路２１と配置している。このように、アナログ信号の伝達経路順に限らず、電源入力端子１に対して精度が要求される順に配置することができる。

図１１は、第１実施形態における複数の増幅回路の第３配置パターンを概念的に示す図である。図１１に示すように、電源入力端子１は、集積回路の縦方向に設けても横方向に設けてもよい。

図１２は、第１実施形態における複数の増幅回路の第４配置パターンを概念的に示す図である。クロック生成回路２およびデジタル回路３は、ノイズ源となる。クロック生成回路２は、クロック信号を生成し、少なくとも第１増幅回路１１、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１に動作タイミングを供給する。図４に示したようにオートゼロ動作や増幅動作のタイミングを供給している。クロック生成回路２は、クロック配線やゲート容量による負荷を駆動するため、大きなサイズのトランジスタを使用したインバータ等のロジック素子が多く含まれる。当該インバータを、トランジスタを２つ直列接続したプッシュプル回路で構成した場合、ＬｏレベルからＨｉレベル、ＨｉレベルからＬｏローレベルへの遷移時に大きな貫通電流が発生する場合がある。この貫通電流が基板に注入されると大きなノイズ成分となる。基板内にトラップが設けられていても、そのトラップを超えてノイズ成分が広がってしまう場合がある。これらのノイズ成分は、図５や図７に示したオペアンプ１００，１１０を構成しているＭＯＳトランジスタＭ１〜４等の素子の基板電位を変動させてしまうため、第１増幅回路１１、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１の精度や速度の低下の原因となる。

デジタル回路３は、各種のデジタル信号処理を行う回路であり、第１ＡＤ変換回路１２や第２ＡＤ変換回路１７で変換されたデジタル値をバイナリコードに変換するエンコーダや、各ステージの出力タイミングを合わせるためのラッチ回路等である。デジタル回路３からもノイズ成分が発生する。ただ、クロック生成回路２ほど大電流で駆動していないため、ノイズ成分の程度は、クロック生成回路２ほど大きくない。

図１２において、クロック生成回路２に対して近い順に第４増幅回路２１→第３増幅回路１９→第２増幅回路１５→第１増幅回路１１と配置している。反対に、電源入力端子１に対して近い順に第１増幅回路１１→第２増幅回路１５→第３増幅回路１９→第４増幅回路２１と配置している。第１増幅回路１１は、最も高い精度を必要とするため、クロック生成回路２に対して最も離れた場所に配置されている。基板を介して伝達されるノイズ成分は、基板の抵抗成分と、寄生容量や線間容量等の容量成分とにより形成されるローパスフィルタの効果により、ノイズ源から離れるにしたがって、減少していく。したがって、第１増幅回路１１が最もノイズ成分の影響を受けにくいことになる。同時に、第１増幅回路１１は、電源入力端子１に対して最も近い場所に配置されており、電源電圧の精度が最も高い。また、第４増幅回路２１→第３増幅回路１９→第２増幅回路１５→第１増幅回路１１の配置順番は、アナログ信号伝達経路の逆の順番に限るものではなく、精度が要求されない順番であれば、他の順番でもよい。

図１３は、第１実施形態における複数の増幅回路の第５配置パターンを概念的に示す図である。図１３において、最も高い精度が要求される第１増幅回路１１は、クロック生成回路２およびデジタル回路３から最も離れた場所に配置されており、電源入力端子１から最も近い場所に配置されている。第２増幅回路１５は、電源入力端子１およびデジタル回路３から離れた場所に配置され、クロック生成回路２から最も近い場所に配置されている。第３増幅回路１９は、電源入力端子１、クロック生成回路２およびデジタル回路３に対して、中くらいの場所に配置されている。最も低い精度でよい第４増幅回路２１は、クロック生成回路２およびデジタル回路３に最も近い場所に配置されており、電源入力端子１から最も離れた場所に配置されている。このような第５配置パターンにより、第１増幅回路１１の精度が最もよくなり、ＡＤ変換器全体の精度および速度を向上させることができる。

図１４は、第１実施形態における複数の増幅回路の第６配置パターンを概念的に示す図である。図１４において、最も高い精度が要求される第１増幅回路１１は、クロック生成回路２およびデジタル回路３から最も離れた場所に配置されており、電源入力端子１から最も近い場所に配置されている。第２増幅回路１５は、クロック生成回路２から最も離れた場所に配置されており、電源入力端子１およびデジタル回路３から最も近い場所に配置されている。第３増幅回路１９は、デジタル回路３および電源入力端子１から最も離れた場所に配置されており、クロック生成回路２から最も近い場所に配置されている。最も低い精度でよい第４増幅回路２１は、クロック生成回路２およびデジタル回路３から最も近い場所に配置されており、電源入力端子１から最も離れた場所に配置されている。このような第６配置パターンにより、第１増幅回路１１の精度が最もよくなり、ＡＤ変換器全体の精度および速度を向上させることができる。また、第５配置パターンや第６配置パターンのように、第１増幅回路１１、第２増幅回路１５、第３増幅回路１９および第４増幅回路２１の配置パターンは、各々に要求される精度によって、電源入力端子１、クロック生成回路２およびデジタル回路３に対して、柔軟に設定することができる。

（第２実施形態）
第２実施形態は、サイクリック型のＡＤ変換器であり、最初に４ビットを変換し、それ以降３周回して２ビットずつ変換し、合計１０ビットを出力する例である。

図１５は、第２実施形態におけるＡＤ変換器の構成を示す。第１スイッチＳＷ３および第２スイッチＳＷ４は、交互にオンオフするスイッチである。初期状態において、第１スイッチＳＷ３がオン、第２スイッチＳＷ４がオフの状態である。入力アナログ信号Ｖｉｎは、第１スイッチＳＷ３を介して、第１増幅回路３１およびＡＤ変換回路３２に入力される。ＡＤ変換回路３２は、フラッシュ型のものであり、その最大分解能、即ち変換ビット数は４ビットである。ＡＤ変換回路３２は、第１スイッチＳＷ３を介して入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよびＤＡ変換回路３３に出力する。ＤＡ変換回路３３は、ＡＤ変換回路３２により変換されたデジタル値をアナログ値に変換する。第１増幅回路３１は、入力されたアナログ信号を２倍に増幅して、減算回路３４に出力する。減算回路３４は、第１増幅回路３１の出力から、ＤＡ変換回路３３の出力を減算する。ここで、ＤＡ変換回路３３の出力は、実質２倍に増幅されている。これは、ＡＤ変換回路３２の基準電圧レンジと、ＤＡ変換回路３３の基準電圧レンジとの比を１：２に設定すれば実現することができる。第２増幅回路３５は、減算回路３４の出力を２倍に増幅する。なお、減算回路３４および第２増幅回路３５は、一体型の減算増幅回路３６であってもよい。これによれば、回路を簡素化することができる。

この段階において、第１スイッチＳＷ３がオフ、第２スイッチＳＷ４がオンの状態に遷移している。第２増幅回路３５の出力アナログ信号は、第２スイッチＳＷ４を介して、第１増幅回路３１およびＡＤ変換回路３２にフィードバックされる。ＡＤ変換回路３２は、第２スイッチＳＷ４を介して入力されるアナログ信号を、冗長１ビットを除いて２ビット変換し、上位から５，６ビット（Ｄ５〜Ｄ４）を取り出し、図示しないエンコーダおよびＤＡ変換回路３３に出力する。ＤＡ変換回路３３、第１増幅回路３１、減算回路３４および第２増幅回路３５の動作は、１回目の変換のときと同様である。ＡＤ変換回路３２が２回目以降２ビット変換になるため、第１増幅回路３１および第２増幅回路３５は、合計で実質４（２の２乗）倍に増幅する。以下、上記の処理が繰り返され、ＡＤ変換回路３２は、上位から７，８ビット（Ｄ３〜Ｄ２）および上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。

第１増幅回路３１および第２増幅回路３５の詳細な構成については、第１実施形態の説明と同様である。次に、第１増幅回路３１および第２増幅回路３５の配置パターンについて説明する。図１５に示したＡＤ変換器において、第１増幅回路３１および第２増幅回路３５に要求される精度は、一般的にアナログ信号が伝達される経路の順である。即ち、第１増幅回路３１→第２増幅回路３５の順である。第１増幅回路３１のほうが第２増幅回路３５より広い電圧範囲を扱うため、より高い精度が要求されるためである。

図１６は、第２実施形態における２つの増幅回路の第１配置パターンを概念的に示す図である。図１６において、ＡＤ変換器を集積回路で構成する場合、電源入力端子１に対して近い順に第１増幅回路３１→第２増幅回路３５と配置している。第１増幅回路３１は、第２増幅回路３５より高い精度を必要とするため、電源入力端子１に対して第２増幅回路３５より近い場所に配置されている。したがって、第１増幅回路３１は、電源配線抵抗成分Ｒが第２増幅回路３５より小さくなる。即ち、電圧降下が第２増幅回路３５より小さい電源電圧の供給を受けることができる。よって、ＡＤ変換器全体の精度および速度を向上させることができる。

図１７は、第２実施形態における２つの増幅回路の第２配置パターンを概念的に示す図である。クロック生成回路２およびデジタル回路３は、ノイズ源となる。クロック生成回路２は、デジタル回路３より大きなノイズ成分を基板に注入する。図１７において、第２増幅回路３５より高い精度を必要とされる第１増幅回路３１は、電源入力端子１から近い場所に配置されており、クロック生成回路２から離れた場所に配置されている。第２増幅回路３５は、クロック生成回路２から近い場所に配置されており、電源入力端子１から離れた場所に配置されている。基板を介して伝達されるノイズ成分は、基板の抵抗成分と、寄生容量や線間容量等の容量成分とにより形成されるローパスフィルタの効果により、ノイズ源から離れるにしたがって減少していく。また、電源電圧は、電源入力端子１から離れるにしたがって降下していく。よって、このように配置されている第１増幅回路３１は、ノイズ成分の影響を第２増幅回路３５より受けないことになり、電源電圧の精度が第２増幅回路３５より高い。したがって、第１増幅回路３１および第２増幅回路３５を、電源入力端子１およびクロック生成回路２に対して略等距離に配置したパターンと比較し、ＡＤ変換器全体の精度および速度を向上させることができる。

また図１７において、第１増幅回路３１および第２増幅回路３５は、デジタル回路３に対して略等距離に配置されているが、デジタル回路３に対して第１増幅回路３１のほうを第２増幅回路３５より離れた場所に配置すれば、さらに第１増幅回路３１の精度を向上させることができる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。

各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。また、ステージ数は、１段や２段に限るものではなく、３段以上にも適用可能である。そして、それらのステージの１段以上がサイクリック型の構成であってもよい。

第１実施形態において、第１増幅回路１１は除去されてもよい。第２増幅回路１５または第１減算増幅回路１６の入力アナログ信号Ｖｉｎのサンプルタイミングを調整するか、第１ＡＤ変換回路１２を構成している電圧比較素子への入力アナログ信号Ｖｉｎとリファレンス電圧との入力タイミングを切り替えれば、第１増幅回路１１を除去してもＡＤ変換器全体の動作が保証される。これによれば、回路面積を縮小することができる。この場合、一般的に精度が要求される順は、第２増幅回路１５→第３増幅回路１９→第４増幅回路２１となる。また同様に、第３増幅回路１９を除去してもよい。この場合、一般的に精度が要求される順は、第１増幅回路１１→第２増幅回路１５→第４増幅回路２１となる。

また、各実施形態においては入力される信号のサンプルのタイミングを向上させるために、各増幅回路をスイッチトキャパシタオペアンプで構成する例を説明した。この点、増幅回路はこれに限るものではなく、主に抵抗を用いた一般的な増幅回路でもよい。

さらに、各実施形態においては増幅回路をＣＭＯＳプロセスで構成する例を説明した。この点、ＴＴＬ（Transistor Transistor Logic）プロセスで構成してもよい。

第１実施形態におけるＡＤ変換器の構成を示す図である。 第１実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。 シングルエンドのスイッチトキャパシタオペアンプの構成を示す図である。 スイッチトキャパシタオペアンプの動作を説明するためのタイムチャートである。 シングルエンドにおけるオペアンプの差動増幅部分の等価回路を示す図である。 完全差動方式のスイッチトキャパシタオペアンプの構成を示す図である。 完全差動方式におけるオペアンプの差動増幅部分の等価回路を示す図である。 第１実施形態における増幅回路の第１配置パターンを概念的に示す図である。 比較例における増幅回路の配置パターンを概念的に示す図である。 第１実施形態における増幅回路の第２配置パターンを概念的に示す図である。 第１実施形態における増幅回路の第３配置パターンを概念的に示す図である。 第１実施形態における増幅回路の第４配置パターンを概念的に示す図である。 第１実施形態における増幅回路の第５配置パターンを概念的に示す図である。 第１実施形態における増幅回路の第６配置パターンを概念的に示す図である。 第２実施形態におけるＡＤ変換器の構成を示す図である。 第２実施形態における増幅回路の第１配置パターンを概念的に示す図である。 第２実施形態における増幅回路の第２配置パターンを概念的に示す図である。

符号の説明

１ 電源入力端子１、 ２ クロック生成回路、 ３ デジタル回路、 １１，３１ 第１増幅回路、 １２ 第１ＡＤ変換回路、 １３ 第１ＤＡ変換回路、 １４ 第１減算回路、 １５，３５ 第２増幅回路、 １６ 第１減算増幅回路、 １７ 第２ＡＤ変換回路、 １８ 第２ＤＡ変換回路、 １９ 第３増幅回路、 ２０ 第２減算回路、 ２１ 第４増幅回路、 ２２ 第２減算増幅回路、 ３２ ＡＤ変換回路、 ３３ ＤＡ変換回路、 ３４ 減算回路、 １００，１１０ オペアンプ、 １０１ 定電流源、 ＳＷ１〜ＳＷ４，ＳＷ１１〜１３ スイッチ、 Ｃ１，Ｃ２ コンデンサ、 Ｍ１，Ｍ２ ＮＭＯＳトランジスタ、 Ｍ３，Ｍ４ ＰＭＯＳトランジスタ、 Ｒ 抵抗成分。

Claims (10)

1. 入力アナログ信号を複数回に分けて複数ビットのデジタル信号に変換するアナログデジタル変換器であって、
   複数の増幅回路を有し、該複数の増幅回路の内、精度が要求される増幅回路を電源に近づけて配置したことを特徴とするアナログデジタル変換器。
2. 前記入力アナログ信号が最初に入力される増幅回路を、他の増幅回路より前記電源に近づけて配置したことを特徴とする請求項１に記載のアナログデジタル変換器。
3. 前記入力アナログ信号が伝達する順に、前記複数の増幅回路を前記電源から近づけて配置したことを特徴とする請求項１または２に記載のアナログデジタル変換器。
4. 前記複数の増幅回路の内、精度が要求される増幅回路をノイズ源となる回路から離して配置したことを特徴とする請求項１から３のいずれかに記載のアナログデジタル変換器。
5. 前記入力アナログ信号が最初に入力される増幅回路を、他の増幅回路より前記ノイズ源となる回路から離して配置したことを特徴とする請求項１から４のいずれかに記載のアナログデジタル変換器。
6. 前記入力アナログ信号が伝達する順に、前記複数の増幅回路を前記ノイズ源となる回路から離して配置したことを特徴とする請求項１から５のいずれかに記載のアナログデジタル変換器。
7. 前記ノイズ源となる回路は、クロック信号を生成するクロック生成回路またはデジタル信号処理を行うデジタル回路であることを特徴とする請求項３から６のいずれかに記載のアナログデジタル変換器。
8. 入力されるアナログ信号を所定ビット数のデジタル値に変換するステージを複数有し、
   前記複数のステージの内の１以上のステージは、前記複数の増幅回路の内の１つの増幅回路を含み、
   前記１つの増幅回路は、前記入力されるアナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号との差分を増幅し、自己のステージの入力にフィードバックすることを特徴とする請求項１から７のいずれかに記載のアナログデジタル変換器。
9. 入力されるアナログ信号を所定ビット数のデジタル値に変換するステージを複数有し、
   前記複数ステージの内の１以上のステージは、前記複数の増幅回路の内の２つの増幅回路を含み、
   前記２つの増幅回路の内の第１増幅回路は、前記入力されるアナログ信号を所定の増幅率で増幅し、
   前記２つの増幅回路の内の第２増幅回路は、前記第１増幅回路の出力アナログ信号と、前記所定の増幅率と実質的に同一の増幅率で増幅された、自己のステージの変換デジタル値をアナログ値に変換した信号と、の差分を所定の増幅率で増幅し、自己のステージの入力にフィードバックすることを特徴とする請求項１から７のいずれかに記載のアナログデジタル変換器。
10. 入力されるアナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
    前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
    前記複数の増幅回路の内の第１増幅回路は、前記入力されるアナログ信号を所定の増幅率で増幅し、
    前記複数の増幅回路の内の第２増幅回路は、前記第１増幅回路の出力アナログ信号と、前記所定の増幅率と実質的に同一の増幅率で増幅された前記ＤＡ変換回路の出力アナログ信号との差分を所定の増幅率で増幅し、前記ＡＤ変換回路および前記第１増幅回路に出力することを特徴とする請求項１から７のいずれかに記載のアナログデジタル変換器。

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