CN1625056A - 数模转换电路 - Google Patents

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Abstract

本发明涉及一种数模转换器。差分开关电容模数转换电路(500)包括第一和第二差分信号电路部分(500a、500b)，分别用于提供相对于参考值为正和负的信号输出；所述差分开关电容模数转换电路还具有第一和第二参考电压输入(112，114)，分别用于接收正和负参考电压。所述第一和第二电路部分均包括带反馈电容(104a、104b)的放大器(102a，b)、第二电容(106a、106b)以及开关(108a、108b、110a、110b)。从而使得所述第二电容等效于被交替充电到正和负信号相关节点，因此，平均来说，参考电源的信号相关负荷近似恒定。

Description

数模转换电路
技术领域
本发明涉及数模转换器，尤其是涉及一种减小该数模转换器所用参考电源的信号相关负荷(Signal Dependent Loading)的技术。
背景技术
目前，基于将信号从Δ-∑数字形式转换为模拟波形的数模转换是一种常用的技术。在一个简单的Δ-∑数模转换器内，产生一系列脉冲密度取决于待转换数字值的脉冲并对其低通滤波。该技术流行于许多需要几个高品质低频(音频)信道的大音量电器领域，如数字音响。此处的高品质意味着-100dB的总谐波失真(Total Harmonic Distortion，THD)和100dB的信噪比(Signal to Noise，SNR)。然而，在所述大音量市场，制造成本也非常重要。
通常，数模转换器需要正负参考电压来界定输出信号的幅度。数模转换器从这些参考电压端口汲取电流，所述电流通常与信号相关。
这些参考电压通常由输出阻抗较小但不为零的电源产生，如具有退耦电容的电源或缓冲器。所述电源具有有限的等效串联阻抗(EquivalentSeries Resistance，ESR)，并且由于电阻性的PCB漏电、组件引线的电阻以及接合线电阻等效应，在电源、退耦装置及设备之间存在附加电阻。
结果就是，任何由DAC从参考电源汲取的信号相关电流都会在实际施加于DAC的参考电压上产生信号相关电压波纹。因为DAC输出信号与参考电压成比例，理想的数模转换器输出将会放大这个波形。其后的输出信号调制显然会出现信号失真，例如产生具正弦波信号的谐波失真分量。
而且，在立体声或多声道系统中为每一个声道提供具有独立参考电源、或甚至分离的退耦装置、PCB迹线(PCB trace)或集成电路管脚的数模转换器通常是不经济的。这些状态下，由一个声道的DAC产生的参考波形可以出现在其他DAC的参考电压中，调制其他DAC及其自身的输出。
这里描述的本发明是致力于减小或消除信号相关参考电流的数模转换电路。对于给定的电源阻抗，参考电流基本上独立于输出信号的数模转换器设计应该可以实现更低失真。或者，对于给定的可接受的性能，数模转换器应该与电源阻抗更相容，因此允许设计工程师通过选择更少的或更便宜的、低品质的外部元件来降低成本。
许多Δ-∑数模转换器使用开关电容技术。图1a示出一个适合使用于Δ-∑DAC系统的简单开关电容DAC的例子。
运算放大器102具有一个连接于恒定电压Vmid 118(通常为接地电压)的非变化输入端；运算放大器102具有一个提供输出电压Vout的输出端120，有一个反馈电容Cf 104连接于所述运算放大器的输出端和变化输入端。第二电容C2 106通过开关108和110可切换地连通反馈电容104。开关108允许电容106的一个极板连接到Cf 104或者正参考电压VP 112或者负参考电压VN 114。开关110允许电容106的另一极板连接到反馈电容104或者第二恒定电压Vmid2 116。
工作时，开关108和110分别由两相位、优选地非交迭的时钟脉冲进行控制，所述时钟脉冲由时钟产生器(图1未示)提供。如图1b所示，每一时钟信号包括充电相位Phi1和放电相位Phi2，在充电相位中，开关110连接到Vmid2，开关108连接到VP或者VN，对电容C2 106进行充电；在放电相位中，开关110连接到Cf，开关108连接到Cf，此时，电容C2 106的电荷被分享或释放到反馈电容Cf 104。时序可以由图1c的表格便利地表现出来，并且被复制为下面的表1a。
    连接到：
    开关     Phi1(充电)     Phi2(放电)
    110     Vmid2     Cf
    108     VP/VN     Cf
表1a图1a所示电路的开关位置与时钟相位的对比
以后，后续电路的时序将按照表1a的形式进行表述，这些代表相应的、优选地非交迭开关控制时钟信号。
图1d示出图1a所示电路的时钟产生电路150的一个实例。输入数据信号是DIN。外部时钟CKIN产生非交迭时钟CK1和CK2。CK1代表时钟相位Phi1的ON，CK2代表时钟相位Phi2的ON。CK2因此用于在相位Phi2时驱动开关108和110的极点连接到Cf，CK1用于在相位Phi1时驱动开关110的极点连接到Vmid2。在相位Phi1中，为了驱动开关108的剩余极点当DIN为高时连接VP当DIN为低时连接VN，由与门152a和152b产生时钟脉冲CK1A和CK1B。这些时钟的运作简要地记载在表1a的扩展表1b中，其中在右栏中的时钟脉冲对应于中间两栏所示的连接。
                       表1b
    连接到     时钟脉冲
    开关     在Phi1中(充电)     在Phi2中(放电)
    110     Vmid2 Cf     CK1CK2
    108     VP/VN     CK1ACK1B
    Cf     CK2
图1e示出了图1d所示电路的时序图，特别是CKIN 160、DIN162(11001….)、CK1 164、CK2 166、CK1A 168a和CK1B 168b的时序图；注意时钟脉冲CK1，CK2，和CK1A，CK1B的下沿根据DIN交替。
更详细的说，在充电相位Phi1，电容C2被充电，Vmid2(通常与Vmid的电压相等)通过开关110施加到C2的一端；VP或VN通过开关108施加到C2的另一端。通常VP 112和VN 114相对于Vmid 118的电压分别是+3V和-3V。在任何特定周期选择VP 112或VN 114通过在充电相位Phi1施加到开关108的数字Δ-∑信号决定。在放电相位Phi2，C2与VP、VN和Vmid2断开连接，通过开关110和108与运算放大器反馈电容Cf 104并联。
通常C2 106远小于运算放大器反馈电容Cf 104。C2的左侧在电压Vmid118(因为运算放大器102的变化端是虚地，实质上与非变化端的电压相等)和Vmid2之间切换。为了简化，假定Vmid2＝Vmid。那么，如果是VP而不是VN在Phi1的多个连续的时钟周期施加到C2的另一端，则输出Vout 120将趋于等于VP 112，从而得到每个周期C2 106的左侧和右侧在等电压之间切换的稳定态。同样，如果每个周期施加VN 114，输出Vout 120将趋于等于VN 114。如果VP和VN均施加一半时间，输出120将是VP和VN的平均值。通常，当VP∶VN占空比为m∶(1-m)，稳定态输出是：
Vout＝m*VP+(1-m)*VN                       (公式1)
例如，如果m＝0.9，则Vout＝0.9VP+0.1VN。此时，“占空比”应该理解为连接到VP和VN的次数的分数、比例或比率，如在时钟周期测量。
通常，m对应于输入音频信号的变化值而随时间变化，但是时钟频率通常远高于典型的音频频率，因此在讨论运作时假定m在多个周期恒定是较好的近似。
占空比m由数字Δ-∑信号控制，用于交替连接C2到VP或VN以提供需要的输出电压120。输出电压120将根据占空比从VP到VN发生变化。因此，事实上，DAC电路可以看成具有从电压(112和114)施加到开关电容到大体由(Vout，max-Vout，min)/(VP-VN)限定的输出102的增益。
本领域的技术人员能够理解，电路100的增益可以调整，例如，通过连接一个分压器到输出120并且从所述分压器的支点为电容Cf 104提供电压，例如增益为2。然而，通常电路具有相对低的增益，如小于10或者更普遍小于3。这些讨论适用于稍后描述的DAC电路。
发明人的以前的专利US6573850提到现有的DAC电路存在与参考电压源VP 112和VN 114的信号相关负荷有关的问题。这些问题产生的原因和US6573850提出的解决方案将在下面讨论。
其它背景技术(同样为US6573850所引用)可以参见US5,790,064(一种开关电容积分器，其并非基于电荷分享的原理，而是释放电荷到运算放大器的输入端，该输入端反过来驱动积分电容)、US5,703,589和FR2,666,708(另外种类的开关电容积分器)，均用于模数转换器电路而非适用于高品质数模转换器；US4,896,156、US4,994,805、EP 0 450 951(和US5,148,167)、US6,081,218、US6,337,647、EP 1 130 784和“A 120dBMulti-bit SC Audio DAC with Second Order Noise Shaping”，J Rhode，Xue-Mei Gong等著，344-5页，IEEE Solid State Circuit ConferenceProcs.(ISSCC)2000)。
图1所示DAC电路中信号相关参考电源负荷产生的方式，可以通过考虑多个周期中平均从VP到VN的取电的电荷加以揭示。对于上述m∶(1-m)的占空比，为了简化假定C2＜＜Cf，则Vout上的周期之间的波形较小，对于VP来说：
m*(VP-Vout)*C2
＝m*(VP-(m*VP-(1-m)*VN))*C2
＝m*(1-m)*(VP-VN)*C2
其与m抛物线相关，当m＝0和m＝1时为零；当m＝0.5时具有最大值0.25*(VP-VN)*C2。VN的负荷具有相似的关系。
图2示出基于图1所示电路的具有差分输出电压120a、b的数模转换器200。由图2可知，差分DAC 200包括两个相似但互为镜象的电路100a、100b，均对应于DAC 100。正的差分信号处理电路部分100a产生正的输出Vout +120a，负的差分信号处理电路部分100b产生负的输出Vout -120b。同时，正的电路部分100a耦合到第一参考电压VP + 112a和VN + 114a，负的电路部分100b耦合到第二参考电压VP - 112b和VN - 114b。
优选地，VP + 112a和VP - 112b由共同的正参考电源提供；VN + 114a和VN - 114b由共同的负参考电源提供。因此优选地，VP +和VP -具有相同的值，VN +和VN -具有相同的值。C2+ 106a切换到参考电压VP + 112a或VN + 114a，C2-106b切换到参考电l压VP - 112b或VN - 114b。电压Vmid2 + 116a和Vmid2 - 116b优选具有相同值，优选为Vmid 118的值，通常为接地电压。优选地，反馈电容104a、b和开关电容106a、b具有相同值，并且运算放大器102a和102b相匹配。运算放大器102a、b可包括单一差分输入、差分输出运算放大器。同样的评注应用于后述的差分DAC电路。
图2所示DAC的时序如表2所示。
表2图2所示差分电路的开关位置及时钟相位
    连接到
    开关     在Phi1中(充电)     在Phi2中(放电)
    110a     Vmid2 +     Cf +
    110b     Vmid2 -     Cf -
    108a     VP +/VN +     Cf +
    108b     VN -/VP -     Cf +
再次参考图2，工作时，无论何时VP +被选择为C2+充电，则VN -被选择为C2-充电。因此，从公式(1)，可以得到：
Vout -＝m*VN -+(1-m)*VP -                                 (公式2)
例如，当m＝0.9，则Vout -＝0.9VN -+0.1VP -；当m＝0.5，则Vout +＝Vout -＝(VP+VN)/2。随着m改变，Vout +和Vout -以相同的幅值不同的极性在共模(m＝0.5)电压附近摆动。
从VP +得到的平均电荷是：
m*(VP +-Vout +)*C2+
＝m*(VP +-(m*VP +(1-m)*VN))*C2
＝m*(1-m)*(VP +-VN +)*C2+
从VP -的得到的平均电荷是：
(1-m)*(VP --Vout -)*C2-
＝(1-m)*(VP --m*VP --(1-m)*VP -)*C2-
＝m*(1-m)*(VP --VN -)*C2-
因此，从VP(即VP +和VP -)获得的总的电荷平均是2*m*(1-m)*(VP-VN)*C2(其中，VP +＝VP -＝VP；C2+＝C2-＝C2)。仅仅是将单侧执行的充电翻倍，这可以从电路的对称进行推测。函数也是类抛物线的，具有最小值零(当m＝0或1)和最大值0.5*(VP-VN)*C2。
举个例子，设定VP＝+3V，VN＝-3V以及C2＝10pF。假设电路时钟为10MHz，将产生从零到0.5*(+3V-(-3V))*10pF*10MHz＝300μA的电流，该电流根据输出信号Vout的低频从VP和VN汲取。如果VP和VN的电源的等效阻抗是1ohm，则会对(VP-VN)给出0.6mVpk-pk的调制，即(VP-VN)的0.1％。这会以相同的量调制输出信号(如同放大DAC)，并且在系统中产生-100dB(0.001％)的THD。
图3示出多位差分开关电容DAC 300，其是对图2所示电路的普通扩展。其中，用多个独立的开关电容来取代电容C2+(和C2-)。虽然图3中对于每个电路106aa、bb仅示出两个增加的电容(为了简化)和四个相应的开关108aa、bb和110aa、bb，实际上对于每个差分信号处理电路部分可以提供多个增加的电容和开关。该电路的时序在表3中给出。
表3图3所示差分电路的开关位置及时钟相位
    连接到
    开关     在Phi1中(充电)     在Phi2中(放电)
    110a     Vmid2 +     Cf +
    110b     Vmid2 -     Cf -
    108a     VP +/VN +     Cf +
    108b     VN -/VP -     Cf -
    110aa     Vmid2 +     Cf +
    110ba     Vmid2 -     Cf -
    108aa     VP +/VN +     Cf +
    108ba     VN -/VP -     Cf -
   ……..
实际上，图3的开关电容C2可以被电容阵列取代。阵列中的每个电容可以是或不是二进制加权(binary weighted)的。在阵列中LSB电容是二进制加权的，但MSB电容是等权重的，以随机方式使用以减小不匹配的效应。取得必须的多位Δ-∑信号控制波形来限定阵列中的各电容周期性地连接到VP或VN的方法对于本领域的技术人员来说是公知的，如“Dealta-sigma data converters-theory design and simulation”(Steven R Norsworthy，Richard Schreier，Gabor C Temesb编辑，IEEEPress，New York 1997，ISBN 0-7803-1045-4)所记载的，在此引为参考。该电路的分析对于信号的参考负荷给出相似的变化。
因此，需要电荷分享、开关电容DAC电路，其参考电源信号负荷的信号相关度得以减小。
US6,573,850的电路通过在把开关电容连接到参考电压之前将该电容连接到基本上信号无关的参考电压的方法来满足前述需要。把开关电容连接到参考电压之一前把该电容连接到基本上信号无关的参考电压的方法，允许信号相关电荷在开关电容重新充电之前从该电容流出或流入该电容。换句话说，开关电容上的电荷在该电容连接到参考电压前可以被处理成基本上与信号无关或者被处理成预定状态，因此这些参考电压存在很少信号相关负荷或不存在信号相关负荷。然而，US6573850的电路需要产生并分配附加的时钟相位，通常也需要产生合适的信号无关参考电压。
高品质的开关电容音频DAC进一步具有两个问题。第一个问题是通常用于进行运算放大的MOS设备中的闪烁噪声(flicker noise，有时叫1/f噪声)；第二个问题是由于共同电源阻抗、不良的音频电源退耦(pooraudio-frequency supply decoupling)和有限的运算放大器电源抑制等三者结合而产生的放大器之间的串绕。
闪烁噪声与设备使用的面积近似于成反比，因此要减小6dB的闪烁噪声，需要具有4倍面积的输入设备。对于100dB或更高(120dB正成为高品质系统的目标)的SNR，要取得低于1kHz的闪烁噪声转角频率已经是不实际的，即使在芯片面积和成本方面作出很大的牺牲也是如此。
工作电源的负荷调节带宽通常不足以在高的音频频率防止毫伏级的波形，特别是在这些电源正供应高压输出来驱动扬声器或耳机时。通常DAC的几个信道(如6个)位于同一硅芯片上，但是没有额外的供应管脚，因此没有几ohm的共同电源阻抗，难以分配电源到所有的放大器(包括电源输出阶段)。各信道相应产生的本地电压调制结合运算放大器有限的电源抑制将减小高音频频率，从而对于100dB的目标来说将成为信道之间的串绕的主要来源。
运算放大器闪烁噪声和运算放大器电源抑制(或者没有电源抑制)可以被模拟为所述运算放大器的输入偏压的调制。一种减轻这些效应的现有技术是“倒换(chopper)”技术。图4给出应用该技术的简单DAC电路400。表4给出图4所示DAC的时序。
表4图4所示差分DAC电路的开关位置及时钟相位
    连接到
    开关     在Phi1中(充电)     在Phi2中(放电)     在Phi3中(充电)     Phi4(放电)
    110a     Vmid2 +     Cf +     Vmid2 +     Cf +
    110b     Vmid2 -     Cf -     Vmid2 -     Cf -
    108a     VP +/VN +     Cf +     VP +/VN +     Cf +
    108b     VN -/VP -     Cf -     VN -/VP -     Cf -
    401a     Cf +     Cf +     Cf -     Cf -
    401b     Cf -     Cf -     Cf +     Cf +
    402a     Cf +     Cf +     Cf -     Cf -
    402b     Cf -     Cf -     Cf +     Cf +
在图4所示差分电路中，两个运算放大器的偏置的差别被模拟为第一运算放大器102a的有效偏置Voff。在一个时钟周期内，运算放大器102a连接到一个反馈电容，有效偏置Voff将影响到输出Vout +。在下一个时钟周期内，运算放大器102a连接到电容网络的对称的一半，对负的输出Vout -具有同样的影响。运算放大器的低频偏置因此将作为共模平均信号Voff/2出现在输出，同时作为频率fs/2的+/-Voff/2调制出现在差分输出，其中，fs是输入信号的采样频率(如充电-放电周期频率)，但是没有相应的低频差分信号。在具体实施例中，通过随后的后置滤波器将高频信号过滤，所述滤波器优选用于各种场合以衰减超声波高频Δ-∑噪声成分。
US6573850的差分DAC电路的目的是提供基于时钟周期的大体恒定的负荷，例如每个时钟周期在VP上提供恒定电荷负荷。我们将基于不同但相关的原理讨论另一方案：仅仅就多个时钟周期平均来说，提供大体恒定的电荷负荷。但是这是有用的，因为时钟频率远高于信号频率，因此任何在一半时钟频率上的假象可以轻易被后置过滤掉。任何情况下，因为VP和VN在时钟频率电流的尖峰信号，后置滤波通常是需要的。
发明内容
因此，本发明用以解决技术问题的技术方案是：提供一种差分开关电容数模转换电路，其包括第一和第二差分信号电路部分，分别用于提供相对于参考值为正和负的信号输出；具有至少一个第一参考电压输入和至少一个第二参考电压输入，分别用于接收相对于参考电平为正和负的参考电压。所述第一和第二电路部分每一个均包括一个带有一个反馈电容的放大器、一个第二电容以及一个开关，所述开关用于切换所述第二电容耦合到一个选定的参考电压输入或所述反馈电容，分别用来为所述第二电容充电或与所述反馈电容分享电荷，其中，所述第一电路部分的所述开关进一步可以连接所述第一电路部分的所述第二电容，与所述第二电路部分的所述反馈电容分享电荷，并且，所述第二电路部分的所述开关进一步可以连接所述第二电路部分的所述第二电容，与所述第一电路部分的所述反馈电容分享电荷。
连接各(正)电路部分的所述第二电容来与每个电路部分的反馈电容分享电荷，使得所述第二电容实际上可以交替预充电到正或负(信号相关)，平均来说，提供正或负参考电压的参考电源的信号相关负荷减轻了，所述参考电源为第二电容充电。特别是，在具体实施例中，每个第二电容交替地连接到电路的正或负信号相关节点(等效于与所述正或负的电路部分分享电荷)。尤其是，每个第二电容当被充电到正参考电压或负参考电压时(先充电到正参考电压，后充电到负参考电压)，交替地连接到正或负反馈电容(信号)节点。将每个第二电容充电到正参考电压(两个充电-放电周期)和负参考电压(两个充电-放电周期)，电容以这样的方式被充电(正或负)，使得电荷可以释放到正或负信号节点(反馈电容)，从而实现上述正/负预充电。在具体实施例中，形成一个八相位的充电-放电时序，包括四个连续的充电-放电周期，在第一对充电-放电所述周期第二(开关)电容被连接到正信号节点，在第二对充电-放电周期所述第二(开关)电容被连接到负信号节点。
本发明进一步提供一种差分开关电容电路，其包括基于正和负参考电压分别提供正和负差分信号输出的正和负电路部分，每个所述正和负电路部分均包括一个带一个反馈电容的运算放大器和至少一个开关电容，所述开关电容可以连接所述正和负参考电压之一以存储电荷，并可以连接所述正和负信号节点之一以将前述存储的电荷释放给所述反馈电容，其中，所述正和负电路部分的开关电容根据一八相位时序被切换，所述时序包括四个连续的充电-放电周期，其中，在第一对充电-放电周期中所述第二(开关)电容被连接到正信号节点，在第二对充电-放电周期中所述第二(开关)电容被连接到负信号节点。
较佳实施例中，第一和第二(正和负)电路部分在交替的充电-放电周期中倒换放大器，优选在每个第二充电-放电周期倒换。本实施例具有附加优点：首先，减小输出信号对放大器闪烁噪声的敏感度，允许采用较小的设备，采用节省面积的芯片；其次，提高对音频频率电源波形的抑制，可能减小DAC之间的串绕，特别是当在一个芯片上分享电压时，或者对于给定的性能允许放宽音频频率退耦的要求，从而可能减小外部元件的成本。
较佳实施例中，进一步包括开关控制器或时钟产生器，用于控制所述第一和第二电路部分的第二(开关)电容的切换，特别是响应DAC的数字输入。
在实施例中，通过采用多个电容或阵列的电容取代每个上述第二(开关)电容，以及提供相应的切换来允许所述阵列中的各电容能连接到所述第一和第二(正和负)电路部分的一个选定的反馈电容，DAC可以是多位DAC。
本发明还提供一种运用差分数模转换电路的方法，用于减小与DAC电路配合的参考电源的信号相关负荷，所述DAC电路包括正和负信号处理设备，各设备均具有一个耦合到正和负信号节点的反馈电容和一个第二电容，所述第二电容可切换耦合到参考电源以充电，或切换耦合到信号节点以释放电荷到反馈电容的第二电容，该方法重复包括：耦合第二电容到参考电源以充电；交替耦合第二电容到正和负信号节点之一以释放存储的电荷到反馈电容；使得就多个充电-放电周期的平均来说，DAC电路的参考电源的信号相关负荷大体上恒定。
优选地，每个第二电容耦合到所述正和负信号节点中的两个周期，然后再耦合到所述正和负信号节点中的另两个周期；在所述两个周期的每个周期中，电容被充电到相同(正或负)参考电压(优选每两个充电-放电周期参考电压交替)。
附图说明
将参考附图以仅作为实例的方式对本发明的这些方面以及其他方面作进一步描述，在所述附图中：
图1a至图1e分别示出一种现有技术的差分开关电容DAC、凸1所示DAC的时序、该时序的列表表现形式、该时序的时钟产生电路和该时钟产生电路的时序图；
图2是另一种现有技术的差分开关电容DAC的示意图；
图3是又一种现有技术的多位差分开关电容DAC的示意图；
图4是一种现有技术的包括具倒换开关的运算放大器的差分开关电容DAC的示意图；
图5a至图5c分别示出本发明实施例的具有开关电容的倒换连接以减小信号相关参考电源负荷的模数转换器DAC、该DAC的八相位时钟产生器、该时钟产生器的时序图；
图6示出一种通过简化的开关电容的倒换连接来减小信号相关参考负荷的模数转换器；
图7示出一种具有运算放大器和开关电容的倒换连接的模数转换器；
图8示出图7所示电路的多位扩展。
具体实施方式
图5a示出一种包括闸刀开关501a、501b、502a、502b以减小信号相关参考负荷的差分DAC电路500。图5所示的DAC电路是图2所示电路的改进(以类似的标号代表类似的元件)，且所述DAC电路包括一对DAC电路500a、500b以提供差分输出502a、502b。
电容106a依然通过开关110a和108a被充电到VP或VN。然而，其并不是直接通过开关110a和108a放电到电容104a；而是根据附加系列开关501a、502a的极性，通过附加的连接503、505和504、506放电到电容104a或104b。对于电容106b也存在相似的安排。开关501a、501b、502a、502b可以被切换使每个周期如表5a所示四相位时序交替或如表5c所示八相位时序交替。其他可能的时序稍后讨论。通过交替放电到电容106a或106b，也就是放电到信号电压相等或相反的节点，其目的是消除取自参考电压VP和VN的时间平均电荷中的信号相关项。
下表5a示出图5a所示DAC 500的四相位时序。
表5a图5a所示DAC电路的四相位时钟方案的开关位置及时钟相位
    连接到
   开关     在Phi1中     在Phi2中     在Phi3中     在Phi4中
    (充电)     (放电)     (充电)     (放电)
    110a     Vmid2 +     501a     Vmid2 +     501a
    110b     Vmid2 -     501b     Vmid2 -     501b
    108a     VP +/VN +     502a     VN +/VP +     502a
    108b     VN -/VP -     502b     VP -/VN -     502b
    501a     Cf +     Cf +     Cf -     Cf -
    501b     Cf -     Cf -     Cf +     Cf +
    502a     Cf +     Cf +     Cf -     Cf -
    502b     Cf -     Cf -     Cf +     Cf +
该时序由时钟产生器508实现，响应数字信号输入510，时钟产生器也按照传统方式实现Δ-∑数字信号处理。在后续的DAC电路中，为了简化起见，不再示出时钟产生器。该DAC电路以及后述的DAC电路的开关可以包括由时钟产生器508控制的TFT(或MOSFET)开关。附加的低通滤波(图未示)可以在输出520a、520b提供，开始到慢慢出现，如仅仅在音频带宽(0.1dB，20kHz)上以最大化衰减超声波Δ-∑噪声，并因此在fs/4(通常为3MHz)处提供足够的衰减(40dB)。
接下来分析表5a所示的时序(结合表5b有助于理解)。假定Cf +104a以时钟周期的一部分m来从VP接收电荷正的增加，以剩下的部分(1-m)从VN接收电荷负的增加。Cf -104b以时钟周期的部分(1-m)来从VP接收电荷正的增加，以剩下的部分m从VN接收电荷负的增加，则Vout +＝m*VP +(1-m)*VN，Vout -＝(1-m)*VP +m*VN。
在C2+事先被从Cf -(进而从Vout -)断开连接的那些(充电)周期，也就是Phi1；C2+在下一(放电)相位Phi2连接到Cf +，因此该周期的部分(m)其被充电至VP，得到电荷C2+*(VP-Vout -)，该周期的部分(1-m)被充电到VN，得到电荷C2+*(VN-Vout -)。在C2+事先被从Cf +(进而从Vout +)断开连接的某些(充电)周期，也就是Phi3；在下一(放电)相位Phi4C2+连接到Cf +，因此在该周期的部分(1-m)中被充电至VP，得到电荷C2+*(VP-Vout -)，该周期的部分(m)其被充电到VN，得到电荷C2+*(VN-Vout -)。
因此，对于每四相位，C2+从VP获得的(平均)电荷是：
C2+*(VP-Vout +)*(1-m)+C2+*(VP-Vout -)*(1-m)
因为电路中C2+和C2-是不能区分的，C2-将获得同样的电荷，因此从VP获得的总电荷是：
2*C2*(VP-Vout +*(1-m)-Vout -*m)
注意：Vout +＝m*VP ++(1-m)*VN，Vout -＝(1-m)*VP+m*VN，从VP获得的总电荷可以写成：
2*C2*(VP-(1-m)*(m*VP ++(1-m)*VN)-1m*((1-m)*VP+m*VN)
＝2*C2*(VP(1-m+m2-m+m2)-VN(1-2m+m2+m2))
＝2*C2*(VP-VN)(1-2m+2m2)
然而，这依然不是信号无关(当m＝0.5时具有最大值)，本质上是因为Vout +和Vout -与m相关。
下表5b总结了一个所述开关电容(C2+)的充电和放电以及上述分析。
                        表5b
        时钟
充电    Ф1    C2+(m部分)   to VP   [C2+在Vout -]
                                                        周期1
放电    Ф2    C2+          to Cf +  [C2+到Vout +]
充电    Ф3    C2+(m部分)   to VN   [C2+在Vout +]
                                                                         周期2
放电    Ф4    C2+           to Cf -                   [C2+到Vout -]
其中    Ф1    C2+充电       mC2+(VP-Vout -)         从VP
其中    Ф3    C2+充电      (1-m)C2 + (V P -V out + )     从VP
总计     对于C2+             C2(V P -V N )(1-2m+2m 2 )
         对于C2-(与C2+同)   C2(V P --V N )(1-2m+2m 2 )
几个周期的   总计              2C2(VP-VN)(1-2m+2m2)
(平均)电荷                  ————————
对于图5a所示的DAC 500来说，通过使用交替的八相位时序，状况能得到改进，如表5c所示，开关以一半的时钟率切换。
表5c图5a所示DAC电路的八相位时序的开关位置及时钟相位
连接到
  开关   在Phi1中(充电)   在Phi2中(放电)   在Phi3中(充电)   在Phi4中(放电)   在Phi5中(充电)   在Phi6中(放电)   在Phi7中(充电)   在Phi8中(放电)
  110a   Vmid2+   501a   Vmid2+   501a   Vmid2+   501a   Vmid2+   501a
  110b   Vmid2-   501b   Vmid2-   501b   Vmid2-   501b   Vmid2-   501b
  108a   VP +/VN +   502a   VP +/VN +   502a   VN +/VP +   502a   VN +/VP +   502a
  108b   VN -/VP -   502b   VN -/VP -   502b   VP -/VN -   502b   VP -/VN -   502b
  501a   Cf +   Cf +   Cf +   Cf +   Cf -   Cf -   Cf -   Cf -
  501b   Cf -   Cf -   Cf -   Cf -   Cf +   Cf +   Cf +   Cf +
 502a  Cf +  Cf + Cf + Cf + Cf - Cf - Cf - Cf -
 502b  Cf -  Cf - Cf - Cf - Cf + Cf + Cf + Cf +
为分析该方案，再次考虑以占空比m来运作(结合表5d有助于理解)。我们从Phi1开始，在此C2+刚从Vout -断开连接，并且预期在该周期的第二半部分，即放电相位Phi2连接到Vout +。从Vout -被充电到VP的概率是m，预期从VP获得的平均电荷是mC2+(VP-Vout -)。在下-相位Phi3，被充电到VP的概率依然为m，预期从VP获得的平均电荷是mC2+(VP-Vout +)。因此，这两个时钟周期内，C2+从VP获得的平均电荷是2mC2+(VP-(Vout ++Vout -)/2)。与此类似，C2-在两个时钟周期内从VP获得的平均电荷是2(1-m)C2+(VP-(Vout ++Vout -)/2)。因此，由C2+和C2-在这两个时钟周期内(与下两个时钟周期相同)从VP获得的总电荷是2C2(VP-(Vout ++Vout -)/2)。因为Vout +和Vout -的信号反相，因此其与信号无关(可以简化为C2(VP-VN)，因为(Vout ++Vout -)/2＝(VP+VN)/2))。
下表5d总结了一个开关电容(C2+)的充电和放电时序以及上述分析结果。
                         表5d
        时钟
充电    Ф1    (m部分)   to VP    [C2+在Vout -]   周期1
放电    Ф2              to Cf +   [C2到Vout +]     (VPCf)
充电    Ф3    (m部分)   to VP    [C2在Vout +]     周期2
放电    Ф4              to Cf +   [C2到Vout +]     (VPCf)
充电    Ф5    (m部分)   to VN    [C2在Vout +]     周期1
放电    Ф6              to Cf -   [C2到Vout -]     (VNCf)
充电    Ф7    (m部分)   to VN    [C2+在Vout -]   周期2
放电    Ф8              to Cf -    [C2到Vout -]    (VNCf)
在充电相位取自VP的电荷：
       由C2+                         由C2-
Ф1    mC2+(VP-Vout -)
Ф3    mC2+(VP-Vout +)
小计   2mC2+(VP-(Vout ++Vout -)  2(1-m)C2-(VP-(Vout ++Vout -)/2)
总计   C2(VP-VN)
Ф5    (1-m)C2+(VP-Vout +)
Ф7    (1-m)C2+(VP-Vout -)
小计   2(1-m)C2 + (V P -(V out + +V out - )  2mC2 - (V P -(V out + +V out - )
总计   C2(V P -V N )
图5b示出图5a所示DAC电路500的时钟脉冲产生器电路550的-个实例。时钟的运作概述于表5d的扩展表5e中，其中，右侧的栏中的时钟对应于中间八栏中的连接。同前，输入数据信号是DIN。外部时钟CKIN产生无交迭的时钟CK1和CK2。CK1在奇数相位为ON，CK2在偶数相位为ON。CK2因此可用于在偶数相位分别驱动开关110a、110b、，108a、108b连接到501a、501b、502a、502b，而CK1可用于在奇数相位分别驱动开关110a、110b连接到Vmid2 +、Vmid2 -。
时钟CHCK通过使用两个D型(D-type)将CKIN分成四份而得到。从CHCK产生非交迭时钟CHCK1和CHCK2，分别驱动开关501a、501b，502a、502b在四个时钟相位交替连接到Cf +或Cf -。
为驱动开关的剩余极点，通过与门552a和552b产生时钟脉冲CK1A和CK1B，但是替代直接从DIN驱动的门，DIN在相位Phi5到Phi8被反相，从而通过倒换方式(chopper action)允许增益的有效周期性方向。
                                                     表5e
  连接   时钟
  开关   在Phi1中(充电)   在Phi2中(放电)   在Phi3中(充电)   在Phi4中(放电)   在Phi5中(充电)   在Phi6中(放电)   在Phi7中(充电)   在Phi8中(放电)
  110a   Vmid2+ 501a   Vmid2+ 501a   Vmid2+ 501a   Vmid2 + 501a   CK1CK2
  110b   Vmid2- 501b   Vmid2- 501b   Vmid2- 501b   Vmid2 - 501b   CK1CK2
  108a   VP +/VN + 502a   VP +/VN + 502a   VP +/VN + 502a   VP +/VN + 502a   CK1ACK1BCK2
  108b   VN -/VP - 502b   VN -/VP - 502b   VN -/VP - 502b   VN -/VP - 502b   CK1ACK1BCK2
  501a   Cf +   Cf +   Cf +   Cf + Cf - Cf - Cf - Cf -   CHCK1CHCK2
  501b   Cf -   Cf -   Cf -   Cf - Cf + Cf + Cf + Cf +   CHCK1CHCK2
  502a   Cf +   Cf +   Cf +   Cf + Cf - Cf - Cf - Cf -   CHCK1CHCK2
  502b   Cf -   Cf -   Cf -   Cf - Cf + Cf + Cf + Cf +   CHCK1CHCK2
图5c示出图5b所示电路的时序图，特别是示出了CKIN 560、DIN 562(1110001110…)、CK1 564、CK2 566、CK1A 568a、CK1B 568b、CHCK 570、CHCK1 572、CHCK2 574的时序。其中，CK1A、CK1B的方向(Sense)根据CHCK翻转。所需求的下沿取决于对于特定技术和电路设计的逻辑速度和负荷。
图6示出-个功能相当的电路600，其大体上按相同的方式运作，但是将开关110a和501a组合成开关601a，将开关108a和502a组合成开关602a，将开关110b和501b组合成开关601b，将开关108b和502b组合成开关602b。这使得电路中开关较少，虽然使得电路更复杂。电路被设计成使用下表6所述的改进的时序。
表6图6所示简化DAC电路的八相位时序的开关位置及时钟相位
连接到
开关  在Phi1中(充电) 在Phi2中(放电) 在Phi3中(充电) 在Phi4中(放电) 在Phi5中(充电) 在Phi6中(放电) 在Phi7中(充电) 在Phi8中(放电)
601a  Vmid2+ Cf + Vmid2+ Cf + Vmid2+ Cf - Vmid2+ Cf -
601b  Vmid2- Cf - Vmid2- Cf - Vmid2- Cf + Vmid2- Cf +
602a  VP +/VN + Cf + VP +/VN + Cf + VN +/VP + Cf - VN +/VP + Cf
602b  VN -/VP- Cf - VN -/VP - Cf - VP -/VN - Cf + VP -/VN - Cf +
在图5和图6所示的电路中，开关电容可以被看成“被倒换(beingchopped)”，也就是交替着与电路的其余部分进行交换连接。
图7示出一个运算放大器和开关电容都被倒换的电路700。对于参考电源的负荷，开关701a、702a、701b和702b分别实现图6开关中601a、602a、601b和602b的功能。然而，倒换运算放大器的连接的优点(如前述参考现有技术图4进行的讨论)是：抑制有效输入偏置电压，也就是闪烁噪声或电源耦合的低频调制；并且与图5相比较，其无需额外的开关即可实现。
表7给出图7所示DAC700的时序。
表7图7所示倒换运算放大器电路的八相位时序的开关位置及时钟相位
连接
开关 在Phi1中(充电) 在Phi2中(放电) 在Phi3中(充电) 在Phi4中(放电) 在Phi5中(充电) 在Phi6中(放电) 在Phi7中(充电) 在Phi8中(放电)
110a Vmid2+ 701a Vmid2+ 701a Vmid2+ 701a Vmid2+ 701a
110b Vmid2- 701b Vmid2- 701b Vmid2- 701b Vmid2- 701b
108a VP +/VN + 702a VP +/VN + 702a VN +/VP + 702a VN +/VP + 702a
108b VN -/VP - 702b VN -/VP - 702b VP -/VN - 702b VP -/VN - 702b
501a Cf + Cf + Cf + Cf + Cf - Cf - Cf - Cf -
501b Cf - Cf - Cf - Cf - Cf + Cf + Cf + Cf +
502a Cf + Cf + Cf + Cf + Cf - Cf - Cf - Cf -
502b Cf - Cf - Cf - Cf - Cf + Cf + Cf + Cf +
图5、6、7所示的电路中的每一个都可以扩展为多位DACs，图8给出一个实例。广义讲，图8所示DAC 800是图7所示DAC 700的改进，正如同图3所示DAC 300是图2所示DAC 200的改进。
下表8给出图8所示DAC 800的时钟方案。
表8图8所示运算放大器倒换、多位DAC电路的八相位时序的开关位置
                       及时钟相位
连接
开关 在Phi1中(充电) 在Phi2中(放电)  在Phi3中(充电) 在Phi4中(放电) 在Phi5中(充电) 在Phi6中(放电) 在Phi7中(充电) 在Phi8中(放电)
110a Vmid2+ 701a  Vmid2+ 701a Vmid2+ 701a Vmid2+ 701a
110b Vmid2- 701b  Vmid2- 701b Vmid2- 701b Vmid2- 701b
108a VP +/VN + 702a  VP +/VN + 702a VN +/VP + 702a VN +/VP + 702a
108b VN -/VP - 702b  VN -/VP - 702b VP -/VN - 702b VP -/VN - 702b
110aa Vmid2+ 701a  Vmid2+ 701a Vmid2+ 701a Vmid2+ 701a
110bb Vmid2- 701b  Vmid2- 701b Vmid2- 701b Vmid2- 701b
108aa VP +/VN + 702a  VP +/VN + 702a VN +/VP + 702a VN +/VP + 702a
108bb VN -/VP - 702b  VN -/VP - 702b VN -/VP - 702b VP -/VN - 702b
…..
801a Cf + Cf +  Cf + Cf + Cf - Cf - Cf - Cf -
801b Cf - Cf -  Cf - Cf - Cf + Cf + Cf + Cf +
802a Cf + Cf +  Cf + Cf + Cf - Cf - Cf - Cf -
802b Cf - Cf -  Cf - Cf - Cf + Cf + Cf + Cf +
虽然在图8中，对于每个电路800a、800b(简化)，仅仅给出两个增加的电容106aa、106bb和对应的两对增加的开关108aa、108bb、110aa、110bb，实际上，可以为每个差分信号处理电路部分提供多个增加的电容。因此，等效地，图6中的开关电容C2可以由电容阵列取代。阵列中的每个电容可以是或不是加权二进制的。在实施例中LSB电容是加权二进制的，但是MSB电容是等权重的，以随机方式使用以减小不匹配的效应。用于表6、7和8的时钟方案的时钟产生器可以按图5b所描述的时钟产生电路相类似的方式来构造。
如前所述，对于多位编码器，通常在组合(banks)中存在多个电容，例如配置成加权二进制阵列。此时，对阵列中的大电容来说，VP/VN开关控制信号通常变化缓慢，接近于输出信号，仅“LSB(最低有效位，LeastSignificant Bit)”电容表现出高频切换性。因此，在此情况下，有理由假定每个组合中的最大的电容的驱动在几个时钟周期上将是恒定的。此时，VP上因为最大的电容而出现的负荷平均来说是信号无关的，并且应该表现出很小或没有频率漂移量子化噪声音调(quantisation noisetones)。越小的电容具有越高频的活动性，因此也应该表现出这些音调，但是电容越小，因而发生的基带成分也将越小。VP和VN参考电压输入之上的小量的高频能量很容易被退耦。
上面的分析仅仅对应于Δ-∑输入的音频频率成分的处理了平均的m的效应。然而，Δ-∑技术无需移除量子化噪声，仅将其移向高频。倒换技术将fs/4附近的充电需要的成分的频率偏移到音频频率，增加基带噪声而不增加失真或串绕。下面的近似分析将说明这不是一个大问题。
一位调制器小信号的总的量子化噪声是方波，其幅值等于尖峰音频信号，也就是最大正弦波之上+3dB(忽略由于实际最大调制指标是亚统一(sub-unity)而产生的小的修正)。对于设计良好的高阶调制器，音频带宽之上的量子化噪声几乎是扁平的。这意味着fs/4附近的音频带宽内的量子化噪声能量将是以超采样率(如64或18dB)分开的+3dB信号的级数。倒换技术将充电需要的这些fs/4成分的频率偏移到音频频率。因此，随后的Vref电流，替代由于0dB正弦波而出现的电流，将类似于由于试图输出能量仅仅是小于0dB正弦波15dB的基带噪声信号而产生的电流，减小该技术的有益效果。然而，对于多位运作，噪声的频谱密度已经以2N 压缩，N是二进制阵列中电容的数目，比如5，给出fs/4的30dB的小量子化噪声。通过比较多位操作没有给传统调制器的信号相关负荷电流带来很多不同。因此，相比于传统多位调制器，整体上(本实例)能够预期在音频带VP负荷电流变化方面得到45dB的改进。这支持这些量子化噪声失真对性能并不会产生很大限制的观点。
严格来讲，最好的负荷平均仅发生在VPΔ-∑控制信号的“随机”频谱。例如，如果Δ-∑控制信号具有接近fs/4的声调，这些会出现在VP负荷电流，频率漂移fs/4进入到低频基带。对于设计良好的高阶Δ-∑调制器，这些声调并非缺陷，但是对将来的高品质系统将成为缺陷，为减小这些效应的可能性，“倒换”可以是随机的，例如根据伪随机序列产生器产生的伪随机序列将每个C2的开关切换到正或负参考电压。
本领域普通技术人员可以知道上述电路有多种可能的变化。如上述差分DAC电路使用一对运算放大器102a、102b，但是普通技术人员可以知道可以采用单个差分输入、差分输出放大器来替代一对运算放大器。
虽然DAC电路被描述为具Δ-∑数字控制技术，但是电路的应用并不局限于采用所述技术产生开关控制波形的方案。例如可以采用其他数字滤波获取技术(digital filter-derive technique)或PWM或从存储器找回适当的脉冲序列，例如数字声音或其他合成。
本领域普通技术人员可以进一步知道上述DAC电路可以被其他系统集成。例如一个或多个上述DAC电路可以在开关电容Δ-∑模数转换器内集成在一个或多个反馈元件中。例如，本领域普通技术人员可以理解Δ-∑模数转换器可以通过增加一个积分器和数字滤波器到上述DAC电路中之一而构成。
以上所述仅为本发明的优选实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。

Claims (11)

1、一种差分开关电容数模转换电路，其包括：
第一和第二差分信号电路部分，分别用于提供相对于参考值为正和负的信号输出；
至少一个第一参考电压输入和至少一个第二参考电压输入，分别用于接收相对于参考值为正和负的参考电压；且
所述第一和第二电路部分中每个均包括一个带一个反馈电容的放大器、一个第二电容以及一个开关，所述开关用于可切换地将所述第二电容耦合到一个选定的参考电压输入为所述第二电容充电，或将所述第二电容耦合到所述反馈电容与所述反馈电容分享电荷；
其中，所述第一电路部分的所述开关进一步被配置为连接所述第一电路部分的所述第二电容，以与所述第二电路部分的所述反馈电容分享电荷；所述第二电路部分的所述开关进一步被配置为连接所述第二电路部分的所述第二电容，以与所述第一电路部分的反所述馈电容分享电荷。
2、如权利要求1所述的差分开关电容数模转换电路，其特征在于：进一步包括用于控制所述第一和第二电路部分的所述开关控制器，所述开关控制器被配置为控制所述各开关实现重复的充电-放电周期，在所述周期内，所述第二电容被充电然后与所述反馈电容分享电荷；所述开关控制器还被配置为控制所述第一电路部分的所述开关在每个所述充电-放电周期的第二部分交替，使其在所述第一电路部分的所述第二电容与所述第一电路部分的所述反馈电容分享电荷的连接和与所述第二电路部分的所述反馈电容分享电荷的连接之间交替；并且控制所述第二电路部分的所述开关在每个所述充电-放电周期的第二部分交替，使其在所述第二电路部分的第二电容与第二电路部分的反馈电容分享电荷的连接和与所述第一电路部分的所述反馈电容分享电荷的连接之间交替。
3、如权利要求2所述的差分开关电容数模转换电路，其特征在于：所述开关控制器被配置为控制所述开关以实现所述第二电容交替在所述第一和第二参考电压输入充电。
4、如权利要求3所述的差分开关电容数模转换电路，其特征在于：所述开关控制器被配置为实现所述第二电容在每个所述充电-放电周期第二部分与所述交替电荷分享同步地交替充电。
5、如权利要求1所述的差分开关电容数模转换电路，其特征在于：进一步包括一个用于控制所述第一和第二电路部分的开关控制器，所述开关控制器被配置为控制各开关以实现重复的充电-放电周期，在所述周期内所述第二电容被充电然后与所述反馈电容分享电荷；所述开关控制器还被配置为控制所述第一电路部分的开关根据伪随机序列在所述第一电路部分的所述第二电容与所述第一电路部分的所述反馈电容分享电荷的连接和与所述第二电路部分的所述反馈电容分享电荷的连接之间交替；并被配置为控制所述第二电路部分的所述开关根据伪随机序列在所述第二电路部分的所述第二电容与所述第二电路部分的所述反馈电容分享电荷的连接和与所述第一电路部分的所述反馈电容分享电荷的连接之间交替。
6、如权利要求2至5中任一项所述的差分开关电容数模转换电路，其特征在于：所述开关控制器具有数字信号输入；且所述开关控制器被配置为响应数字信号输入端的信号而控制所述开关来为所述第二电容充电。
7、如前述权利要求中任一项所述的差分开关电容数模转换电路，其特征在于：对于每个第一和第二电路部分，进一步包括多个所述第二电容；每个所述第二电容都可切换地连接到一个选定的参考电压输入、所述第一电路部分的所述反馈电容或所述第二电路部分的所述反馈电容。
8、如前述权利要求中任一项所述的差分开关电容数模转换电路，其特征在于：对于第一和第二电路部分，均进一步包括被配置为有效交换所述第一和第二电路部分的放大器的一个放大器开关。
9、一种差分开关电容电路，其包括基于正和负参考电压分别提供正和负差分信号输出的正和负电路部分，每个正和负电路部分均包括一个带一个反馈电容的运算放大器、和至少一个开关电容；所述开关电容可连接所述正和负参考电压之一以存储电荷，也可连接所述正和负信号节点之一以将前述存储的电荷释放到所述反馈电容；其特征在于，所述正和负电路部分的开关电容八相位的时序切换；所述时序包括四个连续的充电-放电周期，其中，在第一对充电-放电周期内所述开关电容被连接到正信号节点，在第二对充电-放电周期内所述开关电容被连接到负信号节点。
10、一种运行差分数模转换电路的方法，以减小与数模转换电路配合的参考电源的信号相关负荷，所述数模转换电路包括正和负信号处理设备，每个所述设备均具有一个耦合到正和负信号节点的反馈电容和一个可切换地耦合到参考电源以充电或耦合到所述信号节点以将电荷释放到所述反馈电容的所述第二电容，
所述方法的特征在于，该方法重复包括：
将所述第二电容耦合到所述参考电源以充电；
将所述第二电容交替耦合到所述正和负信号节点之一以释放所存储的电荷到所述反馈电容；
就多个充电-放电周期平均来说，所述数模转换电路从参考电源汲取的电荷大体恒定。
11、如权利要求10所述的运行差分数模转换电路的方法，其特征在于：在每个第二充电-放电周期内，每个所述第二电容交替耦合到正和负信号节点之一。
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