CN1051415C - 把1位数字数据信号转化为模拟数据的信号处理电路 - Google Patents

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Abstract

本发明所涉及的1比特数/模变换电路包括RZ信号输出电路和PRZ信号输出电路，所说的RZ信号输出电路接受按规定频率取样的1比特数字数据，将此1比特数字数据变换成第一RZ信号和与此第一RZ信号有互补关系的第二RZ信号，而且将这些第一RZ信号和第二RZ信号相互错开规定频率的1以上的整数倍并输出；所说的PRZ信号输出电路接受第一RZ信号和第二RZ信号，将这些第一RZ信号和第二RZ信号进行加法运算，输出属于PRZ信号的信号。

Description

把1位数字数据信号转化为模拟数据的信号处理电路
本发明特别涉及一种带超取样型数/模变换器的1比特数/模变换电路。
将模拟信号编码成取样值的数字数据时，根据乃奎斯特定理，如相对信号频带fB设定二倍的取样频率，则可知不损坏原信号的信息。因此一般的数/模变换器的取样频率fs设定为信号频带fB的2.2-2.4倍左右。
因而，模/数变换器的变换精度，如果元件精度无问题，可认为由变换比特率P(分辨率)决定。
对此，近来开发出即使小的变换比特数也能得到高的变换精度的超取样型数/模变换器并正在实用化。单纯的超取样型数/模变换的SN比(信噪比)的最大值(S/N)max用下面(1)式表示
(S/N)max＝3/2·22p(fs/2fB)……(1)
从式(1)可见，数/模变换器的SN比，将比特数P提高1比特就改善6dB，而使取样频率fs变成2倍，就改善3dB。由此关系可见，将取样频率fs变成4倍时的SN比的改善程度与将比特数提高1比特时相同。换言之，每当取样频率fs变成4倍，只把比特数减少一个，而变换精度不变。在超取样型数/模变换器中，利用此关系，将取样频率fs设定得比信号频带fB高很多，即使少的比特数P也能得到足够的变换精度。
目前用于音频的数/模变换器，通常取样频率fs为44.1KHz，比特数P是16比特。将此常规的数/模变换器作为超取样型，而且假定比特常数P为1比特。这时，必需的取样频率(下面称之为超取样频率fos)从(1)式可知为47×1012Hz。然而47×1012Hz这样的频率fos难以实现。
因此，正在用更现实的方法对超取样型1比特数/模变换器进行各种开发。其中之一是使用∑Δ(sigma-delta)调制的数/模变换器。作为实例，有PETERJ.A.NAUS等在IEEE固态电路期刊，卷SC-22，第3期，第390-394页，1987年6月，上发表的“数字音响用的立体声16位CMOS转换器(A CMOSStereo 16-bit D/A Converter for Digital Audio)”。
下面对使用∑Δ(sigma-delta)调制的超取样型数/模变换器进行说明。
已输入取样频率fs的多比特的数字数据首先用数字滤波器上取样为上述频率fs的2-8倍。接着，用插值滤波器等进一步超取样为n倍(通常n＝32-384)。这里n是取样比例，定义为n＝fos/fs。
用这样的超取样频率nfs(＝fos)，多比特的数字数据输入∑Δ调制器，在此变换成超取样频率nfs的1比特数字数据。
∑Δ的调制器的典型结构表示在图1中。
在具有此调制器的系统中，该环路滤波器的传递函数H(z)用下式表示：
H(z)＝1-(1-z-1)q……(2)
以q次∑Δ调制器的传输特性Y(z)可用下面的(3)式表示
Y(z)＝X(z)+(1-z-1)q·E(z)……(3)
在式(3)中E(z)是由1比特量化器产生的再量化噪音，通常认为频率特性是平的。为求E(z)的系数(1-z-1)q的频率特性，令
z＝ejwT(这里T＝1/(nfs))则(1-ejwT)q＝(jwT)q＝(2πjf/nfs)q.(2πf/nfs)＜＜1。因此，与超取样频率nfs比较，信号频带fB足够低，噪音在低频区变小，在使超取样比例n成为2倍的每个信号频带的SN比改善了3×(2q+1)dB。例如，如果使用二次∑Δ调制器，q＝2，使n成为2倍，则SN比改善5dB，得到与16比特相同的精度，所以如使超取样n成为100左右，则成为良好的完全能实现的值。
在超取样型数/模变换器中，由于最大限度地利用因超取样导致的分辨率(比特数)P的降低，∑Δ调制器的输出是1比特。这是因为把1比特数据变换为模拟信号的数/模变换电路的分辨率P是1比特，从而解决了因元件特性分散造成的线性误差。
但是，此1比特数/模变换电路也存在有输出的信号波形变钝、因不需要的高频成分的影响等引起的变形、因不需要的辐射引起的SN比变坏等问题。为解决这样的问题，想了各种办法。
∑Δ调制器的输出(1比特数据)通常就是NRZ(不归零)信号，已使信号成分包含在其低频(对于NRZ信号，例如参照图15B)。在1比特数/模变换器中，有足以适用的性能，为了除去不需要的高频成分，将1比特数据一次波形整形为适合于使用目的的脉冲输出。然后用模拟滤波器除去不需要的高频成分，得到模拟信号。
对上述脉冲输出使用RZ(归零)信号的例子有S.AOSHIMA在1990年11月由日本Aich出版公司出版的“无线电技术”第152-157页发表的“1位DAC的设计原理及应用技术(Thedesign concept and application technique of the originall bit DAC)”。
作为使用PRZ(极化归零(制))信号的例子有：
PETER J.A.NAUS等在IEEE固态电路期刊，卷SC-22，第3期，第390-394页，1987年6月发表的“数字音响用的立体声16位CMOS转换器(A CMOS Stereo 16-bit D/A Converter forDigital Audio )”和
Renee G.Lerch等在IEEE固态电路期刊，卷SC-26，第12期，第1920-1927页，1991年12月发表的“带宽带语音编码滤波器的单片∑ΔA/D和D/A变换器(A Monolithic∑ΔA/D andD/A Converter With Filter for Broad-Band SpeechCoding)”  。
如上所述，使用∑Δ调制器的超取样型1比特数/模变换器可通过提高取样比例n而改善SN比，进而由于数/模变换器为1比特，适合于元件精度要求不高的集成电路。
但是在具有超取样型1比特数/模的，用以将1比特数据变换为模拟信号的1比特数/模变换电路中仍然存在其输出的信号波形发生钝化、变形，因不需要的辐射而使SN比恶化等问题。
图2是对脉冲输出使用NRZ(不归零)信号的1比特数/模变换电路的电路图。
这种数/模变换电路的输出波形如图3所示，由于输出矩形波的前沿/后沿的速率受限，距理想波形产生一偏移a。为简单起见，假定前沿/后沿是直线，其倾斜分别是Δ/t1、-Δ/t2，由于与理想波形的偏移，而产生直流偏移：
DC偏移＝(t2-t1)N/2(N为每秒的脉冲数)。此偏移与每秒的脉冲数成比例。如图3所示，这是因为输入数/模变换电路数字数据如是0附近的信号，DC偏移变大。也就是说因为每单位时间脉冲数多。
如是±最大标度(以下称为FS)附近的信号，脉冲数少，成为图4所示的传输特性，发生二次变形。
如图5所示此二次变形，能通过使成为差动方式而消除。
然而由于元件特性不一致，故难以完全消除，总要多少有些变形。
而且由于是差动方式，在不能将模拟滤波器内藏于LSI中时，引线数要增加。由于电容和电阻数也增加使成本提高。而即使把模拟滤波器藏于LSI内，由于所集成的电容和电阻总数增加，也使最高成本提高。
本发明的第一个目的是提供一种即使不使用差动式模拟滤波器也能获得足够精度的良好的模拟输出的1比特数/模变换电路。
本发明的第二个目的是提供一种即使用模拟加法器或者对模拟滤波器有低通过速度的运算放大器，也能获得足够变换精度的1比特数/模变换电路。
本发明的第三个目的是提供一种具有自身能充分抑制频带外的高频成分的1比特数/模变换电路。
为实现上述目的，在本发明中接受1比特数字数据，把此1比特数字数据变换为第一RZ信号和与其具有互补关系的第二RZ信号，而且使这些第一、第二RZ信号相互错开输出，以便将已相互错开的第一、第二RZ信号相加。
图1是∑Δ调制器的典型结构图。
图2是使用NRZ信号的现有的1比特数/模变换电路的电路图。
图3是图2所示电路的输出波形图。
图4是图2所示电路的传输特性图。
图5是表示使图2所示电路为差动式的实例的电路图。
图6是本发明所用的数/模变换器的典型结构的方框图。
图7是本发明第一实施例所涉及的1比特数/模变换电路的电路图。
图8是按移位加法方式的频率特性图。
图9是表示图7所示电路的实际脉冲输出的频率特性的特性图。
图10是表示图7所示电路的输入波形和输出波形的信号波形图。
图11是本发明第二实施例所涉及的1比特数/模变换电路的电路图。
图12是表示图11所示电路的输入波形和输出波形的波形图。
图13是本发明第三实施例所涉及的1比特数/模变换电路的电路图。
图14是本发明第四实施例所涉及的1比特数/模变换电路的电路图。
图15是本发明第五实施例所涉及的1比特数/模变换电路的电路图。
图16是本发明第六实施例所涉及的1比特数/模变换电路的电路图。
图17是本发明第七实施例所涉及的1比特数/模变换电路的电路图。
图18是连接到本发明的1比特数/模变换电路的，第一实施例所涉及的模拟滤波器的电路图。
图19是第二实施例所涉及的模拟滤波器的电路图。
图20是第三实施例所涉及的模拟滤波器的电路图。
图21是第四实施例所涉及的模拟滤波器的电路图。
图22是本发明第八实施例所涉及的1比特数/模变换电路的电路图。
图23是本发明第九实施例涉及的1比特数/模变换电路的电路图。
图24是本发明的第十实施例涉及的1比特数/模变换电路的电路图。
图25是本发明第十一实施例涉及的1比特数/模变换电路的电路图。
图26是本发明第十二实施例涉及的1比特数/模变换电路的电路图。
图27是本发明第十三实施例涉及的1比特数/模变换电路的电路图。
图28是本发明的应用例所涉及的1比特数/模变换电路的电路图。
图29是表示图28所示电路的脉冲输出的频率特性的特性图。
图30是表示图28所示电路的输入波形和输出波形的波形图。
下面将参照附图对本发明实施例中所涉及的1比特数/模变换电路进行说明。在此说明中，全部图中相同部分使用相同的参照符号，不再重复说明。
图6示出本发明所用的数/模变换器的典型结构的方框图。
如图6所示，数/模变换器设置有：电路部分1和电路部分2，电路部分1用以接受多比特的数字数据信号(以下简称为MB-DD)，将此MB-DD变换为1比特的数字数据(以下简称为1B-DD)，并输出变换得到的1B-DD，电路部分2用以接受1B-DD，将此1B-DD变换为模拟信号并输出变换得到的模拟信号。
电路部分1最好由下述结构组成。
电路部分1包括数字滤波器3，此数字滤波器3用以接受按取样频率fs取样的MB-DD，将此MB-DD进一步按照频率fs的2倍-8倍的频率2-8fs进行上取样，并输出已上取样的MB-DD。将已上取样的MB-DD输入插值滤波器4。插值滤波器4按照频率fs的n倍(通常n＝32-384)的频率nfs将已上取样的MB-DD进行超取样，并输出已超取样的MB-DD。将已超取样的MB-DD输入∑Δ调制器5。∑Δ调制器5将已取样的MB-DD按照频率nfs变换成取样的1B-DD并输出。
电路部分2最好由如下结构组成。
电路部分2包括用以接受已变换的1B-DD并将此1B-DD变换成脉冲输出的1比特数/模变换电路6。
将脉冲输出再输入模拟滤波器7。模拟滤波器7将脉冲输出变换成模拟输出并输出。
上述结构的数/模变换器属于超取样型的数/模变换器。在制作这样的数/模变换器时，与本发明最相关的部件是1比特数/模变换电路6。被图6所示的虚线框8所包围的部分也与本发明相关。虚线框8中不仅有变换电路6，还有模拟滤波器7，其理由通过对下述几个实例的说明即可明了。
图7是表示本发明的1比特数/模变换电路的最基本结构的结构图。
首先参照图7对本发明所涉及的1比特数/模变换电路的用以达到本发明目的的结构及其原理进行说明。
图7是本发明第一实施例所涉及的1比特数/模变换电路的电路图。
如图7所示，1比特数/模变换电路6主要由NRZ/RZ变换电路10和加法电路11构成，所说的NRZ/RZ变换电路10用以接受作为NRZ信号的1比特数字数据(1B-DD)，将此1B-DD变换成RZ信号和与此RZ信号有互补关系的 RZc’信号等两个信号，而且将此已变换的RZ信号加 RZc’信号相互错开时标CK的时钟脉冲的整数倍并输出；所说的加法电路11用以接受RZ信号和 RZc’信号，再将这些信号进行模拟加法，并输出已改良的PRZ信号(下面称为MPRZ信号)。此构成是基本的，在图7中示出具有使RZ信号和 RZc’信号进行中间转换的缓冲电路12的实例。缓冲电路12不一定要安装，但将RZ信号和 RZc’信号用缓冲电路12进行中间转换后再输入加法电路11更好些。
变换电路10用来把已变换的RZ信号和 RZc’信号相互错开时钟脉冲的整数倍并输出，具体来说，它由如下结构组成。
变换电路10包括分割电路13，此分割电路13用以接受1B-DD(NRZ信号)，将此1B-DD信号分割成NRZ信号和使此NRZ信号反相的 NRZ’信号，并输出已分割的NRZ信号和 NRZ’信号。将NRZ信号和 NRZ’信号输入延迟电路14。延迟电路14使NRZ信号和 NRZ’信号中的任一个延迟时钟脉冲的整数倍并输出。在图7中示出将 NRZ’信号延迟时钟脉冲的整数倍并输出的实例。也可像这样来延迟NRZ信号。
延迟电路14包括移位电路15。移位电路15输入频率nfs的时标CK，检测此时标CK，此外把已输入的 NRZ信号像时标CK的时钟脉冲1个、2个、3个……这样只延迟时钟脉冲的K倍(K是大于1的整数)。就这样由NRZ信号产生只延迟时钟脉冲整数倍的 NRZ信号并输出。移位电路15可由例如D一触发器、移位寄存器等电路构成。
将NRZ信号和 NRZ’信号输入RZ/ RZC信号发生电路16。发生电路16包括双输入型与门电路17和双输入型与非门电路18。在与门电路17的一输入端输入1B-DD(NRZ信号)，在其另一输入端输入使时标CK反相的时钟脉冲(称为反相时钟脉冲)。与门电路17是取1B-DD和反相时钟脉冲的逻辑和，使产生RZ信号并输出。
在与非门18的一输入端输入 NRZ’信号，在其另一输入端输入使时标CK反相的时钟脉冲(称为反相时钟脉冲)。与非门18取 NRZ’信号与反相时钟脉冲的逻辑和并使之反转，产生与RZ信号有互补关系的 RZC’信号，再将其输出。
将RZ信号和 RZC’信号输入缓冲电路12。用反相器19对RZ信号进行波形修正，用反相器20对 RZC’信号进行波形修正。
将已放大的RZ信号和 RZC’信号输入加法电路11。加法电路11包括输入电阻21、22、反相放大器23。将RZ信号输入到电阻21的一端，将 RZC’信号输入到电阻22的一端。电阻21的另一端和电阻22的另一端互相连接。此接点连接到反相放大器23的反相输入端(-)。这就使RZ信号和 RZc’信号同时输入反相放大器23的反相端(-)。反相放大器23的非反相输入端(+)接地。从而，反相放大器23由RZ信号和 RZC’信号产生三值的MPRZ信号，并将其用为脉冲输出进行输出。连接在反相放大器23的输出端和反相输入端(-)的电阻24是反馈电阻。
图8是表示按移位加法方式的频率特性的特性图。
如图8所示，脉冲以周期nfs重复相同的形状。然而，再量化噪音在周期nfs处具有峰值，在上述周期nfs一半的位置，即nfs/2和3nfs/2处展示出成为0这样的能量分布。这是因为基本上把相互只错开时钟脉冲的整数倍的许多RZ信号相加造成的。
据此特性指导电路的频率特性，此电路输出作为实际输出的具有脉冲波形的PRZ信号。此频率特性成为图9所示那样。
如图9所示，由于再量化噪音在nfs/2这样的周期nfs一半处为0，所以其能量减少。从而使再量化噪音减少。
在本发明中由于是将RZ信号和与RZ信号有互补关系的RZC’信号只相互错开时钟脉冲的整数倍后再相加，所以获得下述这样的效果。
如图10所示，MPRZ信号的脉冲数变小。此脉冲数减少的效果特别在0附近的信号时大。因而能抑制不需要的辐射。
像这样，在具有图7所示结构的1比特数/模变换电路6中，能同时获得降低再量化噪音、抑制不需要的辐射这样两种效果。所以本发明的1比特数/模变换电路其自身就完全能抑制不需要的高频成分。
这样的效果即使用图11所示的结构也同样能得到。
图11是本发明第二实施例所涉及的1比特数/模变换电路的电路图。
如图11所示，此第二实施例所涉及的变换电路与第一实施例所涉及的变换电路的不同之处在于在用以传输NRZ信号的电流通路中设置了移位电路15。
将图11所示的变换电路6的输出认为是脉冲时的频率特性与图7所示的变换电路6的相同。其原因是图11所示的变换电路6也是将相互只错开时钟脉冲的整数倍的许多RZ信号相加。
将图11所示电路中把延迟时间为1个时钟脉冲的输入和输出波形表示在图12中。
图12所示的MPRZ信号的脉冲波形与图10所示的MPRZ信号的脉冲波形完全相同。
由上述可知，图11所示的电路如进行和图7所示电路同样的工作，能取得与图7所示电路相同的效果。
由图10和图12所示的RZ信号、 RZc’信号、RZ信号、 RZc信号可见，图7和图11所示的NRZ/RZ变换电路10能完成像下述那样的功能。
以周期T将已取样的1B-DD(NRZ信号)输入NRZ/RZ变换电路10。已输入的1B-DD在“1”电平时，只在周期T范围内的一定时间T1产生一定电压VH，在剩余时间T-T1(＝T2)产生一定电压VL。另一方面上1B-DD为“0”电平时，在周期T的全部时间产生上述的一定电压VL。在这样条件下产生、输出的信号是RZ信号。
已输入NRZ/RZ变换电路10的1B-DD为“0”电平时，只在周期范围内的一定时间T1产生上述的一定电压VL，在剩余时间T-T1(＝T2)产生一定电压VH。另一方面上述1B-DD为“1”电平时，在周期T的全部时间产生上述的一定电压VH。在这样条件下产生、输出的信号是 RZc信号。
NRZ/RZ变换电路10将有这样关系的RZ信号和 RZc信号中的任一个延迟周期T的K倍(K是大于1的整数)，使RZ信号和 RZc信号相互错开并输出。
下面对与本发明所涉及的1比特数/模变换电路自身的各种变形有关的实施例以图7所示的变换电路6为基础进行说明。对这些实施例的说明也能适用于图11所示的变换电路6。而且各实施例间的相互组合也是可能的。
图13是本发明第三实施例所涉及的1比特数/模变换电路的电路图。
如图13所示，此第三实施例所涉及的变换电路6与第一实施例所涉及的变换电路6(图7)的差别是从分割电路13中除去反相器，并将用以获得 NRZ信号的反相器25安装在延迟电路14的后面。
然而，即使是这样的结构，也能得到与图10所示的输入、输出相同的关系。
图14是本发明第四实施例所涉及的1比特数/模变换电路的电路图。
如图14所示，此第四实施例所涉及的变换电路6与第一实施例所涉及的变换电路6的差别是在分割电路13和延迟电路14之间设置了波形修正电路26。
通常1B-DD的波形包括噪音、时钟脉动、毛刺等很杂乱。在第四实施例所涉及的变换电路中，由于设置了波形修正电路26，能把杂乱的波形修正成整齐的波形。这就使MPRZ信号的精度提高。
波形修正电路26包括设置在电流母线中的用以传输NRZ信号的D-触发器(以下简称D-FF)27和设置在电流母线中的用以传输 NRZ信号的D-FF28。杂乱的1B-DD波形借助于使用跳动小的纯净的时标CK的D-FF27，28进行修正。
在将D-FF用于波形修正电路26时，将在后面的延迟电路14中的D-FF29作为移位电路能使用起来更简单。
如图14所示，将在D-FF27和D-FF28中使用的时标CK输入到D-FF28的时标端(CK)。使D-FF28的输出端Q连接到D-FF29的输入端D。由此可见D-FF28，与D-FF29的连接状态与常规的移位寄存器的连接相同。
这里如果D-FF28和D-FF27都是上升沿触发型，由于使用相同的时标工作，可以认为其输出工作的计时是互相同时开始的。如D-FF29也是上升沿触发型，与D-FF27的输出工作的定时相比，延迟了1时标。
图15是本发明第五实施例所涉及的1比特数/模变换电路的电路图。
如图15所示，此第五实施例所涉及的变换电路6与第一实施例所涉及的变换电路6相比的差别是，从分割电路13中除去变换器，将用以获得 NRZ信号的变换器25安装在延迟电路14的后面，波形修正电路26设置在输入1B-DD的输入端和分割电路13之间。
即使在第五实施例所涉及的变换电路中由于设置了波形修正电路26，也能将1B-DD的杂乱波形修正成整齐的波形。
在波形修正电路26中使用D-FF30。在D-FF30中使用的时标CK，是与延迟电路14中的D-FF29使用的相同。因而，将D-FF30的输出端Q连接到D-FF29的输入端D后，与第四实施例一样，能简单地作为移位寄存器结构。
图16是本发明第6实施例所涉及的1比特数/模变换电路的电路图。
如图16所示，此第6实施例所涉及的变换电路6与第一实施例所涉及的变换电路6的差别是，作为延迟电路14中的移位电路，将K段K-FF31-31K分别进行级联连接。
在第6实施例所涉及的变换电路6中，如将D-FF31-31K分别进行级联连接，可将其延迟量设定为除1时标外的2时标、3时标……K时标这样的周期T的整数掊。
图17是本发明第7实施例所涉及的1比特数/模变换电路的电路图。
如图17所示，此第7实施例所涉及的变换电路6与第一实施例所涉及的变换电路6的差别是，在缓冲电路12的放大段上使用非反相缓冲器32、33，由于PRZ信号的信号电平不反相，加法电路11的运算放大器使用同相放大器34。
即使在第7实施例所涉及的变换电路6中其加法电路11输出的MPRZ信号的电平和波形，也能与第一实施例的加法电路11的相同。
下面对用以把本发明所涉及的1比特数/模变换电路输出的MPRZ信号变为模拟信号的模拟滤波器的实施例进行说明。
图18是表示与本发明所涉及的1比特数/模变换电路连接的模拟滤波器7的第一实施例的电路图。
如图18所示，模拟滤波器7由其一端接受MPRZ信号，另一端与输出端36连接的电阻35、和一端与电阻35的另一端连接，另一端接地的电容器38组成。电容器38与电阻35的接点是交流接地点。MPRZ信号相应于电容器38的容量的大小分成能通过交流接地点的和不能通过交流接地点的两部分。在此第一实施例中，设置1个电容器(无源滤波器)38，构成一阶低通滤波器。MPRZ信号由于通过这样的低通滤波器除去多余的高频成分，变换成具有模拟波形的信号(模拟信号输出)。
图19是表示与本发明所涉及的1比特数/模变换电路连接的模拟滤波器7的第二实例的电路图。
如图19所示，第二实例是设置二个图18所示的电容器38构成二阶低通滤波器。
图20是表示与本发明所涉及的1比特数/模变换电路连接的模拟滤波器7的第三实例的电路图。
如图20所示，第三实例除有图18所示的电容器38外，还有反相放大器39，进而还包括连接在反相放大器39的反相输入端和电阻35之间的电阻40、连接在反相放大器39的反相输入端和输出端的是电容器41。这些反相放大器39，电阻40和电容器41构成积分电路。所以在第三实例中也成为二阶低通滤波。电阻42是反馈电阻。
图21是表示与本发明所涉及的1比特数/模变换电路连接的模拟滤波器7的第四实例的电路图。
如图21所示，第四实例有二个图18所示的电容器38，并使20所示的积分电路与其一个结合。因而在第四实例中成为三阶低通滤波。
由于这些这样的模拟滤波器安装在1比特数/模变换电路6的后段，能将变换电路6输出的MPRZ信号置换为模拟信号。这时即使将变换电路6和模拟滤波器7相互集成电路化，或者由另外的集成电路构成模拟滤波器7，也最好把模拟滤波器7的输入端和变换电路6的输出端在电路板上相互连接。
下面对本发明所涉及的1比特数/模变换电路的、更实用而且适合于集成化形态的实施例进行说明。这里所谓更实用的而且适用于集成化的形态特别是指加法器自身具有模拟滤波器的功能，使变换电路6和模拟滤波器7相互融合的形态。此已融合的状态用方框8表示在图6中。
图22是本发明第8实施例所涉及的1比特数/模变换电路的电路图。
如图22所示，加法电路11设有电容器38，此电容器38的一端连接在用以使电阻连接点43和输入电阻44相互连接的配线上，另一端接地。电容器38和电阻44的接点是交流接地点37。在电阻接合点43上出现的电位信号相应于电容器38的容量分为能通过交流接地点37和不能通过两部分。电位信号由于通过这样的低频滤波器，一边除去多余的高频成分，一边通过输入电阻44输入反相放大器23的反相输入端。反相放大器23输出有与输入信号相应的模拟波形的信号(模拟信号输出)。
在此实施例中，加法电路11只有一个电容器(无源滤波器)38。所以加法电路11有一阶低通滤波器。
由于电容器38能使用MOS容易，所以1比特数/模变换电路和模拟滤波器容易集成化。
图23是本发明第9实施例所涉及的1比特数/模变换电路的电路图。
如图23所示，加法电路11有二个图22所示的电容器38。所以图23所示的加法电路11有二阶低通滤波器。
图24是本发明第10实施例所涉及的1比特数/模变换器的电路图。
如图24所示，加法电路11除有图22所示的电容器38之外还有使反相放大器23的反相输入端与输出端互相结合的电容器45。所以图24所示的加法电路11有二阶低通滤波器。
图25是本发明第11实施例所涉及的1比特数/模变换电路的电路图。
如图25所示，加法电路11有一个电容器38和一个电容器45。所以图25所示的加法电路11与图24所示的加法电路11一样，有二阶低通滤波器。图25所示的加法电路11与图24所示的加法电路11的不同之处是反馈电阻24设置在反相放大器23的输出端和反相输入端之间。
图26是本发明第12实施例所涉及的1比特数/模变换电路的电路图。
如图26所示，有二个电容器38和一个图24所示的是电容器45。所以图26所示的加法电路11有三阶低通滤波器。
图27是本发明第13实施例所涉及的1比特数/模变换电路的电路图。
如图27所示，有二个电容器38和一个图25所示的电容器45。所以图27所示的加法电路11有三阶低通滤波器。
下面对使用MPRZ信号的1比特数/模变换电路的应用例进行说明。
图28是本发明应用例所涉及的1比特数/模变换电路的电路图。
如图28所示，在应用例所涉及的变换电路中。将MPRZ信号和与此MPRZ信号是相同性质而且只延迟时标整数倍的MPRZ’信号用加法电路11进行模拟加法运算。
为了产生MPRZ信号和MPRZ’信号要有4个信号。为了产生这4个信号，延迟电路14具有将NRZ信号、 NRZ信号分别分割成2个，得到二个NRZ信号、二个 NRZ信号的功能。进而使这些信号延迟，作为一个例子，输出NRZ信号、NRZ’信号、 NRZ’信号、 NRZ”信号。由NRZ信号建立RZ信号，由NRZ’信号建立RZ’信号。同样由 NRZ’信号建立 RZc信号，由 NRZ”信号建立 RZc”号。
MPRZ信号是将RZ信号和 RZc信号进行模拟加法运算得到的。而MPRZ’信号是将RZ’信号和R Zc”信号进行模拟加法运算而得到的。
在图28所示的加法电路11中同时对RZ信号 RZc’信号、RZ’信号、 RZc”信号进行加法运算，结果就相当于对MPRZ信号和MPRZ’信号进行模拟加法运算。所以输出移位加法输出。
图28所示变换电路的频率特性示于图29中，其输入和输出波形表示在图30中。
如图29所示，在图28所示的变换电路中，通过对相互错开时标的整数倍的MPRZ信号和MPRZ’信号进行加法运算，再量化噪音与图7所示的变换电路相比进一步减少了。再如图30所示，其移位加法输出的脉冲数与图7等所示的变换电路相比多了一些。
所以，此应用例对于特别希望再量化噪音更小时是有效的。
如上所述，用实施例说明本发明，但下述这样的变形也是可能的。
图17示出本发明所用的数/模变器的较好的实施例。
但是，特别在电路部分1中，不但可用图17所示的结构，如果是具有可将MB-DD变换成1B-DD的结构，也可用其他结构。
上述数/模变换器是这样的结构，它接受MB-DD，将此MB-DD变换成1B-DD，再将1B-DD变换成模拟信号，并输出变换得到的模拟信号。
但是，也可以使用具有这样结构的数/模变换器，它接受的不是MB-DD，而是例如1B-DD，将此1B-DD变换成模拟信号，再输出变换得到的模拟信号。
本发明的用以达到发明目的结构及其原理，在将数字信号变换成模拟信号时是非常令人满意的，在将模拟信号变换成数字信号时也能使用。
如上所述，本发明所涉及的1比特数/模变换电路其自身完全能抑制频带的高频成分。所以将此1比特数/模变换器的输出输入模拟加法器或模拟滤波器时，即使在构成它们的运算放大器中使用转换速率低的运算放大器也能得到足够的变换精度。所以即使不使用差动式模拟滤波器，也能提供一种能得到精度足够的良好的模拟输出的1比特数/模变换电路。

Claims (11)

1.一种把按周期T取样的1比特数字数据变换成模拟数据的信号处理电路，其特征在于它包括：
分割电路，用来接受所说的1比特数字数据，用来向第一信号线输出第一输出，也用来向第二信号线输出第二输出，第一信号线的第一相移量与第二信号线的第二相移量不同；
第一反相器，与所说的第一信号线相连；
第一门电路，它有一个与所说的第一信号线相连的与门，用来产生第一归零信号，当所说的1比特数字数据代表电平“1”时，在确定的时间T1内所说的第一归零信号代表第一电平VH，在时间T-T1内所说的第一归零信号代表第二电平VL，当所说的1比特数字数据代表电平“0”时，在所说的确定时间T1内所说的第一归零信号代表第二电平VL；
第二门电路，有一个与所说的第一反相器相连的与非门，用来产生第二归零信号，当所说的1比特数字数据代表所说的电平“0”时，在确定的时间T1内，所说的第一归零信号代表所说的第二电平VL，在时间T-T1内，所说的第一归零信号代表第一电平VH，当所说的1比特数字数据代表所说的电平“1”时，在所说的确定时间T1内，所说的第一归零信号代表所说的第二电平VH；和
加法电路，有一个相加点和至少一个低通滤波器，用来把所说的第一和第二归零信号相加。
2.按照权利要求1所说的信号处理电路，其特征在于所说的第一相移量与所说的第二相移量的差是所说的周期T的整数倍。
3.按照权利要求2所说的信号处理电路，其特征在于还包括：
第一缓冲电路，它连接在所说的第一门电路的输出端与加法电路之间，所说的第一缓冲电路包括第二反相器；和
第二缓冲电路，它连接在所说的第二门电路的输出端与加法电路之间，所说的第二缓冲电路包括第三反相器。
4.按照权利要求3所述的信号处理电路，还包括：
第三缓冲电路，它的输入为所述分割装置的所述第一输出并向所述第一信号线输出第一缓冲信号，它还包括至少一个延时触发器；
第四缓冲电路，它的输入为所述分割装置的所述第二输出并向所述第二信号线输出第二缓冲信号，它还包括至少一个延时触发器；
其特征在于所说的第三缓冲电路的相移量等于所说的第四缓冲电路的相移量。
5.按照权利要求3所述的信号处理电路，其特征在于所说的加法电路包括：
第一电阻，它与所说的加法电路的第一输入端相连；
第二电阻，它与所说的加法电路的第二输入端相连；
相加点，用来把通过所说的第一电阻的信号和通过所说的第二电阻的信号相加；和
反相运算放大器，它与所说的相加点相连。
6.按照权利要求5所说的信号处理电路，其特征在于所说的加法电路还包括与所说的相加点相连的第一无源滤波器，所说的第一无源滤波器有第三电阻和第一电容器。
7.按照权利要求6所说的信号处理电路，其特征在于所说的加法电路还包括与所说的相加点相连的第二无源滤波器，所说的第二无源滤波器有第四电阻和第二电容器，并且所说的第一和第二无源滤波器串联到所述运算放大器上。
8.按照权利要求6或7所说的信号处理电路，其特征在于所说的反相运算放大器的输出端通过第三电容器与所说的反相运算放大器的反相输入端相连。
9.按照权利要求8所说的信号处理电路，其特征在于反馈电阻连接到所说的反相运算放大器的反相输入端和输出端。
10.按照权利要求2所说的信号处理电路，其特征在于还包括：
第一缓冲电路，它连接到所说的第一门电路的输出端和加法电路之间，所说的第一缓冲电路有第一放大器；和
第二缓冲电路，它连接到所说的第二门电路的输出端和加法电路之间，所说的第二缓冲电路有第二放大器。
11.按照权利要求10所说的信号处理电路，其特征在于所说的加法电路包括：
第一电阻，它与所说的加法电路的第一输入端相连；
第二电阻，它与所说的加法电路的第二输入端相连；
相加点，用来把通过所说的第一电阻的信号与通过所说的第二电阻的信号相加；和
同相运算放大器，它与所说的相加点相连。
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