KR0162112B1

KR0162112B1 - 신호 처리 회로

Info

Publication number: KR0162112B1
Application number: KR1019940017606A
Authority: KR
Inventors: 도시타카 후쿠나가; 미쯔루 나가타
Original assignee: 사또오 후미오; 가부시기가이샤 도시바
Priority date: 1993-07-21
Filing date: 1994-07-21
Publication date: 1999-03-20
Also published as: JP3112605B2; JPH0738440A; US5610606A; CN1103218A; KR950004756A; CN1051415C

Abstract

본 발명에 관한 1비트 D/A 변환 회로는 소정 주파수로 샘플링되고 있는 1 비트 디지탈 데이타를 받아 이 1 비트 디지탈 데이타를 제1의 RZ 신호 및 이 제1의 RZ 신호와 상보의 관계를 갖는 제2의 RZ 신호로 변환하고, 또 이들 제1의 RZ 신호와 제2의 RZ 신호를 소정 주파수의 1 이상의 정수배로 상호 어긋나게 하여 출력하는 RZ 신호 출력 회로와, 제1의 RZ 신호와 제2 RZ 신호를 받아서 이들 제1의 RZ 신호와 제2의 RZ 신호를 가산하고, PRZ 신호에 속하는 신호를 출력하는 PRZ 신호 출력 회로를 구비한다.

Description

신호 처리 회로

제1도는 시그마 델타 변조기의 전형적인 구성을 도시하는 도면.

제2도는 NRZ 신호를 사용한 종래의 1 비트 D/A 변환 회로의 회로도.

제3도는 제2도에 도시하는 회로의 출력 파형을 도시하는 파형도.

제4도는 제2도의 회로의 전달 특성을 도시하는 도면.

제5도는 제2도의 회로를 차동 방식으로 한 예를 도시하는 회로도.

제6도는 본 발명의 사용되는 D/A 컨버터의 전형적인 구성을 도시하는 블록도.

제7도는 본 발명의 제1실시예에 관한 1 비트 D/A 변환 회로의 회로도.

제8도는 시프트 가산 방식에 의한 주파수 특성을 도시하는 특성도.

제9도는 제7도에 도시하는 회로의 실제의 펄스 출력의 주파수 특성을 도시하는 특성도.

제10도는 제7도에 도시하는 회로의 입력 파형 및 출력 파형을 도시하는 신호 파형도.

제11도는 본 발명의 제2실시예에 관한 1 비트 D/A 변환 회로의 회로도.

제12도는 제11도에 도시하는 회로의 입력 파형 및 출력 파형을 도시하는 신호 파형도.

제13도는 본 발명의 제3실시예에 관한 1 비트 D/A 변환 회로의 회로도.

제14도는 본 발명의 제4실시예에 관한 1 비트 D/A 변환 회로의 회로도.

제15도는 본 발명의 제5실시예에 관한 1 비트 D/A 변환 회로의 회로도.

제16도는 본 발명의 제6실시예에 관한 1 비트 D/A 변환 회로의 회로도.

제17도는 본 발명의 제7실시예에 관한 1 비트 D/A 변환 회로의 회로도.

제18도는 본 발명에 관한 1 비트 D/A 변환 회로에 접속되는 제1 예에 관한 아날로그 필터의 회로도.

제19도는 제2 예에 관한 아날로그 필터의 회로도.

제20도는 제3 예에 관한 아날로그 필터의 회로도.

제21도는 제4 예에 관한 아날로그 필터의 회로도.

제22도는 본 발명의 제8 실시예에 관한 1 비트 D/A 변환 회로의 회로도.

제23도는 본 발명의 제9 실시예에 관한 1 비트 D/A 변환 회로의 회로도.

제24도는 본 발명의 제10 실시예에 관한 1 비트 D/A 변환 회로의 회로도.

제25도는 본 발명의 제11 실시예에 관한 1 비트 D/A 변환 회로의 회로도.

제26도는 본 발명의 제12 실시예에 관한 1 비트 D/A 변환 회로의 회로도.

제27도는 본 발명의 제13 실시예에 관한 1 비트 D/A 변환 회로의 회로도.

제28도는 본 발명의 응용예에 관한 1 비트 D/A 변환 회로의 회로도.

제29도는 제28도에 도시하는 회로의 펄스 출력의 주파수 특성을 도시하는 특성도.

제30도는 제28도에 도시하는 회로의 입력 파형 및 출력 파형을 도시하는 신호 파형도.

*도면의 주요부분에 대한 부호의 설명

3 : 디지탈 필터 4 : 보간 필터

5 : 시그마 델타 변조기 6 : 1 비트 D/A 변환 회로

7 : 아날로그 필터 10 : NRZ/RZ 변환 회로

11 : 가산 회로 12 : 버퍼 회로

13 : 분할 회로 14 : 지연 회로

15 : 시프트 회로 17 : AND 게이트

18 : NAND 게이트

본 발명은 특히, 오버샘플링형의 D/A 컨버터가 가지고 있는 1 비트 D/A 변환 회로에 관한 것이다.

아날로그 신호를 샘플치의 디지탈 데이타로 부호화하는 경우, 나이퀴스트의 정리에 의하여 신호 주파수 대역(f_B)에 대하여 2배의 샘플링 주파수를 설정하면 원신호의 정보를 손상하지 않는 것으로 알려져 있다. 이로 인해, 일반적인 D/A 변환기의 샘플링 주파수(f_a)는 신호 주파수 대역(f_B)의 2.2∼2.4배 정도로 설정되어 있다.

따라서, D/A 컨버터의 변환 정밀도는 소자 정밀도를 문제로 하지 않으면, 변환 비트수 p(분해능)에 의하여 결정되는 것으로 생각할 수 있다.

이것에 대하여, 최근에 적은 변환 비트수(p)로도 높은 변환 정밀도를 얻을 수 있는 오버샘플링형의 D/A 컨버터가 개발되어 상용화되고 있다. 단순한 오버샘플링형의 D/A 컨버터의 SN비의 최대치(S/N)_MAX는 하기의 (1)식으로 주어진다.

(S/N)_MAX=(3/2)2^2P{f_s/(2f_B)} …(1)

(1)식에서, D/A 컨버터의 SN비는 비트수(p)를 1비트 올리면 6 dB 개선되고, 또 샘플링 주파수(f_s)를 2배로 하면 3 dB로 개선된다. 이 관계에서 샘플링 주파수(f_s)를 4배로 했을 경우의 SN비의 개선도는 비트수(P)를 1 비트 올린 경우와 동일하다. 다시 말하면, 샘플링 주파수(f_s)를 4배로 할 때마다 비트수(p)를 1만큼 감소시켜도 변환 정밀도는 변하지 않는다. 오버샘플링형의 D/A 컨버터에서는, 이것을 이용하여 샘플링 주파수(f_s)를 신호 주파수 대역(f_B)보다도 충분히 높게 설정함으로써 적은 비트수(P)로도 충분한 변환 정밀도를 얻도록 하고 있다.

현재 오디용의 D/A 컨버터에서는 샘플링 주파수(f_s)는 44.1㎑, 비트수(p)는 16 비트의 것이 일반적이다. 이 일반적인 D/A 컨버터를 오버샘플링형으로 하고, 또 비트수(p)는 1비트로 하는 것을 가정한다. 이 때, 필요한 샘플링 주파수(이하 오버 샘플링 주파수(f_os)로 칭한다)는 (1)식에서 47×10¹²㎐로 된다. 그러나, 47×10¹²㎐라는 주파수(f_os)는 실현이 곤란하다.

그러므로, 오버샘플링형 1비트 D/A 컨버터를 보다 현실적으로 하기 위한 방법이 여러 가지 개발되는 중에 있다. 그 일예는 시그마 델타 변조를 사용한 D/A 컨버터가 있다. 그 예로서는 PETER J.A.NAUS 등의 A CMOS Stereo 16-bit D/A Converter for Digital Audio IEEE JOURNAL OF SOLID-STATE CIRCUITS, vol sc-22, NO.3, pp. 390-394, June 1987.가 있다.

시그마 델타 변조를 사용한 오버샘플링형 D/A 컨버터에 대하여 설명한다.

샘플링 주파수(f_s)로 입력된 복수 비트의 디지탈 데이타는 우선 디지탈 필터에 의하여 상기 주파수(f_s)의 2∼8배로 업샘플링된다. 계속해서 보간 필터 등으로 다시 n배(통상 n=32∼384)로 오버샘플링된다. 여기에서, n은 샘플링율이고 n=f_os/f_s로 정의된다.

이와 같은 오버 샘플링 주파수 nf_s(=f_os)로 복수 비트의 디지탈 데이타가 시그마 델타 변조기에 입력되고, 여기에서 오버샘플링 주파수(nf_s)의 1비트 디지탈 데이타로 변환된다.

시그마 델타 변환기의 전형적인 구성을 제1도에 도시한다.

이 변조기가 가지는 시스템에서는 그 루프 필터의 전달 함수를 H(z)를

H(z)=1-(1-z^-1)^q…(2)

로 하면, 이 q차의 시그마 델타 변조기의 전달 특성 Y(z)는 하기 (3)식으로 표시할 수 있다.

Y(z)=X(z)+(1-z^-1)^q·E(z) …(3)

(3)식에서 E(z)는 1비트 양자화기(Q)에서 발생하는 재양자화 노이즈로 통상 주파수 특성이 편평한으로 생각된다. E(z)의 계수(1-z^-1)^q의 주파수 특성을 구하기 위하여

z=e^jωT(여기에서, T=1/(nf_s))

로 하면,

(1-e^jωT)^q=(jωT)^q

=(2πjf/nf_s)^q·(2πf/nfs)≪1

로 된다. 따라서, 오버샘플링 주파수(nf_s)에 비해서 신호 주파수 대역(f_B)을 충분히 낮추면, 노이즈는 저주파수 영역에서 작아지고 오버샘플링율(n)을 2배로 할 때마다 신호 대역에서의 SN비는 5dB 개선되고, 16비트와 동등한 정밀도를 얻기 위해서는 오버샘플링율(n)을 100정도로 하면 좋고, 충분히 실현가능한 값이 된다.

오버샘플링형 D/A 컨버터에서는 오버샘플링에 의한 분해능(비트수)(p)의 저감을 최대한 이용하기 때문에, 시그마 델타 변조기의 출력은 1비트이다. 이로 인해 1비트 데이타를 아날로그 신호로 변환하는 D/A 변환 회로의 분해능(p)은 1비트이고, 소자의 특성의 불균일에 의한 직선성 오차의 문제가 해결된다.

그러나, 이 1비트 D/A 변환 회로가 출력하는 신호 파형이 무뎌지거나 불필요한 고주파 성분의 영향 등에 의한 변형, 불필요한 방사에 의한 SN비의 악화의 문제가 남아 있다. 이러한 문제를 해결하기 위하여 여러 가지 연구가 진행중이다.

시그마 델타 변조기의 출력(1비트 데이타)은 통상 NRZ(Non Return to Zero) 신호 그 자체이고, 이미 신호 성분을 그 저역에 포함하고 있다(NRZ 신호에 대해서는 예컨대, 제15도 B 참조). 1비트 D/A 컨버터에서는 충분한 성능을 취하고, 불필요한 고주파 성분을 제거하기 위해, 1비트 데이타를 일단 사용 목적에 적합한 펄스 출력으로 파형 정형한다. 그 후, 아날로그 필터에 의하여 불필요한 고주파 성분을 제거함으로써 아날로그 신호를 얻고 있다.

상기의 펄스 출력에 RZ(Return to Zero) 신호를 사용한 예로는 S.AOSHIMA. The design concept and application technique of the original 1 bit DAC Radio Technique, Aieh publication Co. Ltd. in Japan, pp, 152-157, November 1990. 이 있다.

또, PRZ(Polar Return to Zero)신호를 사용하는 예로는 PETER J.A.NAUS 등의 A CMOS Stereo 16-bit D/A Converter for Digital Audio IEEE JOURNAL OF SOLID-STATE CIRCUITS, vol sc-22, NO.3, pp. 390-394, June 1987. 및 Renee G. Lerch 등의 A Monolithic ∑△ A/D and D/A Converter with Filter for Broad-Band Speech Coding IEEE JOURNAL OF SOLID-STATE CIRCUITS, vol sc-26. No.12, pp. 1920-1927. December 1991.이 있다.

상술한 바와 같이 시그마 델타 변조를 사용한 오버샘플링형 1비트 D/A 컨버터는 샘플링율(n)을 높임으로써 SN비를 개선할 수 있고 또 D/A 변환이 1비트이므로 소자 정밀도가 불필요하고 집적 회로에 적합하다.

그러나, 오버 샘플링형 1비트 D/A가 갖는 1비트 데이타를 아날로그 신호로 변환하기 위한 1비트 D/A 변환 회로에 있어서, 그것이 출력하는 신호 파형이 무뎌지거나 변형이 발생하고 불필요한 방사에 의하여 SN비가 악화되는 문제가 남아 있다.

제2도는 펄스 출력에 NRZ 신호를 사용한 1비트 D/A 변환 회로의 회로도이다.

이런 종류의 D/A 변환 회로의 출력 파형은 제3도에 도시한 바와 같이 출력 구형파의 상승/하강 속도가 유한하기 때문에 이상 파형으로부터의 어긋남(a)이 발생한다. 간단히 생각하기 위하여 상승/하강은 직선이고, 그 경사가 각각 △/t1, -△/t2인 것으로 가정하면, 이 이상 파형으로부터의 어긋남에 의하여 DC 오프셋=(t2-t1)N/2(N은 1초당의 펄스수)인 DC 오프셋이 발생한다. 이 오프셋은 1초당의 펄스수에 비례한다. 이로 인해, 제3도에 도시한 바와 같이 D/A 변환 회로에 입력되는 디지탈 데이타가 0부근의 신호이면 DC 오프셋은 커진다. 즉, 단위 시간당의 펄스수가 많기 때문이다.

또, ± 풀스케일(이하 FS)에 가까운 신호이면, 펄스수가 적으므로 제4도에 도시한 바와 같은 전달 특성으로 되고, 2차 변형을 발생한다.

이 2차 변형은 제5도에 도시한 바와 같이 차동 방식으로 함으로써 해소시킬 수 있다.

그러나 소자의 특성에 불균일이 있기 때문에, 완전 해소는 어렵고, 다소의 변형이 잔존한다.

또, 차동 방식이기 때문에 아날로그 필터를 LSI에 내장하지 않을 경우에는 핀수가 증가한다. 또, 콘덴서 및 저항의 수도 증가되므로 비용이 상승한다. 또, 아날로그 필터를 LSI에 내장했을 경우에도 집적되는 콘덴서 및 저항의 합계수가 많아지므로 칩 비용이 상승한다.

본 발명의 제1목적은 차동 방식의 아날로그 필터를 사용하지 않고도 충분히 고정밀도의 아날로그 출력을 얻을 수 있는 1비트 D/A 변환 회로를 제공하는 데에 있다.

본 발명의 제2목적은 아날로그 가산기 또는 아날로그 필터에 저처리율의 연산 증폭기를 사용해도 충분한 변환 정밀도를 얻을 수 있는 1비트 D/A 변환 회로를 제공하는 것에 있다.

본 발명의 제3목적은 1비트 D/A 변환 회로 자체로 대역외 고주파 성분을 충분히 제어할 수 있는 1비트 D/A 변환 회로를 제공하는 것이다.

상기의 목적을 달성하기 위하여, 본 발명에서는 1비트 디지탈 데이타를 수신하여 1비트 디지탈 데이타를 제1 RZ 신호 및 상기 제1 RZ 신호와 상보 관계를 갖는 제2 RZ 신호로 변환하고, 또 이들 제1 및 제2 RZ 신호를 서로 다르게 출력하여 서로 다른 제1 및 제2 RZ 신호를 가산하도록 하였다.

이하 도면을 참조하여 본 발명의 실시예에 관한 1비트 D/A 변환 회로를 설명한다. 또, 본 발명에 있어서 전도면에 걸쳐서 공통 부분에는 공통의 참조 부호를 사용함으로서 중복되는 설명은 피한다.

제6도는 본 발명의 사용되는 D/A 컨버터의 전형적인 구성을 도시하는 블록도이다.

제6도에 도시한 바와 같이 D/A 컨버터는 멀티 비트의 디지탈 데이타 신호(이하 MB-DD로 약칭함)를 수신하여 이 MB-DD를 1비트의 디지탈 데이타(이하 1B-DD로 약칭함)로 변환하고 변환해서 얻은 1B-DD를 출력하는 회로부(1)와, 1B-DD를 수신하여 이 1B-DD를 아날로그 신호로 변환하고 변환해서 얻은 아날로그 신호를 출력하는 회로부(2)를 구비한다.

회로부(1)는 바람직하기로는 다음의 구성으로 이루어진다.

회로부(1)는 샘플링 주파수(f_s)에 의하여 샘플링된 MB-DD를 수신하여 이 MB-DD를 다시 주파수 fs의 2배∼8배의 주파수 2∼8 f_s에 의하여 업샘플링하고, 업샘플링된 MB-DD를 출력하는 디지탈 필터(3)를 갖는다. 업샘플링된 MB-DD는 보간 필터(4)에 입력된다. 보간 필터(4)는 업샘플링된 MB-DD를 주파수 f_s의 n배(통상 n=32∼384)의 주파수 nf_s에 의하여 오버샘플링하고, 오버샘플링된 MB-DD를 출력한다. 오버샘플링된 MB-DD는 ∑△ 변조기(5)에 입력된다. ∑△ 변조기(5)는 오버샘플링된 MB-DD를 주파수 nf_s에 의하여 샘플링되는 1B-DD로 변환하여 출력한다.

또, 회로부(2)는 바람직하게는 다음의 구성으로 이루어진다.

회로부(2)는 변환된 1B-DD를 수신하여 이 1B-DD를 펄스 출력으로 변환하는 1비트 D/A 변환 회로(6)를 가진다.

펄스 출력은 아날로그 필터(7)에 입력된다. 아날로그 필터(7)는 펄스 출력을 아날로그 출력으로 변환하여 출력한다.

상기 구성의 D/A 컨버터는 오버샘플링형의 D/A 컨버터에 속한다. 이와 같은 D/A 컨버터를 만들 때, 본 발명이 특히 관련되는 블록은 1비트 D/A 변환 회로(6)이다. 또, 제6도에 도시하는 파선(8)으로 둘러싸인 부분도 본 발명에 관련된다. 파선부(8)는 변환 회로(6)뿐만 아니라 아날로그 필터(7)도 둘러싸고 있으나, 그 이유는 후기하는 몇몇의 실시예의 설명에 의해 명백해질 것이다.

제7도는 본 발명에 관한 1 비트 D/A 변환 회로의 가장 기본적인 구성을 도시하는 구성도이다.

우선, 제7도를 참조하면서 본 발명에 관한 1 비트 D/A 변환 회로의 목적을 달성하기 위한 구성과 그 원리에 대하여 설명한다.

제7도는 본 발명의 제1실시예에 관한 1 비트 D/A 변환 회로의 회로도이다.

제7도에 도시한 바와 같이 1 비트 D/A 변환 회로(6)는 주로 NRZ 신호인 1비트 디지탈 데이타(1B-DD)를 수신하여 이 1B-DD를 RZ 신호 및 이 RZ 신호와 상보의 관계가 있는 RZc(BAR) 신호의 2개의 신호로 변환하고, 또 변환된 RZ신호와 RZc(BAR) 신호를 서로 클록(CK)의 클록 펄스의 정수배로 어긋나게 하고 출력하는 NRZ/RZ 변환 회로(10)와 RZ 신호 및 RZc(BAR) 신호를 수신하여 이들의 신호를 아날로그 가산함으로써 개량된 PRZ 신호(이하, MPRZ 신호로 칭함)를 출력하는 가산 회로(11)로 구성된다. 이 구성이 기본이지만, 제7도에는 RZ 신호 및 RZc(BAR) 신호를 버퍼링하는 버퍼 회로(12)를 갖는 예가 도시되어 있다. 버퍼 회로(12)는 반드시 장착할 필요는 없으나, RZ 신호 및 RZc(BAR) 신호는 버퍼 회로(12)에서 버퍼링한 후 가산 회로(11)에 입력되는 것이 보다 바람직하다.

변환 회로(10)는 변환된 RZ 신호와 RZc(BAR)신호를 서로 클록 펄스의 정수배로 어긋나게 하고, 또 출력을 위해 구체적으로는 다음의 구성으로 이루어진다.

변환 회로(10)는 1B-DD(NRZ 신호)를 수신하여 이 1B-DD를 NRZ 신호 및 이 NRZ 신호를 반전시킨 NRZ(BAR) 신호로 분할하고, 분할된 NRZ 신호 및 NRZ(BAR) 신호를 출력하는 분할 회로(13)를 구비한다. NRZ 신호 및 NRZ(BAR) 신호는 지연 회로(14)에 입력된다. 지연 회로(14)는 NRZ 신호 및 NRZ(BAR) 신호의 어느 한 쪽을 클록 펄스의 정수배 지연시켜 출력한다. 제7도에는 NRZ(BAR) 신호를 클록 펄스의 정수배 출력하는 예가 도시된다. 이것은 NRZ 신호를 지연시키도록 해도 좋다.

지연 회로(14)는 시프트 회로(15)를 갖는다. 시프트 회로(15)는 주파수(nf_s)의 클록(CK)이 입력되고 이 클록(CK)을 검지하여 달리 입력되는 NRZ(BAR) 신호를 클록(CK)의 클록 펄스 1발분, 2발분, 3발분, …, 식으로 클룩 펄스의 k배(k는 1이상의 정수)만큼 지연시킨다. 이와 같이 하여 NRZ 신호로부터 클록 펄스의 정수배만큼 지연된 NRZ(BAR)' 신호('는 지연되고 있음을 표시)를 발생시켜 출력한다. 또, 시프트 회로(15)는 예를 들어, D-플립플롭, 시프트 레지스터 등의 회로로 구성할 수 있다.

NRZ 신호 및 NRZ(BAR)' 신호는 RZ/RZc(BAR) 신호 발생 회로(16)에 입력된다. 발생회로(16)는 2입력형의 AND 게이트(17)와 2입력형의 NAND 게이트(18)를 갖는다. AND 게이트(17)의 한쪽의 입력에는 1B-DD(NRZ 신호)가 입력되고, 다른 쪽의 입력에는 클록(CK)을 반전시킨 클록(반전 클록으로 칭함)이 입력된다. AND 게이트(17)는 1B-DD와 반전 클록과의 논리화를 취함으로써 RZ 신호를 발생시켜 출력한다.

또, NAND 게이트(18)의 한 쪽의 입력에는 NRZ(BAR)' 신호가 입력되고, 다른 쪽의 입력에는 클록(CK)을 반전시킨 클록(반전 클록으로 칭함)이 입력된다. NAND 게이트(18)는 NRZ(BAR)' 신호와 반전 클록과의 논리화를 취하고, 또한 반전시킴으로써 RZ 신호와 상보 관계가 있는 RZc(BAR)' 신호를 발생시켜 출력한다.

RZ신호 및 RZc(BAR)' 신호는 버퍼 회로(12)에 입력된다. RZ 신호는 인버터(19)에 의하여 파형 수정되고, 또 RZc(BAR)' 신호는 인버터(20)에 의하여 파형 수정된다.

증폭된 RZ 신호 및 RZc(BAR)' 신호는 가산 회로(11)에 입력된다. 가산회로(11)는 입력 저항(21), 입력 저항(22), 반전 증폭기(23)를 갖는다. RZ 신호는 저항(21)의 일단에 입력되고, 또 RZc(BAR)' 신호는 저항(22)의 일단에 입력된다. 저항(21)의 타단과 저항(22)의 타단과는 서로 결합되어 있다. 이 결합점은 반전 증폭기(23)의 반전 입력 단자(-)에 접속되어 있다. 이로 인해, RZ 신호 및 RZc(BAR)' 신호는 다같이 반전 증폭기(23)의 반전 입력 단자(-)에 입력된다. 반전 증폭기(23)의 비반전 입력 단자(+)는 접지되어 있다. 따라서, 반전 증폭기(23)는 RZ 신호와 RZc(BAR)' 신호로부터 3개의 값의 MPRZ 신호를 발생시키고, 이것을 펄스 출력으로서 출력한다. 또 반전 증폭기(23)의 출력단자와 반전 입력 단자(-)를 서로 접속하는 저항(24)은 귀환 저항이다.

제8도는 시프트 가산 방식에 의한 주파수 특성을 도시하는 특성도이다.

제8도에 도시한 바와 같이 임펄스는 주기 nf_s로 같은 형을 반복한다. 그러나, 재양자화 노이즈는 주기 nf_s의 위치에 피크를 갖고, 상기 주기 nf_s의 절반 위치, 즉, nf_s/2 및 3nf_s/2의 위치에서 0이 되게 한 에너지 분포를 나타내고 있다. 이것은 기본적으로 클록 펄스의 정수배만큼 서로 다른 RZ 신호끼리를 가산하고 있기 때문이다.

이 특성에 따라 실제의 출력인 펄스 파형을 가진 MPRZ 신호를 출력하는 회로의 주파수 특성을 유도한다. 이 주파수 특성은 제9도에 도시하는 것이 된다.

제9도에 도시한 바와 같이 재양자화 노이즈는 nf_s/2와 같은 주기 nf_s의 절반의 부분에서 0이 되기 때문에 그 에너지는 작아진다. 따라서, 재양자화 노이즈가 저감된다.

또, 본 발명에서는 RZ 신호와 RZ 신호와 상보 관게에 있는 RZc(BAR) 신호를 클록 펄스의 정수배만큼 서로 차이나게 가산하기 때문에 다음과 같은 효과가 얻어진다.

제10도에 도시한 바와 같이 MPRZ 신호의 펄스수가 적어지고 있다. 이 펄스수가 감소하는 효과는 특히 0 부근의 신호일 때 크다. 따라서, 불필여한 방사를 억제할 수 있다.

이와 같이 제7도에 도시하는 구성을 갖는 1비트 D/A 변환 회로(6)에서는 재양자화 노이즈를 저감할 수 있다는 것 및 불필요한 방사를 억제할 수 있다는 것 등의 2개의 효과를 동시에 얻을 수 있다. 따라서, 본 발명에 관한 1비트 D/A 변환 회로는 그 자체로 불필요한 고주파 성분을 충분히 억제할 수가 있다.

또, 이 효과는 제11도에 도시하는 구성으로도 동일하게 얻을 수 있다.

제11도는 본 발명의 제2실시예에 관한 1 비트 D/A 변환 회로의 회로도이다.

제11도에 도시한 바와 같이 제2실시예에 관한 변환 회로는 제1실시에에 관한 변환 회로와 NRZ 신호를 전하는 전류 경로중에 시프트 회로(15)를 설치하는 것이 상이하다.

제11도에 도시하는 변환 회로(6)의 출력을 임펄스로 생각했을 때의 주파수 특성은 제7도에도시하는 변환 회로(6)와 동일하다. 왜냐하면, 제11도에 도시하는 변환 회로(6)도 클록 펄스의 정수배만큼 서로 차이나는 RZ 신호끼리를 가산하고 있기 때문이다.

또, 제12도에 제11도에 도시하는 회로에 있어서 지연 시간을 1클록으로 했을 때의 입력과 출력 파형을 도시한다.

제12도에 도시하는 MPRZ 신호의 펄스 파형은 제10도에 도시하는 MPRZ 신호의 펄스 파형과 완전 동일하다.

이러한 것으로부터 제11도에 도시하는 회로는 제7도에 도시하는 회로와 동일한 동작을 하기 때문에, 제7도에 도시하는 회로와 동일한 효과를 얻을 수 있다.

또, 제10도 및 제12도에 도시하는 RZ 신호, RZc(BAR)' 신호, RZ' 신호, RZc(BAR) 신호로부터 제7도 및 제11도에 도시된 NRZ/RZ 변환회로(10)는 다음과 같이 기능적으로 정리할 수 있다.

NRZ/RZ 변환회로(10)에는 주기 T로 샘플링되는 1B-DD(NRZ 신호)가 입력된다. 입력된 IB-DD가 1 레벨일 때 주기 T의 범위 내의 일정 시간 T1만큼 일정 전압(VH)을 발생시키고, 나머지의 시간 T-T1(=T2)에서 일정 전압 VL을 발생시킨다. 한편, 상기 1B-DD가 0레벨일 때 주기 T의 전시간에서 상기의 일정 전압 VL을 발생시킨다. 이러한 조건에서 발생되고 출력된 신호가 RZ 신호이다.

또, NRZ/RZ 변환 회로(10)에 입력된 1B-DD가 0레벨일 때 주기 T의 범위내의 일정 시간 T1만큼 상기 일정 전압(VL)를 발생시키고, 나머지 시간 T-T1(=T2)에서 일정 전압(VH)을 발생시킨다. 한편, 상기 1B-DD가 1레벨일 때 주기 T의 전시간에서 상기의 일정 전압(VH)를 발생시킨다. 이러한 조건에서 발생되고 출력되는 신호가 RZc(BAR)신호이다.

이와 같은 관계가 있는 RZ신호 및 RZc(BAR) 신호의 어느 한 쪽을 NRZ/RZ 변환 회로(10)가 주기 T의 k배(k는 1이상의 정수)로 지연시킴으로써 RZ 신호 및 RZc(BAR)신호를 서로 다르게 출력한다.

다음에, 본 발명에 관한 1 비트 D/A 변환 회로 자체의 여러 가지 변형에 관한 실시예를 제7도에 도시하는 변환 회로(6)를 기초로 하면서 설명한다. 또, 지금부터 설명하는 실시예는 모두 제11도에 도시하는 변환 회로(6)로의 적용도 가능하다. 또, 각 실시예 간에 있어서의 조합도 가능하다.

제13도는 본 발명의 제3실시예에 관한 1 비트 D/A 변환 회로의 회로도이다.

제13도에 도시하는 바와 같이, 이 제3실시예에 관한 변환 회로(6)는 제1실시예에 관한 변환 회로(6)와 분할 회로(13)에서 인버터를 제거한 것 및 NRZ(BAR) 신호를 얻기 위해 인버터(25)를 지연 회로(14)의 후단에 장착한 것이 상이하다.

그러나, 이 구성에 있어서도 제10도에 도시하는 입력과 출력과의 관계가 동일한 관계를 얻을 수 있다.

제14도는 본 발명의 제4실시예에 관한 1 비트 D/A 변환 회로의 회로도이다.

제14도에 도시하는 바와 같이 이 제4실시예에 관한 변환 회로(6)는 제1실시예에 관한 변환 회로(6)와 분할 회로(13) 및 지연 회로(14)사이에 파형 수정 회로(26)를 설치하는 것이 다르다.

통상 1B-DD의 파형은 노이즈나 클록 지터, 수염 파형 등을 포함하여 어지럽다. 제4실시예에 관한 변환 회로에서는 파형 수정 회로(26)를 설치함으로써 어지러운 파형을 정리된 파형으로 수정할 수 있다. 이로 인해, MPRZ 신호의 정밀도가 향상한다.

파형 수정 회로(26)는 NRZ 신호를 전하기 위한 전류 경로중에 설치되는 D-플립플롭(이하 D-FF 로 약칭함)(27)과 NRZ(BAR) 신호를 전하기 위한 전류 경로 중에 설치한 D-FF(28)를 갖는다. 어지러운 1B-DD의 파형은 지터가 적은 클록(CK)이 사용되는 D-FF(27,28)에 의하여 수정된다.

또, 파형 수정 회로(26)에 D-FF를 사용했을 경우에는 후단의 지연 회로(14)에 D-FF(29)를 시프트 회로로서 간단히 사용할 수 있다.

제14도에 도시한 바와 같이 D-FF(27) 및 D-FF(28)에 사용되는 클록(CK)을 D-FF(28)의 클록 단자(CK)에 입력한다. 그리고, D-FF(28)의 출력단자(Q)를 D-FF(29)의 입력 단자(D)에 접속한다. 이것에 의하여, D-FF(28)와 D-FF(29)의 접속 상태는 일반적인 시프트 레지스터와 동일한 접속이 된다.

여기에서 D-FF(28)와 D-FF(27)는 다같이 업에지 트리거형으로 하면 서로 같은 클록을 사용하여 동작하고 있으므로, 그 출력 동작의 타이밍은 상호 동시인 것으로 생각할 수 있다. 그리고, D-FF(29)도 업에지 트리거형이면 D-FF(29)의 출력동작의 타이밍은 D-FF(27)의 출력 동작의 타이밍에 비교해서 1클록 지연되게 된다.

제15도는 본 발명의 제5실시예에 관한 1 비트 D/A 변환 회로의 회로도이다.

제15도에 도시하는 바와 같이, 이 제5실시예에 관한 변환 회로(6)는 제1실시예에 관한 변환 회로(6)와 분할 회로(13)에서 인버터를 제거하고, NRZ(BAR)신호를 얻기 위한 인버터(25)를 지연 회로(14)의 후단에 장착하며, 1B-DD가 입력되는 입력단과 분할 회로(13)사이에 파형 수정 회로(26)를 설치한 것이다.

제5실시예에 관한 변환 회로에 있어서도 파형 수정 회로(26)가 설치되어 있으므로, 1B-DD의 어지러운 파형을 정리된 파형으로 수정이 가능하다.

또, 파형 수정 회로(26)에는 D-FF(30)가 사용되고 있다. D-FF(30)에 사용되는 클록(CK)은 지연 회로(14)의 D-FF(29)와 공통이다. 따라서, D-FF(30)의 출력단자(Q)를 D-FF(29)의 입력 단자(D)에 접속함으로써 제4실시예와 동일하게 간단히 시프트 레지스터로서 구성할 수 있다.

제16도는 본 발명의 제6실시예에 관한 1 비트 D/A 변환 회로의 회로도이다.

제16도에 도시한 바와 같이, 이 제6실시예에 관한 변환 회로(6)는 제1실시예에 관한 변환 회로(6)와 지연 회로(14)가 갖는 시프트 회로로서 k단의 D-FF(31∼31k)를 각각 캐스케이드 접속한 것이 상이하다.

제6실시예에 관한 변환 회로(6)에서는 D-FF(31∼31k)를 각각 캐스케이드 접속함으로써 지연량을 1클록 이외의 2클록, 3클록, …, k클록으로 한 주기 T의 정수배로 설정할 수 있다.

제17도는 본 발명의 제7실시예에 관한 1 비트 D/A 변환 회로의 회로도이다.

제17도에 도시한 바와 같이, 이 제7실시예에 관한 변환 회로(6)는 제1실시예에 관한 변환 회로(6)와 버퍼 회로(12)가 가지는 증폭단에 비반전 버퍼(32,33)를 사용한 것 및 MPRZ 신호가 가지는 신호 레벨이 반전하지 않게 하기 위하여 가산 회로(11)가 가지는 연산 증폭기에 비반전 증폭기(34)를 사용한 것이 상이하다.

제7실시예에 관한 변환 회로(6)에 있어서도 가산 회로(11)가 출력하는 MPRZ 신호의 레벨 및 그 파형은 제1실시예의 가산 회로(11)와 동일한 것을 얻을 수 있다.

다음에, 본 발명에 관한 1 비트 D/A 변환 회로가 출력하는 MPRZ 신호를 아날로그 신호 출력으로 변환하기 위한 아날로그 필터에 관한 실시예에 대하여 설명한다.

제18도는 본 발명에 관한 1 비트 D/A 변환 회로에 접속되는 아날로그 필터(7)의 제1예를 도시하는 회로도이다.

제18도에 도시한 바와 같이, 아날로그 필터(7)는 MPRZ 신호를 일단에 수신하고 타단을 출력 단자(36)에 접속한 저항(35)과 한쪽의 전극을 저항(35)의 타단에 접속하고, 다른 쪽의 전극을 접지한 콘덴서(38)로 이루어진다. 콘덴서(38)와 저항(35)과의 접속점은 교류 접지점이다. MPRZ 신호는 콘덴서(38)의 용량에 따라서 교류 접지점을 통과할 수 있는 것과, 통과할 수 없는 것으로 구별된다. 이 제1예에서는 콘덴서(수동 필터)(38)를 1개 설치함으로써 1차의 저역 통과 필터를 구성하고 있다. MPRZ 신호는 이러한 저역 통과 필터를 통과함으로써 여분의 고주파 성분이 제거되면서 아날로그 파형을 가지는 신호(아날로그 신호 출력)로 변환된다.

제19도는 본 발명에 관한 1비트 D/A 변환 회로에 접속되는 아날로그 필터(7)의 제2 예를 도시하는 회로도이다.

제19도에 도시한 바와 같이, 제2예는 제18도에 도시한 콘덴서(38)를 2개 설치함으로써 2차의 저역 통과 필터를 구성한 것이다.

제20도는 본 발명에 관한 1비트 D/A 변환 회로에 접속되는 아날로그 필터(7)의 제3 예를 도시하는 회로도이다.

제20도에 도시한 바와 같이, 제3예는 제18도에 도시하는 콘덴서(38) 이외에 반전 증폭기(39)를 구비하고, 다시 반전 증폭기(39)의 반전 입력 단자와 저항(35) 사이에 접속되는 저항(40)과 반전 증폭기(39)의 반전 입력 단자와 출력 단자를 서로 접속하는 콘덴서(41)를 가진다. 이들 반전 증폭기(39), 저항(40) 및 콘덴서(41)는 적분 회로를 구성한다. 따라서, 제3예에서는 2차의 저역 통과 필터가 된다. 또, 저항(42)은 귀환용의 저항이다.

제21도는 본 발명에 관한 1비트 D/A 변환 회로에 접속되는 아날로그 필터(7)의 제4 예를 도시하는 회로도이다.

제21도에 도시한 바와 같이, 제4예는 제18도에 도시하는 콘덴서(38)를 2개 및 제20도에 도시하는 적분 회로를 1개 결합하고 있다. 따라서, 제4예에서는 3차의 저역 통과 필터가 된다.

이들과 같은 아날로그 필터(7)를 1 비트 D/A 변환 회로(6)의 후단에 장착함으로써 변환 회로(6)가 출력하는 MPRZ 신호를 아날로그 신호로 변환할 수 있다. 이 경우에 변환 회로(6)와 아날로그 필터(7)를 서로 집적 회로화하여도 또한 아날로그 필터(7)를 별도의 집적 회로에 의하여 구성하고, 아날로그 필터(7)의 입력 단자와 변환 회로(6)의 출력 단자를 회로 보드상에서 서로 접속하도록 해도 좋다.

다음에, 본 발명에 관한 1 비트 D/A 변환 회로의 보다 실용적이고 또 집적 회로화에 적합한 형태에 관한 실시예에 대하여 설명한다. 여기에서 보다 실용적이고 또 집적 회로화에 적합한 형태란 특히 가산 회로(11) 자체에 아날로그 필터의 기능을 부여하고, 변환 회로(6)와 아날로그 필터(7)를 상호 융합시킨 형태를 말한다. 이 융합된 상태는 제6도에 블록(8)으로 도시하고 있다.

제22도는 본 발명의 제8 실시예에 관한 1 비트 D/A 변환 회로의 회로도이다.

제22도에 도시한 바와 같이, 가산 회로(11)는 저항 결합점(43)과 입력 저항(44)을 서로 접속하기 위한 배선에 한 쪽의 전극을 접속하고 다른 쪽의 전극을 접지한 콘덴서(38)가 설치된다. 콘덴서(38)와 저항(44)의 접속점은 교류 접지점(37)이다. 따라서, 교류 접지점(37)을 통과할 수 있는 것과 통과할 수 없는 것으로 구분할 수 있다. 전위 신호는 이러한 저역 통과 필터를 통과함으로써 여분의 고주파 성분이 제거되면서 입력 저항(44)을 통해 반전 증폭기(23)의 반전 입력 단자에 입력된다. 반전 증폭기(23)는 입력되는 신호에 따르는 아날로그 파형을 갖는 신호(아날로그 신호 출력)를 출력한다.

이 실시예에서는 가산 회로(11)는 콘덴서(수동 필터)(38)를 1개만 구비하고 있다. 따라서 가산 회로(11)는 1차의 저역 통과 필터를 가지고 있다.

또, 콘덴서(38)에는 MOS 용량을 사용할 수 있으므로, 1 비트 D/A 변환 회로와 아날로그 필터와의 집적 회로화는 용이하다.

제23도는 본 발명의 제9 실시예에 관한 1 비트 D/A 변환 회로의 회로도이다.

제23도에 도시한 바와 같이, 가산 회로(11)는 제22도에 도시하는 콘덴서(38)를 2개 가지고 있다. 따라서, 제23도에 도시하는 가산 회로(11)는 2차의 저역 통과 필터를 갖는 것이 된다.

제24도는 본 발명의 제10 실시예에 관한 1 비트 D/A 변환 회로의 회로도이다.

제24도에 도시한 바와 같이, 가산 회로(11)는 제22도에 도시하는 콘덴서(38)이외에 반전 증폭기(23)의 반전 입력 단자와 출력 단자가 서로 결합되는 콘덴서(45)를 가진다. 따라서, 제24도에 도시하는 가산 회로(11)는 2차의 저역 통과 필터를 갖게 된다.

제25도는 본 발명의 제11 실시예에 관한 1 비트 D/A 변환 회로의 회로도이다.

제25도에 도시한 바와 같이, 가산 회로(11)는 1개의 콘덴서(38)와 1개의 콘덴서(45)를 갖는다. 따라서, 제25도에 도시하는 가산 회로(11)는 제24도에 도시하는 가산회로(11)와 동일하게 2차의 저역 통과 필터를 갖는다. 제25도에 도시하는 가산 회로(11)가 제24도에 도시하는 가산 회로(11)와 상이한 점은 귀환용 저항(24)이 반전 증폭기(23)의 출력 단자와 반전 입력 단자와의 사이에 설치되어 있는 점이다.

제26도는 본 발명의 제12 실시예에 관한 1 비트 D/A 변환 회로의 회로도이다.

제26도에 도시한 바와 같이, 콘덴서(38)를 2개, 제24도에 도시되는 콘덴서(45)를 1개 가진다. 따라서, 제26도에 도시하는 가산 회로(11)는 3차의 저역 통과 필터를 갖는다.

제27도는 본 발명의 제13 실시예에 관한 1 비트 D/A 변환 회로의 회로도이다.

제27도에 도시한 바와 같이, 콘덴서(38)를 2개, 제25도에 도시된 콘덴서(45)를 1개 가진다. 따라서 제27도에 도시하는 가산 회로(11)는 3차의 저역 통과 필터를 갖는다.

다음에, MPRZ 신호를 사용한 1 비트 D/A 변환 회로의 응용예에 대하여 설명한다.

제28도에 도시한 바와 같이, 응용예에 관한 변환 회로에서는 MPRZ 신호와 이 MPRZ 신호와 동일한 성질의 신호이고, 또 정수배의 클록만큼 지연한 MPRZ' 신호를 가산기(11)에 의하여 아날로그 가산하는 것이다.

MPRZ 신호와 MPRZ' 신호를 만들어내기 위해서는 4개의 신호가 필요하다. 이들 4개의 신호를 만들기 위하여 지연회로(14)는 NRZ 신호, NRZ(BAR)신호를 각각 둘로 분할하여 2개의 NRZ 신호, 2개의 NRZ(BAR) 신호를 만드는 기능을 갖는다. 또한, 이들 신호를 지연시켜 일예로서 NRZ 신호, NRZ' 신호, NRZ(BAR)' 신호, NRZ(BAR) 신호를 출력한다. NRZ 신호로부터는 RZ 신호가 만들어지고, NRZ' 신호로부터는 RZ' 신호가 만들어진다. 동일하게, NRZ(BAR)' 신호로부터는 RZc(BAR)' 신호가 만들어지고, RAZ(BAR) 신호로부터는 RZc(BAR) 신호가 만들어진다.

MPRZ 신호는 RZ 신호와 RZc(BAR)'신호를 아날로그 가산함으로써 얻어진다. 또, MPRZ' 신호는 RZ' 신호와 RZc(BAR) 신호를 아날로그 가산함으로써 얻어진다.

제28도에 도시하는 가산 회로(11)에서는 RZ신호, RZc(BAR)' 신호, RZ' 신호, RZc(BAR) 신호의 4개를 동시에 아날로그 가산함으로써 결과적으로 MPRZ 신호와 MPRZ' 신호를 아날로그 가산하고 있다. 그리고, 시프트 가산 출력을 출력하고 있다.

제28도에 도시하는 변환 회로의 주파수 특성을 제29도에 도시하고, 그 입력과 출력의 파형을 제30도에 도시한다.

제29도에 도시한 바와 같이, 제28도에 도시하는 변환 회로에서는 서로 클록의 정수배 어긋나는 MPRZ 신호와 MPRZ' 신호를 가산함으로서 재양자화 노이즈가 제7도 등에 도시하는 변환 회로에 비교해서 더욱 감소되었다. 또, 제30도에 도시한 바와 같이, 시프트 가산 출력의 펄스수에 대해서는 제7도 등에 도시하는 변환 회로에 비교해서 약간 많다.

따라서, 본 응용예는 특히 재양자화 노이즈를 보다 저감시키고자 할 때에 유효하다.

이상과 같이 본 발명을 실시예에 따라서 설명하였으나, 하기와 같은 변형도 가능하다.

제17도에는 본 발명이 사용되는 D/A 컨버터의 바람직한 예가 도시되어 있다.

그러나, 특히 회로부(1)에 대해서는 제17도에 도시되는 구성 뿐만 아니라 MB-DD를 1B-DD로 변환할 수 있는 구성을 가지는 것이라면 다른 구성을 취해도 상관없다.

또, 상기의 D/A 컨버터는 MB-DD를 수신하여 이 MB-DD를 1B-DD로 변환하고, 또 1B-DD를 아날로그 신호로 변환하며, 변환하여 얻은 아날로그 신호를 출력하는 구성을 채택하고 있었다.

그러나, MB-DD가 아니고 예를 들어 1B-DD를 수신하여 이 1B-DD를 아날로그 신호로 변환하고, 변환하여 얻은 아날로그 신호를 출력하는 구성만의 D/A 컨버터에 사용되어도 좋다.

또, 본 발명에 의한 목적을 달성하기 위한 구성과 그 원리는 디지탈 신호를 아날로그 신호로 변환할 때에 특히 바람직하지만, 아날로그 신호를 디지탈 신호로 변환할 때에도 사용할 수 있다.

이상과 같이 본 발명에 관한 1비트 D/A 변환 회로는 그 자체로 대역의 고주파 성분을 충분히 억제할 수 있다. 따라서, 이 1비트 D/A 변환 회로의 출력을 아날로그 가산기 또는 아날로그 필터에 입력했을 때, 이들을 구성하는 연산 증폭기에 처리율이 낮은 연산 증폭기를 사용해도 충분한 변환 정밀도를 얻을 수 있다. 그리고, 차동 방식의 아날로그 필터를 사용하지 않아도 충분히 우수한 정밀도의 아날로그 출력을 얻을 수 있는 1비트 D/A 변환 회로를 제공할 수 있다.

Claims

기간 T에서 샘플링되는 1 비트 디지탈 데이타를 아날로그 데이타로 변환되는 신호 처리 회로에 있어서, 상기 1 비트 디지탈 데이타를 수신하여 지연량이 서로 다른 제1신호 라인과, 제2신호 라인에 제1출력과 제2출력을 각각 출력하는 분할 수단과; 상기 제2신호 라인에 결합된 제1인버터와; 상기 제1신호 라인에 결합된 AND 게이트를 구비하여 상기 1 비트 디지탈 데이타가 1 레벨을 나타낼 때 소정 기간 T1동안 제1레벨(V_H)을 나타내고, 기간 T-T1동안 제2레벨(V_L)을 나타내며, 상기 1비트 디지탈 데이타가 0레벨을 나타낼 때 상기 기간 T동안 제2레벨(V_L)을 나타내는 제1 RZ 신호를 생성하는 제1게이트 회로와; 상기 제2신호 라인에 결합된 NAND 게이트를 구비하여 상기 1 비트 디지탈 데이타가 상기 0 레벨을 나타낼 때 상기 소정 기간 T1동안 상기 제2레벨(V_L)을 나타내고, 상기 기간 T-T1동안 제1레벨(V_H)을 나타내며, 상기 1비트 디지탈 데이타가 1레벨을 나타낼 때 상기 소정의 기간 T1동안 상기 제1레벨(V_H)을 나타내는 제2 RZ 신호를 생성하는 제2게이트 회로와; 상기 제1 및 제2 RZ 신호를 가산하는 가산 수단을 포함하는 것을 특징으로 하는 신호 처리 회로.
제1항에 있어서, 상기 제1 지연량과 상기 제2 지연량과의 차는 상기 기간 T의 정수배인 것을 특징으로 하는 신호 처리 회로.
제2항에 있어서, 상기 가산 수단과, 상기 제1게이트 회로의 출력 사이에 접속되고 제2 인버터를 구비하는 제1 버퍼 회로와; 상기 가산 수단과 상기 제2게이트 회로의 출력 사이에 접속되고 제3 인버터를 구비하는 제2 버퍼 회로를 추가로 포함하는 것을 특징으로 하는 신호 처리 회로.
제3항에 있어서, 입력으로서 상기 분할 수단의 상기 제1출력을 가지고, 상기 제1 신호라인에 제1버퍼링 신호를 출력하며, 적어도 하나의 지연형 플립플롭을 구비하는 제3버퍼 회로와; 입력으로서 상기 분할 수단의 상기 제2출력을 가지고, 상기 제2 신호라인에 제2버퍼링 신호를 출력하며, 적어도 하나의 지연형 플립플롭을 구비하는 제4버퍼 회로를 추가로 포함하고; 상기 제3 버퍼 회로의 시프트량은 상기 제4 버퍼 회로의 지연량과 동일한 것을 특징으로 하는 신호 처리 회로.
제3항에 있어서, 상기 가산 수단은, 상기 가산 수단의 제1 입력에 결합된 제1 저항과; 상기 가산 수단의 제2 입력에 결합된 제2 저항과; 상기 제1 저항을 통과하는 신호와 상기 제2저항을 통과하는 신호를 가산하는 가산점과; 상기 가산점에 결합된 반전 연산 증폭기를 포함하는 것을 특징으로 하는 신호 처리 회로.
제5항에 있어서, 상기 가산 수단은 상기 가산점에 결합되고, 제3 저항과 제1 커패시터를 갖는 제1 수동 필터를 추가로 포함하는 것을 특징으로 하는 신호 처리 회로.
제6항에 있어서, 상기 가산 수단은 상기 가산점에 결합되고, 제4 저항과 제2 커패시터를 갖는 제2 수동 필터를 추가로 포함하고, 상기 제1 및 제2 수동 필터는 상기 연산 증폭기를 직렬로 접속되는 것을 특징으로 하는 신호 처리 회로.
제6항 또는 제7항에 있어서, 상기 반전 연산 증폭기의 출력은 제3 커패시터를 통해 상기 반전 연산 증폭기의 반전 입력에 결합되는 것을 특징으로 하는 신호 처리 회로.
제8항에 있어서, 상기 반전 연산 증폭기의 상기 출력과 상기 반전 입력에 결합되는 귀환 저항을 포함하는 것을 특징으로 하는 신호 처리 회로.
제2항에 있어서, 상기 가산 수단과 상기 제1게이트 회로의 출력 사이에 접속되고 제1 증폭기를 구비하는 제1 버퍼 회로와; 상기 가산 수단과 상기 제2 게이트 회로의 출력 사이에 접속되고 제2 증폭기를 구비하는 제2 버퍼 회로를 구비하는 추가로 포함하는 것을 특징으로 하는 신호 처리 회로.
제10항에 있어서, 상기 가산 수단은, 상기 가산 수단의 제1 입력에 결합된 제1 저항과; 상기 가산 수단의 제2 입력에 결합된 제2 저항과; 상기 제1 저항을 통과하는 신호와 상기 제2 저항을 통과하는 신호를 가산하는 가산점과; 상기 가산점에 결합된 비반전 연산 증폭기를 포함하는 것을 특징으로 하는 신호 처리 회로.
기간 T에서 샘플링되는 1비트 디지탈 데이타를 아날로그 데이타로 변환되는 신호 처리 회로에 있어서, 상기 1비트 디지탈 데이타를 수신하여 상기 1 비트 디지탈 데이타 제1 RZ 신호와 제2 RZ 신호로 변환하여 서로에 대해 시프팅된 상기 제1 및 제2 RZ 신호를 출력하는 RZ 신호 출력 수단과; 상기 제1 및 제2 RZ 신호를 가산하는 가산 수단을 포함하고; 상기 제1 RZ 신호는 상기 기간 T1의 소정 시간 T1동안 전압치 V_H을 갖고, 상기 1 비트 디지탈 데이타가 1레벨에 있을 때 상기 기간 T의 나머지 시간 T-T1동안 다른 레벨에서 전압치V_L을 가지며, 상기 1비트 디지탈 데이타가 0레벨에 있을때 전체 기간 T동안 상기 전압V_L의 값을 갖고; 상기 제2 RZ 신호는 상기 소정 시간 T1동안 상기 전압치 V_L을 갖고, 상기 1 비트 디지탈 데이타가 0레벨에 있을 때 상기 기간 T의 상기 나머지 시간 T-T1동안 상기 전압치 V_H을 가지며, 상기 1비트 디지탈 데이타가 1레벨에 있을때 상기 전체 기간 T동안 상기 전압치 V_H를 갖는 것을 특징으로 하는 신호 처리 회로.
제12항에 있어서, 상기 RZ 신호 출력 수단은, 상기 1 비트 디지탈 데이타를 수신하여 그 데이타를 제1 및 제2 NRZ 신호로 분할하는 분할 수단과; 상기 제2 NRZ 신호의 레벨을 반전시키는 반전 수단과; 상기 제1 및 제2 NRZ 신호중 한 신호를 상기 기간 T중 적어도 하나의 시간만큼 지연시키는 지연 수단과; 상기 제1 NRZ 신호로부터 상기 제1 RZ 신호를 발생하고, 상기 제2 NRZ 신호로부터 상기 제2 RZ 신호를 발생하는 발생 수단을 추가로 포함하는 것을 특징으로 하는 신호 처리 회로.
제13항에 있어서, 상기 발생 수단은, 상기 기간 T를 갖는 반전 클록을 수신하는 제1 입력과 상기 제1 및 제2 NRZ 신호중 하나를 수신하는 제2 입력을 구비하고, 상기 제1 RZ 신호를 출력하는 AND 게이트 회로와; 상기 기간 T를 갖는 반전 클록을 수신하는 제1 입력과 상기 제1 및 제2 NRZ 신호중 다른 하나를 수신하는 제2 입력을 구비하고, 상기 제2 RZ 신호를 출력하는 NAND 게이트 회로를 포함하는 것을 특징으로 하는 신호 처리 회로.