JPH0738440A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
- Publication number
- JPH0738440A JPH0738440A JP5179506A JP17950693A JPH0738440A JP H0738440 A JPH0738440 A JP H0738440A JP 5179506 A JP5179506 A JP 5179506A JP 17950693 A JP17950693 A JP 17950693A JP H0738440 A JPH0738440 A JP H0738440A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bit
- analog
- circuit
- prz
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/346—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases
- H03M3/348—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases using return-to-zero signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【構成】 本発明の回路では ＲＺｃをＴ（１クロッ
ク）だけ遅延させ（ＲＺｃ' ）、アナログ加算してい
る。このアナログ加算器は反転加算器を使っているが、
図６に様な正転加算器でも良い。この時の出力波形例を
図２に示す。この波形は図３２に示すＰＲＺ信号の２段
シフト加算信号と全く同じ形になる。この事はその周波
数特性も同一になる事を示している。 【効果】 本発明により、ΣΔ変調器の再量子化ノイズ
の抑制量を大幅に改善することができる。また、１ビッ
トＤ／Ａ変換器回路＋アナログフィルタのＬＳＩ化を容
易にする事が出来る。
ク）だけ遅延させ（ＲＺｃ' ）、アナログ加算してい
る。このアナログ加算器は反転加算器を使っているが、
図６に様な正転加算器でも良い。この時の出力波形例を
図２に示す。この波形は図３２に示すＰＲＺ信号の２段
シフト加算信号と全く同じ形になる。この事はその周波
数特性も同一になる事を示している。 【効果】 本発明により、ΣΔ変調器の再量子化ノイズ
の抑制量を大幅に改善することができる。また、１ビッ
トＤ／Ａ変換器回路＋アナログフィルタのＬＳＩ化を容
易にする事が出来る。
Description
【０００１】
【産業上の利用分野】この発明は、信号周波数と比較し
て非常に高い周波数で変換動作を行う事により、高いＳ
／Ｎを実現するオーバーサンプリング形Ｄ／Ａ変換器に
関するものである。
て非常に高い周波数で変換動作を行う事により、高いＳ
／Ｎを実現するオーバーサンプリング形Ｄ／Ａ変換器に
関するものである。
【０００２】
【従来の技術】周知の様に、アナログ信号をサンプル値
のディジタルデータに符号化する場合、ナイキストの定
理により信号周波数帯域ｆB に対して２倍のサンプリン
グ周波数を設定すれば、原信号の情報を損なわない事が
知られている。この為、一般的なＤ／Ａ変換器のサンプ
リング周波数ｆS は、信号周波数帯域ｆB の２．２〜
２．４倍程度に設定されている。従って、この場合の変
換精度は素子精度が問題にならなければ変換ビット数ｐ
（分解能）によってのみ決定される。
のディジタルデータに符号化する場合、ナイキストの定
理により信号周波数帯域ｆB に対して２倍のサンプリン
グ周波数を設定すれば、原信号の情報を損なわない事が
知られている。この為、一般的なＤ／Ａ変換器のサンプ
リング周波数ｆS は、信号周波数帯域ｆB の２．２〜
２．４倍程度に設定されている。従って、この場合の変
換精度は素子精度が問題にならなければ変換ビット数ｐ
（分解能）によってのみ決定される。
【０００３】これに対し、近年ではサンプリング周波数
ｆS を信号周波数帯域ｆB よりも十分高く設定する事に
より低変換ビット数で高変換精度が得られるオーバーサ
ンプリング形のＤ／Ａ変換器が開発され、実用化されて
きている。単純なオーバーサンプリング形Ｄ／Ａ変換器
のＳ／Ｎの最大値Ｓ／ＮMAX は、 Ｓ／Ｎmax ＝（３／２）２2p（ｆS ／２ｆB ） で与えられる。この式から、Ｄ／Ａ変換器の分解能を１
ビット上げるとＳ／Ｎは６ｄＢ改善されるが、サンプリ
ング周波数を２倍してもＳ／Ｎは３ｄＢしか改善されな
い事が分かる。つまり、サンプリング周波数４倍毎に変
換ビット数を１だけ減じてもＳ／Ｎが変わらない事にな
る。従って、現在オーディオ用に通常用いられる４４．
１ｋＨｚサンプリング、１６ビット分解能のＤ／Ａ変換
器を１ビットにするのに必要なオーバーサンプリング周
波数ｆOSは４７×１０12Ｈｚとなって実現不可能な値と
なる。そこで、実現可能なオーバーサンプリング比ｎ
（ｎ＝ｆOS／ｆS ）で十分なＳ／Ｎを得る方法が種々開
発されている。その中の一つにシグマデルタ変調を使っ
たＤ／Ａ変換器があり、その例としてIEEE J.OF SOLID-
STATE CIRCUITS JUNE 1987 Vol.-SC- 22-No3 PETER J.
A.NAUS et.al. “A CMOSStereo 16bit D/A Conve-rter
for Digital Audio ”P390〜p394がある。
ｆS を信号周波数帯域ｆB よりも十分高く設定する事に
より低変換ビット数で高変換精度が得られるオーバーサ
ンプリング形のＤ／Ａ変換器が開発され、実用化されて
きている。単純なオーバーサンプリング形Ｄ／Ａ変換器
のＳ／Ｎの最大値Ｓ／ＮMAX は、 Ｓ／Ｎmax ＝（３／２）２2p（ｆS ／２ｆB ） で与えられる。この式から、Ｄ／Ａ変換器の分解能を１
ビット上げるとＳ／Ｎは６ｄＢ改善されるが、サンプリ
ング周波数を２倍してもＳ／Ｎは３ｄＢしか改善されな
い事が分かる。つまり、サンプリング周波数４倍毎に変
換ビット数を１だけ減じてもＳ／Ｎが変わらない事にな
る。従って、現在オーディオ用に通常用いられる４４．
１ｋＨｚサンプリング、１６ビット分解能のＤ／Ａ変換
器を１ビットにするのに必要なオーバーサンプリング周
波数ｆOSは４７×１０12Ｈｚとなって実現不可能な値と
なる。そこで、実現可能なオーバーサンプリング比ｎ
（ｎ＝ｆOS／ｆS ）で十分なＳ／Ｎを得る方法が種々開
発されている。その中の一つにシグマデルタ変調を使っ
たＤ／Ａ変換器があり、その例としてIEEE J.OF SOLID-
STATE CIRCUITS JUNE 1987 Vol.-SC- 22-No3 PETER J.
A.NAUS et.al. “A CMOSStereo 16bit D/A Conve-rter
for Digital Audio ”P390〜p394がある。
【０００４】図１０はシグマデルタ変調器を使った１ビ
ット・Ｄ／Ａ変換器を示している。サンプリング周波数
ｆｓで入力された複数ビットのディジタルデータはディ
ジタルフィルタによって２〜８ｆｓにアップサンプリン
グされ、さらにインターポレーションフィルタなどでア
ップサンプリングされ、ｎ倍（通常ｎ＝３２〜３８４）
にオーバーサンプリングされる。このサンプリング周波
数ｎｆｓの複数ビットディジタルデータがシグマデルタ
変調器に入力され、サンプリング周波数ｎｆｓ、１ビッ
トディジタルデータに変換される。このシグマデルタ変
調器の一例を図１１に示す。このシステムでループフィ
ルタの伝達関数Ｈ（ｚ）を Ｈ（ｚ）＝１−（１−ｚ-1）q と置くと、このｑ次シグマデルタ変調器の伝達特性は次
式で示される。
ット・Ｄ／Ａ変換器を示している。サンプリング周波数
ｆｓで入力された複数ビットのディジタルデータはディ
ジタルフィルタによって２〜８ｆｓにアップサンプリン
グされ、さらにインターポレーションフィルタなどでア
ップサンプリングされ、ｎ倍（通常ｎ＝３２〜３８４）
にオーバーサンプリングされる。このサンプリング周波
数ｎｆｓの複数ビットディジタルデータがシグマデルタ
変調器に入力され、サンプリング周波数ｎｆｓ、１ビッ
トディジタルデータに変換される。このシグマデルタ変
調器の一例を図１１に示す。このシステムでループフィ
ルタの伝達関数Ｈ（ｚ）を Ｈ（ｚ）＝１−（１−ｚ-1）q と置くと、このｑ次シグマデルタ変調器の伝達特性は次
式で示される。
【０００５】 Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）q Ｅ（ｚ） Ｅ（ｚ）は１ビット量子化器Ｑで発生する再量子化ノイ
ズで、通常、周波数特性がフラットであると考えられ
る。Ｅ（ｚ）の係数（１−ｚ-1）m の周波数特性を求め
る為、
ズで、通常、周波数特性がフラットであると考えられ
る。Ｅ（ｚ）の係数（１−ｚ-1）m の周波数特性を求め
る為、
【０００６】
【数１】 と置くと
【０００７】
【数２】 となり、オーバーサンプリング周波数ｎｆS に比べ信号
周波数帯域ｆB を十分低くすれば、雑音は低周波数領域
で非常に小さくなり、オーバ−サンプリング比ｎを２倍
にする毎に信号帯域でのＳ／Ｎは３×（２ｑ＋１）ｄＢ
改善される。例えば２次シグマデルタ変調器を使えばｑ
＝２となり、ｎを２倍する毎にＳ／Ｎは１５ｄＢ改善さ
れ、１６ビット精度を得るにはｎを１００程度にすれば
良く、十分実現出来る値である。
周波数帯域ｆB を十分低くすれば、雑音は低周波数領域
で非常に小さくなり、オーバ−サンプリング比ｎを２倍
にする毎に信号帯域でのＳ／Ｎは３×（２ｑ＋１）ｄＢ
改善される。例えば２次シグマデルタ変調器を使えばｑ
＝２となり、ｎを２倍する毎にＳ／Ｎは１５ｄＢ改善さ
れ、１６ビット精度を得るにはｎを１００程度にすれば
良く、十分実現出来る値である。
【０００８】オーバーサンプリング・１ビットＤ／Ａ変
換器では、このオーバーサンプリングによる分解能の低
減を最大限に利用する為、シグマデルタ変調器の出力は
１ビットである。これにより、この１ｂｉｔ−ＤＡＴＡ
をアナログに変換するＤ／Ａ変換回路の分解能は１ビッ
トであり、素子バラツキによる直線性誤差の問題から解
放される。しかしながら、この１ビットＤ／Ａ変換回路
の出力波形のなまりや不要高周波成分の影響等による歪
み、Ｓ／Ｎの悪化の問題が残っており、これを改善する
為、色々な工夫がされている。シグマデルタ変調器の出
力は通常はＮＲＺ信号そのものであり、すでに信号成分
をその低域に含んでいるが（図１７）、十分な性能をと
り、不要な高周波成分を除去する為に、この１ビット出
力を１ビットＤ／Ａ変換器で使用目的に適したパルス出
力に波形整形し、されに、アナログフィルタで不要な高
周波成分を除去してアナログ信号を出力する。そのパル
ス出力としてＲＺ信号を使った例が、ラジオ技術 NOV.1
990 青鳥新治“オリジナル１ｂｉｔＤＡＣの設計コンセ
プトとアプリケーション技術”P152〜P157 にあり、Ｐ
ＲＺ信号の例としては、前記IEEE J.OF SOLID-STATE CI
RCUITS JUNE 1987 Vol.-SC- 22-No3 PETER J.A.NAUS e
t.al.“A CMOS Stereo 16bit D/AConverter for Digita
l Audio ” P390〜p394 と IEEE J.OF SOLID-STATE
CIRCUITS DECEMBER 1991 Vol.-SC-26-No.12 Renee G.
Lerch et.al. “A Monolithic ΣΔ A/D and D/A Co
nverter with Filter for Broad-Band Speech Codin
g”がある。
換器では、このオーバーサンプリングによる分解能の低
減を最大限に利用する為、シグマデルタ変調器の出力は
１ビットである。これにより、この１ｂｉｔ−ＤＡＴＡ
をアナログに変換するＤ／Ａ変換回路の分解能は１ビッ
トであり、素子バラツキによる直線性誤差の問題から解
放される。しかしながら、この１ビットＤ／Ａ変換回路
の出力波形のなまりや不要高周波成分の影響等による歪
み、Ｓ／Ｎの悪化の問題が残っており、これを改善する
為、色々な工夫がされている。シグマデルタ変調器の出
力は通常はＮＲＺ信号そのものであり、すでに信号成分
をその低域に含んでいるが（図１７）、十分な性能をと
り、不要な高周波成分を除去する為に、この１ビット出
力を１ビットＤ／Ａ変換器で使用目的に適したパルス出
力に波形整形し、されに、アナログフィルタで不要な高
周波成分を除去してアナログ信号を出力する。そのパル
ス出力としてＲＺ信号を使った例が、ラジオ技術 NOV.1
990 青鳥新治“オリジナル１ｂｉｔＤＡＣの設計コンセ
プトとアプリケーション技術”P152〜P157 にあり、Ｐ
ＲＺ信号の例としては、前記IEEE J.OF SOLID-STATE CI
RCUITS JUNE 1987 Vol.-SC- 22-No3 PETER J.A.NAUS e
t.al.“A CMOS Stereo 16bit D/AConverter for Digita
l Audio ” P390〜p394 と IEEE J.OF SOLID-STATE
CIRCUITS DECEMBER 1991 Vol.-SC-26-No.12 Renee G.
Lerch et.al. “A Monolithic ΣΔ A/D and D/A Co
nverter with Filter for Broad-Band Speech Codin
g”がある。
【０００９】
【発明が解決しようとする課題】この様にシグマデルタ
変調を使ったオーバーサンプリング・１ビットＤ／Ａ変
換器はサンプリングレートｎを上げる事によって大幅に
Ｓ／Ｎを改善する事ができ、さらにＤ／Ａ変換が１ビッ
トである為、素子精度が不要でＬＳＩに適しているが、
この１ビットＤ／Ａ変換器の中で、シグマデルタ変調器
の１ビット出力をＤ／Ａ変換する１ビットＤ／Ａ変換回
路での歪みとＳ／Ｎ、不要放射悪化の問題があり、従来
の回路は以下の不具合があった。 ＮＲＺ信号を使った
もの（図２０）の出力波形は、出力矩形波の立上がり／
立ち下がりのスピードが有限である為、理想波形からの
ずれが生ずる。簡単の為、立上がり／下がりは直線で、
その傾斜がそれぞれΔ／t1、−Δ／t2であると仮定する
と、この理想波形からのずれにより DC offset=(t2-t1)
N/2 Ｎ：１秒当りのパルス数 なるＤＣオフセッ
トが発生する。
変調を使ったオーバーサンプリング・１ビットＤ／Ａ変
換器はサンプリングレートｎを上げる事によって大幅に
Ｓ／Ｎを改善する事ができ、さらにＤ／Ａ変換が１ビッ
トである為、素子精度が不要でＬＳＩに適しているが、
この１ビットＤ／Ａ変換器の中で、シグマデルタ変調器
の１ビット出力をＤ／Ａ変換する１ビットＤ／Ａ変換回
路での歪みとＳ／Ｎ、不要放射悪化の問題があり、従来
の回路は以下の不具合があった。 ＮＲＺ信号を使った
もの（図２０）の出力波形は、出力矩形波の立上がり／
立ち下がりのスピードが有限である為、理想波形からの
ずれが生ずる。簡単の為、立上がり／下がりは直線で、
その傾斜がそれぞれΔ／t1、−Δ／t2であると仮定する
と、この理想波形からのずれにより DC offset=(t2-t1)
N/2 Ｎ：１秒当りのパルス数 なるＤＣオフセッ
トが発生する。
【００１０】このオフセットは１秒当りのパルス数に比
例する為、図２１に示す様に、Ｄ／Ａ変換器に入力され
るディジタルデータが０付近の信号であれば、単位時間
当りのパルス数が多い為、ＤＣオフセットが大きく、±
フルスケール（以下ＦＳ）に近い信号であれば、パルス
数が少ないので右図の様な伝達特性となり、２次歪みを
発生する。この歪みは図２２の様に差動方式にする事に
より打ち消す事が出来るが、素子バラツキの為、差動を
完全にする事は難しく、どうしても多少の歪みが残る。
さらに、差動にした為、後段のアナログフィルタをＬＳ
Ｉに内蔵しない場合はピン数が増加し、コンデンサ（以
下Ｃ）、抵抗（以下Ｒ）の数も増加し、コストアップと
なる。後段のアナログフィルタをＬＳＩに内蔵した場合
でもＣＲのトータル値が大きくなりチップコストが増加
する。
例する為、図２１に示す様に、Ｄ／Ａ変換器に入力され
るディジタルデータが０付近の信号であれば、単位時間
当りのパルス数が多い為、ＤＣオフセットが大きく、±
フルスケール（以下ＦＳ）に近い信号であれば、パルス
数が少ないので右図の様な伝達特性となり、２次歪みを
発生する。この歪みは図２２の様に差動方式にする事に
より打ち消す事が出来るが、素子バラツキの為、差動を
完全にする事は難しく、どうしても多少の歪みが残る。
さらに、差動にした為、後段のアナログフィルタをＬＳ
Ｉに内蔵しない場合はピン数が増加し、コンデンサ（以
下Ｃ）、抵抗（以下Ｒ）の数も増加し、コストアップと
なる。後段のアナログフィルタをＬＳＩに内蔵した場合
でもＣＲのトータル値が大きくなりチップコストが増加
する。
【００１１】ＲＺ信号を使った回路を図２４に示す。こ
の方式は図２３で分かる様に、単位時間当りのパルス数
がＤ／Ａ変換器に入力されるディジタルデータ値に比例
する為、ＤＣオフセットも入力に対して直線性を保ち、
歪みは発生しない。ＰＲＺ信号を使った回路（図２６）
もＲＺ信号を加算してＰＲＺ信号を作っている為、ＲＺ
信号と全く同じ理由で歪みは発生しない。しかし、この
両方式はＮＲＺ信号に比較して不要高周波成分が多く、
これが電源部や出力端子を通して各部に悪影響を及ぼし
性能悪化や不要放射悪化を起こすと言う問題点がある。
これを以下にさらに詳しく説明する。
の方式は図２３で分かる様に、単位時間当りのパルス数
がＤ／Ａ変換器に入力されるディジタルデータ値に比例
する為、ＤＣオフセットも入力に対して直線性を保ち、
歪みは発生しない。ＰＲＺ信号を使った回路（図２６）
もＲＺ信号を加算してＰＲＺ信号を作っている為、ＲＺ
信号と全く同じ理由で歪みは発生しない。しかし、この
両方式はＮＲＺ信号に比較して不要高周波成分が多く、
これが電源部や出力端子を通して各部に悪影響を及ぼし
性能悪化や不要放射悪化を起こすと言う問題点がある。
これを以下にさらに詳しく説明する。
【００１２】ここで、説明の為に、インパルス関数φ
（ｔ）を導入する。この関数は図１２に示す様に、幅０
高さ無限大であるが面積は１である物理的には再現不可
能な波形であるが、１ビットＤ／Ａ変換器の出力波形を
このインパルスと考えると、出力の周波数特性は図１５
に示す様に、周期ｎｆｓで同じ形を繰り返し、ＮＲＺや
ＲＺ、ＰＲＺはこのインパルス列を図１３で示すフィル
タに通す事で得られる為、このフィルタの周波数特性を
図１５の特性に乗ずる事でＮＲＺやＲＺ、ＰＲＺの周波
数特性が得られるので考えやすい。インパルス列とＮＲ
Ｚ、ＲＺ、ＰＲＺの関係を図１４に示す。この図から分
かる様にＲＺ信号は入力ディジタルデータが０の時の出
力ＤＣ値がＶH とＶL のセンターにならず、ＶH ＋3/4*
ＶL となり、使いずらい欠点がある。特にポータブル機
器など低電圧で使う分野では電源電圧をフルに使う必要
がある為、ＤＣオフセットを加えて、出力ＤＣ値をずら
す必要がある。
（ｔ）を導入する。この関数は図１２に示す様に、幅０
高さ無限大であるが面積は１である物理的には再現不可
能な波形であるが、１ビットＤ／Ａ変換器の出力波形を
このインパルスと考えると、出力の周波数特性は図１５
に示す様に、周期ｎｆｓで同じ形を繰り返し、ＮＲＺや
ＲＺ、ＰＲＺはこのインパルス列を図１３で示すフィル
タに通す事で得られる為、このフィルタの周波数特性を
図１５の特性に乗ずる事でＮＲＺやＲＺ、ＰＲＺの周波
数特性が得られるので考えやすい。インパルス列とＮＲ
Ｚ、ＲＺ、ＰＲＺの関係を図１４に示す。この図から分
かる様にＲＺ信号は入力ディジタルデータが０の時の出
力ＤＣ値がＶH とＶL のセンターにならず、ＶH ＋3/4*
ＶL となり、使いずらい欠点がある。特にポータブル機
器など低電圧で使う分野では電源電圧をフルに使う必要
がある為、ＤＣオフセットを加えて、出力ＤＣ値をずら
す必要がある。
【００１３】図１３でｔ＝Ｔ＝１／ｎｆｓと置くと、イ
ンパルス列がＮＲＺ信号に変換される。この時のフィル
タの特性は図１６で示され、結局、ＮＲＺを使った１ビ
ットＤ／Ａ変換器の出力は図１７となる。
ンパルス列がＮＲＺ信号に変換される。この時のフィル
タの特性は図１６で示され、結局、ＮＲＺを使った１ビ
ットＤ／Ａ変換器の出力は図１７となる。
【００１４】これに対して、ｔ＜Ｔ（通常はｔ＝Ｔ／
２）と置いた場合がＲＺとＰＲＺで、この時のフィルタ
特性は図１８となり、ＲＺ、又はＰＲＺを使った１ビッ
トＤ／Ａ変換器の出力は図１９となる。これをＮＲＺの
場合と比較すると、明らかに信号帯域に近い部分の再量
子化ノイズが多く、さらに、ｎｆｓの所に出る信号折返
し成分の減衰も少ない。この為、先程述べた様に、この
ＲＺ／ＰＲＺ方式はＮＲＺ信号に比較して不要高周波成
分が多く、これが電源部や出力端子を通して各部に悪影
響を及ぼし性能悪化や不要放射悪化を起こすと言う問題
点があった。後段のアナログフィルタで不要高周波成分
を抑制する事は出来るが、電源部を通って悪影響を及ぼ
すのを防ぐ事は出来ない。
２）と置いた場合がＲＺとＰＲＺで、この時のフィルタ
特性は図１８となり、ＲＺ、又はＰＲＺを使った１ビッ
トＤ／Ａ変換器の出力は図１９となる。これをＮＲＺの
場合と比較すると、明らかに信号帯域に近い部分の再量
子化ノイズが多く、さらに、ｎｆｓの所に出る信号折返
し成分の減衰も少ない。この為、先程述べた様に、この
ＲＺ／ＰＲＺ方式はＮＲＺ信号に比較して不要高周波成
分が多く、これが電源部や出力端子を通して各部に悪影
響を及ぼし性能悪化や不要放射悪化を起こすと言う問題
点があった。後段のアナログフィルタで不要高周波成分
を抑制する事は出来るが、電源部を通って悪影響を及ぼ
すのを防ぐ事は出来ない。
【００１５】この問題点を解決する為、図２７に示す様
な移動平均フィルタを使う方法がある。図２８は１段当
りＴ＝１／ｎｆｓ遅延を８段シフト加算（ｍ＝８）した
時の、このフィルタの周波数特性を示している。又、図
３０は２段シフト加算（ｍ＝２）の時の、このフィルタ
の周波数特性を示している。これらの特性を見て分かる
様に、本フィルタはＣＲを使わずに比較的簡単に帯域外
不要高周波を抑制する事が出来る。この方法を使ってＲ
Ｚ信号の帯域外不要高周波を抑制する為、２段シフト加
算（ｍ＝２）の時の出力波形を考えると、図３４に示す
様にｎｆｓの所にＤＣオフセットによる大きなスペクト
ルが立ってしまい帯域外不要高周波抑制の目的を達成す
る事が出来ない。これに対して、ＰＲＺ信号は図３２に
示す様に２段シフト加算によりパルスの数が激減し、周
波数特性も図３１に示す様に再量子化ノイズが大幅に減
少している。しかし、回路規模が図２９に示す様に大き
くなってしまう欠点がある。さらに、ＰＲＺ信号は３値
信号であり、ＲＺ信号をアナログ加算する必要がある
が、加算アンプのスルーレートが低いと歪みとＳ／Ｎが
大幅に悪化する。この為、消費電力が大きく、ＩＣ化し
た時の占有面積が大きい高スルーレートオペアンプが必
要となり、消費電力とコストが増大する欠点もある。
な移動平均フィルタを使う方法がある。図２８は１段当
りＴ＝１／ｎｆｓ遅延を８段シフト加算（ｍ＝８）した
時の、このフィルタの周波数特性を示している。又、図
３０は２段シフト加算（ｍ＝２）の時の、このフィルタ
の周波数特性を示している。これらの特性を見て分かる
様に、本フィルタはＣＲを使わずに比較的簡単に帯域外
不要高周波を抑制する事が出来る。この方法を使ってＲ
Ｚ信号の帯域外不要高周波を抑制する為、２段シフト加
算（ｍ＝２）の時の出力波形を考えると、図３４に示す
様にｎｆｓの所にＤＣオフセットによる大きなスペクト
ルが立ってしまい帯域外不要高周波抑制の目的を達成す
る事が出来ない。これに対して、ＰＲＺ信号は図３２に
示す様に２段シフト加算によりパルスの数が激減し、周
波数特性も図３１に示す様に再量子化ノイズが大幅に減
少している。しかし、回路規模が図２９に示す様に大き
くなってしまう欠点がある。さらに、ＰＲＺ信号は３値
信号であり、ＲＺ信号をアナログ加算する必要がある
が、加算アンプのスルーレートが低いと歪みとＳ／Ｎが
大幅に悪化する。この為、消費電力が大きく、ＩＣ化し
た時の占有面積が大きい高スルーレートオペアンプが必
要となり、消費電力とコストが増大する欠点もある。
【００１６】以上の様に、１ビットＤ／Ａ変換回路の出
力としてＮＲＺ信号を使うと２次歪みが出る為、差動形
式が不可欠で、それでも完全に歪みを打ち消すのは難し
く、十分な性能がとりずらい。さらにアナログフィルタ
用のＣＲの数が２倍必要となり、コストが増大する問題
がある。
力としてＮＲＺ信号を使うと２次歪みが出る為、差動形
式が不可欠で、それでも完全に歪みを打ち消すのは難し
く、十分な性能がとりずらい。さらにアナログフィルタ
用のＣＲの数が２倍必要となり、コストが増大する問題
がある。
【００１７】１ビットＤ／Ａ変換回路の出力としてＲＺ
信号を使うと上記問題はなくなるが、ＤＣオフセットを
キャンセルする回路が必要でコスト増となり、さらにシ
フト加算のテクニックが使えない為、帯域外の不要高周
波成分が増大し、十分な性能がとりずらい。
信号を使うと上記問題はなくなるが、ＤＣオフセットを
キャンセルする回路が必要でコスト増となり、さらにシ
フト加算のテクニックが使えない為、帯域外の不要高周
波成分が増大し、十分な性能がとりずらい。
【００１８】１ビットＤ／Ａ変換回路の出力としてＰＲ
Ｚ信号を使う場合はシフト加算を使う事で、帯域外の不
要高周波成分を抑制する事ができるが、回路規模が増大
しコストアップとなる。又、ＰＲＺ生成用のアナログ加
算用のアンプに高スルーレートアンプが必要となり、消
費電力とコストが増大する。
Ｚ信号を使う場合はシフト加算を使う事で、帯域外の不
要高周波成分を抑制する事ができるが、回路規模が増大
しコストアップとなる。又、ＰＲＺ生成用のアナログ加
算用のアンプに高スルーレートアンプが必要となり、消
費電力とコストが増大する。
【００１９】本考案はオーバーサンプリング・１ビット
Ｄ／Ａ変換器に於いて、差動アナログフィルタを使う事
なく、小規模な回路構成で、不要高周波成分を十分抑
え、アナログ出力の性能も十分良い１ビットＤ／Ａ変換
回路を提供する事を目的とする。又、アナログ加算用の
アンプもスルーレートが低くても良い１ビットＤ／Ａ変
換回路を提供する事も目的とする。
Ｄ／Ａ変換器に於いて、差動アナログフィルタを使う事
なく、小規模な回路構成で、不要高周波成分を十分抑
え、アナログ出力の性能も十分良い１ビットＤ／Ａ変換
回路を提供する事を目的とする。又、アナログ加算用の
アンプもスルーレートが低くても良い１ビットＤ／Ａ変
換回路を提供する事も目的とする。
【００２０】
【課題を解決するための手段と作用】この発明の請求項
１に係る１ビットＤ／Ａ変換回路は、ディジタル・シグ
マデルタ変調器を使ったオーバーサンプリング・１ビッ
トＤ／Ａ変換器で、ディジタル・シグマデルタ変調器の
１ビット出力をアナログに変換する１ビットＤ／Ａ変換
回路に於いて、従来のＰＲＺ信号を生成する時、ＲＺ信
号とその相補なＲＺ信号を反転したもの（ＲＺｃ）を生
成後、このどちらか一方を１サンプリング周期の整数倍
だけ遅延させたのち加算した、ＭＰＲＺ信号を生成する
事により、１ビット信号に含まれる再量子化ノイズを大
幅にキャンセルする事により、低コストで不要放射が少
なく高性能が得やすくしたものである。
１に係る１ビットＤ／Ａ変換回路は、ディジタル・シグ
マデルタ変調器を使ったオーバーサンプリング・１ビッ
トＤ／Ａ変換器で、ディジタル・シグマデルタ変調器の
１ビット出力をアナログに変換する１ビットＤ／Ａ変換
回路に於いて、従来のＰＲＺ信号を生成する時、ＲＺ信
号とその相補なＲＺ信号を反転したもの（ＲＺｃ）を生
成後、このどちらか一方を１サンプリング周期の整数倍
だけ遅延させたのち加算した、ＭＰＲＺ信号を生成する
事により、１ビット信号に含まれる再量子化ノイズを大
幅にキャンセルする事により、低コストで不要放射が少
なく高性能が得やすくしたものである。
【００２１】この発明の請求項２に係る１ビットＤ／Ａ
変換回路は、（請求項１）による１ビットＤ／Ａ変換回
路のＭＰＲＺ信号を生成する為の二つの信号（図１のＲ
ＺとＲＺｃ' 、又は図３のＲＺ' とＲＺｃ）を任意の同
じ時間ｔi （ｔi ≧０ ｉ＝１，２，…，ｇ）だけ遅延
したものを、ｇ個作り、アナログ加算してアナログ出力
信号を得るもので、ＰＲＺ信号による同様な方法よりも
小さな回路規模で、（請求項１）による方法よりさらに
強力に帯域外不要高周波成分を除去する事が出来る。
変換回路は、（請求項１）による１ビットＤ／Ａ変換回
路のＭＰＲＺ信号を生成する為の二つの信号（図１のＲ
ＺとＲＺｃ' 、又は図３のＲＺ' とＲＺｃ）を任意の同
じ時間ｔi （ｔi ≧０ ｉ＝１，２，…，ｇ）だけ遅延
したものを、ｇ個作り、アナログ加算してアナログ出力
信号を得るもので、ＰＲＺ信号による同様な方法よりも
小さな回路規模で、（請求項１）による方法よりさらに
強力に帯域外不要高周波成分を除去する事が出来る。
【００２２】この発明の請求項３に係る１ビットＤ／Ａ
変換回路は、（請求項１）、（請求項２）に係る１ビッ
トＤ／Ａ変換回路のＭＰＲＺ信号、そしてその遅延信号
を生成する信号（図７でのＲＺ、ＲＺ' 、ＲＺｃ´、Ｒ
Ｚｃ''）の発生回路出力と加算点を抵抗で結ぶ事でアナ
ログ加算し、この加算点と交流接地点との間にＣを接続
する事で帯域外不要高周波成分をバイパスしたもので、
後段のアナログフィルタに入力される信号の不要高周波
成分を十分抑え、アナログフィルタの負担を少なくする
事が出来る。
変換回路は、（請求項１）、（請求項２）に係る１ビッ
トＤ／Ａ変換回路のＭＰＲＺ信号、そしてその遅延信号
を生成する信号（図７でのＲＺ、ＲＺ' 、ＲＺｃ´、Ｒ
Ｚｃ''）の発生回路出力と加算点を抵抗で結ぶ事でアナ
ログ加算し、この加算点と交流接地点との間にＣを接続
する事で帯域外不要高周波成分をバイパスしたもので、
後段のアナログフィルタに入力される信号の不要高周波
成分を十分抑え、アナログフィルタの負担を少なくする
事が出来る。
【００２３】
【実施例】以下、この発明の実施例とその効果について
図面を参照して詳細に説明する。図１に本考案の（請求
項１）によるＭＰＲＺ型１ビットＤ／Ａ変換回路の一例
を示す。この回路では ＲＺｃをＴ（１クロック）だけ
遅延させ（ＲＺｃ' ）、アナログ加算している。このア
ナログ加算器は反転加算器を使っているが、図６に様な
正転加算器でも良い。この時の出力波形例を図２に示
す。この波形は図３２に示すＰＲＺ信号の２段シフト加
算信号と全く同じ形になる。この事はその周波数特性も
同一になる事を示している。つまり、本考案を使えばＰ
ＲＺ方式とほぼ同じ回路規模で、ＰＲＺ２段シフト加算
方式（図２９）と同じ周波数特性（図３１）が得られ、
小さな回路規模で帯域外不要高周波を十分抑制した高性
能の１ビットＤ／Ａ変換回路を得る事が出来る。図３の
回路はＲＺの方をＴ（１クロック）だけ遅延させ（Ｒ
Ｚ' ）、アナログ加算しているが、出力波形は図４に示
す様に、図１の回路と全く同一である。図５の回路は図
１の回路で１ｂｉｔ−ＤＡＴＡを一度ＤＦＦで叩き直し
た後ＭＰＲＺ生成回路に入れている。これは、通常ディ
ジタル回路の出力が、ノイズやクロックジッタ、ヒゲな
どを多く含んだ汚い波形である事が多く、ジッタの少な
いピュアなクロックを使ったＤＦＦで波形整形する必要
がある場合の回路構成を示している。図６は遅延量をｋ
Ｔにし、アナログ加算器も正転型を使った場合の回路を
示している。
図面を参照して詳細に説明する。図１に本考案の（請求
項１）によるＭＰＲＺ型１ビットＤ／Ａ変換回路の一例
を示す。この回路では ＲＺｃをＴ（１クロック）だけ
遅延させ（ＲＺｃ' ）、アナログ加算している。このア
ナログ加算器は反転加算器を使っているが、図６に様な
正転加算器でも良い。この時の出力波形例を図２に示
す。この波形は図３２に示すＰＲＺ信号の２段シフト加
算信号と全く同じ形になる。この事はその周波数特性も
同一になる事を示している。つまり、本考案を使えばＰ
ＲＺ方式とほぼ同じ回路規模で、ＰＲＺ２段シフト加算
方式（図２９）と同じ周波数特性（図３１）が得られ、
小さな回路規模で帯域外不要高周波を十分抑制した高性
能の１ビットＤ／Ａ変換回路を得る事が出来る。図３の
回路はＲＺの方をＴ（１クロック）だけ遅延させ（Ｒ
Ｚ' ）、アナログ加算しているが、出力波形は図４に示
す様に、図１の回路と全く同一である。図５の回路は図
１の回路で１ｂｉｔ−ＤＡＴＡを一度ＤＦＦで叩き直し
た後ＭＰＲＺ生成回路に入れている。これは、通常ディ
ジタル回路の出力が、ノイズやクロックジッタ、ヒゲな
どを多く含んだ汚い波形である事が多く、ジッタの少な
いピュアなクロックを使ったＤＦＦで波形整形する必要
がある場合の回路構成を示している。図６は遅延量をｋ
Ｔにし、アナログ加算器も正転型を使った場合の回路を
示している。
【００２４】図７は（請求項２）によるシフト加算式Ｍ
ＰＲＺ型１ビットＤ／Ａ変換回路の一例を示す。ここで
はＭＰＲＺと、これをＴだけ遅延したＭＰＲＺ´を２段
シフト加算したもので、図８にその出力波形、図３３に
その周波数特性を示す。この周波数特性から、ＰＲＺの
２段シフト加算回路（図２９）と同規模の回路構成でΣ
Δ変調器の再量子化ノイズの抑制量が大幅に改善されて
いる事が分かる。
ＰＲＺ型１ビットＤ／Ａ変換回路の一例を示す。ここで
はＭＰＲＺと、これをＴだけ遅延したＭＰＲＺ´を２段
シフト加算したもので、図８にその出力波形、図３３に
その周波数特性を示す。この周波数特性から、ＰＲＺの
２段シフト加算回路（図２９）と同規模の回路構成でΣ
Δ変調器の再量子化ノイズの抑制量が大幅に改善されて
いる事が分かる。
【００２５】図９は（請求項３）によるＭＰＲＺ型１ビ
ットＤ／Ａ変換回路を示している。この加算点と交流接
地点との間に入れたＣにより、オペアンプに入力される
信号の高周波成分が抑制される事で、比較的スルーレー
トの低いオペアンプでも十分な性能を得る事が出来、Ｃ
も片側が接地されている為、製造が容易であるが片側に
非線形の寄生容量が付いているＭＯＳ容量を使う事が出
来るので、１ビットＤ／Ａ変換器回路＋アナログフィル
タのＬＳＩ化を容易にする事が出来る。
ットＤ／Ａ変換回路を示している。この加算点と交流接
地点との間に入れたＣにより、オペアンプに入力される
信号の高周波成分が抑制される事で、比較的スルーレー
トの低いオペアンプでも十分な性能を得る事が出来、Ｃ
も片側が接地されている為、製造が容易であるが片側に
非線形の寄生容量が付いているＭＯＳ容量を使う事が出
来るので、１ビットＤ／Ａ変換器回路＋アナログフィル
タのＬＳＩ化を容易にする事が出来る。
【００２６】
【発明の効果】本発明により、ΣΔ変調器の再量子化ノ
イズの抑制量を大幅に改善することができる。また、１
ビットＤ／Ａ変換器回路＋アナログフィルタのＬＳＩ化
を容易にする事が出来る。
イズの抑制量を大幅に改善することができる。また、１
ビットＤ／Ａ変換器回路＋アナログフィルタのＬＳＩ化
を容易にする事が出来る。
【図１】本発明によるＭＰＲＺ型１ビットＤ／Ａ変換器
でｋ＝１の場合の回路図。
でｋ＝１の場合の回路図。
【図２】図１の回路の動作タイミングチャート。
【図３】本発明によるＭＰＲＺ型１ビットＤ／Ａ変換器
回路でｋ＝１の場合のもう一つの回路図。
回路でｋ＝１の場合のもう一つの回路図。
【図４】図３の回路の動作タイミングチャート。
【図５】図１の回路に１ｂｉｔ−ＤＡＴＡをＤＦＦで波
形整形する回路を加えた回路図。
形整形する回路を加えた回路図。
【図６】本発明によるＭＰＲＺ型１ビットＤ／Ａ変換器
回路でｋ≧２の場合の回路図。
回路でｋ≧２の場合の回路図。
【図７】本発明（請求項２）でｔ1 ＝０，ｔ2 ＝Ｔ，ｇ
＝２とした時の回路図。
＝２とした時の回路図。
【図８】図７の回路の動作タイミングチャート。
【図９】本発明（請求項３）によるＭＰＲＺ型１ビット
Ｄ／Ａ変換器の回路図。
Ｄ／Ａ変換器の回路図。
【図１０】シグマデルタ変調器を使った１ビット・Ｄ／
Ａ変換装置の図。
Ａ変換装置の図。
【図１１】シグマデルタ変調器のシステム図。
【図１２】インパルス関数の波形図。
【図１３】インパルス列から幅ｔ高さ１のパルス列に変
換するフィルタの伝達関数を示す図。
換するフィルタの伝達関数を示す図。
【図１４】１ｂｉｔ−ＤＡＴＡとインパルス出力、ＰＲ
Ｚ、ＮＲＺ、ＲＺの関係を示す図。
Ｚ、ＮＲＺ、ＲＺの関係を示す図。
【図１５】１ビットＤ／Ａ変換器の出力をインパルス列
とした時の出力波形の周波数特性を示す図。
とした時の出力波形の周波数特性を示す図。
【図１６】図１３のフィルタでｔ＝Ｔとした時の伝達周
波数特性を示す図。
波数特性を示す図。
【図１７】１ビットＤ／Ａ変換器の出力をＮＲＺとした
時の出力波形の周波数特性を示す図。
時の出力波形の周波数特性を示す図。
【図１８】図１３のフィルタでｔ＝Ｔ／２とした時の伝
達周波数特性を示す図。
達周波数特性を示す図。
【図１９】１ビットＤ／Ａ変換器の出力をＲＺ、又はＰ
ＲＺとした時の出力波形の周波数特性を示す図。
ＲＺとした時の出力波形の周波数特性を示す図。
【図２０】ＮＲＺ型１ビットＤ／Ａ変換器＋アナログフ
ィルタの回路例を示す図。
ィルタの回路例を示す図。
【図２１】ＮＲＺの出力波形と伝達特性を示す図。
【図２２】差動方式ＮＲＺ型１ビットＤ／Ａ変換器＋ア
ナログフィルタの回路例を示す図。
ナログフィルタの回路例を示す図。
【図２３】ＲＺの出力波形と伝達特性を示す図。
【図２４】ＲＺ型１ビットＤ／Ａ変換器＋アナログフィ
ルタの回路例を示す図。
ルタの回路例を示す図。
【図２５】ＰＲＺの出力波形と伝達特性を示す図。
【図２６】ＰＲＺ型１ビットＤ／Ａ変換器＋アナログフ
ィルタの回路例を示す図。
ィルタの回路例を示す図。
【図２７】１ビットＤ／Ａ変換器＋移動平均フィルタの
システム例を示す図。
システム例を示す図。
【図２８】図２７のシステムでｍ＝８とした時の伝達周
波数特性を示す図。
波数特性を示す図。
【図２９】図２７のシステムでＰＲＺ型１ビットＤ／Ａ
変換器を使い、ｍ＝２とした時の回路例を示す図。
変換器を使い、ｍ＝２とした時の回路例を示す図。
【図３０】ｍ＝２での移動平均フィルタの伝達周波数特
性を示す図。
性を示す図。
【図３１】図２９の回路の出力波形の周波数特性を示す
図。
図。
【図３２】図２９の回路の動作タイミングチャートを示
す図。
す図。
【図３３】図７の回路の出力波形の周波数特性を示す
図。
図。
【図３４】図２７のシステムでＲＺ型１ビットＤ／Ａ変
換器を使い、ｍ＝２とした時の出力波形を示す図。
換器を使い、ｍ＝２とした時の出力波形を示す図。
Claims (3)
- 【請求項１】 周期Ｔで１ビット入力ディジタルデータ
（以下１ｂｉｔ−ＤＡＴＡ）を入力し、前記１ｂｉｔ−
ＤＡＴＡが１のとき、前記周期Ｔの内一定時間Ｔ1 だけ
一定電圧ＶH を発生し、残りのＴ2 ＝Ｔ−Ｔ1 時間は一
定電圧ＶL を発生し、前記１ｂｉｔ−ＤＡＴＡが０のと
きは時間Ｔ全部で前記電圧ＶL を発生する様にした信号
（以下ＲＺ信号）の発生回路と、 前記１ｂｉｔ−ＤＡＴＡが０のとき、前記周期Ｔの内、
前記時間Ｔ1 だけ前記電圧ＶL を発生し、前記時間Ｔ2
は前記電圧ＶH を発生し、前記１ｂｉｔ−ＤＡＴＡが０
のときは時間Ｔ全部で電圧ＶH を発生する様にした信号
（以下ＲＺｃ信号）発生回路とを持ち、 前記ＲＺ信号とＲＺｃ信号をアナログ加算した信号、即
ち両極性ＲＺ（以下ＰＲＺ）信号を生成し、これを１ビ
ット・ディジタル−アナログ（以下Ｄ／Ａ）変換信号と
して出力するＰＲＺ型１ビットＤ／Ａ変換回路に於い
て、前記ＲＺ信号、ＲＺｃ信号のどちらか一つを前記Ｔ
のｋ倍（ｋは１以上の整数）遅延させた上、アナログ加
算を行いアナログ出力信号を得る事を特徴とする変形Ｐ
ＲＺ（以下ＭＰＲＺ）型１ビットＤ／Ａ変換回路。 - 【請求項２】 前記ＭＰＲＺ信号を生成する為の２つの
信号（図１のＲＺとＲＺｃ' 又は図３のＲＺ' とＲＺ
ｃ）を任意の同じ時間ｔi （ｔi ≧０ ｉ＝１，２，
…，ｇ）だけ遅延したものを、ｇ個作り、アナログ加算
してアナログ出力信号を得る事を特徴とする、シフト加
算式ＭＰＲＺ型１ビットＤ／Ａ変換回路。 - 【請求項３】 請求項１、請求項２において、１ビット
Ｄ／Ａ変換回路に使われるアナログ加算器が、前記ＲＺ
信号、ＲＺｃ信号、及びこれらの遅延信号の発生回路出
力から抵抗を介して加算し、その加算点と交流接地点の
間にコンデンサで接続する事でパッシブなローパスフィ
ルタを構成する事を特徴とした１ビットＤ／Ａ変換回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05179506A JP3112605B2 (ja) | 1993-07-21 | 1993-07-21 | Ｄ／ａ変換回路 |
| CN94108010.2A CN1051415C (zh) | 1993-07-21 | 1994-07-21 | 把1位数字数据信号转化为模拟数据的信号处理电路 |
| KR1019940017606A KR0162112B1 (ko) | 1993-07-21 | 1994-07-21 | 신호 처리 회로 |
| US08/277,265 US5610606A (en) | 1993-07-21 | 1994-07-21 | 1-bit D/A conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05179506A JP3112605B2 (ja) | 1993-07-21 | 1993-07-21 | Ｄ／ａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738440A true JPH0738440A (ja) | 1995-02-07 |
| JP3112605B2 JP3112605B2 (ja) | 2000-11-27 |
Family
ID=16067007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05179506A Expired - Lifetime JP3112605B2 (ja) | 1993-07-21 | 1993-07-21 | Ｄ／ａ変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5610606A (ja) |
| JP (1) | JP3112605B2 (ja) |
| KR (1) | KR0162112B1 (ja) |
| CN (1) | CN1051415C (ja) |
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| KR100440455B1 (ko) * | 1995-12-28 | 2004-10-26 | 소니 가부시끼 가이샤 | 신호전송방법및신호전송장치 |
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| JP2011166304A (ja) * | 2010-02-05 | 2011-08-25 | Asahi Kasei Electronics Co Ltd | ディジタルアナログ変換器 |
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| KR100291954B1 (ko) * | 1998-05-08 | 2001-06-01 | 윤덕용 | 클럭의진폭을이용한광신호성능측정장치및방법 |
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| JP2002064383A (ja) | 2000-08-18 | 2002-02-28 | Yamaha Corp | Δς変調器 |
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1993
- 1993-07-21 JP JP05179506A patent/JP3112605B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-21 KR KR1019940017606A patent/KR0162112B1/ko not_active IP Right Cessation
- 1994-07-21 US US08/277,265 patent/US5610606A/en not_active Expired - Lifetime
- 1994-07-21 CN CN94108010.2A patent/CN1051415C/zh not_active Expired - Fee Related
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