JP3375967B2 - ディジタル論理ゲートコアを有するシグマ−デルタ変換器 - Google Patents
ディジタル論理ゲートコアを有するシグマ−デルタ変換器Info
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- 238000005070 sampling Methods 0.000 claims abstract description 13
- 238000012546 transfer Methods 0.000 claims description 9
- 238000013139 quantization Methods 0.000 abstract description 12
- 238000001228 spectrum Methods 0.000 abstract description 5
- 238000007493 shaping process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 18
- 238000000034 method Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000010363 phase shift Effects 0.000 description 6
- 230000001934 delay Effects 0.000 description 5
- 239000002131 composite material Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000001914 filtration Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000368 destabilizing effect Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 235000011962 puddings Nutrition 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/326—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors
- H03M3/328—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither
- H03M3/33—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither the dither being a random signal
- H03M3/332—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither the dither being a random signal in particular a pseudo-random signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
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Description
【発明の詳細な説明】
発明の分野
本発明は、アナログ−ディジタル（A/D）変換器の分
野に関するものである。より詳細には、本発明は、ディ
ジタル論理ゲートからなるコアを有するシグマ−デルタ
A/D変換器に関する。 発明の背景 信号処理においては、アナログ信号をこの原アナログ
信号の振幅に比例するディジタル表現に変換すること、
及びこの逆の変換を行うことがしばしば必要である。こ
のA/D変換プロセスは、コンピュータまたは他のディジ
タルプロセッサがプロセス、実験などを制御あるいは監
視するあらゆる用途、あるいはディジタル技術が元来
「アナログ的」である仕事に適用される場合においては
常に不可欠である。例えば、A/D変換器は、オーディオ
・ビデオ処理から測定計装、医療診断等にいたる広範多
様な用途でますます多く用いられるようになって来てい
る。さらに、ディジタル情報が伝送や記憶のために中間
アナログ形式に変換される用途（例えば各種ディジタル
モデム）においては、A/D変換器はそれらの中間アナロ
グ信号を再度ディジタル形式に変換することを要求され
る。要するに、A/D変換器は多種多様な用途で利用する
ことができる。 図１は、典型的な従来技術によるA/D変換器のブロッ
ク図を示す。図１において、アナログ信号源は、サンプ
リングされる信号が、フィルタリングしないとエイリア
シング効果によってバンド内干渉を生じるような場合
に、必ず、そのサンプリングレートの２分の１を超える
有意のエネルギーを含むことがないようにするために、
アンチエイリアシングフィルタ102によってフィルタリ
ングされる。次に、サンプラ103はフィルタリングされ
たアナログ信号をサンプリングする。言い換えると、サ
ンプラ103はタイムスケールを離散化する。サンプリン
グクロック速度fsがアナログ信号のバンド幅の２倍（す
なわちナイキスト周波数）以上であるならば、元のアナ
ログ信号を情報の損失なしに再生することができる。最
後に、量子化器104は、連続振幅サンプリングされた信
号を離散状の値の集合に変換し、ディジタルシーケンス
の形で出力する。 従来のA/D変換器は、一般に、沢山の高価で複雑な高
精度装置を必要とする。例えば、アンチエイリアシング
フィルタ102は、理想的には、ナイキスト周波数を超え
る周波数をシステムのダイナミックレンジより低いレベ
ルに減衰させる一方で、所望の信号全体にわたってフラ
ットな振幅応答を有すると考えられる。従って、最小ひ
ずみで高分解能をを得るためには高性能アンチエイリア
シングフィルタが必要である。さらに、サンプラ103
は、値を正確に取り込み、最小のドリフトでそれらの値
を保持して、変換器がサンプリングされたアナログ信号
を一連の基準値と比較するのに十分な時間が得られるよ
うにしなければならない。従って、高性能のｎ−ビット
変換器は、2n分の１より高精度のサンプラが必要であ
る。同様に、量子化器は、2n個の可能な基準値の中のど
の値がサンプリングされた入力に最も近いかを決定しな
ければならない。このことは、2n分の１より高精度の基
準信号の集合が必要であるということを意味する。さら
に、フルスケールの2n分の１よりオフセット誤差が小さ
い比較器が１つまたは２つ以上必要である。このような
難しい問題の一例として、例えば、入力範囲が2Vの12ビ
ットA/D変換器は、その入力信号の500mVの差を正確に弁
別しなければならない。従って、サンプラの取り込みと
保持を合わせた誤差、及びこれに基準値の誤差と比較誤
差を加えたものが500mVより小さくなければならない。
このような精度を達成するのはかなり困難かつ高価であ
る。 これらの問題を解決しようとする努力の中で、オーバ
ーサンプリング式A/D変換器が開発された。シグマ−デ
ルタ・オーバーサンプリング式A/D変換器は、デルタ変
調技術から生まれたもので、その延長線上にある。デル
タ変調器は、入力信号の絶対値ではなく、その変化をサ
ンプリングするようにサンプルを量子化する。図2Aは、
典型的な従来技術のデルタ変調器のブロック図とこれに
対応する波形を示す。アナログ信号は、アナログ加算器
201によって積分器202からの負のフィードバック信号と
加算される。本質的には、積分器202は入力アナログ信
号ｘ（ｔ）を予測しようとする。そして、次の予測を行
うために、１ビット量子化器203によって現在の予測誤
差項ｘ（ｔ）−（ｔ）が量子化される。図2Bは、典型
的な復調器のブロック図とこれに対応する出力波形を示
す。図から明らかなように、入力信号は積分器204によ
って積分され、ローパスフィルタによって平滑化され
る。 デルタ変調の原理を利用することによって、シグマ−
デルタA/D変換器は、安価な低分解能の１ビット量子化
器を使うことができる。さらに、非常に高いオーバーサ
ンプリングレート（すなわちナイキスト・サンプリング
レートの数10倍のサンプリングレート）でサンプリング
した後、その高いサンプリングレートからデシメーショ
ン（decimation）プロセスによってダウンコンバートす
ることによって高い分解能を達成することができる。こ
のようにして、１ビット量子化器の大きな量子化誤差が
より広い周波数範囲にわたって分散される結果、所望の
バンド中の誤差が低減される。その上、種々異なる程度
のノイズ整形を行うことによって、さらにバンド内誤差
を低減するこでる。 シグマ−デルタA/D変換器は、従来の「ナイキスト」A
/D変換器に比べてかなりの長所があるが、それでもいく
つかの短所を免れない。そのような短所の１つは、通常
比較器の形が使用される１ビット量子化器に関連するも
のである。安価の比較器は、一般に遅延時間が大き過ぎ
る結果、シグマ−デルタループの安定性に問題が生じる
ことがある（遅延は周波数と共に増加する位相変移と等
価であるから）。他方、遅延が支障のない範囲に保たれ
るだけ十分高速の比較器は、非常に高価である。 もう一つの短所は、積分器がスイッチトキャパシタ回
路技術を用いて製造されることが多いということによる
ものである。このような回路技術は、通常、アナログ／
ディジタル混成集積回路（IC）プロセスを必要とする。
アナログ／ディジタル混成IC回路プロセスは、純ディジ
タルプロセスと比較していくつかの欠点がある。 アナログ／ディジタル混成ICプロセスの使用の第１の
不都合は、混成信号ICプロセス及びライブラリーは、一
般に、ディジタルICプロセス及びASICライブラリより１
世代または12乃至16ヶ月遅れるということである。従っ
て、オールディジタル実装版は１プロセス世代だけ安価
になる。 アナログ／ディジタル混成ICプロセスの第２の不都合
は、IC（またはそのICを採用した製品）を市場に出すの
に著しく長い時間がかかるということである。カスタマ
イズされたディジタルICはより速く製造することができ
ることの主な理由は、ICベンダが処理ステップの中の多
くが完了済みのディジタルゲートアレイのストックを持
つということである。そのために、カスタム配線を行う
だけでIC製造工程を完了することができる。これ以外に
ディジタルICの製造がこのように速くできることの理由
は、レイアウト時間が短くて済む、テスト生成及びデバ
ッグ時間が短くて済む、初手から成功する確率がはるか
に高いことなどである。多くの場合、市場化に要する時
間は新製品の成功にとって極めて重要であり、これらの
全ての場合において、オールディジタル素子を用いるIC
アーキテクチャは著しく有利である。 アナログ／ディジタル混成ICが必要な第３の不都合
は、ディジタルICプロセスでは、生産コストを低減する
ために絶えず寸法の縮小が図られているということであ
る。オールディジタル設計を幾何学的寸法の小さいプロ
セスに変換することは、アナログ／ディジタル混成設計
を変換するよりも時間及び費用がはるかに少なくて済
む。従って、オールディジタルICアーキテクチャの製品
は、よりコスト削減がし易いことによって、採算寿命が
長くなる。 アナログ／ディジタル混成ICアーキテクチャの第４の
不都合は、アナログ構造が温度変化に対して敏感なこと
である。例えば、スイッチトキャパシタ積分器を−40℃
から＋85℃の温度範囲内で十分に動作させることは極め
て困難である。要するに、内部のディジタルゲート量を
最大限とした製品アーキテクチャは、より速く市場化す
ることができ、将来におけるコスト低減が可能であり、
広範な動作温度範囲を確保することができる。 このように、従来技術においては、オールディジタル
・コアを有し、アナログ素子数が最小限のアーキテクチ
ャによる高分解能シグマ−デルタA/D変換器の必要性が
認められる。ゲートアレイのディジタル論理セルを用い
てこのようなアーキテクチャの比較器やループフィルタ
を実現することができるならば、非常に好都合であろう
と考えられる。また、これらのディジタル素子を変換器
の性能がディジタルゲートを使用しない場合に比べて改
善されるようにして使用することができるならば、一層
好都合であろうと思われる。 発明の概要 本発明は、ディジタル論理ゲートコアを有するシグマ
−デルタA/D変換器に関するものである。この変換器
は、ループフィルタ、量子化器、サンプラ、及びデシメ
ータ（decimator）からなる。 本発明の一実施態様においては、ループフィルタは、
入力アナログ信号とサンプラ出力との差を積分するため
に用いられる積分器を含む。この積分器は、無バッファ
論理ゲート否定回路からなる。ディジタルゲートアレイ
半導体上に作り込まれたゲートのライブラリは、通常無
バッファ否定回路を含んでいる。これらの一段論理ゲー
トは、水晶発振器回路で使用するように形成される。し
かしながら、これらの無バッファCMOS否定回路の１つを
クロック発振器としては使用する代わりに、積分器とし
てRC回路と共に使用する。 積分器には、量子化器を接続する。本発明において
は、普通の論理ゲートバッファを１ビット比較器として
構成する。この形の論理ゲートは、振幅量子化を行うた
めに使用される。このようにして、量子化器は、ゲート
アレイの数1000個のゲートの中のただ１つのゲートの形
で設けられる。量子化器には、量子化された信号をサン
プリングするためのサンプラを接続する。このサンプラ
は、ゲートアレイのディジタル回路によって実施するこ
とも可能である。サンプラからの信号はデシメータに供
給する。デシメータは、アナログ入力信号を表すディジ
タルシーケンスを出力する。 本発明の一実施態様においては、二次シグマ−デルタ
A/D変換器を実装して、一次変換器によって得られるレ
ベルより低いバンド内ノイズレベルを達成する。さら
に、必要ならば、ディジタルハイパスフィルタを変換器
に接続して、積分器または比較器によって持ち込まれる
オフセットをフィルタして除くこともできる。さらに、
否定回路の出力にエミッタフォロワ・バイポーラトラン
ジスタを接続してループ安定性を高くすることもでき
る。二次変換器の２極と共にゼロ関数機能を付加するこ
とによって、さらに高い安定性を達成することもでき
る。その上、低レベル信号の変換時に、バンド外周波数
の二次のより高レベルの信号を注入した後、このように
注入した高レベル信号をフィルタして除去することによ
り、変換器の直線性を最適化することができる。RCロー
ルオフ回路をサンプラに接続して、サンプラのディジタ
ル出力をシグマ−デルタフィードバックループにフィー
ドバックする前にその高速エッジを丸めることにより、
変換器性能をさらに改善することもできる。 狭帯域用の場合は、ループフィルタに１対の複合極を
組み込んで、さらに性能改善を図ることも可能である。
以下の説明で明らかにするように、シグマ−デルタ変換
器の量子化ノイズスペクトルは、そのループ利得が最大
となる周波数で最低になる。従って、一対の複合極を入
れて、当の狭帯域内にループ伝達関数のピークを生じさ
せることができる。これによって、その狭帯域のより大
きなノイズ除去を、高次のループフィルタの不安定化を
伴うことなく達成することができる。 図面の簡単な説明 以下、本発明を添付図面を参照しつつ説明するが、こ
れらの図面は例示説明のためのものであって、本発明を
限定するものではなく、図中同じ参照符号は同様の構成
部分を指すものとする。 図１は、典型的な従来技術のA/D変換器のブロック図
を示す。 図2Aは、典型的な従来技術のデルタ変調器のブロック
図及びその対応波形を示す。 図2Bは、典型的なデルタ復調器のブロック図及びその
対応波形を示す。 図３は、本発明を実施することができる一次オーバー
サンプリング式シグマ−デルタA/D変換器のブロック図
を示す。 図４は、Ｓ−ドメインのシグマ−デルタ変換器の簡略
ブロック図を示す。 図５は、本発明の一実施形態において比較器として使
用されるディジタルCMOSバッファの等価回路図を示す。 図6Aは、シグマ−デルタA/D変換器の積分器がRC（抵
抗器／コンデンサ）回路網からなる本発明の一実施形態
の説明図である。 図6Bは、積分器が演算増幅器（オペアンプ）からなる
本発明の一実施形態の説明図である。 図6Cは、積分器が無バッファCMOS否定回路からなる本
発明の一実施形態の説明図である。 図6Dは、積分器の出力インピーダンスを最小限にする
ことによってループ安定性を改善するために１個のバイ
ポーラトランジスタをエミッタフォロワの形で否定回路
に接続した本発明の一実施形態の説明図である。 図７は、二次シグマ−デルタ変換器のブロック図を示
す。 図８は、本発明のシグマ−デルタA/D変換器の一実施
形態の詳細回路図を示す。 図９は、狭帯域シグマ−デルタA/D変換器の詳細回路
図を示す。 詳細な説明 以下、ディジタル論理素子からなるコアを有する本発
明のシグマ−デルタA/D変換器の実施形態について説明
する。以下の説明においては、本発明の完全な理解を図
るため、説明目的上、電圧、構成部分／素子、利得、位
相、遅延等のような多くの事項を特定的に詳細に記載す
る。しかしながら、当業者にとっては、本発明がそれら
の事項の詳細な記載がなくとも実施可能であることは明
らかであろう。その他の場合においては、本発明を不必
要にあいまいにするのを避けるため、周知の構成及び装
置はブロック図形式で示す。 図３は、本発明の一実施形態を実施することができる
一次オーバーサンプリング式シグマ−デルタA/D変換器
のブロック図を示す。図示の変換器は、一次シグマ−デ
ルタ変調器301を有し、その後段にはディジタルデシメ
ーション（decimation）フィルタ302が設けられてい
る。ここで、「一次」という用語は、シグマ−デルタル
ープにおける積分器ロールオフが単一であるということ
を意味する。一次シグマ−デルタ変調器301からの１ビ
ットのディジタル信号出力は、このオーバーサンプリン
グされたシーケンスｙ（ｎ）をより低いサンプリングレ
ート（fs）と高い振幅分解能でディジタルシーケンスｘ
（ｎ）に変換するディジタルデシメーションフィルタ30
2に供給される。 一次シグマ−デルタ変調器301は、アナログ減法型加
算器303、ループフィルタ304（例えば積分器）、１ビッ
ト量子化器305、サンプラ306、及びフィードバック回路
を構成する１ビットD/A変換器307を備えている。加算器
303にはアナログ信号ｘ（ｔ）が入力される。加算器303
は、入力信号ｘ（ｔ）と量子化出力値ｙ（ｎ）を逆変換
して得られる予測アナログ信号ｘ（ｔ）との差を取る。
次に、ループフィルタ304からの出力信号は、量子化器3
05によって量子化され、周波数fsでオーバーサンプリン
グされて、出力信号ｙ（ｎ）が得られる。この変調器30
1からの出力信号ｙ（ｎ）は１ビット幅の２進シーケン
スである。 ここで、ループフィルタ入力における入力信号ｘ
（ｔ）とフィードバック信号ｘ（ｔ）との差はほぼ量子
的誤差に等しいということに留意すべきである。この誤
差は、ループフィルタ304によって変換された後、量子
化される。各サンプリングインスタンスにおける量子化
誤差は、量子化器305が粗特性のため、大きいが、この
変調器ループは２レベル出力を発生し、これをいくつか
の入力サンプル周期にわたって平均することにより振幅
精度を高める。この平均機能は、変調器301の後段に設
けられたデシメーションフィルタ302によって行われ
る。 図４は、Ｓ−ドメインにおけるシグマ−デルタ変調器
のブロック図を示す。このブック図に標準的な回路解析
法を適用すると、次の信号伝達関数（Ｎ（ｓ）＝０の
時）： 及び次のノイズ伝達関数が得られる： これらの伝達関数から、当の信号周波数における開ルー
プ利得が大きいほど、それらの周波数におけるノイズ除
去度も大きくなるということがわかる。 しかしながら、これらの信号周波数における開ループ
利得を最適化するに際しては、ループが発振しないよう
にしなければならない。ループの安定状態を保つために
は、約45度の位相余裕を維持することが望ましい。この
ような特徴のために、実際に行うことができる開ループ
利得の大きさは制限される。開ループ利得が小さいほ
ど、量子化ノイズ誤差の除去度も小さくなる（すなわち
性能が低くなる）。利得が大きいほど、意図していない
寄生極によって位相余裕が減少するように、単位ループ
利得クロスオーバー周波数が高くなる。さらに、ループ
の余分の遅延が位相変移に加わるが、これは安定性を確
保するためには開ループ利得をさらに減らさなければな
らないということを意味する。ループ遅延を小さくする
ことによって、高性能を達成することができる。 潜在的に大きいと考えられる一つの遅延源は、シグマ
−デルタA/D変換器の１ビット量子化器として用いられ
る比較器にある。一例として、200nS比較器（業界標準
のLM311のような）によってループに付加される位相変
移を考えてみる。2MHzでは、200nSの遅延は144゜の位相
遅れに匹敵する。シグマ−デルタ積分器はさらに90゜の
位相遅りを持ち込むので、2MHzの単位利得クロスオーバ
ー周波数では位相余裕が−54゜になる（サンプラにおけ
る遅延を全く考慮しなくとも）はずであるということが
わかる。このように、応答時間が200nSの比較器を用い
る場合、安定した動作を確保するためには、ループ利得
及び単位利得クロスオーバー周波数を下げる必要があ
る。 より一般的に言うならば、単位クロスオーバー周波数
の位相遅れが135゜の場合、45゜の位相余裕が生じると
いうことがわかる。大まかな目安としては、ループフィ
ルタ関数（一次ループの場合は積分器）に90゜の遅れを
割り当て、ループ遅延分には45゜の遅れを残すことを考
えればよい。その場合、達成可能を最大単位利得クロス
オーバー周波数（fumax）は、近似的に次式で与えられ
る： 式中、tdは総ループ遅延である。 単位利得クロスオーバー周波数とループ利得との間に
は直接的な関係がある（所与のループフィルタ関数の場
合）ということを知り得たことによって、ループ遅延を
できるだけ小さくすることが最大のシグマ−デルタ変換
器性能を達成するための鍵になるということがわかる。
サンプラによってサンプル周期の２分の１（1/2Fs）に
等しい平均遅延が持ち込まれることを考えると、量子化
器の遅延が（1/2Fs）に比べて著しく小さくなったと
き、最大性能が達成される。この本発明の実施形態にお
いては、Fs＝10MHzである。従って、遅延が50nSより著
しく小さい（すなわち、−5nS）比較器を量子化器とし
て採用するならば、性能を最大にすることができよう。
遅延が10nSより小さい市販の比較器は、通常、まるまる
数千ゲートのゲートアレイと同程度の価格になる。従っ
て、本発明は、１ビット量子化を行うために、論理ゲー
トCMOSバッファを高速比較器として用いるものである。
この本発明の実施形態においては、図５に501で示すよ
うに、0.8ミクロンCMOSジオメトリプロセスで実装され
たディジタルCMOSが比較器として使用される。この論理
ゲートCMOSバッファ501は、その電源電圧の約２分の１
でトリガーされる非常に高速（−1nS）の比較器と同等
である。言い換えると、論理ゲートCMOSバッファ501の
伝達関数は、０ボルト入力信号は０ボルト出力信号を生
じさせ;5ボルト入力信号は５ボルト出力信号を生じさ
せ；入力信号が０ボルトから５ボルトにランプアップす
る際には、出力信号は、入力電圧が約2.5ボルト（例え
ば、2.0から3.0ボルトまでの範囲内の任意の電圧）に近
づいたとき、０ボルトから５ボルトに切り換わるような
関数である。従って、標準的なCMOS論理ゲートを量子化
器として用いると、従来の比較器回路を用いた場合より
も高いレベルのシグマ−デルタ変換器性能を達成するこ
とができる。さらに、このCMOSバッファ501は、ゲート
アレイまたはプログラマブル論理デバイス上で使用可能
な数千個のゲートの１つとして実施することができる。 そして、CMOSバッファ501は、比較的入力オフセット
が大きくなることがあるが（例えば訳1.0ボルト）、入
力オフセットのシグマ−デルタ変換器出力オフセットに
対する寄与は、ループ中にその前段の直流利得（すなわ
ち、図３のトポロジーにおける積分器の直流利得）によ
って減殺される。さらに、場合によっては、比較的オフ
セットが大きいことはそれほど重要ではない（例えば、
搬送派変調された変換信号の場合）。さらにまた、シグ
マ−デルタ変換器の出力のオフセットは、必要ならば、
シグマ−デルタA/D変換器の後段に接続されたディジタ
ルハイパスフィルタ（本質的に交流結合と等価の作用を
果たす）によって取り除くことができる。このように、
論理ゲートを量子化器として用いることにより、コスト
及び性能の両面で最適化が達成される。 本発明の一実施形態においては、シグマ−デルタA/D
変換器のループフィルタは、図6Aに示すようなRC（抵抗
器／コンデンサ）回路網と近似的に等価な積分器よりな
る。このようなRC回路網は、直流利得が0dBであり、そ
れ自体のオフセットを持ち込むことがなく、また非常に
安価である。もう一つの実施形態においては、積分器
は、図6Bに示すような演算増幅器（オペアンプ）601よ
りなる。このオペアンプ積分器は、大きな直流利得（例
えば80dB）を有し、オフセットが非常に小さい（例えば
５ミリボルト）が、アナログ／ディジタル混成ICプロセ
スまたは別途の能動回路の使用が必要である。ここで、
反転型積分器を使用するには、負のフィードバックを維
持するために、シグマ−デルタ変換器の減法型加算器を
加法型加算器に置き換える必要があるということに留意
すべきである。 この本発明の実施形態においては、積分器は図6Cに示
すように、無バッファ論理ゲートCMOS否定回路602から
なる。バッファ付き否定回路は、余分のトランジスタ利
得段のために位相変移が大きすぎるので、積分器として
使用するのは実際的ではない。無バッファ論理ゲートCM
OS否定回路602は、クロック発振器回路用として供給さ
れるので、ほとんどのゲートアレイ中に見ることができ
る。本発明においては、これらの同じ無バッファ論理ゲ
ートCMOS否定回路の１つを図6Cに示すように抵抗器及び
コンデンサに接続して、反転型積分器を得る。このよう
にして使用される無バッファ論理ゲートCMOS否定回路
は、直流利得が約30dB、オフセット不確かさが約0.5ボ
ルトであり、またディジタルゲートアレイの数千個の論
理ゲートの中の１つを使用することができるので、非常
に安価である。上に述べたように、オフセットは比較的
大きくても、重要ではない。 しかしながら、このようにして用いられる典型的な無
バッファゲートの出力インピーダンスは比較的大きく
（例えば１キロオーム）、トランジスタの寸法の関数で
ある。否定回路602には、図6Dに示すように、エミッタ
フォロワとして１個のバイポーラトランジスタ603を接
続することができる。こうすることによって、積分器の
伝達関数の右半平面ゼロ（right half plane zero）の
有害な不安定化効果を免れられる。右半平面ゼロの発生
及びフィードバックループの安定性に対するその有害な
効果については演算増幅器設計を扱った文献に十分に記
載されている。エミッタフォロワトランジスタ603は、
その電流利得βによって積分器の出力インピーダンスを
低減させる。β値を100と仮定すると、積分器の出力イ
ンピーダンスは10オームになる。 変調器は、高次になるほど、ノイズが整形されて、そ
のより多くの部分がより高い周波数に集中するので、ベ
ースバンドノイズが少なくなるということは知られてい
る。しかしながら、より高次の変調器は、極が増えるこ
とによって生じるより大きな位相変移のために、安定化
させるのがより困難である。この本発明の実施形態にお
いては、二次シグマ−デルタ変調器を使用する。図７は
二次シグマ−デルタ変調器のブロック図を示す。この変
調器は、加算器701、反転型積分器702、二次化のための
第２極を得るための回路703、量子化器704、サンプラ70
5、及び１ビットD/A変換器706からなる。 図８は、本発明のシグマ−デルタA/D変換器の上記一
実施形態の詳細回路図を示す。アナログ信号は、抵抗器
804を介して加算ノードに入力される。加算ノード800は
無バッファ否定回路801の入力に接続されている。コン
デンサ802は、直流成分が入り込むのを阻止するための
交流結合手段を得るために用いられる。無バッファ否定
回路801の出力には、エミッタフォロワトランジスタ803
が接続されている。トランジスタ803は、例えば、部品
番号2N3906のバイポーラを使用することができる。これ
らの無バッファ否定回路801、エミッタフォロワトラン
ジスタ803、抵抗器804、及びコンデンサ805は、全体と
して積分器806を構成する。 積分器806には、第１の極が存在する。その上、抵抗
器807及びコンデンサ808を実装することによって第２極
がループに挿入される。ループを安定した状態に保つた
めに、極が２つあることによって位相変移が過大になる
のを確実に防ぐよう、ゼロを適切な位置に挿入する。こ
のゼロは、抵抗器809によって実現される。コンテンザ8
10は、バッファ811の入力キャパシタンスを補償するた
めに用いられる。バッファ811は、上に説明したように
比較器として機能させるために接続されたもので、１ビ
ット量子化を行う。バッファ811の出力は、フリップフ
ロップ812に結合される。フリップフロップ812はサンプ
ラを構成している。この本発明の実施形態においては、
サンプリングレートFsとして10MHzが用いられる。フリ
ップフロップ812からの信号は、バッファ812によってド
ライブされ、ディジタルフィルタ／デシメータ（decima
tor）に出力される。最後に、抵抗器814は１ビットD/A
変換器として機能し、シグマ−デルタ出力を加算ノード
800で入力に加算されるアナログ形に逆変換する。この
フィードバックループは、積分器806で無バッファ否定
回路801を使用するため、負のフィードバックループで
ある。ここで、無バッファ否定回路801、CMOSバッファ
／比較器811、フリップフロップ／サンプラ812、及びド
ライバ813は、全て標準的なゲートアレイ論理セルから
造ることができるということに留意すべきである。さら
に、これらのゲートアレイセルは、より大きな装置（例
えばモデム、トランシーバ、計器、プロセッサ等）の一
部をなすものであってもよい。 この本発明の実施形態においては、さらに性能を改善
するために、２つの特徴が付加されている。第１に、も
う一つの信号がシグマ−デルタA/D変換器に注入され
る。このように注入される信号は、低レベルの入力信号
を変換するときの変換器の直線性を良くするために用い
られる。この注入信号は、比較的高レベル（例えば比較
器のフルスケールより15dB低い）であり、その周波数は
当のバンド外である。より高レベルのバンド外信号を注
入すると、低レベルのバンド内信号を変換するときの直
線性が改善されるということが明らかにされている。そ
の後、注入された信号はフィルタを通して取り除かれ
る。本発明のこの実施形態の場合、抵抗器817及びコン
デンサ818を介して、555kHzのｐ−p5Vの方形波トーン
（squarewave tone）信号がシグマ−デルタA/D変換器に
注入される。このスペクトル再配分機能を行う他の信号
を使用することも可能である。改善された第２の特徴
は、出力ディジタル波形の高速エッジを「丸める（roun
d off）」ために抵抗器815及びコンデンサ816を付加し
たことである。抵抗器815とコンデンサ816の値は、ルー
プに過大な位相変移を生じさせることなく僅かな高周波
ロールオフが生じるような値が選択される。ここで、本
発明は、これら２つの特徴をどちらも利用することなく
実施することができるといことに留意すべきである。 もう一つの実施形態においては、１対の複合極を変換
器のループフィルタに組み込むことができる。上に述べ
たように積分器を用いてループフィルタ関数の機能を行
わせる代わりに、当の臨界周波数範囲において開ループ
利得のピークが生じる伝達関数を有するフィルタを用い
た実施形態も可能である。この実施形態は、ループ利得
が高いほど、その周波数におけるノイズが低くなるの
で、狭帯域の変換用として好適である。このような実施
形態は、量子化ノイズスペクトルを好ましい結果が得ら
れるように整形することによって広帯域信号の変換用に
使用することも可能である。例えば、オーディオ用途の
場合、複合極対を人間の耳がノイズに対して最も敏感に
なる2kHz付近に置くと、効果的である。 図９は、狭帯域の用途に好適な実施形態の回路図を示
す。積分コンデンサ（すなわち図８のコンデンサ805）
の代わりに、双Ｔ形回路網901が用いられている。単独
では、双Ｔ形回路網901は帯域消去フィルタとして働
く。しかしながら、双Ｔ形回路網901を反転増幅器902の
フィードバック経路に入れると、１対の複素極が得られ
る。双Ｔ形回路網901は、反転増幅器902と共に、直流及
び比較的低い周波数ではフラットな応答特性を示し、よ
り高い周波数では、6dB/オクターブの割合でロールオフ
する。この6dB/オクターブの高周波傾斜の位相特性（ピ
ーク時周波数より相当高い周波数における）は、一定し
て90゜の位相遅れを示す。これは積分器の場合と同じ位
相特性であり、この実施態様でループ安定性を達成する
ことは少しも難しくない。図９に示す双Ｔ形回路網901
の抵抗器及びコンデンサの値は、中心周波数約131.5kHz
で、バンド幅が5.5kHzの狭帯域信号変換用の場合であ
る。擬似ランダムの第２トーンは、帯域内性能に影響を
及ぼすことなく、任意のノイズピークのスペクトルを拡
散させるレベル（すなわちアイドリング音または「鳥鳴
音」）で入力されるということに留意すべきである。 以上、ディジタル論理ゲートよりなるコアを有するシ
グマ−デルタA/D変換器を実施形態により詳細に開示し
た。
野に関するものである。より詳細には、本発明は、ディ
ジタル論理ゲートからなるコアを有するシグマ−デルタ
A/D変換器に関する。 発明の背景 信号処理においては、アナログ信号をこの原アナログ
信号の振幅に比例するディジタル表現に変換すること、
及びこの逆の変換を行うことがしばしば必要である。こ
のA/D変換プロセスは、コンピュータまたは他のディジ
タルプロセッサがプロセス、実験などを制御あるいは監
視するあらゆる用途、あるいはディジタル技術が元来
「アナログ的」である仕事に適用される場合においては
常に不可欠である。例えば、A/D変換器は、オーディオ
・ビデオ処理から測定計装、医療診断等にいたる広範多
様な用途でますます多く用いられるようになって来てい
る。さらに、ディジタル情報が伝送や記憶のために中間
アナログ形式に変換される用途（例えば各種ディジタル
モデム）においては、A/D変換器はそれらの中間アナロ
グ信号を再度ディジタル形式に変換することを要求され
る。要するに、A/D変換器は多種多様な用途で利用する
ことができる。 図１は、典型的な従来技術によるA/D変換器のブロッ
ク図を示す。図１において、アナログ信号源は、サンプ
リングされる信号が、フィルタリングしないとエイリア
シング効果によってバンド内干渉を生じるような場合
に、必ず、そのサンプリングレートの２分の１を超える
有意のエネルギーを含むことがないようにするために、
アンチエイリアシングフィルタ102によってフィルタリ
ングされる。次に、サンプラ103はフィルタリングされ
たアナログ信号をサンプリングする。言い換えると、サ
ンプラ103はタイムスケールを離散化する。サンプリン
グクロック速度fsがアナログ信号のバンド幅の２倍（す
なわちナイキスト周波数）以上であるならば、元のアナ
ログ信号を情報の損失なしに再生することができる。最
後に、量子化器104は、連続振幅サンプリングされた信
号を離散状の値の集合に変換し、ディジタルシーケンス
の形で出力する。 従来のA/D変換器は、一般に、沢山の高価で複雑な高
精度装置を必要とする。例えば、アンチエイリアシング
フィルタ102は、理想的には、ナイキスト周波数を超え
る周波数をシステムのダイナミックレンジより低いレベ
ルに減衰させる一方で、所望の信号全体にわたってフラ
ットな振幅応答を有すると考えられる。従って、最小ひ
ずみで高分解能をを得るためには高性能アンチエイリア
シングフィルタが必要である。さらに、サンプラ103
は、値を正確に取り込み、最小のドリフトでそれらの値
を保持して、変換器がサンプリングされたアナログ信号
を一連の基準値と比較するのに十分な時間が得られるよ
うにしなければならない。従って、高性能のｎ−ビット
変換器は、2n分の１より高精度のサンプラが必要であ
る。同様に、量子化器は、2n個の可能な基準値の中のど
の値がサンプリングされた入力に最も近いかを決定しな
ければならない。このことは、2n分の１より高精度の基
準信号の集合が必要であるということを意味する。さら
に、フルスケールの2n分の１よりオフセット誤差が小さ
い比較器が１つまたは２つ以上必要である。このような
難しい問題の一例として、例えば、入力範囲が2Vの12ビ
ットA/D変換器は、その入力信号の500mVの差を正確に弁
別しなければならない。従って、サンプラの取り込みと
保持を合わせた誤差、及びこれに基準値の誤差と比較誤
差を加えたものが500mVより小さくなければならない。
このような精度を達成するのはかなり困難かつ高価であ
る。 これらの問題を解決しようとする努力の中で、オーバ
ーサンプリング式A/D変換器が開発された。シグマ−デ
ルタ・オーバーサンプリング式A/D変換器は、デルタ変
調技術から生まれたもので、その延長線上にある。デル
タ変調器は、入力信号の絶対値ではなく、その変化をサ
ンプリングするようにサンプルを量子化する。図2Aは、
典型的な従来技術のデルタ変調器のブロック図とこれに
対応する波形を示す。アナログ信号は、アナログ加算器
201によって積分器202からの負のフィードバック信号と
加算される。本質的には、積分器202は入力アナログ信
号ｘ（ｔ）を予測しようとする。そして、次の予測を行
うために、１ビット量子化器203によって現在の予測誤
差項ｘ（ｔ）−（ｔ）が量子化される。図2Bは、典型
的な復調器のブロック図とこれに対応する出力波形を示
す。図から明らかなように、入力信号は積分器204によ
って積分され、ローパスフィルタによって平滑化され
る。 デルタ変調の原理を利用することによって、シグマ−
デルタA/D変換器は、安価な低分解能の１ビット量子化
器を使うことができる。さらに、非常に高いオーバーサ
ンプリングレート（すなわちナイキスト・サンプリング
レートの数10倍のサンプリングレート）でサンプリング
した後、その高いサンプリングレートからデシメーショ
ン（decimation）プロセスによってダウンコンバートす
ることによって高い分解能を達成することができる。こ
のようにして、１ビット量子化器の大きな量子化誤差が
より広い周波数範囲にわたって分散される結果、所望の
バンド中の誤差が低減される。その上、種々異なる程度
のノイズ整形を行うことによって、さらにバンド内誤差
を低減するこでる。 シグマ−デルタA/D変換器は、従来の「ナイキスト」A
/D変換器に比べてかなりの長所があるが、それでもいく
つかの短所を免れない。そのような短所の１つは、通常
比較器の形が使用される１ビット量子化器に関連するも
のである。安価の比較器は、一般に遅延時間が大き過ぎ
る結果、シグマ−デルタループの安定性に問題が生じる
ことがある（遅延は周波数と共に増加する位相変移と等
価であるから）。他方、遅延が支障のない範囲に保たれ
るだけ十分高速の比較器は、非常に高価である。 もう一つの短所は、積分器がスイッチトキャパシタ回
路技術を用いて製造されることが多いということによる
ものである。このような回路技術は、通常、アナログ／
ディジタル混成集積回路（IC）プロセスを必要とする。
アナログ／ディジタル混成IC回路プロセスは、純ディジ
タルプロセスと比較していくつかの欠点がある。 アナログ／ディジタル混成ICプロセスの使用の第１の
不都合は、混成信号ICプロセス及びライブラリーは、一
般に、ディジタルICプロセス及びASICライブラリより１
世代または12乃至16ヶ月遅れるということである。従っ
て、オールディジタル実装版は１プロセス世代だけ安価
になる。 アナログ／ディジタル混成ICプロセスの第２の不都合
は、IC（またはそのICを採用した製品）を市場に出すの
に著しく長い時間がかかるということである。カスタマ
イズされたディジタルICはより速く製造することができ
ることの主な理由は、ICベンダが処理ステップの中の多
くが完了済みのディジタルゲートアレイのストックを持
つということである。そのために、カスタム配線を行う
だけでIC製造工程を完了することができる。これ以外に
ディジタルICの製造がこのように速くできることの理由
は、レイアウト時間が短くて済む、テスト生成及びデバ
ッグ時間が短くて済む、初手から成功する確率がはるか
に高いことなどである。多くの場合、市場化に要する時
間は新製品の成功にとって極めて重要であり、これらの
全ての場合において、オールディジタル素子を用いるIC
アーキテクチャは著しく有利である。 アナログ／ディジタル混成ICが必要な第３の不都合
は、ディジタルICプロセスでは、生産コストを低減する
ために絶えず寸法の縮小が図られているということであ
る。オールディジタル設計を幾何学的寸法の小さいプロ
セスに変換することは、アナログ／ディジタル混成設計
を変換するよりも時間及び費用がはるかに少なくて済
む。従って、オールディジタルICアーキテクチャの製品
は、よりコスト削減がし易いことによって、採算寿命が
長くなる。 アナログ／ディジタル混成ICアーキテクチャの第４の
不都合は、アナログ構造が温度変化に対して敏感なこと
である。例えば、スイッチトキャパシタ積分器を−40℃
から＋85℃の温度範囲内で十分に動作させることは極め
て困難である。要するに、内部のディジタルゲート量を
最大限とした製品アーキテクチャは、より速く市場化す
ることができ、将来におけるコスト低減が可能であり、
広範な動作温度範囲を確保することができる。 このように、従来技術においては、オールディジタル
・コアを有し、アナログ素子数が最小限のアーキテクチ
ャによる高分解能シグマ−デルタA/D変換器の必要性が
認められる。ゲートアレイのディジタル論理セルを用い
てこのようなアーキテクチャの比較器やループフィルタ
を実現することができるならば、非常に好都合であろう
と考えられる。また、これらのディジタル素子を変換器
の性能がディジタルゲートを使用しない場合に比べて改
善されるようにして使用することができるならば、一層
好都合であろうと思われる。 発明の概要 本発明は、ディジタル論理ゲートコアを有するシグマ
−デルタA/D変換器に関するものである。この変換器
は、ループフィルタ、量子化器、サンプラ、及びデシメ
ータ（decimator）からなる。 本発明の一実施態様においては、ループフィルタは、
入力アナログ信号とサンプラ出力との差を積分するため
に用いられる積分器を含む。この積分器は、無バッファ
論理ゲート否定回路からなる。ディジタルゲートアレイ
半導体上に作り込まれたゲートのライブラリは、通常無
バッファ否定回路を含んでいる。これらの一段論理ゲー
トは、水晶発振器回路で使用するように形成される。し
かしながら、これらの無バッファCMOS否定回路の１つを
クロック発振器としては使用する代わりに、積分器とし
てRC回路と共に使用する。 積分器には、量子化器を接続する。本発明において
は、普通の論理ゲートバッファを１ビット比較器として
構成する。この形の論理ゲートは、振幅量子化を行うた
めに使用される。このようにして、量子化器は、ゲート
アレイの数1000個のゲートの中のただ１つのゲートの形
で設けられる。量子化器には、量子化された信号をサン
プリングするためのサンプラを接続する。このサンプラ
は、ゲートアレイのディジタル回路によって実施するこ
とも可能である。サンプラからの信号はデシメータに供
給する。デシメータは、アナログ入力信号を表すディジ
タルシーケンスを出力する。 本発明の一実施態様においては、二次シグマ−デルタ
A/D変換器を実装して、一次変換器によって得られるレ
ベルより低いバンド内ノイズレベルを達成する。さら
に、必要ならば、ディジタルハイパスフィルタを変換器
に接続して、積分器または比較器によって持ち込まれる
オフセットをフィルタして除くこともできる。さらに、
否定回路の出力にエミッタフォロワ・バイポーラトラン
ジスタを接続してループ安定性を高くすることもでき
る。二次変換器の２極と共にゼロ関数機能を付加するこ
とによって、さらに高い安定性を達成することもでき
る。その上、低レベル信号の変換時に、バンド外周波数
の二次のより高レベルの信号を注入した後、このように
注入した高レベル信号をフィルタして除去することによ
り、変換器の直線性を最適化することができる。RCロー
ルオフ回路をサンプラに接続して、サンプラのディジタ
ル出力をシグマ−デルタフィードバックループにフィー
ドバックする前にその高速エッジを丸めることにより、
変換器性能をさらに改善することもできる。 狭帯域用の場合は、ループフィルタに１対の複合極を
組み込んで、さらに性能改善を図ることも可能である。
以下の説明で明らかにするように、シグマ−デルタ変換
器の量子化ノイズスペクトルは、そのループ利得が最大
となる周波数で最低になる。従って、一対の複合極を入
れて、当の狭帯域内にループ伝達関数のピークを生じさ
せることができる。これによって、その狭帯域のより大
きなノイズ除去を、高次のループフィルタの不安定化を
伴うことなく達成することができる。 図面の簡単な説明 以下、本発明を添付図面を参照しつつ説明するが、こ
れらの図面は例示説明のためのものであって、本発明を
限定するものではなく、図中同じ参照符号は同様の構成
部分を指すものとする。 図１は、典型的な従来技術のA/D変換器のブロック図
を示す。 図2Aは、典型的な従来技術のデルタ変調器のブロック
図及びその対応波形を示す。 図2Bは、典型的なデルタ復調器のブロック図及びその
対応波形を示す。 図３は、本発明を実施することができる一次オーバー
サンプリング式シグマ−デルタA/D変換器のブロック図
を示す。 図４は、Ｓ−ドメインのシグマ−デルタ変換器の簡略
ブロック図を示す。 図５は、本発明の一実施形態において比較器として使
用されるディジタルCMOSバッファの等価回路図を示す。 図6Aは、シグマ−デルタA/D変換器の積分器がRC（抵
抗器／コンデンサ）回路網からなる本発明の一実施形態
の説明図である。 図6Bは、積分器が演算増幅器（オペアンプ）からなる
本発明の一実施形態の説明図である。 図6Cは、積分器が無バッファCMOS否定回路からなる本
発明の一実施形態の説明図である。 図6Dは、積分器の出力インピーダンスを最小限にする
ことによってループ安定性を改善するために１個のバイ
ポーラトランジスタをエミッタフォロワの形で否定回路
に接続した本発明の一実施形態の説明図である。 図７は、二次シグマ−デルタ変換器のブロック図を示
す。 図８は、本発明のシグマ−デルタA/D変換器の一実施
形態の詳細回路図を示す。 図９は、狭帯域シグマ−デルタA/D変換器の詳細回路
図を示す。 詳細な説明 以下、ディジタル論理素子からなるコアを有する本発
明のシグマ−デルタA/D変換器の実施形態について説明
する。以下の説明においては、本発明の完全な理解を図
るため、説明目的上、電圧、構成部分／素子、利得、位
相、遅延等のような多くの事項を特定的に詳細に記載す
る。しかしながら、当業者にとっては、本発明がそれら
の事項の詳細な記載がなくとも実施可能であることは明
らかであろう。その他の場合においては、本発明を不必
要にあいまいにするのを避けるため、周知の構成及び装
置はブロック図形式で示す。 図３は、本発明の一実施形態を実施することができる
一次オーバーサンプリング式シグマ−デルタA/D変換器
のブロック図を示す。図示の変換器は、一次シグマ−デ
ルタ変調器301を有し、その後段にはディジタルデシメ
ーション（decimation）フィルタ302が設けられてい
る。ここで、「一次」という用語は、シグマ−デルタル
ープにおける積分器ロールオフが単一であるということ
を意味する。一次シグマ−デルタ変調器301からの１ビ
ットのディジタル信号出力は、このオーバーサンプリン
グされたシーケンスｙ（ｎ）をより低いサンプリングレ
ート（fs）と高い振幅分解能でディジタルシーケンスｘ
（ｎ）に変換するディジタルデシメーションフィルタ30
2に供給される。 一次シグマ−デルタ変調器301は、アナログ減法型加
算器303、ループフィルタ304（例えば積分器）、１ビッ
ト量子化器305、サンプラ306、及びフィードバック回路
を構成する１ビットD/A変換器307を備えている。加算器
303にはアナログ信号ｘ（ｔ）が入力される。加算器303
は、入力信号ｘ（ｔ）と量子化出力値ｙ（ｎ）を逆変換
して得られる予測アナログ信号ｘ（ｔ）との差を取る。
次に、ループフィルタ304からの出力信号は、量子化器3
05によって量子化され、周波数fsでオーバーサンプリン
グされて、出力信号ｙ（ｎ）が得られる。この変調器30
1からの出力信号ｙ（ｎ）は１ビット幅の２進シーケン
スである。 ここで、ループフィルタ入力における入力信号ｘ
（ｔ）とフィードバック信号ｘ（ｔ）との差はほぼ量子
的誤差に等しいということに留意すべきである。この誤
差は、ループフィルタ304によって変換された後、量子
化される。各サンプリングインスタンスにおける量子化
誤差は、量子化器305が粗特性のため、大きいが、この
変調器ループは２レベル出力を発生し、これをいくつか
の入力サンプル周期にわたって平均することにより振幅
精度を高める。この平均機能は、変調器301の後段に設
けられたデシメーションフィルタ302によって行われ
る。 図４は、Ｓ−ドメインにおけるシグマ−デルタ変調器
のブロック図を示す。このブック図に標準的な回路解析
法を適用すると、次の信号伝達関数（Ｎ（ｓ）＝０の
時）： 及び次のノイズ伝達関数が得られる： これらの伝達関数から、当の信号周波数における開ルー
プ利得が大きいほど、それらの周波数におけるノイズ除
去度も大きくなるということがわかる。 しかしながら、これらの信号周波数における開ループ
利得を最適化するに際しては、ループが発振しないよう
にしなければならない。ループの安定状態を保つために
は、約45度の位相余裕を維持することが望ましい。この
ような特徴のために、実際に行うことができる開ループ
利得の大きさは制限される。開ループ利得が小さいほ
ど、量子化ノイズ誤差の除去度も小さくなる（すなわち
性能が低くなる）。利得が大きいほど、意図していない
寄生極によって位相余裕が減少するように、単位ループ
利得クロスオーバー周波数が高くなる。さらに、ループ
の余分の遅延が位相変移に加わるが、これは安定性を確
保するためには開ループ利得をさらに減らさなければな
らないということを意味する。ループ遅延を小さくする
ことによって、高性能を達成することができる。 潜在的に大きいと考えられる一つの遅延源は、シグマ
−デルタA/D変換器の１ビット量子化器として用いられ
る比較器にある。一例として、200nS比較器（業界標準
のLM311のような）によってループに付加される位相変
移を考えてみる。2MHzでは、200nSの遅延は144゜の位相
遅れに匹敵する。シグマ−デルタ積分器はさらに90゜の
位相遅りを持ち込むので、2MHzの単位利得クロスオーバ
ー周波数では位相余裕が−54゜になる（サンプラにおけ
る遅延を全く考慮しなくとも）はずであるということが
わかる。このように、応答時間が200nSの比較器を用い
る場合、安定した動作を確保するためには、ループ利得
及び単位利得クロスオーバー周波数を下げる必要があ
る。 より一般的に言うならば、単位クロスオーバー周波数
の位相遅れが135゜の場合、45゜の位相余裕が生じると
いうことがわかる。大まかな目安としては、ループフィ
ルタ関数（一次ループの場合は積分器）に90゜の遅れを
割り当て、ループ遅延分には45゜の遅れを残すことを考
えればよい。その場合、達成可能を最大単位利得クロス
オーバー周波数（fumax）は、近似的に次式で与えられ
る： 式中、tdは総ループ遅延である。 単位利得クロスオーバー周波数とループ利得との間に
は直接的な関係がある（所与のループフィルタ関数の場
合）ということを知り得たことによって、ループ遅延を
できるだけ小さくすることが最大のシグマ−デルタ変換
器性能を達成するための鍵になるということがわかる。
サンプラによってサンプル周期の２分の１（1/2Fs）に
等しい平均遅延が持ち込まれることを考えると、量子化
器の遅延が（1/2Fs）に比べて著しく小さくなったと
き、最大性能が達成される。この本発明の実施形態にお
いては、Fs＝10MHzである。従って、遅延が50nSより著
しく小さい（すなわち、−5nS）比較器を量子化器とし
て採用するならば、性能を最大にすることができよう。
遅延が10nSより小さい市販の比較器は、通常、まるまる
数千ゲートのゲートアレイと同程度の価格になる。従っ
て、本発明は、１ビット量子化を行うために、論理ゲー
トCMOSバッファを高速比較器として用いるものである。
この本発明の実施形態においては、図５に501で示すよ
うに、0.8ミクロンCMOSジオメトリプロセスで実装され
たディジタルCMOSが比較器として使用される。この論理
ゲートCMOSバッファ501は、その電源電圧の約２分の１
でトリガーされる非常に高速（−1nS）の比較器と同等
である。言い換えると、論理ゲートCMOSバッファ501の
伝達関数は、０ボルト入力信号は０ボルト出力信号を生
じさせ;5ボルト入力信号は５ボルト出力信号を生じさ
せ；入力信号が０ボルトから５ボルトにランプアップす
る際には、出力信号は、入力電圧が約2.5ボルト（例え
ば、2.0から3.0ボルトまでの範囲内の任意の電圧）に近
づいたとき、０ボルトから５ボルトに切り換わるような
関数である。従って、標準的なCMOS論理ゲートを量子化
器として用いると、従来の比較器回路を用いた場合より
も高いレベルのシグマ−デルタ変換器性能を達成するこ
とができる。さらに、このCMOSバッファ501は、ゲート
アレイまたはプログラマブル論理デバイス上で使用可能
な数千個のゲートの１つとして実施することができる。 そして、CMOSバッファ501は、比較的入力オフセット
が大きくなることがあるが（例えば訳1.0ボルト）、入
力オフセットのシグマ−デルタ変換器出力オフセットに
対する寄与は、ループ中にその前段の直流利得（すなわ
ち、図３のトポロジーにおける積分器の直流利得）によ
って減殺される。さらに、場合によっては、比較的オフ
セットが大きいことはそれほど重要ではない（例えば、
搬送派変調された変換信号の場合）。さらにまた、シグ
マ−デルタ変換器の出力のオフセットは、必要ならば、
シグマ−デルタA/D変換器の後段に接続されたディジタ
ルハイパスフィルタ（本質的に交流結合と等価の作用を
果たす）によって取り除くことができる。このように、
論理ゲートを量子化器として用いることにより、コスト
及び性能の両面で最適化が達成される。 本発明の一実施形態においては、シグマ−デルタA/D
変換器のループフィルタは、図6Aに示すようなRC（抵抗
器／コンデンサ）回路網と近似的に等価な積分器よりな
る。このようなRC回路網は、直流利得が0dBであり、そ
れ自体のオフセットを持ち込むことがなく、また非常に
安価である。もう一つの実施形態においては、積分器
は、図6Bに示すような演算増幅器（オペアンプ）601よ
りなる。このオペアンプ積分器は、大きな直流利得（例
えば80dB）を有し、オフセットが非常に小さい（例えば
５ミリボルト）が、アナログ／ディジタル混成ICプロセ
スまたは別途の能動回路の使用が必要である。ここで、
反転型積分器を使用するには、負のフィードバックを維
持するために、シグマ−デルタ変換器の減法型加算器を
加法型加算器に置き換える必要があるということに留意
すべきである。 この本発明の実施形態においては、積分器は図6Cに示
すように、無バッファ論理ゲートCMOS否定回路602から
なる。バッファ付き否定回路は、余分のトランジスタ利
得段のために位相変移が大きすぎるので、積分器として
使用するのは実際的ではない。無バッファ論理ゲートCM
OS否定回路602は、クロック発振器回路用として供給さ
れるので、ほとんどのゲートアレイ中に見ることができ
る。本発明においては、これらの同じ無バッファ論理ゲ
ートCMOS否定回路の１つを図6Cに示すように抵抗器及び
コンデンサに接続して、反転型積分器を得る。このよう
にして使用される無バッファ論理ゲートCMOS否定回路
は、直流利得が約30dB、オフセット不確かさが約0.5ボ
ルトであり、またディジタルゲートアレイの数千個の論
理ゲートの中の１つを使用することができるので、非常
に安価である。上に述べたように、オフセットは比較的
大きくても、重要ではない。 しかしながら、このようにして用いられる典型的な無
バッファゲートの出力インピーダンスは比較的大きく
（例えば１キロオーム）、トランジスタの寸法の関数で
ある。否定回路602には、図6Dに示すように、エミッタ
フォロワとして１個のバイポーラトランジスタ603を接
続することができる。こうすることによって、積分器の
伝達関数の右半平面ゼロ（right half plane zero）の
有害な不安定化効果を免れられる。右半平面ゼロの発生
及びフィードバックループの安定性に対するその有害な
効果については演算増幅器設計を扱った文献に十分に記
載されている。エミッタフォロワトランジスタ603は、
その電流利得βによって積分器の出力インピーダンスを
低減させる。β値を100と仮定すると、積分器の出力イ
ンピーダンスは10オームになる。 変調器は、高次になるほど、ノイズが整形されて、そ
のより多くの部分がより高い周波数に集中するので、ベ
ースバンドノイズが少なくなるということは知られてい
る。しかしながら、より高次の変調器は、極が増えるこ
とによって生じるより大きな位相変移のために、安定化
させるのがより困難である。この本発明の実施形態にお
いては、二次シグマ−デルタ変調器を使用する。図７は
二次シグマ−デルタ変調器のブロック図を示す。この変
調器は、加算器701、反転型積分器702、二次化のための
第２極を得るための回路703、量子化器704、サンプラ70
5、及び１ビットD/A変換器706からなる。 図８は、本発明のシグマ−デルタA/D変換器の上記一
実施形態の詳細回路図を示す。アナログ信号は、抵抗器
804を介して加算ノードに入力される。加算ノード800は
無バッファ否定回路801の入力に接続されている。コン
デンサ802は、直流成分が入り込むのを阻止するための
交流結合手段を得るために用いられる。無バッファ否定
回路801の出力には、エミッタフォロワトランジスタ803
が接続されている。トランジスタ803は、例えば、部品
番号2N3906のバイポーラを使用することができる。これ
らの無バッファ否定回路801、エミッタフォロワトラン
ジスタ803、抵抗器804、及びコンデンサ805は、全体と
して積分器806を構成する。 積分器806には、第１の極が存在する。その上、抵抗
器807及びコンデンサ808を実装することによって第２極
がループに挿入される。ループを安定した状態に保つた
めに、極が２つあることによって位相変移が過大になる
のを確実に防ぐよう、ゼロを適切な位置に挿入する。こ
のゼロは、抵抗器809によって実現される。コンテンザ8
10は、バッファ811の入力キャパシタンスを補償するた
めに用いられる。バッファ811は、上に説明したように
比較器として機能させるために接続されたもので、１ビ
ット量子化を行う。バッファ811の出力は、フリップフ
ロップ812に結合される。フリップフロップ812はサンプ
ラを構成している。この本発明の実施形態においては、
サンプリングレートFsとして10MHzが用いられる。フリ
ップフロップ812からの信号は、バッファ812によってド
ライブされ、ディジタルフィルタ／デシメータ（decima
tor）に出力される。最後に、抵抗器814は１ビットD/A
変換器として機能し、シグマ−デルタ出力を加算ノード
800で入力に加算されるアナログ形に逆変換する。この
フィードバックループは、積分器806で無バッファ否定
回路801を使用するため、負のフィードバックループで
ある。ここで、無バッファ否定回路801、CMOSバッファ
／比較器811、フリップフロップ／サンプラ812、及びド
ライバ813は、全て標準的なゲートアレイ論理セルから
造ることができるということに留意すべきである。さら
に、これらのゲートアレイセルは、より大きな装置（例
えばモデム、トランシーバ、計器、プロセッサ等）の一
部をなすものであってもよい。 この本発明の実施形態においては、さらに性能を改善
するために、２つの特徴が付加されている。第１に、も
う一つの信号がシグマ−デルタA/D変換器に注入され
る。このように注入される信号は、低レベルの入力信号
を変換するときの変換器の直線性を良くするために用い
られる。この注入信号は、比較的高レベル（例えば比較
器のフルスケールより15dB低い）であり、その周波数は
当のバンド外である。より高レベルのバンド外信号を注
入すると、低レベルのバンド内信号を変換するときの直
線性が改善されるということが明らかにされている。そ
の後、注入された信号はフィルタを通して取り除かれ
る。本発明のこの実施形態の場合、抵抗器817及びコン
デンサ818を介して、555kHzのｐ−p5Vの方形波トーン
（squarewave tone）信号がシグマ−デルタA/D変換器に
注入される。このスペクトル再配分機能を行う他の信号
を使用することも可能である。改善された第２の特徴
は、出力ディジタル波形の高速エッジを「丸める（roun
d off）」ために抵抗器815及びコンデンサ816を付加し
たことである。抵抗器815とコンデンサ816の値は、ルー
プに過大な位相変移を生じさせることなく僅かな高周波
ロールオフが生じるような値が選択される。ここで、本
発明は、これら２つの特徴をどちらも利用することなく
実施することができるといことに留意すべきである。 もう一つの実施形態においては、１対の複合極を変換
器のループフィルタに組み込むことができる。上に述べ
たように積分器を用いてループフィルタ関数の機能を行
わせる代わりに、当の臨界周波数範囲において開ループ
利得のピークが生じる伝達関数を有するフィルタを用い
た実施形態も可能である。この実施形態は、ループ利得
が高いほど、その周波数におけるノイズが低くなるの
で、狭帯域の変換用として好適である。このような実施
形態は、量子化ノイズスペクトルを好ましい結果が得ら
れるように整形することによって広帯域信号の変換用に
使用することも可能である。例えば、オーディオ用途の
場合、複合極対を人間の耳がノイズに対して最も敏感に
なる2kHz付近に置くと、効果的である。 図９は、狭帯域の用途に好適な実施形態の回路図を示
す。積分コンデンサ（すなわち図８のコンデンサ805）
の代わりに、双Ｔ形回路網901が用いられている。単独
では、双Ｔ形回路網901は帯域消去フィルタとして働
く。しかしながら、双Ｔ形回路網901を反転増幅器902の
フィードバック経路に入れると、１対の複素極が得られ
る。双Ｔ形回路網901は、反転増幅器902と共に、直流及
び比較的低い周波数ではフラットな応答特性を示し、よ
り高い周波数では、6dB/オクターブの割合でロールオフ
する。この6dB/オクターブの高周波傾斜の位相特性（ピ
ーク時周波数より相当高い周波数における）は、一定し
て90゜の位相遅れを示す。これは積分器の場合と同じ位
相特性であり、この実施態様でループ安定性を達成する
ことは少しも難しくない。図９に示す双Ｔ形回路網901
の抵抗器及びコンデンサの値は、中心周波数約131.5kHz
で、バンド幅が5.5kHzの狭帯域信号変換用の場合であ
る。擬似ランダムの第２トーンは、帯域内性能に影響を
及ぼすことなく、任意のノイズピークのスペクトルを拡
散させるレベル（すなわちアイドリング音または「鳥鳴
音」）で入力されるということに留意すべきである。 以上、ディジタル論理ゲートよりなるコアを有するシ
グマ−デルタA/D変換器を実施形態により詳細に開示し
た。
フロントページの続き
(56)参考文献 特開 平３−96019（ＪＰ，Ａ)
特開 平２−239726（ＪＰ，Ａ)
特開 平４−331516（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 3/02
Claims (1)
- (57)【特許請求の範囲】 【請求項１】変換された信号中のノイズが最小化される
周波数に対応するピークを持つ開ループ伝達関数を有す
るループフィルタ回路と； そのループフィルタ回路に接続されていて、変換された
信号を量子化して量子化信号を発生させる量子化器と； その量子化器に接続されていて、上記量子化信号をサン
プリングするためのサンプラと； そのサンプラに接続されていて、そのサンプラからのサ
ンプル信号をデシメーションして上記アナログ信号の振
幅を表すディジタル信号を出力するデシメータと； から構成され、上記伝達関数は論理ゲートによって実装
されていることを特徴とするオーバーサンプリング式A/
D変換器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/205,704 | 1994-03-03 | ||
| US08/205,704 US5471209A (en) | 1994-03-03 | 1994-03-03 | Sigma-delta converter having a digital logic gate core |
| PCT/US1995/002730 WO1995024077A1 (en) | 1994-03-03 | 1995-03-02 | Sigma-delta converter having a digital logic gate core |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09510056A JPH09510056A (ja) | 1997-10-07 |
| JP3375967B2 true JP3375967B2 (ja) | 2003-02-10 |
Family
ID=22763296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52306895A Expired - Lifetime JP3375967B2 (ja) | 1994-03-03 | 1995-03-02 | ディジタル論理ゲートコアを有するシグマ−デルタ変換器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5471209A (ja) |
| EP (2) | EP1345330A3 (ja) |
| JP (1) | JP3375967B2 (ja) |
| KR (1) | KR100367339B1 (ja) |
| AU (1) | AU2094895A (ja) |
| WO (1) | WO1995024077A1 (ja) |
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1994
- 1994-03-03 US US08/205,704 patent/US5471209A/en not_active Expired - Lifetime
-
1995
- 1995-03-02 EP EP03011588A patent/EP1345330A3/en not_active Ceased
- 1995-03-02 WO PCT/US1995/002730 patent/WO1995024077A1/en not_active Application Discontinuation
- 1995-03-02 JP JP52306895A patent/JP3375967B2/ja not_active Expired - Lifetime
- 1995-03-02 KR KR1019960704307A patent/KR100367339B1/ko not_active IP Right Cessation
- 1995-03-02 EP EP95913556A patent/EP0748537A4/en not_active Ceased
- 1995-03-02 AU AU20948/95A patent/AU2094895A/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| AU2094895A (en) | 1995-09-18 |
| EP1345330A3 (en) | 2003-12-10 |
| EP0748537A4 (en) | 1998-06-17 |
| US5471209A (en) | 1995-11-28 |
| EP1345330A2 (en) | 2003-09-17 |
| KR100367339B1 (ko) | 2003-03-04 |
| JPH09510056A (ja) | 1997-10-07 |
| EP0748537A1 (en) | 1996-12-18 |
| WO1995024077A1 (en) | 1995-09-08 |
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