JPH06209266A - 多重送信シグマ・デルタａ−ｄ変換器 - Google Patents
多重送信シグマ・デルタａ−ｄ変換器Info
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- JPH06209266A JPH06209266A JP2397792A JP2397792A JPH06209266A JP H06209266 A JPH06209266 A JP H06209266A JP 2397792 A JP2397792 A JP 2397792A JP 2397792 A JP2397792 A JP 2397792A JP H06209266 A JPH06209266 A JP H06209266A
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Abstract
(57)【要約】
【目的】 アナログ部品の特性によって精度の制約を受
けることなく、高精度でサンプリング速度の大きいシグ
マ・デルタＡ／Ｄ変換器を実現する。 【構成】 多重送信の単ループ変調器（１０１など）を
並列に接続し、それぞれ位相を時間的にずらしたクロッ
クで作動させるシグマ・デルタＡ−Ｄ変換器。並列に配
置された各変調器は、変調器回路にかかる切り替え周波
数（Ｆｓ）より数倍高いサンプリング周波数でデジタル
出力を出す。代表的な回路例は４個の二次シグマ・デル
タ変調器（１０１など）を持ち、位相を時間的に順次ず
らしたクロック（ＣＬＫ１など）で駆動され、出力はマ
ルチプレクサー回路（１０５）で結合される。ＲＣ積分
器の二次変調器を用いる場合もある。また、同相の変調
器クロックを用いればマルチプレクサーの代わりに加算
器でもよく、この加算器は簡単な低域通過フィルタの役
目もする。
けることなく、高精度でサンプリング速度の大きいシグ
マ・デルタＡ／Ｄ変換器を実現する。 【構成】 多重送信の単ループ変調器（１０１など）を
並列に接続し、それぞれ位相を時間的にずらしたクロッ
クで作動させるシグマ・デルタＡ−Ｄ変換器。並列に配
置された各変調器は、変調器回路にかかる切り替え周波
数（Ｆｓ）より数倍高いサンプリング周波数でデジタル
出力を出す。代表的な回路例は４個の二次シグマ・デル
タ変調器（１０１など）を持ち、位相を時間的に順次ず
らしたクロック（ＣＬＫ１など）で駆動され、出力はマ
ルチプレクサー回路（１０５）で結合される。ＲＣ積分
器の二次変調器を用いる場合もある。また、同相の変調
器クロックを用いればマルチプレクサーの代わりに加算
器でもよく、この加算器は簡単な低域通過フィルタの役
目もする。
Description
【０００１】
【産業上の利用分野】本発明はアナログ・デジタル（Ａ
−Ｄ）変換器、特に速度を上げるために構成を改善した
シグマ・デルタ型に関するものである。
−Ｄ）変換器、特に速度を上げるために構成を改善した
シグマ・デルタ型に関するものである。
【０００２】
【従来の技術】従来のシグマ・デルタＡ−Ｄ変換器はア
ナログ入力信号のオーバーサンプリング方式を用いるも
ので、分解能の低い部品とデジタル・フィルタリングを
用いて信号を処理し、アナログ入力信号をデジタル化す
るものである。このようなＡ−Ｄ変換器はＶＬＳＩに効
果的に組み込むことができる。というのは大部分の回路
部品はデジタルであり、アナログ部品の精度が低くても
十分精度の高い変換ができるからである。
ナログ入力信号のオーバーサンプリング方式を用いるも
ので、分解能の低い部品とデジタル・フィルタリングを
用いて信号を処理し、アナログ入力信号をデジタル化す
るものである。このようなＡ−Ｄ変換器はＶＬＳＩに効
果的に組み込むことができる。というのは大部分の回路
部品はデジタルであり、アナログ部品の精度が低くても
十分精度の高い変換ができるからである。
【０００３】代表的なシグマ・デルタＡ−Ｄ変換器の一
般的なブロック線図を図１に示す。この回路にはシグマ
・デルタ変調器とも呼ぶアナログの前段１０と、デジタ
ル低域フィルタ２０とを含む。帯域幅ｆｃのアナログ入
力信号は高いサンプリング速度Ｆｓで変調器１０によっ
てサンプリングされる。比Ｆｓ／（２ｆｃ）はオーバー
サンプリング比Ｆと呼ばれる。変調器１０の出力は一般
に順次のデジタル信号で、アナログ信号をデジタル化し
たものであり、量子化雑音を含む。
般的なブロック線図を図１に示す。この回路にはシグマ
・デルタ変調器とも呼ぶアナログの前段１０と、デジタ
ル低域フィルタ２０とを含む。帯域幅ｆｃのアナログ入
力信号は高いサンプリング速度Ｆｓで変調器１０によっ
てサンプリングされる。比Ｆｓ／（２ｆｃ）はオーバー
サンプリング比Ｆと呼ばれる。変調器１０の出力は一般
に順次のデジタル信号で、アナログ信号をデジタル化し
たものであり、量子化雑音を含む。
【０００４】変調器１０の出力はデジタル低域フィルタ
２０でフィルタされ、ｆｃよりも高い周波数のデジタル
信号が持つ量子化雑音をほとんど除去する。最後にフィ
ルタされたデジタル信号は２ｆｃの速度でサンプリング
され、帯域幅ｆｃのアナログ信号はデジタル領域で表現
される。デジタル低域フィルタ２０と出力のサンプリン
グは、この図では「デシメータ」と表示している。
２０でフィルタされ、ｆｃよりも高い周波数のデジタル
信号が持つ量子化雑音をほとんど除去する。最後にフィ
ルタされたデジタル信号は２ｆｃの速度でサンプリング
され、帯域幅ｆｃのアナログ信号はデジタル領域で表現
される。デジタル低域フィルタ２０と出力のサンプリン
グは、この図では「デシメータ」と表示している。
【０００５】図１に示すように、シグマ・デルタ変調器
１０は一般にサンプリング回路１１、減算回路１２、積
分器１３すなわちアナログフィルタ、分解能「Ｌ」ビッ
トのＡ−Ｄ変換器１４およびこれも分解能「Ｌ」ビット
のフィードバックＤ−Ａ変換器１５から成る。
１０は一般にサンプリング回路１１、減算回路１２、積
分器１３すなわちアナログフィルタ、分解能「Ｌ」ビッ
トのＡ−Ｄ変換器１４およびこれも分解能「Ｌ」ビット
のフィードバックＤ−Ａ変換器１５から成る。
【０００６】数Ｌは一次シグマ・デルタ変調器では一般
に１であり、この場合図２に示すように、内部Ａ−Ｄ変
換器は単なる比較回路１４’で、Ｄ−Ａ変換器は基準電
圧＋Ｖｒおよび−Ｖｒに接続される一対のスイッチ１
５’になる。
に１であり、この場合図２に示すように、内部Ａ−Ｄ変
換器は単なる比較回路１４’で、Ｄ−Ａ変換器は基準電
圧＋Ｖｒおよび−Ｖｒに接続される一対のスイッチ１
５’になる。
【０００７】シグマ・デルタ変調器（アナログ回路の前
段）の基本的な機能は、アナログ入力信号の周波数より
もはるかに高速（一般に６４倍ないし２５６倍）でアナ
ログ入力をサンプリングし、デジタルのビットおよび語
の出力を順次に作り出すことである。
段）の基本的な機能は、アナログ入力信号の周波数より
もはるかに高速（一般に６４倍ないし２５６倍）でアナ
ログ入力をサンプリングし、デジタルのビットおよび語
の出力を順次に作り出すことである。
【０００８】順次のデジタル出力の平均値は、フィード
バック回路があるのでアナログ入力信号に等しい。更に
フィードバックループの積分器１３すなわちアナログフ
ィルタは内部Ａ−Ｄ変換器の量子化雑音を整形する。従
って順次のデジタル出力のスペクトルはアナログ入力信
号と整形量子化雑音とを含む。
バック回路があるのでアナログ入力信号に等しい。更に
フィードバックループの積分器１３すなわちアナログフ
ィルタは内部Ａ−Ｄ変換器の量子化雑音を整形する。従
って順次のデジタル出力のスペクトルはアナログ入力信
号と整形量子化雑音とを含む。
【０００９】量子化雑音の形状についていうと、雑音の
非常に小さなエネルギーはベース帯域すなわち信号の帯
域幅にあり、雑音のエネルギーの大部分は高い周波数領
域にあるのでデシメータのデジタルフィルタ２０で取り
除かれるものである。図３は、正弦波アナログ入力に対
する一次（フィードバックループに積分器が１個）シグ
マ・デルタ変調器のデジタル出力を示す。
非常に小さなエネルギーはベース帯域すなわち信号の帯
域幅にあり、雑音のエネルギーの大部分は高い周波数領
域にあるのでデシメータのデジタルフィルタ２０で取り
除かれるものである。図３は、正弦波アナログ入力に対
する一次（フィードバックループに積分器が１個）シグ
マ・デルタ変調器のデジタル出力を示す。
【００１０】出力は、入力信号がピークに近いときに最
も高く、入力信号がボトムのときに最も低い。入力信号
がゼロに近いところでは、出力は５０％のデユーテイサ
イクル信号を示している。
も高く、入力信号がボトムのときに最も低い。入力信号
がゼロに近いところでは、出力は５０％のデユーテイサ
イクル信号を示している。
【００１１】図４にはシグマ・デルタ変調器の出力のス
ペクトル密度を「デシメータフィルタ前」と表示してい
る。変調器のループに積分器が１個あるので、雑音の形
は周波数の一次関数になっている。デシメータの低域フ
ィルタが雑音の高周波成分を除き、「デシメータフィル
タ後」と表示している最終出力スペクトルになる。
ペクトル密度を「デシメータフィルタ前」と表示してい
る。変調器のループに積分器が１個あるので、雑音の形
は周波数の一次関数になっている。デシメータの低域フ
ィルタが雑音の高周波成分を除き、「デシメータフィル
タ後」と表示している最終出力スペクトルになる。
【００１２】デシメータのデジタルフィルタの基本的な
機能は、変調器１０の出力にある量子化雑音を取り除く
ことである。出力信号の帯域幅は変調器のサンプリング
速度よりも非常に小さいので、出力を非常に低い速度
（２ｆｃ）で出しても情報のロスはない。サンプリング
速度がＦｓから２ｆｃに下がるので、このフィルタは低
域デシメーションフィルタと呼ばれる。
機能は、変調器１０の出力にある量子化雑音を取り除く
ことである。出力信号の帯域幅は変調器のサンプリング
速度よりも非常に小さいので、出力を非常に低い速度
（２ｆｃ）で出しても情報のロスはない。サンプリング
速度がＦｓから２ｆｃに下がるので、このフィルタは低
域デシメーションフィルタと呼ばれる。
【００１３】フィルターリングは数段階で行われる。図
５に示すフィルタはＣＯＭＢフィルタと呼ばれるもの
で、（Ｎ＋１）個の積分器のカスケードが、サンプリン
グ速度Ｆｓ／Ｆのリサンプラを介して、（Ｎ＋１）個の
微分器のカスケードと連結されており、次のフィルタ伝
達関数を持つ。
５に示すフィルタはＣＯＭＢフィルタと呼ばれるもの
で、（Ｎ＋１）個の積分器のカスケードが、サンプリン
グ速度Ｆｓ／Ｆのリサンプラを介して、（Ｎ＋１）個の
微分器のカスケードと連結されており、次のフィルタ伝
達関数を持つ。
【００１４】
【数１】Ｈ（Ｚ）＝〔１／Ｆ×（１−Ｚ-F）／（１−Ｚ
-1）〕N+1
-1）〕N+1
【００１５】各積分器は高いサンプル速度Ｆｓで作動
し、各微分器は非常に低い速度Ｆｓ／Ｆ即ち２ｆｃで作
動する。フィルタのカットオフ周波数はｆｃに保たれ
る。
し、各微分器は非常に低い速度Ｆｓ／Ｆ即ち２ｆｃで作
動する。フィルタのカットオフ周波数はｆｃに保たれ
る。
【００１６】Ａ−Ｄ変換の精度はオーバーサンプル比と
変調器のトポロジーに依る。精度はフィルタされた信号
のベース帯域ｆｃのＳＮ比を計算することによって得ら
れる。
変調器のトポロジーに依る。精度はフィルタされた信号
のベース帯域ｆｃのＳＮ比を計算することによって得ら
れる。
【００１７】この計算については、ベル研究所、Ｊａｍ
ｅｓ Ｃａｎｄｙ著“Ａ Ｕｓｅｏｆ Ｄｏｕｂｌｅ
Ｉｎｔｅｇｒａｔｉｏｎ ｉｎ Ｓｉｇｍａ Ｄｅｌｔ
ａＭｏｄｕｌａｔｉｏｎ”、ＩＥＥＥ通信会報、Ｖｏ
ｌ．ＣＯＭ−３３、ＮＯ．３、１９８５年３月、に詳細
に解析されている。
ｅｓ Ｃａｎｄｙ著“Ａ Ｕｓｅｏｆ Ｄｏｕｂｌｅ
Ｉｎｔｅｇｒａｔｉｏｎ ｉｎ Ｓｉｇｍａ Ｄｅｌｔ
ａＭｏｄｕｌａｔｉｏｎ”、ＩＥＥＥ通信会報、Ｖｏ
ｌ．ＣＯＭ−３３、ＮＯ．３、１９８５年３月、に詳細
に解析されている。
【００１８】例えば図４に示す一次システムの信号スペ
クトルの雑音エネルギーは周波数と共に直線的に増加す
る。従ってオーバーサンプリングによって帯域幅が減少
すれば、一次を超える雑音成分は除かれる。
クトルの雑音エネルギーは周波数と共に直線的に増加す
る。従ってオーバーサンプリングによって帯域幅が減少
すれば、一次を超える雑音成分は除かれる。
【００１９】例えばＬをオーバーサンプリングのオクタ
ーブ数（オーバーサンプリング比Ｆ＝２L ）とするとＳ
Ｎ比のゲインは（９Ｌ−５．２）ｄｂであることが、カ
リフォルニア大学バークレー校、Ｍａｘ Ｈａｕｓｅｒ
およびＲｏｂｅｒｔ Ｂｒｏｄｅｒｓｅｎ著“Ｃｉｒｃ
ｕｉｔ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｓｉｄ
ｅｒａｔｉｏｎｓ ｆｏｒ ＭＯＳ Ｄｅｌｔａ−Ｓｉ
ｇｍａ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒｓ”ＩＥＥＥ会報
ＣＨ２２５５−８／８６、ｐｐ．１３１０−１３１
５、１９８６年、に論じられている。
ーブ数（オーバーサンプリング比Ｆ＝２L ）とするとＳ
Ｎ比のゲインは（９Ｌ−５．２）ｄｂであることが、カ
リフォルニア大学バークレー校、Ｍａｘ Ｈａｕｓｅｒ
およびＲｏｂｅｒｔ Ｂｒｏｄｅｒｓｅｎ著“Ｃｉｒｃ
ｕｉｔ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｓｉｄ
ｅｒａｔｉｏｎｓ ｆｏｒ ＭＯＳ Ｄｅｌｔａ−Ｓｉ
ｇｍａ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒｓ”ＩＥＥＥ会報
ＣＨ２２５５−８／８６、ｐｐ．１３１０−１３１
５、１９８６年、に論じられている。
【００２０】オーバーサンプリング比が６４すなわち６
オクターブであれば、ＳＮ比は４９ｄｂすなわち８ビッ
トである。オーバーサンプリング比が２５６すなわち８
オクターブに増加すると、ＳＮ比は６７ｄｂすなわち１
１ビットの分解能に増加する。従ってオーバーサンプリ
ング比が高くなれば雑音がベース帯域で低くなるので精
度は高くなる。
オクターブであれば、ＳＮ比は４９ｄｂすなわち８ビッ
トである。オーバーサンプリング比が２５６すなわち８
オクターブに増加すると、ＳＮ比は６７ｄｂすなわち１
１ビットの分解能に増加する。従ってオーバーサンプリ
ング比が高くなれば雑音がベース帯域で低くなるので精
度は高くなる。
【００２１】変調器の精度に影響する他の要因は雑音の
形状である。一次システムは変調器ループに積分器を１
個使うので、雑音のスペクトルの形状は一次である。高
次のシステムは複数の積分器を持っているので、雑音は
より複雑なスペクトル形状になる。
形状である。一次システムは変調器ループに積分器を１
個使うので、雑音のスペクトルの形状は一次である。高
次のシステムは複数の積分器を持っているので、雑音は
より複雑なスペクトル形状になる。
【００２２】例えば図６に示す二次シグマ・デルタＡ−
Ｄ変換器では、２個の積分器３３Ａと３３Ｂが比較器３
４、ラッチ（ＦＦ）３５、デジタル低域フィルタ２０に
接続されている。ラッチ（ＦＦ）３５は基準電圧の間で
切り替えられ、ループ信号を加算ノードＡ、Ｂにフィー
ドバックする１ビットのＤ−Ａ変換器の役目をする。
Ｄ変換器では、２個の積分器３３Ａと３３Ｂが比較器３
４、ラッチ（ＦＦ）３５、デジタル低域フィルタ２０に
接続されている。ラッチ（ＦＦ）３５は基準電圧の間で
切り替えられ、ループ信号を加算ノードＡ、Ｂにフィー
ドバックする１ビットのＤ−Ａ変換器の役目をする。
【００２３】この回路はクロック信号がサンプリング速
度ｆｓに相当するときに、最適に動作する。変調器から
の順次のデータは周波数ｆｓでフィルタへ送られる。従
って信号の帯域幅がｆｃであれば、最大オーバーサンプ
リング比はＦ＝ｆｓ／２ｆｃである。
度ｆｓに相当するときに、最適に動作する。変調器から
の順次のデータは周波数ｆｓでフィルタへ送られる。従
って信号の帯域幅がｆｃであれば、最大オーバーサンプ
リング比はＦ＝ｆｓ／２ｆｃである。
【００２４】二次システムの出力スペクトルは図７Ａに
示すように二乗特性をもている。図７Ｂに示すように、
一次システムに比べると第二の積分器がベース帯域の雑
音エネルギーを更に減少させる。
示すように二乗特性をもている。図７Ｂに示すように、
一次システムに比べると第二の積分器がベース帯域の雑
音エネルギーを更に減少させる。
【００２５】従ってＳＮ比の向上は、一次システムでは
オーバーサンプリング比が２倍になる度に分解能９ｄｂ
すなわち１．５ビットであるが、二次システムはオーバ
ーサンプリング比が２倍になる度に１５ｄｂすなわち
２．５ビットである。
オーバーサンプリング比が２倍になる度に分解能９ｄｂ
すなわち１．５ビットであるが、二次システムはオーバ
ーサンプリング比が２倍になる度に１５ｄｂすなわち
２．５ビットである。
【００２６】同様に三次システムのＳＮ比の向上は２１
ｄｂ／オクターブすなわち３．５ビット／オクターブで
ある。この関係を一般化すると、Ｎ次システムのＳＮ比
の向上は（６Ｎ＋３）ｄｂ／オクターブ、すなわち
（０．５＋Ｎ）ビット／オクターブである。
ｄｂ／オクターブすなわち３．５ビット／オクターブで
ある。この関係を一般化すると、Ｎ次システムのＳＮ比
の向上は（６Ｎ＋３）ｄｂ／オクターブ、すなわち
（０．５＋Ｎ）ビット／オクターブである。
【００２７】Ａ−Ｄ変換の分解能を高める技術としての
オーバーサンプリングについては、Ｋｉｒｋ Ｃｈａｏ
他“Ａ Ｈｉｇｈｅｒ Ｏｒｄｅｒ Ｔｏｐｏｌｏｇ
ｙｆｏｒ Ｉｎｔｅｒｐｏｌａｔｉｖｅ Ｍｏｄｕｌａ
ｔｏｒｓ ｆｏｒ Ｏｖｅｒｓａｍｐｌｉｎｇ Ａ／Ｄ
Ｃｏｎｖｅｒｔｅｒｓ”、回路およびシステムに関す
るＩＥＥＥ会報、Ｖｏｌ．３７、Ｎｏ．３、１９９０年
３月、に更に詳しく議論されている。
オーバーサンプリングについては、Ｋｉｒｋ Ｃｈａｏ
他“Ａ Ｈｉｇｈｅｒ Ｏｒｄｅｒ Ｔｏｐｏｌｏｇ
ｙｆｏｒ Ｉｎｔｅｒｐｏｌａｔｉｖｅ Ｍｏｄｕｌａ
ｔｏｒｓ ｆｏｒ Ｏｖｅｒｓａｍｐｌｉｎｇ Ａ／Ｄ
Ｃｏｎｖｅｒｔｅｒｓ”、回路およびシステムに関す
るＩＥＥＥ会報、Ｖｏｌ．３７、Ｎｏ．３、１９９０年
３月、に更に詳しく議論されている。
【００２８】高次の雑音整形のための別の方法は、数個
の一次変調器をカスケードに接続することである。第一
の変調器はアナログ入力信号を変換し、第二以下の各変
調器はその前の変調器が発生する量子化雑音を変換す
る。
の一次変調器をカスケードに接続することである。第一
の変調器はアナログ入力信号を変換し、第二以下の各変
調器はその前の変調器が発生する量子化雑音を変換す
る。
【００２９】最後の変調器以外の全ての量子化誤差はデ
ジタル的に消去され、一次変調器の数に等しい次数の雑
音整形関数を生じる。
ジタル的に消去され、一次変調器の数に等しい次数の雑
音整形関数を生じる。
【００３０】カスケードでシグマ・デルタを作る利点
は、何次でも安定であること、積分器の出力信号の振れ
が限定されること、積分器をパイプライン処理配置する
ことなどである。カスケード法の主な欠点は、ＳＮ比が
アナログ部品の精度に左右されやすいことである。
は、何次でも安定であること、積分器の出力信号の振れ
が限定されること、積分器をパイプライン処理配置する
ことなどである。カスケード法の主な欠点は、ＳＮ比が
アナログ部品の精度に左右されやすいことである。
【００３１】カスケードのシグマ・デルタ変調器につい
ては、Ｍｉｋｅ Ｒｅｂｅｓｃｈｉｎｉ他“Ａ Ｈｉｇ
ｈ−Ｒｅｓｏｌｕｔｉｏｎ ＣＭＯＳ Ｓｉｇｍａ−Ｄ
ｅｌｔａ Ａ−Ｄ ｃｏｎｖｅｒｔｅｒ”、ＩＥＥＥ会
報、ＣＨ２６９２−２／８９、ｐｐ．２４６−２４９、
１９８９年、に更に詳しく述べられている。
ては、Ｍｉｋｅ Ｒｅｂｅｓｃｈｉｎｉ他“Ａ Ｈｉｇ
ｈ−Ｒｅｓｏｌｕｔｉｏｎ ＣＭＯＳ Ｓｉｇｍａ−Ｄ
ｅｌｔａ Ａ−Ｄ ｃｏｎｖｅｒｔｅｒ”、ＩＥＥＥ会
報、ＣＨ２６９２−２／８９、ｐｐ．２４６−２４９、
１９８９年、に更に詳しく述べられている。
【００３２】ある高次変調器では、積分器間にスイッチ
ト・キャパシタ結合を用いている。図８に示す二次のス
イッチト・キャパシタ型シグマ・デルタ変調器の例は、
２つの積分器段４０、Ａ−Ｄ比較器４４およびスイッチ
ト・キャパシタ結合を含んでいる。
ト・キャパシタ結合を用いている。図８に示す二次のス
イッチト・キャパシタ型シグマ・デルタ変調器の例は、
２つの積分器段４０、Ａ−Ｄ比較器４４およびスイッチ
ト・キャパシタ結合を含んでいる。
【００３３】比較器はクロックによりサンプリング速度
ｆｓで切り替えられる。出力スペクトルおよび雑音の形
状は図７Ａおよび７Ｂに示すものと同様である。スイッ
チト・キャパシタ型シグマ・デルタシステムについて
は、Ｐａｕｌ Ｈｕｒｓｔ他“Ｄｅｌｔａ−Ｓｉｇｍａ
Ａ／Ｄｓ ｗｉｔｈ Ｒｅｄｕｃｅｄ Ｓｅｎｓｉｔ
ｉｖｉｔｙ ｔｏ Ｏｐ Ａｍｐ Ｎｏｉｓｅ ａｎｄ
Ｇａｉｎ”、ＩＥＥＥ会報、ＣＨ２６９２−２／８
９、ｐｐ．２５４−２５７、１９８９年、に詳細に検討
されている。
ｆｓで切り替えられる。出力スペクトルおよび雑音の形
状は図７Ａおよび７Ｂに示すものと同様である。スイッ
チト・キャパシタ型シグマ・デルタシステムについて
は、Ｐａｕｌ Ｈｕｒｓｔ他“Ｄｅｌｔａ−Ｓｉｇｍａ
Ａ／Ｄｓ ｗｉｔｈ Ｒｅｄｕｃｅｄ Ｓｅｎｓｉｔ
ｉｖｉｔｙ ｔｏ Ｏｐ Ａｍｐ Ｎｏｉｓｅ ａｎｄ
Ｇａｉｎ”、ＩＥＥＥ会報、ＣＨ２６９２−２／８
９、ｐｐ．２５４−２５７、１９８９年、に詳細に検討
されている。
【００３４】
【発明が解決しようとする課題】このようにして、従来
の技術は高次の変調器と高いサンプリング周波数を用い
ることによって、広い帯域幅の信号処理用の高精度変換
器を得ていた。しかし無条件に安定なのは一次システム
だけである。二次および高次のシステムは、入力の条件
によっては安定の問題が起こる。
の技術は高次の変調器と高いサンプリング周波数を用い
ることによって、広い帯域幅の信号処理用の高精度変換
器を得ていた。しかし無条件に安定なのは一次システム
だけである。二次および高次のシステムは、入力の条件
によっては安定の問題が起こる。
【００３５】更に高いサンプリングシステムでは高いオ
ーバーサンプリング比を用いて、帯域幅の低い信号すな
わちＤＣレベルで高精度の変換器を得ている。しかし変
調器のサンプリング速度はアナログ回路部品の特性によ
って制約される。カスケードシステムは一般に用いられ
るが、ＳＮ比がアナログ部品の精度によって影響される
という問題がある。
ーバーサンプリング比を用いて、帯域幅の低い信号すな
わちＤＣレベルで高精度の変換器を得ている。しかし変
調器のサンプリング速度はアナログ回路部品の特性によ
って制約される。カスケードシステムは一般に用いられ
るが、ＳＮ比がアナログ部品の精度によって影響される
という問題がある。
【００３６】従って、特に高い周波数での応用および高
精度で低い周波数での応用においてＡ−Ｄ変換器の特性
を改善するには、シグマ・デルタ変換器の実質的なサン
プリング速度、速さおよび精度を向上させるための新し
い回路技術が必要である。
精度で低い周波数での応用においてＡ−Ｄ変換器の特性
を改善するには、シグマ・デルタ変換器の実質的なサン
プリング速度、速さおよび精度を向上させるための新し
い回路技術が必要である。
【００３７】従って本発明の主要な目的は、従来のシグ
マ・デルタＡ−Ｄ変換器の設計において、アナログ前段
のサンプリング周波数の制約を克服することおよび、精
度を犠牲にすることなく性能を向上させるような高いサ
ンプリング速度を実現することである。
マ・デルタＡ−Ｄ変換器の設計において、アナログ前段
のサンプリング周波数の制約を克服することおよび、精
度を犠牲にすることなく性能を向上させるような高いサ
ンプリング速度を実現することである。
【００３８】特に目的とするところは、安定と感度の特
性限界を超えることなくアナログ前段のサンプリング速
度を実質的に増加させるような、改善された変調器の構
造を提供することである。
性限界を超えることなくアナログ前段のサンプリング速
度を実質的に増加させるような、改善された変調器の構
造を提供することである。
【００３９】
【課題を解決するための手段】本発明のシグマ・デルタ
Ａ−Ｄ変換器は、個々の変調器のクロックによって制御
されるＮ個の並列シグマ・デルタ変調器を用い、また変
調器の出力のデジタル信号を結合して全体の出力デジタ
ル信号とし、実質的なサンプリング速度が個々の変調器
のＮ倍になるようにする信号結合回路を用いる。
Ａ−Ｄ変換器は、個々の変調器のクロックによって制御
されるＮ個の並列シグマ・デルタ変調器を用い、また変
調器の出力のデジタル信号を結合して全体の出力デジタ
ル信号とし、実質的なサンプリング速度が個々の変調器
のＮ倍になるようにする信号結合回路を用いる。
【００４０】望ましい一実施例では、４個の二次シグマ
・デルタ変調器がクロック同期されかつ位相をずらした
順序で駆動され、マルチプレクサ回路によって結合され
ている。他の実施例では、ＲＣ積分器の二次変調器を用
いている。
・デルタ変調器がクロック同期されかつ位相をずらした
順序で駆動され、マルチプレクサ回路によって結合され
ている。他の実施例では、ＲＣ積分器の二次変調器を用
いている。
【００４１】更に他の実施例では、同相の変調器クロッ
クを用いればマルチプレクサの代わりに加算器でもよ
く、変調器からのデジタルのビットは各サイクル毎に加
算され、デジタルの合計がデジタルフィルタに送られ
る。加算器または簡単な低域フィルターの役目もする。
クを用いればマルチプレクサの代わりに加算器でもよ
く、変調器からのデジタルのビットは各サイクル毎に加
算され、デジタルの合計がデジタルフィルタに送られ
る。加算器または簡単な低域フィルターの役目もする。
【００４２】
【実施例】図９において、本発明のシグマ・デルタＡ−
Ｄ変換器は４個の並列のシグマ・デルタ変調器１０１，
１０２，１０３，１０４を持ち、それらの出力Ｑ１，Ｑ
２，Ｑ３，Ｑ４はマルチプレクサ回路１０５によって多
重送信され、デジタル低域フィルタ回路１０６へ送られ
る。
Ｄ変換器は４個の並列のシグマ・デルタ変調器１０１，
１０２，１０３，１０４を持ち、それらの出力Ｑ１，Ｑ
２，Ｑ３，Ｑ４はマルチプレクサ回路１０５によって多
重送信され、デジタル低域フィルタ回路１０６へ送られ
る。
【００４３】各変調器は図６、７Ａ、７Ｂおよび８につ
いて述べた切り替えコンデンサ型二次シグマ・デルタ変
調器である。各変調器段にはアナログ入力信号がＶｉｎ
に入り、変調器クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ
３，ＣＬＫ４がそれぞれ与えられる。
いて述べた切り替えコンデンサ型二次シグマ・デルタ変
調器である。各変調器段にはアナログ入力信号がＶｉｎ
に入り、変調器クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ
３，ＣＬＫ４がそれぞれ与えられる。
【００４４】アナログ入力信号は４個の二次変調器全て
でサンプリングされる。主クロックＣＬＫは変調器クロ
ックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４の４倍の
速さである。変調器クロックは時間的にずらした位相の
シーケンスの場合もある。こうすれば各変調器の出力は
信号の違った部分で信号処理を行っている、すなわち各
変調器で信号が主クロックの４サイクル毎にサンプリン
グされる、ように見える。
でサンプリングされる。主クロックＣＬＫは変調器クロ
ックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４の４倍の
速さである。変調器クロックは時間的にずらした位相の
シーケンスの場合もある。こうすれば各変調器の出力は
信号の違った部分で信号処理を行っている、すなわち各
変調器で信号が主クロックの４サイクル毎にサンプリン
グされる、ように見える。
【００４５】変調器の出力Ｑ１，Ｑ２，Ｑ３，Ｑ４はマ
ルチプレクサによって、マルチプレクサクロックＣＬＫ
Ｍ１，ＣＬＫＭ２，ＣＬＫＭ３，ＣＬＫＭ４でサンプリ
ングされ、全体の出力Ｑは主クロックＣＬＫのデータ速
度を持ち、全ての変調器の出力は正確な位相のシーケン
スで結合されているように見える。
ルチプレクサによって、マルチプレクサクロックＣＬＫ
Ｍ１，ＣＬＫＭ２，ＣＬＫＭ３，ＣＬＫＭ４でサンプリ
ングされ、全体の出力Ｑは主クロックＣＬＫのデータ速
度を持ち、全ての変調器の出力は正確な位相のシーケン
スで結合されているように見える。
【００４６】図１０ではＭＯＳ技術に適用された上記の
シグマ・デルタ変調器段の一例を示す。積分器の伝送ゲ
ートは、ドレンとソースが互いに結合されたＮＭＯＳと
ＰＭＯＳである。ＮＭＯＳゲートは変調器クロックＣＬ
Ｋｉで駆動され、ＣＭＯＳゲートは相補的なクロックＣ
ＬＫＢによって駆動される。
シグマ・デルタ変調器段の一例を示す。積分器の伝送ゲ
ートは、ドレンとソースが互いに結合されたＮＭＯＳと
ＰＭＯＳである。ＮＭＯＳゲートは変調器クロックＣＬ
Ｋｉで駆動され、ＣＭＯＳゲートは相補的なクロックＣ
ＬＫＢによって駆動される。
【００４７】演算増幅器や比較器を適当にバイアスする
回路は一般的によく知られたものがいくつもあるので、
ここにはバイアス回路は示していない。正確なタイミン
グの制御信号を発生する方法はデジタル論理回路に精通
している人にはよく知られているので、クロック発生回
路も示さない。
回路は一般的によく知られたものがいくつもあるので、
ここにはバイアス回路は示していない。正確なタイミン
グの制御信号を発生する方法はデジタル論理回路に精通
している人にはよく知られているので、クロック発生回
路も示さない。
【００４８】図１１に主クロックＣＬＫ、変調器クロッ
クＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４、マルチプ
レクサクロックＣＬＫＭ１，ＣＬＫＭ２，ＣＬＫＭ３，
ＣＬＫＭ４、変調器出力Ｑ１，Ｑ２，Ｑ３，Ｑ４および
全体の出力Ｑのタイミングを示す。この例では、各変調
器クロックの周期は主クロック周期の４倍であり、位相
のシーケンスとして時間的にずらしてある。
クＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４、マルチプ
レクサクロックＣＬＫＭ１，ＣＬＫＭ２，ＣＬＫＭ３，
ＣＬＫＭ４、変調器出力Ｑ１，Ｑ２，Ｑ３，Ｑ４および
全体の出力Ｑのタイミングを示す。この例では、各変調
器クロックの周期は主クロック周期の４倍であり、位相
のシーケンスとして時間的にずらしてある。
【００４９】図１２の他の例では、同じ変調器クロック
ＣＬＫ１が全変調器に用いられている。すなわちＣＬＫ
１はＣＬＫ２，ＣＬＫ３，ＣＬＫ４と等しく、同相であ
る。各変調器クロックＣＬＫ１の周期の高レベル部分は
主クロックの２周期にまたがり、相補的な信号ＣＬＫ１
Ｂの底部は主クロックの２周期にまたがっている。
ＣＬＫ１が全変調器に用いられている。すなわちＣＬＫ
１はＣＬＫ２，ＣＬＫ３，ＣＬＫ４と等しく、同相であ
る。各変調器クロックＣＬＫ１の周期の高レベル部分は
主クロックの２周期にまたがり、相補的な信号ＣＬＫ１
Ｂの底部は主クロックの２周期にまたがっている。
【００５０】時間をずらしたマルチプレクサクロックＣ
ＬＫＭ１，ＣＬＫＭ２，ＣＬＫＭ３，ＣＬＫＭ４は位相
のシーケンスで、これにより変調器の出力Ｑ１，Ｑ２，
Ｑ３，Ｑ４は適当なタイミングで結合されて全体の変換
器のデジタル出力信号Ｑになる。
ＬＫＭ１，ＣＬＫＭ２，ＣＬＫＭ３，ＣＬＫＭ４は位相
のシーケンスで、これにより変調器の出力Ｑ１，Ｑ２，
Ｑ３，Ｑ４は適当なタイミングで結合されて全体の変換
器のデジタル出力信号Ｑになる。
【００５１】図１３にＲＣ積分器を使ったＩＣ形の二次
シグマ・デルタ変調器の別の実施例をしめす。各積分器
段は、積分レジスタ（１０００）および積分コンデンサ
（Ａ型）を含む。この回路のクロック信号のタイミング
は図１１および１２に示すものと同じでよい。
シグマ・デルタ変調器の別の実施例をしめす。各積分器
段は、積分レジスタ（１０００）および積分コンデンサ
（Ａ型）を含む。この回路のクロック信号のタイミング
は図１１および１２に示すものと同じでよい。
【００５２】図１４の本発明の別の実施例は、並列の変
調器段２０１，２０２，２０３，２０４を持つ。これら
は図９および１０に示したものと同様であるが、マルチ
プレクサの代わりに加算器２０５を用いている。この実
施例は、同相の変調器クロックで動作する。変調器の出
力Ｑ１，Ｑ２，Ｑ３，Ｑ４は単に加算されて、結合した
全体の出力Ｑを得る。
調器段２０１，２０２，２０３，２０４を持つ。これら
は図９および１０に示したものと同様であるが、マルチ
プレクサの代わりに加算器２０５を用いている。この実
施例は、同相の変調器クロックで動作する。変調器の出
力Ｑ１，Ｑ２，Ｑ３，Ｑ４は単に加算されて、結合した
全体の出力Ｑを得る。
【００５３】このようにして各サイクル毎に変調器から
の４ビットが加算され、３ビットの幅の合計がデジタル
フィルタに送られる。一般に１ビット列にＣＯＭＢ型の
フィルタを使うことは容易である。加算器はまた簡単な
低域フィルターの役目もする。
の４ビットが加算され、３ビットの幅の合計がデジタル
フィルタに送られる。一般に１ビット列にＣＯＭＢ型の
フィルタを使うことは容易である。加算器はまた簡単な
低域フィルターの役目もする。
【００５４】本発明によれば、図６、７Ａ、７Ｂおよび
８に示したように、各二次変調器段は従来の二次ユニッ
トに比べてＳＮ比および雑音整形において利点を持って
いるが、４変調器段を並列にすると、同様な従来の装置
に比べて実質的なサンプリング速度が４倍になる。
８に示したように、各二次変調器段は従来の二次ユニッ
トに比べてＳＮ比および雑音整形において利点を持って
いるが、４変調器段を並列にすると、同様な従来の装置
に比べて実質的なサンプリング速度が４倍になる。
【００５５】個々の変調器のアナログ回路は、適当に安
定するのに、また最適の性能を維持するのにある時間が
必要であるが、結合された多重送信配列によりオーバー
サンプリング速度を４倍にすることができ、４個の多重
送信二次変調器では分解能が３０ｄｂすなわち５．０ビ
ット（オーバーサンプリング比の２倍毎に１５ｄｂ）改
善される。
定するのに、また最適の性能を維持するのにある時間が
必要であるが、結合された多重送信配列によりオーバー
サンプリング速度を４倍にすることができ、４個の多重
送信二次変調器では分解能が３０ｄｂすなわち５．０ビ
ット（オーバーサンプリング比の２倍毎に１５ｄｂ）改
善される。
【００５６】この考えを拡張すれば、任意のＮ個の変調
器を結合すればＮ倍のサンプリング速度が得られ、それ
に対応して性能が向上する。個々の変調器はまた、他の
または高次の変調器またはカスケードされた変調器であ
ってよく、そうすれば必要な特性と任意の所望の高速の
サンプリングが得られる。
器を結合すればＮ倍のサンプリング速度が得られ、それ
に対応して性能が向上する。個々の変調器はまた、他の
または高次の変調器またはカスケードされた変調器であ
ってよく、そうすれば必要な特性と任意の所望の高速の
サンプリングが得られる。
【００５７】サンプリング速度の上限はデジタルフィル
タの速度の制約だけによって決まるが、一般に従来のア
ナログの前段よりもはるかに高いデータ速度で行うこと
ができる。
タの速度の制約だけによって決まるが、一般に従来のア
ナログの前段よりもはるかに高いデータ速度で行うこと
ができる。
【００５８】これまで述べた本発明の各応用例は単なる
例示であって、本発明の原理に従ったその他の変更や変
形が可能である。そのような実施例、変更および変形は
全て特許請求の範囲で定義するように本発明の範囲に入
るものと考えられる。
例示であって、本発明の原理に従ったその他の変更や変
形が可能である。そのような実施例、変更および変形は
全て特許請求の範囲で定義するように本発明の範囲に入
るものと考えられる。
【図１】従来のシグマ・デルタＡ−Ｄ変換器の一般的な
ブロック線図である。
ブロック線図である。
【図２】従来の一次シグマ・デルタＡ−Ｄ変換器の簡単
な線図である。
な線図である。
【図３】従来の一次シグマ・デルタ変調器の一般的な正
弦波入力とデジタル出力を示す図である。
弦波入力とデジタル出力を示す図である。
【図４】従来の一次シグマ・デルタ変調器の出力信号が
デシメーションフィルタを通る前と後のスペクトル密度
を示す図である。
デシメーションフィルタを通る前と後のスペクトル密度
を示す図である。
【図５】シグマ・デルタＡ−Ｄ変換器用の従来のＣＯＭ
Ｂ型のデシメーションフィルタを示す一般のブロック線
図である。
Ｂ型のデシメーションフィルタを示す一般のブロック線
図である。
【図６】従来の二次シグマ・デルタＡ−Ｄ変換器の簡単
な線図である。
な線図である。
【図７】Ａは二次シグマ・デルタ変調器の出力信号のス
ペクトル密度を示す図である。Ｂは一次および二次シグ
マ・デルタ変調器の出力のノイズの形状を示す図であ
る。
ペクトル密度を示す図である。Ｂは一次および二次シグ
マ・デルタ変調器の出力のノイズの形状を示す図であ
る。
【図８】従来の切り替えコンデンサ型二次シグマ・デル
タ変調器の簡単な回路図である。
タ変調器の簡単な回路図である。
【図９】本発明の並列の多重送信シグマ・デルタ変調器
を用いたシグマ・デルタＡ−Ｄ変換器で、スイッチト・
キャパシタ型二次変調器を４個用いたものの簡単な回路
図である。
を用いたシグマ・デルタＡ−Ｄ変換器で、スイッチト・
キャパシタ型二次変調器を４個用いたものの簡単な回路
図である。
【図１０】図９のＡ−Ｄ変換器の代表的なシグマ・デル
タ変調器をＩＣの形にしたものの回路図である。
タ変調器をＩＣの形にしたものの回路図である。
【図１１】図９でクロックが位相をずらしたシーケンス
になっている４個の多重送信二次変調器のクロックのタ
イミング図である。
になっている４個の多重送信二次変調器のクロックのタ
イミング図である。
【図１２】図９でクロックが互いに同相の４個の多重送
信二次変調器のクロックのタイミング図である。
信二次変調器のクロックのタイミング図である。
【図１３】ＲＣ積分器を用いてＩＣの形にしたシグマ・
デルタ変調器の他の例の回路図である。
デルタ変調器の他の例の回路図である。
【図１４】本発明の多重送信シグマ・デルタＡ−Ｄ変換
器で同相の変調器クロックを用いたときにマルチプレク
サの代わりに加算器とした他の実施例のＩＣ回路図であ
る。
器で同相の変調器クロックを用いたときにマルチプレク
サの代わりに加算器とした他の実施例のＩＣ回路図であ
る。
１０ 変調器 １１ サンプリング回路 １２ 減算回路 １３ 積分器 １４ ＬビットＡ−Ｄ変換器 １４’ １ビットＡ−Ｄ変換器 １５ ＬビットＡ−Ｄ変換器 １５’ スイッチ ２０ デジタル低減通過フィルタ ３３Ａ，３３Ｂ 積分器 ３４ 比較器 ３５ ラッチ ４０ 積分器段 ４４ Ａ−Ｄ比較器 １０１，１０２，１０３，１０４ シグマ・デルタ変調
器 １０５ マルチプレクサ １０６ デジタル低域フィルタ ２０１，２０２，２０３，２０４ 変調器段 ２０５ 加算器
器 １０５ マルチプレクサ １０６ デジタル低域フィルタ ２０１，２０２，２０３，２０４ 変調器段 ２０５ 加算器
Claims (20)
- 【請求項１】 アナログ入力信号が加えられ、個々の変
調器クロックにより所定の変調器サンプリング周波数で
制御され、個々の変調器デジタル出力信号を出す、Ｎ個
の並列に配置されたシグマ・デルタ変調器と、 前記各変調器からの変調器デジタル出力信号を組み合わ
せて個々の変調器のサンプリング周波数のＮ倍の実質的
なサンプリング周期を持つような全体のデジタル出力信
号とするため、前記Ｎ個のシグマ・デルタ変調器に結合
された信号結合手段と、 前記全体のデジタル出力信号から量子化雑音をフィルタ
するフィルタ手段とを有する、シグマ・デルタＡ−Ｄ変
換器。 - 【請求項２】 前記シグマ・デルタ変調器は、それぞれ
内部Ａ−Ｄ変換器として、２個の積分器のシーケンスと
比較器／ラッチ回路とを含む二次変調器である、請求項
１記載のシグマ・デルタＡ−Ｄ変換器。 - 【請求項３】 前記二次変調器は、スイッチト・キャパ
シタ型の変調器である、請求項２記載のシグマ・デルタ
Ａ−Ｄ変換器。 - 【請求項４】 前記二次変調器はそれれＲＣ積分器を含
む、請求項２記載のシグマ・デルタＡ−Ｄ変換器。 - 【請求項５】前記信号結合手段はマルチプレクサ回路で
あり、そのマルチプレクサ回路には複数の位相をずらし
たマルチプレクサクロックが供給され、それぞれのクロ
ックは個々のＮ個のシグマ・デルタ変調器に対応する、
請求項１項記載のシグマ・デルタＡ−Ｄ変換器。 - 【請求項６】 前記変調器クロックは互いに位相をずら
したシーケンスとなっている、請求項１記載のシグマ・
デルタＡ−Ｄ変換器。 - 【請求項７】 前記変調器クロックは互いに等しくかつ
同相である、請求項１記載のシグマ・デルタＡ−Ｄ変換
器。 - 【請求項８】 前記フィルタ手段はデジタル低域通過フ
ィルタである、請求項１記載のシグマ・デルタＡ−Ｄ変
換器。 - 【請求項９】 前記信号結合手段は変調器デジタル出力
信号を加算し、かつ前記全体のデジタル出力信号を出す
ような加算器である、請求項１記載のシグマ・デルタＡ
−Ｄ変換器。 - 【請求項１０】 前記加算器がデジタル合計信号を出力
することにより、前記フィルタ手段としての役割を果た
す、請求項９記載のシグマ・デルタＡ−Ｄ変換器。 - 【請求項１１】 内部Ａ−Ｄ変換器としてそれぞれが２
個の積分器のシーケンスと比較器／ラッチ回路とを含む
二次変調器で構成され、アナログ入力信号が加えられ、
個々の変調器クロックにより所定の変調器サンプリング
周波数で制御され、個々の変調器デジタル出力信号を出
す、Ｎ個の並列に配置されたシグマ・デルタ変調器と、 前記各変調器からの変調器デジタル出力信号を組み合わ
せて個々の変調器のサンプリング周波数のＮ倍の実質的
なサンプリング周期を持つような全体のデジタル出力信
号とするため、前記Ｎ個のシグマ・デルタ変調器に結合
された信号結合手段と、 前記全体のデジタル出力信号から量子化雑音をフィルタ
するフィルタ手段と、を有する、シグマ・デルタＡ−Ｄ
変換器。 - 【請求項１２】 前記数Ｎは４であり、前記全体のデジ
タル出力信号は個々の変調器のサンプリング周波数の４
倍の実質的なサンプリング速度を持つような、請求項１
１記載のシグマ・デルタＡ−Ｄ変換器。 - 【請求項１３】 前記二次変調器はスイッチト・キャパ
シタ型の変調器である、請求項１１記載のシグマ・デル
タＡ−Ｄ変換器。 - 【請求項１４】 前記二次変調器はそれぞれＲＣ積分器
を含む、請求項１１記載のシグマ・デルタＡ−Ｄ変換
器。 - 【請求項１５】 前記信号結合手段はマルチプレクサ回
路であり、このマルチプレクサ回路には複数の位相をず
らしたマルチプレクサクロックが供給され、それぞれの
クロックが個々のＮ個のシグマ・デルタ変調器に対応す
る、請求項１１記載のシグマ・デルタＡ−Ｄ変換器。 - 【請求項１６】 前記変調器クロックは互いに位相をず
らしたシーケンスとなっている、請求項１１記載のシグ
マ・デルタＡ−Ｄ変換器。 - 【請求項１７】 前記変調器クロックは互いに等しくか
つ同相である、請求項１１記載のシグマ・デルタＡ−Ｄ
変換器。 - 【請求項１８】 前記フィルタ手段はデジタル低域通過
フィルタである、請求項１１記載のシグマ・デルタＡ−
Ｄ変換器。 - 【請求項１９】 前記信号結合手段は変調器デジタル出
力信号を加算し、かつ前記全体のデジタル出力信号を出
すような加算器である、請求項１７記載のシグマ・デル
タＡ−Ｄ変換器。 - 【請求項２０】 前記加算器はデジタル合計信号を出力
することにより、前記フィルタ手段としての役割を果た
す、請求項１９記載のシグマ・デルタＡ−Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2397792A JPH06209266A (ja) | 1992-02-10 | 1992-02-10 | 多重送信シグマ・デルタａ−ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2397792A JPH06209266A (ja) | 1992-02-10 | 1992-02-10 | 多重送信シグマ・デルタａ−ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209266A true JPH06209266A (ja) | 1994-07-26 |
Family
ID=12125620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2397792A Pending JPH06209266A (ja) | 1992-02-10 | 1992-02-10 | 多重送信シグマ・デルタａ−ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06209266A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835044A (en) * | 1996-04-23 | 1998-11-10 | Sony Corporation | 1-Bit A/D converting device with reduced noise component |
| US7289054B1 (en) | 2006-06-13 | 2007-10-30 | Toyota Jidosha Kabushiki Kaisha | Parallel oversampling algorithmic A/D converter and method of using the same |
| JP2009077450A (ja) * | 2009-01-14 | 2009-04-09 | Advantest Corp | 信号処理装置およびその装置を用いた半導体デバイス試験装置 |
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| WO2016021382A1 (ja) * | 2014-08-04 | 2016-02-11 | アズビル株式会社 | デジタルフィルタ |
| US9991904B2 (en) | 2014-09-30 | 2018-06-05 | Nec Corporation | Digital modulation device, and digital modulation method |
-
1992
- 1992-02-10 JP JP2397792A patent/JPH06209266A/ja active Pending
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