JP4514881B2 - データ変換器におけるノイズ減衰回路および方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、一般にデータ変換器に関し、さらに詳しくは、シグマ−デルタ・デジタル−アナログ変換器に関する。
【0002】
【従来の技術および発明が解決しようとする課題】
データ変換器には、2つの基本的な技術がある。シグマ−デルタ法と抵抗または容量分割器(resistive or capacitive divider)法である。シグマ−デルタ法は、抵抗などの精密に整合されるオンチップ部品の代わりに高周波数タイミングによって高解像度を得るために魅力的である。また、薄膜のレーザ・トリミング処理を行ったアナログ部品を製造するために必要な専門技術を獲得することは困難である。一方、シグマ−デルタ変調器で用いられる高速デジタル切換機能は、半導体産業においては一般的なものになっている。
【0003】
データ変換器で用いられる基本的なデルタ−シグマ変調器は、入力信号を受信し、これが出力信号の逆数帰還と加算されて誤差信号となる。誤差信号はフィルタを通じて処理され、出力信号となる。シグマ−デルタ変調器は、量子化ノイズを濾波することができるパスバンドから量子化ノイズを整形する。
【0004】
しかし、周知の如く、シグマ−デルタ変調器はパスバンド内に不必要なトーンを生成することがある。これらの不必要なトーンは、入力信号のDCバイアスに線形に関連する周波数を有する。これらの不必要なトーンの生成は、信号の接地レベルに近い小さい入力信号に関してさらに悪くなる。その上、入力信号が接地レベルに近くなると、聞き手には不必要なトーンが聞こえやすくなる。なぜシグマ−デルタ変調器がこのような不必要なトーンを生成するかということについての一般的に認められる説明の1つに、シグマ−デルタ変調器が入力信号内の小さい増分変化を解消するためにパターン・ノイズを生成するということがある。
【0005】
パスバンド内の不必要なトーンを削除する従来の方法に、ディザリング・スキーム(dithering scheme)の利用がある。しかし、データ変換に関してディザ・スキームを実行することは複雑である。さらに、ディザ信号はデータ変換器の性能全体に影響を与えて、データ変換器の信号対雑音比が低下する。
【0006】
従って、パターン・ノイズによって起こるパスバンド内の不必要なトーンを削減または排除するシグマ−デルタ変換器を有することが有利である。シグマ−デルタ変換器の面積および費用効率が良いとさらに有利である。
【0007】
【実施例】
一般に、本発明はデータ変換器回路と、データ変換器によって生成される出力信号内のノイズを減衰する方法とを提供する。さらに詳しくは、本発明は、多重ビット・デジタル信号をアナログ信号に変換するシグマ−デルタ・デジタル−アナログ変換器(DAC)を提供するが、このとき、アナログ信号のスペクトルは所定の周波数において減衰されて出力信号内のノイズを削減する。アナログ信号は、連続的に時間可変する信号、または情報を表す3つ以上の可能な状態を伴う時間の経過と共に可変する個別信号である。
【0008】
好適な実施例においては、シグマ−デルタDACは、シグマ−デルタ変調器,シグマ−デルタ変調器に結合されるDAC,DACに結合されるクロック発生器およびシグマ−デルタとクロック発生器とに結合されるクロック制御回路を備える。シグマ−デルタ変調器は、多重ビット・デジタル信号を1ビットまたは単ビットのデジタル信号に変換する。クロック制御回路は、単ビット・デジタル信号に応じてクロック発生器を可能化または不能化する。詳しくは、クロック制御回路が単ビット・デジタル信号に応じてDACに対するクロック信号の伝送を可能化または不能化して、アナログ信号の周波数スペクトル内のノイズを減衰する。本実施例においては、シグマ−デルタDACの出力の周波数領域特性がFs/2付近に減衰されるが、これはシグマ−デルタDACのサンプリング・クロックの周波数の1/2に等しい。出力信号のエネルギをFs/2に減衰することによって、シグマ−デルタDACはパターン・ノイズによって起こるトーンを実質的に削除する。
【0009】
図1は、従来の集積回路(IC)プロセスを用いてICとして製造するのに適したデータ変換器10を一部をブロック図に、一部を概略図に示す。データ変換器10は、多重ビット・データ(MULTIBIT DATA)と記された多重ビット・デジタル信号を受信する入力端子11と、出力(OUTPUT)と記されたアナログ出力信号を提供する出力端子12とを有する。データ変換器10は、シグマ−デルタDACとも呼ばれるが、シグマ−デルタ変調器16,DAC17,クロック制御回路18およびクロック発生器19を備える。シグマ−デルタ変調器16は、デジタル信号多重ビット・データ(MULTIBIT DATA)を受信するデータ入力端子と、サンプリング・クロック(SAMPLING CLOCK)と記された信号を受信するクロック入力端子と、1ビット・データ(ONE BIT DATA)と記された単ビット・デジタル信号を提供する出力端子とを有する。
【0010】
DAC17は、信号1ビット・データ(ONE BIT DATA)を受信するデータ入力端子と、クロック(CLOCK)と記された信号を受信するクロック入力端子と、信号出力(OUTPUT)を提供する出力端子とを有する単ビットDACである。クロック制御回路18は、シグマ−デルタ変調器16の出力端子と、DAC17のデータ入力端子とに共通に接続されるデータ入力端子と、信号サンプリング・クロック(SAMPLING CLOCK)を受信するクロック入力端子と、制御(CONTROL)と記される信号を提供する出力端子とを有する。クロック発生器19は、クロック制御回路18の出力端子に接続される制御入力端子と、信号サンプリング・クロック(SAMPLING CLOCK)を受信するクロック入力端子と、DAC17のクロック入力端子に接続され信号クロック(CLOCK)を提供する出力端子とを有する。
【0011】
クロック発生器19の制御入力端子がアサートされると、クロック発生器19が可能化され、すなわち、クロック発生器19の出力端子が可能化されて、クロック信号がDAC17のクロック入力端子に送られる。言い換えると、信号クロック(CLOCK)が可能化され、1つ以上のパルスがクロック発生器19の出力端子からDAC17のクロック入力端子に伝送される。一方、クロック発生器19の制御入力端子がアサートされない、あるいはデアサートされると、クロック発生器19は不能化され、すなわち、クロック発生器19の出力端子が不能化される。クロック発生器19が不能化されると、低論理電圧がDAC17のクロック入力端子に伝送される。すなわち、信号クロック(CLOCK)が停止される。クロック発生器19の制御入力端子は、信号制御(CONTROL)が低論理電圧にあるときにアサートされる。逆に、クロック発生器19の制御入力端子は、信号制御(CONTROL)が高論理電圧にあるときはアサートされない。低論理電圧とは、たとえば、0ボルトであり、論理0として定義することができる。高論理電圧とは、たとえば、5ボルトであり、論理1として定義することができる。論理0および論理1の定義は、選択の問題であることは言うまでもない。言い換えると、論理1を0ボルトと定義し、論理0を5ボルトと定義することもできる。
【0012】
シグマ−デルタ変調器16は、加算装置,乗算器および遅延素子を用いて構築される従来のシグマ−デルタ変調器とすることができる。クロック制御回路18は、たとえば、加算器などの加算装置に結合されるたとえばメモリ素子またはラッチなどの遅延素子を用いて構築することができる。例として、信号1ビット・データ(ONE BIT DATA)は単ビット・デジタル信号であるので、クロック制御回路18は、排他的論理和(XOR)ゲート22に接続されるD型フリップフロップ21を用いて構築される。
【0013】
フリップフロップ21は、クロック制御回路18のデータ入力端子とXORゲート22の第1入力端子とに共通に接続されるDと記されるデータ入力端子と、クロック制御回路18のクロック入力端子に接続されるCKと記されるクロック入力端子と、XORゲート22の第2入力端子に接続されるQと記される真出力端子とを有する。XORゲート22の出力端子は、クロック制御回路18の出力端子に接続される。
【0014】
データ変換器10は、好ましくは、消費電力が比較的低く、速度が比較的速い相補型金属酸化物半導体(CMOS: Complementary Metal-Oxide Semiconductor)論理回路構成で構築されるが、他のトランジスタ技術で構築してもよい。
【0015】
図2は、DAC17(図1)の切換キャパシタ部を示す。この例では、DAC17は、スイッチ31〜38,キャパシタ41〜46および増幅器51を備える切換キャパシタ回路を用いて構築される。さらに、DAC17は、それぞれ基準信号+REF,-REFを受信する入力端子26,27と、それぞれ信号Vo+,Vo-を提供する出力端子28,29とを有する。DAC17の出力端子28,29で起こる差分出力信号、すなわち信号Vo+−Vo-が出力端子12(図1)に伝送され、信号出力(OUTPUT)となる。
【0016】
図1および図2を参照して、動作中は、データ変換器10は多重ビット・デジタル信号すなわち信号多重ビット・データ(MULTIBIT DATA)をアナログ信号すなわち信号出力(OUTPUT)に変換する。さらに詳しくは、シグマ−デルタ変調器16がデジタル信号多重ビット・データ(MULTIBIT DATA)をデジタル信号1ビット・データ(ONE BIT DATA)に変換する。信号1ビット・データ(ONE BIT DATA)の生成中にシグマ−デルタ変調器16は、量子化ノイズのような、信号サンプリング・クロック(SAMPLING CLOCK)の周波数の1/2ほぼに等しい周波数において信号出力(OUTPUT)内に現れるノイズを発生する。
【0017】
クロック制御回路18は、信号1ビット・データ(ONE BIT DATA)に応じてクロック発生器19を可能化または不能化し、信号出力(OUTPUT)内のノイズを減衰する。信号1ビット・データ(ONE BIT DATA)が信号サンプリング・クロック(SAMPLING CLOCK)の2つの連続するクロック・サイクルの間に2つの論理レベルの間で交替すると、信号制御(CONTROL)が高論理電圧になる。このため、クロック発生器19の出力端子は不能化され、低論理電圧がクロック発生器19の出力端子からDAC17のクロック入力端子に伝送される。信号1ビット・データ(ONE BIT DATA)が信号サンプリング・クロック(SAMPLING CLOCK)の2つの連続するクロック・サイクルの間同一の論理レベルに留まると、信号制御(CONTROL)は低論理電圧にある。従って、クロック発生器19の出力端子が可能化され、クロック信号がクロック発生器19の出力端子からDAC17のクロック入力端子に伝送される。
【0018】
DAC17のスイッチ35〜38は動作中、連続的に切り換えられる。スイッチ31,32,33,34は信号制御(CONTROL)が低論理電圧にあるとき、すなわちクロック信号がクロック発生器19からDAC17に伝送される間に切り換えられる。さらに、スイッチ31〜34を制御する制御信号(図示せず)の2つの位相が、信号1ビット・データ(ONE BIT DATA)により決定される。
【0019】
データ変換器10の動作を図3を参照してさらに説明する。図3は、データ変換器10(図1)の信号を示すタイミング図である。明確にするために、図3のタイミング図には、データ変換器10の信号のすべてを図示するわけではない。信号1ビット・データ(ONE BIT DATA)は、論理0(図3では0と記す)あるいは論理1(図3では1と記す)のいずれかの論理値を有する単ビット・デジタル信号である。信号出力(OUTPUT)は、三重信号すなわち図3では+REF,0,-REFと記される3つのレベルを有する信号である。信号サンプリング・クロック(SAMPLING CLOCK)は、Fsの周波数を有する。
【0020】
DAC17は、信号1ビット・データ(ONE BIT DATA)およびクロック(CLOCK)を処理することにより信号出力(OUTPUT)を生成する。信号1ビット・データ(ONE BIT DATA)が信号サンプリング・クロック(SAMPLING CLOCK)の2つの連続するクロック・サイクルの間に高論理電圧にある場合は、信号出力(OUTPUT)は、レベル+REFにあり、信号1ビット・データ(ONE BIT DATA)が2つの連続するクロック・サイクルの間に低論理電圧にある場合は、信号出力(OUTPUT)はレベル-REFにある。信号1ビット・データ(ONE BIT DATA)が、信号サンプリング・クロック(SAMPLING CLOCK)の2つの連続するクロック・サイクルの間に高論理電圧と低論理電圧との間で交替すると、信号出力(OUTPUT)はレベル0にある。
【0021】
クロック制御回路18は、信号1ビット・データ(ONE BIT DATA)を処理して、信号制御(CONTROL)を生成して、信号クロック(CLOCK)を制御する。信号クロック(CLOCK)はクロック発生器19によりDAC17に伝送される。高周波数量子化ノイズは、信号1ビット・データ(ONE BIT DATA)が信号サンプリング・クロック(SAMPLING CLOCK)の2つの連続するクロック・サイクルの間に論理0と論理1との間で交替するとき、信号1ビット・データ(ONE BIT DATA)内に存在する。本発明により、クロック制御回路18は、信号1ビット・データ(ONE BIT DATA)が信号サンプリング・クロック(SAMPLING CLOCK)の2つの連続するクロック・サイクルの間に論理0と論理1との間で交替すると、DAC17に送られるクロック信号を停止することによって、DAC17内のデジタル−アナログ変換プロセスを停止する。言い換えると、DAC17が実行するデジタル−アナログ変換プロセスは、クロック発生器19からDAC17へのクロック信号の伝送を阻止することによって不能化される。これにより、ほぼFs/2に等しい周波数における信号出力(OUTPUT)のエネルギが減衰され、Fs/2における信号出力(OUTPUT)内の量子化ノイズが減衰される。DAC17のデジタル−アナログ・プロセスは、信号1ビット・データ(ONE BIT DATA)が信号サンプリング・クロック(SAMPLING CLOCK)の連続する2つのクロック・サイクルの間に、同じ論理レベルに留まると可能化される。言い換えると、DAC17が実行するデジタル−アナログ変換プロセスは、クロック発生器19からDAC17へのクロック信号の伝送を可能化することによって可能化される。かくして、クロック信号がDAC17のクロック入力端子に伝送され、1つ以上のパルスがクロック発生器19からDAC17に伝送される。
【0022】
図1および図3を参照して、時刻T0とT1との間に、信号1ビット・データ(ONE BIT DATA)は、Fs/2の周波数において論理0と論理1との間で交替し、信号制御(CONTROL)は高論理電圧にある。信号制御(CONTROL)が高論理電圧にあるとき、クロック発生器19の出力端子は不能化され、信号クロック(CLOCK)は低論理電圧にある。信号出力(OUTPUT)は、時刻T0とT1との間はレベル0にある。
【0023】
時刻T1とT2との間、信号1ビット・データ(ONE BIT DATA)は信号サンプリング・クロック(SAMPLING CLOCK)の2つの連続するサイクルの間、論理1にあり、信号制御(CONTROL)は高論理電圧から低論理電圧に移行して、それによりクロック発生器19の出力端子を可能化する。言い換えると、DAC17に提供されるクロック信号が可能化される。信号1ビット・データ(ONE BIT DATA)は信号サンプリング・クロック(SAMPLING CLOCK)の2つの連続するサイクルの間は論理1にあるので、信号出力(OUTPUT)がレベル+REFからレベル0へと移行する。
【0024】
時刻T2とT3との間、信号1ビット・データ(ONE BIT DATA)は信号サンプリング・クロック(SAMPLING CLOCK)の2つの連続するクロック・サイクルの間、論理1にあり、信号制御(CONTROL)は高論理電圧にある。信号制御(CONTROL)が高論理電圧にあると、クロック発生器19の出力端子が不能化され、信号クロック(CLOCK)は低論理電圧にある。言い換えると、DAC17に提供されるクロック信号が停止される。信号1ビット・データ(ONE BIT DATA)は信号サンプリング・クロック(SAMPLING CLOCK)の2つの連続するサイクルの間に交替するので、信号出力(OUTPUT)はレベル0にある。
【0025】
時刻T3とT4との間、信号1ビット・データ(ONE BIT DATA)は信号サンプリング・クロック(SAMPLING CLOCK)の2つの連続するサイクルの間、論理0にあり、信号制御(CONTROL)は高論理電圧から低論理電圧に移行して、それによりクロック発生器19の出力端子を可能化する。信号出力(OUTPUT)は、レベル-REFからレベル0へと移行する。
【0026】
時刻T4とT5との間、信号1ビット・データ(ONE BIT DATA)は信号サンプリング・クロック(SAMPLING CLOCK)の2つの連続するサイクルの間、論理1にある。信号制御(CONTROL)は高論理電圧から低論理電圧に移行する。信号出力(OUTPUT)は、レベル0からレベル+REFへと移行する。
【0027】
図4は、周波数領域におけるデータ変換器10(図1)の信号出力(OUTPUT)内に存在する量子化ノイズのグラフである。横軸は周波数を表し、縦軸は信号出力(OUTPUT)の振幅をデシベル(dB)で表す。図4に示されるように、信号出力(OUTPUT)内に存在するノイズは、Fs/2において切欠特性(notch characteristic)を有し、これは信号サンプリング・クロック(SAMPLING CLOCK)の周波数の1/2である。言い換えると、図1のデータ変換器10は、Fs/2においてsin(x)/(x)の周波数応答を提供する。切欠特性は、前述のように信号サンプリング・クロック(SAMPLING CLOCK)に応じてDAC17に提供されるクロック信号を停止した結果である。Fs/2において信号出力(OUTPUT)を減衰することによって、データ変換器10はほぼFs/2に等しい周波数に現れる信号出力(OUTPUT)内のノイズを減衰し、それによりデータ変換器10の信号対雑音比(SNR:Signal-to-Noize
Ratio)を高める。
【0028】
以上、データ変換器回路およびデータ変換器により生成される出力信号内のノイズを減衰する方法が提供されたことが理解頂けよう。本発明の利点は、簡単なクロック制御回路および単ビットDACを用いて、出力信号内のノイズを減衰することである。簡単なクロック制御回路により、DACに対するワード・サイズを大きくすることなくFs/2付近のパターン・ノイズの濾波を行うために単ビットDACを利用できる。また、本発明は、データ変換器回路およびデータ変換器回路のDACのクロックを停止することによって三重信号を生成する方法を提供する。
【図面の簡単な説明】
【図1】データ変換器を一部はブロック図に、一部は概略図に示す。
【図2】図1のデータ変換器のデジタル−アナログ変換器(DAC:Digital-to-Analog Converter)の切換キャパシタ部を示す。
【図3】図1のデータ変換器の信号を示すタイミング図である。
【図4】周波数領域における図1のデータ変換器の出力信号内に存在するノイズのグラフである。
【符号の説明】
10 データ変換器
11 入力端子
12 出力端子
16 シグマ−デルタ変調器
17 デジタル−アナログ変換器(DAC)
18 クロック制御回路
19 クロック発生器
21 D型フリップフロップ
22 排他的論理和(XOR)ゲート
Claims (3)
- デジタル信号をアナログ信号に変換する回路(10)であって、
前記デジタル信号を受信するために結合されるデータ入力と、クロック信号に応答して前記デジタル信号から変換された前記アナログ信号を提供する出力とを有する変換器(17)と、
前記クロック信号を前記変換器(17)のクロック入力に提供する出力を有するクロック発生器(19)と、
前記デジタル信号を受信するために結合される入力と、前記クロック発生器(19)の入力に結合される出力とを有する制御回路(18)であって、前記クロック発生器(19)が前記変換器(17)へ前記クロック信号を選択的に供給するように、前記クロック発生器(19)を制御する前記制御回路(18)と
を備え、前記制御回路(18)は、前記デジタル信号が前記変換器(17)のサンプリング・クロックの2つの連続するサイクル中に、第1論理レベルと第2論理レベルとの間で交替する場合に、前記クロック発生器(19)が前記変換器(17)への前記クロック信号の供給を停止するように、前記クロック発生器(19)を制御し、
前記制御回路(18)は、前記デジタル信号が前記サンプリング・クロックの2つの連続するサイクルの間に前記第1論理レベルに留まる場合に、前記クロック発生器(19)が前記変換器(17)へ前記クロック信号を供給するように、前記クロック発生器(19)を制御する、回路(10)。 - デジタル信号をアナログ信号に変換するデータ変換器(10)の出力信号においてノイズを減衰する方法であって、
所定の周波数における前記出力信号内のエネルギを減衰する段階であって、
前記デジタル信号が前記データ変換器(10)のサンプリング・クロックの2つの連続するサイクル中に、第1論理レベルと第2論理レベルとの間で交替する場合に前記データ変換器(10)のデジタル−アナログ変換プロセスを停止する段階と、
前記デジタル信号が前記サンプリング・クロックの2つの連続するサイクルの間に前記第1論理レベルに留まる場合、前記デジタル−アナログ変換プロセスを実行する段階と
を含む、前記減衰する段階を備える方法。 - 三重信号(出力)を生成する方法であって、
デジタル信号(ONE BIT DATA:1ビット・データ)を、クロック発生器(19)から供給されるクロック信号(CLOCK)に従って、デジタル−アナログ変換器(17)により三重信号(OUTPUT)に変換する段階であって、
前記デジタル信号(ONE BIT DATA:1ビット・データ)がサンプリング・クロック(SAMPLING CLOCK)の2つの連続するサイクル中に、第1論理レベルと第2論理レベルとの間で交替する場合に、前記クロック発生器(19)から前記デジタル−アナログ変換器(17)への前記クロック信号(CLOCK)の供給を停止する段階と、
前記デジタル信号(ONE BIT DATA:1ビット・データ)がサンプリング・クロック(SAMPLING CLOCK)の2つの連続するサイクルの間に、前記第1論理レベルに留まる場合に、前記クロック発生器(19)から前記デジタル−アナログ変換器(17)へ前記クロック信号(CLOCK)を供給する段階と
を含む、前記変換する段階を備える方法。
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