SE514843C2

SE514843C2 - Krets och förfarande för dämpning av brus i en dataomvandlare

Info

Publication number: SE514843C2
Application number: SE0000699A
Authority: SE
Inventors: Joseph Y Chan; David Yatim; Kiyoshi Kase; Paul Astrachan
Original assignee: Motorola Inc
Priority date: 1999-03-08
Filing date: 2000-03-03
Publication date: 2001-04-30
Also published as: SE0000699L; JP2000269818A; JP4514881B2; FI20000512A0; CN1269641A; US6137429A; FI20000512A; FI114590B; SE0000699D0

Description

lO 15 20 25 30 35 - Ä: I I V' . , _ _. ( _ lr. :r - ., _ f ., , z _? i ~ , . k., < “ -ﬂ _ ., . L f «^_~-¿ (Å .f v: f ,. _ _ . _ . '_ :t I 2 toner är att sigma-delta-modulatorn skapar mönsterbrus för att lösa mindre inkrementella ändringar i insignalen.

Tidigare metoder för eliminering av oönskade toner i passbandet innefattar användande av darrande system.

Emellertid är implementationen av ett darrande system för dataomvandling komplex. Vidare påverkar en darrande sig- nal dataomvandlarens övergripande prestanda så att data- omvandlarens signal-brus-förhållande reduceras.

Således skulle det vara fördelaktigt att ha en sigma-delta-omvandlare som reducerar eller eliminerar oönskade toner i passbandet som orsakas av mönsterbrus.

Det skulle vara ytterligare fördelaktigt för sigma-delta- omvandlaren att vara area- och kostnadseffektiv.

Kort beskrivning av ritningarna Fig l visar en dataomvandlare i delvis blockdiagram- form och delvis kopplingsschemaform; Fig 2 visar en omkopplad kondensatorimplementation av en digital-analog-omvandlare (DAC, Digital-to-Analog Converter) hos dataomvandlaren i fig 1; Fig 3 är ett tidsdiagram som visar signalerna hos dataomvandlaren i fig l; och Fig 4 är en graf av bruset som är närvarande i en utsignal hos dataomvandlaren i fig 1 i frekvensområdet.

Detaljerad beskrivning av ritningarna Föreliggande uppfinning åstadkommer allmänt en dataomvandlingskrets och ett förfarande för dämpning av brus i en utsignal som alstras av dataomvandlaren. Mer specifikt åstadkommer föreliggande uppfinning en digital- analog-omvandlare (DAC) av sigma-deltatyp för omvandling av en digital flerbitssignal till en analog signal, var- vid den analoga signalens spektrum dämpas vid en för- bestämd frekvens för att minska bruset i utsignalen. En analog signal är en i tid kontinuerligt varierande signal eller en diskret signal som varierar över tiden med tre eller flera möjliga tillstànd för att representera information. 10 l5 20 25 30 35 r. _ _ _- . _ 0 0 u. . . .i .f u.. H H ' ' . ( CI t. ~ |< . . C n ( f? _ .. u. .., _. . . . c _ UC U. ._ _, f p .. f . < f .. , ,. ( 3 I en föredragen utföringsform innefattar sigma- delta-DAC en sigma-delta-modulator, en DAC som är anslu- ten till sigma-delta-modulatorn, en klockgenerator som är ansluten till DAC:en och en klockstyrkrets som är anslu- ten till sigma-delta-modulatorn och klockgeneratorn.V Sigma-delta-modulatorn omvandlar den digitala flerbits- signalen till en digital enbits- eller enkelbitssignal.

Klockstyrkretsen verksamgör eller blockerar klockgenera- torn enligt den digitala enkelbitssignalen. I synnerhet verksamgör eller blockerar klockstyrkretsen överföringen av klocksignalen till DAC:en enligt den digitala enkel- bitssignalen för dämpning av brus i den analoga signalens frekvensspektrum. I denna utföringsform är frekvensområ- dets karakteristik hos sigma-delta-DAC:ens utgång dämpad nära Fs/2, vilket är en frekvens som är lika med halva frekvensen hos sigma-delta-DAC:ens samplingsklocka. Genom dàmpningen av energin i utsignalen vid Fs/2, eliminerar sigma-delta-DAC:en praktiskt taget toner som orsakas av mönsterbrusetl I Fig 1 visar dels i form av blockschema och dels kopplingsschema en dataomvandlare 10 som är lämplig för tillverkning som en integrerad krets (IC, Integrated Circuit) genom användning av konventionella IC-processer.

Dataomvandlaren 10 har en ingàngsterminal ll för motta- gande av en digital flerbitssignal betecknad FLERBITSDATA och en utgàngsterminal 12 för àstadkommande av en analog utgàngssignal märkt UTGÅNG. Dataomvandlaren 10, vilken också hänvisas som en sigma-delta-DAC, innefattar en sigma-delta-modulator 16, en DAC 17, en klockstyrkrets 18 och en klockgenerator 19. Sigma-delta-modulatorn 16 har en dataingângsterminal för mottagande av en digital sig- _ nal FLERBITSDATA, en klockingàngsterminal för mottagande av en signal betecknad SAMPLINGSKLOCKA och en utgångs- terminal för åstadkommande av en digital enkelbitssignal betecknad ENBITSDATA.

DAC 17 är en enkelbits-DAC som har en dataingàngs- terminal för mottagande av signalen ENBITSDATA, en klock- 10 15 20 25 30 35 , ' = - < v m: -- _, .- r- f « - .. , - m 1. « 1 < '_ »en :to « ' t - < f: 1 1 4 ingángsterminal för mottagande av en signal märkt KLOCKA, och en utgàngsterminal för àstadkommande av signalen UT.

Klockstyrkretsen 18 har en dataingàngsterminal som van- ligtvis är ansluten till sigma-delta-modulatorns 16 ut- gångsterminal och till DAC:ens 17 dataingângsterminal, en klockingàngsterminal för mottagande av signalen SAMP- LINGSKLOCKA, och en utgàngsterminal för tillhandahållande av en signal märkt STYRNING. Klockgeneratorn 19 har en styringàngsterminal som är ansluten till klockstyrkret- sens 18 utgàngsterminal, en klockingàngsterminal för mot- tagande av signalen SAMPLINGSKLOCKA, och en utgàngstermi- nal som är ansluten till DAC:ens 17 klockingàngsterminal för åstadkommande av signalen KLOCKA.

När klockgeneratorns 19 styringàngsterminal sätts in verksamgörs klockgeneratorn 19, dvs klockgeneratorns 19 utgàngsterminal verksamgörs och en klocksignal matas till DAC:ens 17 klockingångsterminal. Med andra ord är signa- len KLOCKA aktiverad och en eller flera pulser översänds från klockgeneratorns 19 utgàngsterminal till DAC:ens 17 klockingàngsterminal. Å andra sidan när klockgeneratorns 19 styringàngsterminal inte är verksam eller overksam så blockeras klockgeneratorn 19, dvs klockgeneratorns 19 utgàngsterminal blockeras. När klockgeneratorn 19 är blockerad, översänds en logisk làg spänning till DAC:ens 17 klockingángsterminal, dvs signalen KLOCKA stoppas.

Klockgeneratorns 19 styringàngsterminal verksamgörs när signalen STYRNING är vid en logisk låg spänning. Omvänt verksamgörs inte klockgeneratorns 19 styringàngsterminal när signalen STYRNING är vid en logisk hög spänning. En logisk låg spänning kan t ex vara noll volt och kan defi- nieras att vara en logisk nolla. En logisk hög spänning kan vara exempelvis fem volt och kan definieras att vara en logisk etta. Det torde inses att definitionen av lo- gisk nolla och logisk etta är ett val. Med andra ord en logisk etta kan definieras som noll volt och en logisk nolla kan definieras som fem volt. 10 15 20 25 30 35 f < \ . _ f . " -^ '- f 4- w. 4 v .- .'~ » << v. - .~~- _ . << n.. - _ I f « .- . 1 5 Sigma-delta-modulatorn 16 kan vara en konventionell sigma-delta-modulator som är implementerad med hjälp av summeringsenheter, multiplicerare och fördröjningsele- ment. Klockstyrkretsen 18 kan implementeras genom att använda ett fördröjningselement, såsom exempelvis ett minneselement eller hàllelement som är anslutet till en summeringsenhet, såsom t ex en adderare. Eftersom signa- len ENBITSDATA är en digital enkelbitssignal kan exem- pelvis klockstyrkretsen 18 implementeras genom att an- vända en vippa 21 av D-typ som är ansluten till en exklu- siv-ELLER (XOR, Vippan 21 har en dataingàngsterminal som betecknas exclusive-OR) grind 22. med D och som vanligtvis är ansluten till klockstyr- kretsens 18 dataingàngsterminal och till XOR-grindens 22 första ingàngsterminal, en klockingàngsterminal som be- tecknas CK och som är ansluten till klockstyrkretsens 18 klockingàngsterminal och en sann utgàngsterminal som be- tecknas Q och som är ansluten till XOR-grindens 22 andra ingàngsterminal. XOR-grindens 22 utgängsterminal är an- sluten till klockstyrkretsens 18 utgängsterminal.

Dataomvandlaren 10 implementeras företrädesvis med en logisk kretslösning av komplementerande metalloxid- halvledartyp (CMOS, Complementary Metal-Oxide Semi- conductor), som har relativt låg strömförbrukning och relativt hög hastighet, men kan lika väl implementeras med andra transistorteknologier.

Fig 2 visar en omkopplad kondensatorimplementation av DAC:en 17 (fig 1). I detta exempel implementeras DAC:en 17 genom användning av en_omkopplad kondensator- krets som innefattar omkopplare 31-38, kondensatorer 41-46 och en förstärkare 51. Vidare har DAC:en 17 in- gàngsterminaler 26 och 27 för mottagande av referens- signaler +REF respektive -REF, och utgàngsterminaler 28 och 29 för matning av signaler Vo+ respektive Vo-. Den differentiella utsignalen som frambringas vid DAC:ens 17 utgångsterminaler 28 och 29, dvs signalen Vo+ - Vo- lO 15 20 25 30 35 _ I- I * . ~ L* 1.; 1 f -. \\ fl. kxf' Kl. I\ ,:, . .. <. .. . ,. . _ < i - f< - -- , «.. . . . .. .- . i . .. 1 .. ,> .m- .ﬂ ., 4 ..- .... 0 , .m <. < - , . ., .. . . . f . < « < . . . . v .. .f 1, . .q . 6 översänds till utgàngsterminalen 12 (fig 1) för åstad- kommande av signalen UT.

Under hänvisning till fig 1 och 2 omvandlar data- omvandlaren 10 vid drift en digital flerbitssignal, dvs signalen FLERBITSDATA, till en analog signal, dvs signa- len UT. Mer specifikt omvandlar sigma-delta-modulatorn 16 den digitala signalen FLERBITSDATA till den digitala signalen ENBITSDATA. Under alstringen av signalen ENBITS- DATA, genererar sigma-delta-modulatorn 16 brus, såsom kvantiseringsbrus, som uppträder i signalen UT vid en frekvens ungefär lika med signalen SAMPLINGSKLOCKA:s halva frekvens. _ Klockstyrkretsen 18 verksamgör eller blockerar klockgeneratorn 19 enligt signalen ENBITSDATA för att När signalen ENBITSDATA alter- nerar mellan tvà logiska nivåer under tvà efter varandra följande klockcykler hos signalen SAMPLINGSKLOCKA är signalen STYRNING vid en logisk hög spänning. Sålunda dämpa brus i signalen UT. blockeras klockgeneratorns 19 utgàngsterminal och en logisk làg spänning överförs från klockgeneratorns 19 utgångsterminal till DAC:ens 17 klockingàngsterminal. När signalen ENBITSDATA förblir pä samma logiska nivå under två efter varandra följande klockcykler hos signalen SAMPLINGSKLOCKA är signalen STYRNING pà en logisk låg spänning. Därför är klockgeneratorns utgängsterminal aktiverad och en klocksignal överförs från klockgene- ratorns 19 utgángsterminaltill DAC:ens 17 klockingángs- terminal. g _ DAC:ens 17 omkopplare 35-38 kopplas om kontinuerligt under drift. Omkopplarna 31, 32, 33 och 34 kopplas om medan signalen STYRNING är vid en logisk làg spänning, dvs medan en klocksignal överförs fràn klockgeneratorn 19 till DAC:en 17. Vidare bestäms de två faserna hos en styrsignal (ej visad), som styr omkopplarna 31-34, av signalen ENBITSDATA.

V Driften av dataomvandlaren 10 beskrivs vidare under hänvisning_till fig 3. Fig 3 är ett tidsdiagram som visar 10 15 20 25 30 35 ¿ .:.¿ -,- _ ' 'u n. g . .« H M < _ « f-f < < - .< = .- r- - z L « u: r- -_ ,;.~_. f' . t.. 1 . . . - r » < « f L . h. . < . -' ., .- - -ee for -< -< <-. < < el <- v <- i ' -' ( I' (r ' n 1 i t ( lr. p | v. « .. _ .. f, f < ni . . 7 dataomvandlarens 10 (fig 1) signaler. För tydlighetens skull visas inte alla dataomvandlarens 10 signaler i tidsdiagrammet i fig 3. Signalen ENBITSDATA är en digital fenkelbitssignal som har ett logiskt värde av antingen logisk nolla (betecknad O i fig 3) eller logisk etta (betecknad 1 i fig 3). Signalen UT är en trestegssignal, dvs en signal som har tre nivåer, som betecknas +REF, 0 och -REF i fig 3. Signalen SAMPLINGSKLOCKA har en frek- vens av Fs.

DAC:en 17 genererar signalen UT genom att behandla signalerna ENBITSDATA och KLOCKA. Signalen UT är vid nivån +REF när signalen ENBITSDATA är vid en logisk hög spänning för två efter varandra följande klockcykler hos signalen SAMPLINGSKLOCKA och signalen UT är pà en nivà -REF när signalen ENBITSDATA är pà en logisk låg spänning för tvä efter varandra följande klockcykler. Signalen UT är på en nivà 0 när signalen ENBITSDATA alternerar mellan en logisk hög spänning och en logisk làg spänning mellan tvâ efter varandra följande klockcykler hos signalen _ SAMPLINGSKLOCKA.

Klockstyrkretsen 18 behandlar signalen ENBITSDATA och genererar signalen STYRNING för att styra signalen KLOCKA när den överförs till DAC:en 17 med klockgenera- torn 19. Högt frekvenskvantiseringsbrus är närvarande i signalen ENBITSDATA när den alternerar mellan en logisk nolla och logisk etta under tvà efter varandra följande , klockcykler hos signalen SAMPLINGSKLOCKA. Enligt före- 'liggande uppfinning stannar klockstyrkretsen 18 digitala till analoga omvandlingsprocessen i DAC:en 17 genom att stanna klocksignalen som matas till DAC:en 17 när signa- len ENBITSDATA alternerar mellan en logisk nolla och en logisk etta under två efter varandra följande klockcykler hos signalen SAMPLINGSKLOCKA. Med andra ord blockeras den digitala till analoga omvandlingsprocessen som utförs av DAC:en genom att förhindra överföringen av en klocksignal fràn klockgeneratorn 19 till DAC:en 17. Detta dämpar energin i signalen UT vid en frekvens som är ungefär lika lO 15 20 25 30 35 med Fs/2, varigenom kvantiseringsbruset i signalen UT vid Fs/2 dämpas. Den digitala till analoga processen i DAC:en 17 verksamgörs när signalen ENBITSDATA förblir pà samma logiska nivå under två efter varandra.följande klockf cykler hos signalen SAMPLINGSKLOCKA. Med andra ord akti- veras den digitala till analoga omvandlingsprocessen som utförs av DAC:en 17 genom aktivering av överföringen av klocksignalen från klockgeneratorn 19 till DAC:en 17. Så- lunda överförs en klocksignal till DAC:ens 17 klockin- gàngsterminal, en eller flera pulser överförs till DAC:en 17 från klockgeneratorn 19.

Under hänvisning till fig 1 och fig 3 alternerar signalen ENBITSDATA mellan tiderna TO och T1 mellan en logisk nolla och en logisk etta vid en frekvens av Fs/2 och signalen STYRNING är vid en logisk hög spänning. När signalen STYRNING är vid en logisk hög spänning blockeras klockgeneratorns 19 utgàngsterminal och signalen KLOCKA är vid en logisk låg spänning. Signalen UT är vid nivån noll mellan tiderna TO och Tl.

Mellan tiderna Tl och T2 är signalen ENBITSDATA en logisk etta under två efter varandra följande cykler hos signalen SAMPLINGSKLOCKA och signalen STYRNING övergår från en logisk hög spänning till en logisk låg spänning, varigenom klockgeneratorns 19 utgàngsterminal aktiveras.

Med andra ord verksamgörs klocksignalen som matas till DAC:en 17. Signalen UT övergår till nivå +REF från nivå O eftersom signalen ENBITSDATA är en logisk etta under två efter varandra följande cykler hos signalen SAMPLINGS-" KLOCKA. .

Mellan tiderna T2 och T3 växlar signalen ENBITSDATA mellan en logisk nolla och en logisk etta under efter varandra följande klockcykler hos signalen SAMPLINGS- KLOCKA och signalen STYRNING är vid en logisk hög spän- ning. När signalen STYRNING är vid en logisk hög spänning blockeras klockgeneratorns 19 utgàngsterminal och signa- len KLOCKA är vid en logisk làg,spänning. Med andra ord stoppas klocksignalen som matas till DAC:en 17. Signalen 10 15 20 25 30 35 _. -. får ., - ~ >< ut « . U H m* m1- rn u - ' -~ ; -~ ~ =~ Ir < f f -< « < r - r « r '» w: f - 7. - < - 1 \ - _ -4 « 4 n, _ r « <-_« -:>; - ^ o: <.«; x. _ . _. i \ \ v ._ r-f < 1 « -- , - I < - f. _ _. f < 4» . <.< v. 1 I v 1. .f U . ( 9 UT är på en nivå noll, eftersom signalen ENBITSDATA väx- lar mellan en logisk nolla och en logisk etta under efter varandra följande cykler hos signalen SAMPLINGSKLOCKA.

.Mellan tiderna T3 och T4 är signalen ENBITSDATA vid en logisk nolla under två efter varandra följande cykler hos signalen SAMPLINGSKLOCKA och signalen STYRNING över- går från en logisk hög spänning till en logisk låg spän- ning, varigenom klockgeneratorns 19 utgàngsterminal akti- veras. Signalen UT övergàr till nivån -REF från nivån O.

Mellan tiderna T4 och T5 är signalen ENBITSDATA vid en logisk etta under två efter varandra följande cykler hos signalen SAMPLINGSKLOCKA. Signalen STYRNING övergår från en logisk hög spänning till en logisk låg spänning.

Signalen UT övergår från nivàn O till +REF. _ Fig 4 är en graf av kvantiseringsbruset som finns närvarande i signalen UT hos dataomvandlaren 10 (fig 1) i frekvensområdet. Den horisontella axeln representerar frekvensen och den vertikala axeln representerar ampli- tuden för signalen UT i decibel (dB). Såsom visas i fig 4 har bruset som finns närvarande i signalen UT en hack- karakteristik (notch characteristic) vid Fs/2 som är halva frekvensen för signalen SAMPLINGSKLOCKA. Med andra ord genererar dataomvandlaren 10 i fig 1 ett sin(x)/(x) frekvenssvar vid Fs/2. Hackkarakteristiken år ett resul- tat av att klocksignalen som matas till DAC:en 17 stoppas enligt signalen ENBITSDATA såsom beskrivs häri tidigare.

Genom dämpning av signalen UT vid Fs/2, dämpar dataom- vandlaren 10 brus i signalen UT som uppträder vid en frekvens som är ungefär lika med Fs/2, varigenom signal- brus-förhållandet (SNR, Signal-to-Noise Ratio) hos data- omvandlaren 10 ökar.

Vid detta laget torde det inses att en dataomvand- larkrets och ett förfarande för dämpning av brus i en ut- signal som alstras av dataomvandlaren har àstadkommits.

En fördel med föreliggande uppfinning är att den använder en enda klockstyrningskrets och enkelbits-DAC för att dämpa brus i utsignalen. Den enkla klockstyrningskretsen -514 343 _ . Ä ._ .. ._ -A _~ ' f t- (x- ~(- v ( \ 1 nnt. 10 tillàter användandet av en enkelbits-DAC för filtrering av mönsterbruset runt Fs/2, utan att öka ordstorleken till DAC:en. Dessutom åstadkommer föreliggande uppfinning en dataomvandlingskrets och ett förfarande för generering av en trestegssignal genom att stoppa klockan i en DÅC hos dataomvandlarkretsen.

Claims

10 15 20 25 30 35 _ = ' = f <.» \ t i _ .f e. -\ u: m. U z 1 _- _ : - ~ ~ r' -v - I ff . - n f r . 11 r _ v _ 4 f; - . . .-_ « . c = 1- u m- < x - r - rf . c - ~ .l .(. r. . <- r < «- - 4 < 1 -- I .f v. -. r L r . - x v. - H .g .q < u ll PATENTKRAV

1. Krets (10) för omvandling av en digital signal _till en analog signal, innefattandez. en omvandlare (17), som har en dataingång som år ansluten för mottagande av den digitala signalen och en utgång för matning av den från den digitala signalen omvandlade analoga signalen som svar på en klocksignal; (19), ning av klocksignalen till en klockingång på omvandlaren (17): en klockgenerator som har en utgång för mat- och en styrkrets (18) som har en ingång som år ansluten för mottagande av den digitala signalen och en utgång som år ansluten till en ingång på klockgeneratorn (19) för aktivering av klocksignalen till omvandlaren (17).

2. Krets enligt krav 1, vidare innefattande en sigma-delta-modulator (16), som har en ingång för mot- tagande av en andra digital signal och en utgàng som är ansluten till styrkretsens ingång och vidare ansluten till omvandlarens (17) dataingàng. I

3. Krets enligt krav 1, varvid omvandlaren (17) är en enkelbits digital-analog-omvandlare (DAC, Digital-to- Analog Converter).

4. Krets enligt krav 1, varvid omvandlaren (17) in- nefattar en omkopplad kondensatorkrets, som har en som är ingång ansluten för mottagande av den digitala signalen och en utgång ansluten för matning av den analoga sig-J nalen. g

5. ¿ Krets enligt krav 1, varvid styrkretsen (18) in- nefattar: 1 ° en logisk grind (22), som har en första ingång som år ansluten för mottagande av den digitala signalen och en utgång som år ansluten till klockgeneratorns (19) in- gång; och ett minneselement (21), som har en första ingång som år ansluten för mottagande av den digitala signalen och 10 15 20 25 30 35 -~ <.=v V .1 -vtf _ -. _ -v ' . «> r-- f« - 1 v~ - -, ; _ 4 e. -. .. v 4 r \ _ - » . m1.. . ._ .\. x< ' . 1 < .:_ 1 « c 1 < < - . -. ,. _ , 12 en utgång som år ansluten till en andra ingång hos den logiska grinden (22).

6. Förfarande för dämpning av brus i en utsignal hos en dataomvandlare (10) som omvandlar en digital signal till en analog signal, innefattande stegen: att dämpa energi i utsignalen vid en förutbestämd frekvens, varvid dämpningssteget innefattar stegen att blockera en digital till analog omvandlings- process hos dataomvandlaren (10) när den digitala signa- len alternerar mellan en första och en andra logisk nivå under två efter varandra följande cykler hos en samp- (10), att verksamgöra den digitala till analoga omvand- lingsklocka i dataomvandlaren och lingsprocessen när den digitala signalen förblir vid den första logiska nivån under två efter varandra följande cykler hos samplingsklockan.

7. Förfarande enligt krav 6, varvid steget att blockera en digital till analog omvandlingsprocess inne- fattar att blockera en klockgenerator (19) hos dataom- (10) lan den första och den andra logiska nivån under två vandlaren när den digitala signalen alternerar mel- efter varandra följande cykler hos samplingsklockan.

8. Förfarande enligt krav 6, varvid steget.att verk- samgöra en digital till analog omvandlingsprocess inne- (19) hos data- omvandlaren (10) när den digitala signalen förblir vid fattar att verksamgöra en klockgenerator den första logiska nivån under två efter varandra föl- jande cykler hos samplingsklockan. _ _

9. Förfarande för alstring av en trestegssignal (UT), innefattande stegen: att omvandla en digital signal (ENBITSDATA) till trestegssignalen (UT) genom användning av en klocksignal (KLOCKA), varvid steget att omvandla innefattar stegen att blockera klocksignalen (KLOCKA) när den digitala_ (ENBITSDATA) alternerar mellan en första och en andra logisk nivå under två efter varandra följande cyk- ler hos en samplingsklocka (SAMPLINGSKLOCKA), och signalen 10 15 13 att verksamgöra klocksignalen (KLOCKA) när den digi- tala signalen (ENBITSDATA) förblir vid den första logiska nivån under två efter varandra följande cykler hos samp- lingsklockan (SAMPLINGSKLOCKA)._ _

10. Förfarande enligt krav 9, varvid steget att om? vandla en digital signal (ENBITSDATA) till trestegs- signalen (UT) genom att använda en klocksignal (KLOCKA) innefattar'stegen att låta trestegssignalen (UT) övergå till en första nivå från en andra nivå när den digitala signalen (EN- BITSDATA) signalen är verksam; och är vid den första logiska nivån och klock- att låta trestegssignalen (UT) övergå till en tredje nivå från den andra nivån när den digitala signalen (EN- BITSDATA) är vid den andra logiska nivån och klocksigna- len (KLOCKA) är verksam.