KR100625502B1 - 시그마-델타 변조기 및 신호를 디지털화하는 방법 - Google Patents

시그마-델타 변조기 및 신호를 디지털화하는 방법 Download PDF

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Abstract

본 발명은 시그마-델타 변조기(10) 및 아날로그 신호를 디지털화하는 방법에 관한 것이다. 시그마-델타 변조기는 시그마-델타 변조기(10)의 차수를 변경하는 적어도 하나의 스위치(16)를 포함한다. 시그마-델타 변조기(10)의 차수는 수신된 아날로그 신호의 통신 프로토콜에 기초하여 변경된다. 특히, 시그마-델타 변조기(10)의 차수는 넓은 정보 대역폭들을 갖는 통신 프로토콜들에 대해서는 증가된다. 대안적으로, 시그마-델타 변조기(10)의 차수는 좁은 정보 대역폭들을 갖는 통신 프로토콜들에 대해서는 감소된다.
시그마-델타 변조기, 정보 대역폭, 통신 프로토콜, 아날로그-디지털 변환기

Description

시그마-델타 변조기 및 신호를 디지털화하는 방법{Sigma-delta modulator and method for digitizing a signal}
도 1은 본 발명의 제 1 실시예에 따른 시그마-델타 변조기의 블록도.
도 2는 본 발명의 제 2 실시예에 따른 시그마-델타 변조기의 블록도.
도 3는 본 발명의 제 3 실시예에 따른 직렬 접속된(cascaded) 시그마-델타 변조기의 블록도.
도 4는 본 발명의 제 4 실시예에 따른 단일 루프 시그마-델타 변조기의 블록도.
도 5는 본 발명의 제 5 실시예에 따른 시그마-델타 변조기의 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
13 : 가산기 14, 21 : 필터
16, 24 : 스위치 31 : 양자화기
33 : DAC(디지털-아날로그 변환기)
발명의 분야
본 발명은 아날로그-디지털 변환기(ADC)들에 관한 것이며, 특히, 시그마-델타 아날로그-디지털 변환기들에 관한 것이다.
발명의 배경
아날로그-디지털 변환기(ADC)들을 구현하기 위한 두 가지 기본적인 기술, 즉, 오픈-루프 기술과 피드백 기술이 있다. 오픈-루프 변환기는 입력 전압 인가시 직접 디지털 코드를 생성하며, 일반적으로 동작시에는 비동기이다. 피드백 변환기는 입력 신호로부터 디지털 코드들의 시퀀스를 생성하며, 이들 디지털 코드들을 아날로그 신호로 재변환한다.
시그마-델타 ADC는 상기 피드백 기술을 이용한다. 상기 시그마-델타 기술은 오픈-루프 변환기들에 사용된 레지스터들 및 캐패시터들과 같은 정확하게 매칭된 온-칩(on-chip) 소자들 대신에 정확한 타이밍에 의해 높은 분해능을 얻을 수 있기 때문에 매력적이다. 따라서, 상기 시그마-델타 기술은 많은 집적 회로 애플리케이션에 선택되고 있는 기술이다.
기본적인 시그마-델타 ADC는 아날로그 입력 신호를 수신하여 아날로그 신호에서 피드백 신호를 공제하여 에러 신호를 제공한다. 에러 신호는 저역 통과 필터를 통해 처리되고 그 다음 양자화되어 디지털 출력 신호를 형성한다. 피드백 디지털-아날로그 변환기(DAC)는 디지털 출력 신호를 아날로그 형태로 변환시킨 후에 피드백 신호를 제공한다. 피드백 DAC와는 달리, 기본적인 시그마-델타 ADC는 연산 증폭기들, 비교기들, 스위치드-캐패시터(switched-capacitor) 필터들과 같은 종래의 아날로그 소자들로 구현될 수도 있다. 집적 회로의 클로킹 속도에 의해 아날로그 입력 신호가 아주 높게 오버샘플링 될 수 있으므로, 기본적인 시그마-델타 ADC는 항상 높은 분해능을 제공한다. 저역 통과 필터는 대역 외 양자화 잡음을 형성하는데, 이것은 종래의 필터링 기술들에 의해 충분히 감쇄될 수 있으므로, 기본적인 시그마-델타 ADC는 또한 높은 신호대 잡음비(SNR)를 가진다.
기본적인 시그마-델타 ADC는 종래의 집적 회로 공정에서 쉽게 구현될 수 있으며 일반적으로 고성능을 가지지만, 몇몇 애플리케이션에서는 적합하지 않다. 예를 들면, 기본적인 시그마-델타 ADC를 갖는 수신기는 코드 분할 다중 액세스(CDMA), 시간 분할 다중 액세스(TDMA), 이동 통신을 위한 글로벌 시스템(GSM), 진보된 이동 전화 서비스(AMPS)와 같은 다중 통신 프로토콜을 수신하는데 적합하지 않다. 이들 프로토콜은 각각 상이한 정보 대역폭을 가지는데, 예를 들면, CDMA 신호의 정보 대역폭은 대략 1 메가헤르쯔(MHz)인 반면에, GSM 신호의 정보 대역폭은 대략 200 킬로헤르쯔(kHz)이다. 다중 통신 프로토콜을 수신하는 기본적인 시그마-델타 ADC를 갖는 수신기에서 나타나는 문제점은 상기 시그마-델타 ADC의 동적 범위가 상기 수신된 신호의 정보 대역폭에 따라 변한다는 것이다. 상기 수신된 신호의 정보 대역폭이 증가함에 따라서 상기 시그마-델타 ADC의 동적 범위는 감소한다.
따라서, 다중 프로토콜을 수신하는 방법 및 시그마-델타 ADC를 갖는 것이 유익할 것이다. 또한 상기 시그마-델타 ADC의 동적 범위를 유지하는 동안 상기 시그마-델타 ADC가 조정 가능한 정보 대역폭을 갖는 것이 유익할 것이다.
일반적으로, 본 발명은 프로토콜을 갖는 아날로그 신호를 디지털화하는 방법 및 시그마-델타 변조기를 제공한다. 본 발명에 따르면, 상기 시그마-델타 변조기는 신호의 프로토콜에 따라 신호 경로를 선택하는 적어도 하나의 스위치를 포함한다. 상기 시그마-델타 변조기의 차수는 상기 신호의 프로토콜에 따라서 변경된다. 특히, 상기 시그마-델타 변조기의 차수는 넓은 정보 대역폭을 갖는 프로토콜에 대해 증가된다.
대안적으로, 상기 시그마-델타 변조기의 차수는 좁은 정보 대역폭을 갖는 프로토콜에 대해 감소된다. 이런 방식으로 상기 시그마-델타 변조기의 차수를 변경하면, 변하는 정보 대역폭을 갖는 신호를 수신하는 동안에 시그마-델타 변조기는 그 동적 범위를 유지할 수 있다. 바꾸어 말하면, 상기 시그마-델타 변조기의 동적 범위는 좁거나 또는 넓은 정보 대역폭을 갖는 신호를 수신하는 동안 실질적으로 일정하게 된다.
도 1은 본 발명의 제 1 실시예에 따른 시그마-델타 변조기(10)의 블록도이다. 시그마-델타 변조기(10)는 아날로그 입력 신호(VIN)를 수신하는 입력 단자(11) 및 출력 단자(12)를 가진다. 또한, 시그마-델타 변조기(10)는 입력 단자(11)에 접속된 포지티브 입력, 네가티브 입력 및 출력을 갖는 가산 장치(13)를 포함한다. 당업자라면 알 수 있는 바와 같이, 가산 장치(13)의 기능은 반전 이득단 이전에 두 개의 포지티브 입력을 갖는 가산 장치를 사용하여 달성될 수 있다. 상기 가산 장치(13)의 출력은 필터(14)의 입력에 연결되고, 상기 필터(14)의 출력은 스위치(16)에 연결된다. 예로써, 필터(14)는 4차 대역 통과 필터이고, 스위치(16)는 복수의 단자(17, 18, 19)를 갖는 싱글-스로우 더블-폴(single-throw double-pole) 스위치이다. 단자(17)는 필터(14)의 출력에 접속되고, 단자(18)는 4차 대역 통과 필터(21)의 입력에 접속되고, 단자(19)는 전송 경로(22)의 제 1 단자에 접속된다. 전송 경로(22)의 제 2 단자는 복수의 단자(26, 27, 28)를 갖는 싱글-스로우 더블-폴 스위치(24)에 접속된다. 단자(26)는 전송 경로(22)의 제 2 단자에 접속되고, 단자(27)는 필터(21)의 출력에 접속되며, 단자(28)는 양자화기(31)의 입력에 접속된다. 상기 양자화기(31)의 출력은 출력 단자(12) 및 디지털-아날로그 변환기(DAC)(33)의 입력에 공통으로 연결된다. DAC(33)의 출력은 가산 장치(13)의 네가티브 입력에 연결된다. 이 예에서, 양자화기(31)는 단일 비트 양자화기이며, DAC(33)는 단일 비트 DAC이다. 양자화기(31)는 또한 멀티 비트 양자화기일 수 있으며, DAC(33)는 멀티 비트 DAC일 수 있음에 유념해야 한다.
스위치(16 및 24)는 싱글-스로우 더블-폴 스위치로 예시되었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 스위치(16 및 24)는 전송 게이트일 수 있다. 스위치(16 및 24)의 위치에 따라서, 상기 필터(14)의 출력은 전송 경로(22)를 통하여 양자화기(31)의 입력에 연결되거나 상기 필터(14)의 출력은 필터(21)를 통하여 양자화기(31)의 입력에 연결된다. 바꾸어 말하면, 필터(14)의 출력으로부터 상기 양자화기(31)의 입력까지의 상기 신호 경로는 스위치(16 및 24)의 위치를 토글링함으로써 선택된다.
스위치(16 및 24)의 위치는 제어 장치(도시되지 않음)에 의해 제어되어 두 위치 중 한 위치에 있게 된다. 적절한 제어 장치의 예들은 중앙 처리 장치(CPU), 주문형 집적 회로(ASIC), 디지털 신호 처리기(DSP) 등을 포함한다. 스위치(16)가 제 1 위치에 있을 때, 필터(14)의 출력은 상기 필터(21)의 입력에 전기적으로 접속된다. 반면에, 스위치(16)가 제 2 위치에 있는 경우, 상기 필터(14)의 출력은 전송 경로(22)의 제 1 단자에 전기적으로 접속된다. 마찬가지로, 스위치(24)가 제 1 위치에 있는 경우, 필터(21)의 출력은 양자화기(31)의 입력에 전기적으로 접속된다. 스위치(24)가 제 2 위치에 있는 경우, 상기 양자화기(31)의 입력은 전송 경로(22)의 제 2 단자에 전기적으로 접속된다.
시그마-델타 변조기(10)의 구성은 스위치(16 및 24)의 위치를 변화시킴으로써 변경된다. 특히, 시그마-델타 변조기(10)의 차수는 스위치(16 및 24)의 위치를 변화시킴으로써 변경된다. 예를 들면, 스위치(16 및 24)가 제 1 위치에 있을 때, 시그마-델타 변조기(10)는 8차 시그마 델타 변조기가 된다. 스위치(16 및 24)가 제 2 위치에 있을 때, 시그마-델타 변조기(10)는 4차 시그마-델타 변조기가 된다. 4차 대역 통과 필터로서 필터(14 및 21)가 기술되었지만, 본 발명은 이에 한정되는 것은 아니다. 필터(14 및 21)는 1차(single-order) 저역 통과 필터, 2차 저역 통과 필터 등이 될 수 있다. 또한, 필터(14 및 21)는 다른 차수 값을 가질 수 있는데, 예를 들면, 필터(14)는 2차 대역 통과 필터이고, 필터(21)는 4차 대역 통과 필터일 수 있다.
스위치(16 및 24)의 위치는 아날로그 입력 신호(VIN)의 통신 프로토콜에 따라서 설정된다. 일례에서, 상기 제어 장치(도시되지 않음)는 아날로그 입력 신호(VIN)의 통신 프로토콜을 결정한다. 상기 제어 장치는 스위치(16 및 24)를 제 1 위치로 설정하여 200 kHz의 넓은 정보 대역폭을 갖는 통신 프로토콜을 위한 보다 고차의 시그마-델타 변조기를 제공한다. 스위치(16 및 24)는 상기 제어 장치에 의해 제 2 위치로 설정되어 10 kHz의 좁은 정보 대역폭을 갖는 통신 프로토콜을 위한 보다 저차의 시그마-델타 변조기를 제공한다. 시그마-델타 변조기(10)의 차수를 증가시키면, 좁거나 넓은 정보 대역폭을 갖는 아날로그 신호를 수신할 때 변조기(10)의 동적 범위는 실질적으로 일정하게 유지된다. 또한, 이들 제 1 및 제 2 위치들 사이의 스위치(16 및 24)를 토글링(toggling)하면, 시그마-델타 변조기(10)의 비활성 부분은 전력을 유지하기 위해 파워 다운되거나 턴오프될 수 있다. 본 예에서, 스위치(16 및 24)가 제 2 위치에 있을 때, 필터(21)는 변조기(10)의 비활성 부분이다. 따라서, 필터(21)의 활성 소자들이 턴오프될 수 있다.
다시 도 1을 참조하면, 시그마-델타 변조기(10)는 아날로그 신호(VIN)를 디지털화함으로써, 출력 단자(12)에서 디지털 신호를 생성한다. 특히, 가산 장치(13)는 아날로그 입력 신호(VIN)에서 피드백 신호를 공제함으로써 에러 신호를 생성한다. 상기 피드백 신호는 DAC(33)에 의해 생성되며, DAC(33)의 출력에서 상기 가산 장치(13)의 네가티브 입력으로 전송된다. 상기 에러 신호는 상기 가산 장치(13)의 출력에서 필터(14)의 입력으로 전송된다. 필터(14)는 상기 에러 신호를 처리하여 제 1 필터링된 신호를 생성한다. 만약 스위치(16)가 제 1 위치에 있고, 스위치(24)가 제 1 위치에 있으면, 상기 제 1 필터링된 신호는 상기 필터(14)의 출력에서 필터(21)의 입력으로 전송된다. 필터(21)는 상기 제 1 필터링된 신호를 처리하여 제 2 필터링된 신호를 생성하고, 상기 제 2 필터링된 신호는 양자화기(31)의 입력으로 전송된다. 만약 스위치(16)가 제 2 위치에 있고 스위치(24)가 제 2 위치에 있으면, 상기 제 1 필터링된 신호는 상기 필터(14)의 출력에서 상기 양자화기(31)의 입력으로 전송된다. 스위치(16 및 24)의 위치에 따라서, 양자화기(31)는 상기 제 1 필터링된 신호 또는 제 2 필터링된 신호를 디지털화하여 디지털 신호를 생성한다. 상기 디지털 신호는 출력 단자(12) 및 DAC(33)의 입력으로 전송된다. DAC(33)는 상기 디지털 신호로부터 피드백 신호를 생성한다.
시그마-델타 변조기(10)는 그 차수를 변화시키기 위해 두 개의 스위치, 즉, 스위치(16 및 24)를 갖는 것으로 도시되었지만, 본 발명은 이에 한정되는 것은 아니다. 시그마-델타 변조기(10)는 그 구성을 변화시키기 위해 단지 하나의 스위치, 즉, 스위치(24)를 가질 수 있다. 하나의 스위치를 갖는 시그마-델타 변조기의 예에서, 필터(14)의 출력은 필터(21)의 입력 및 스위치(24)의 단자(26)에 공통으로 접속된다. 또한, 시그마-델타 변조기(10)는 세 개, 네 개, 다섯 개 또는 그 이상의 스위치를 가질 수도 있다.
도 2는 본 발명의 제 2 실시예에 따라 입력 단자(41) 및 출력 단자(42)를 갖는 시그마-델타 변조기(40)의 블록도이다. 변조기(40)는 입력 단자(41)에 접속된 입력, 스위치(46)에 접속된 아날로그 출력, 스위치(47)에 공통으로 접속된 디지털 출력을 갖는 시그마-델타 변조기(44)와, 신호 처리기(48)를 포함한다. 예로써, 시그마-델타 변조기(44)는 2차 시그마-델타 변조기이고, 신호 처리기(48)는 디지털 필터이고, 스위치(47)는 복수의 단자(51, 52, 53)를 갖는 싱글-스로우 더블-폴 스위치이다. 상기 시그마-델타 변조기(44)의 디지털 출력은 단자(51)와 신호 처리기(48)의 제 1 입력에 공통으로 접속된다. 단자(52)는 출력 단자(42)에 접속된다. 스위치(46)는 시그마-델타 변조기(44)의 아날로그 출력에 접속된 단자(56) 및 시그마-델타 변조기(59)에 접속된 단자(57)를 가진다. 시그마-델타 변조기(59)는 예를 들면, 단자(57)에 접속된 입력과 신호 처리기(48)의 제 2 입력에 접속된 출력을 갖는 2차 시그마-델타 변조기이다. 상기 신호 처리기(48)의 출력은 스위치(47)의 단자(53)에 접속된다.
스위치(46)가 제 1 위치에 있을 때, 단자(56)는 단자(57)에 전기적으로 접속된다. 반면에, 스위치(46)가 제 2 위치에 있을 때, 단자(56)는 단자(57)로부터 전기적으로 분리된다. 단자(53)는 스위치(47)가 제 1 위치에 있을 때 단자(52)에 전기적으로 접속되고, 단자(51)는 스위치(47)가 제 2 위치에 있을 때 단자(52)에 전기적으로 접속된다.
동작시에, 입력 단자(41)는 아날로그 입력 신호를 수신한다. 제어 장치(도시되지 않음)는 상기 아날로그 입력 신호의 통신 프로토콜을 결정하고 아날로그 입력 신호의 프로토콜에 따라서 스위치(46 및 47)를 설정한다. 예를 들면, 상기 제어 장치는 200 kHz의 넓은 정보 대역폭을 가지는 통신 프로토콜에 대해 스위치(46 및 47)를 제 1 위치로 설정한다. 반면에, 10 kHz의 좁은 정보 대역폭을 갖는 통신 프로토콜에 대해 스위치(46 및 47)를 제 2 위치로 설정한다.
시스마-델타 변조기(44)는 입력 단자(41)로부터 아날로그 입력 신호를 수신한다. 시그마-델타 변조기(44)는 상기 아날로그 입력 신호를 디지털화함으로써 제 1 디지털 신호를 생성한다.
스위치(46 및 47)가 제 2 위치에 있을 때, 상기 제 1 디지털 신호는 상기 시그마-델타 변조기(44)의 디지털 출력으로부터 출력 단자(42)로 전송되며, 이는 스위치(47)가 제 2 위치에 있기 때문이다. 또한, 스위치(46 및 47)가 제 2 위치로 설정되면, 시그마-델타 변조기(40)의 비활성 부분들은 전력을 유지하기 위해 파워 다운된다. 즉, 신호 처리기(48) 및 시그마-델타 변조기가 파워 다운된다.
스위치(46 및 47)가 제 1 위치에 있으면, 상기 제 1 디지털 신호는 상기 시그마-델타 변조기(44)의 디지털 출력으로부터 신호 처리기(48)의 제 1 입력으로 전송된다. 또한, 시그마-델타 변조기(44)는 아날로그 출력 신호를 생성하고, 상기 시그마-델타 변조기(44)의 아날로그 출력으로부터의 아날로그 출력 신호를 시그마-델타 변조기(59)의 입력으로 전송한다. 시그마-델타 변조기(59)는 상기 아날로그 출력 신호를 디지털화하여 제 2 디지털 신호를 생성한다. 상기 제 2 디지털 신호는 상기 시그마-델타 변조기(59)의 출력으로부터 상기 신호 처리기(48)의 제 2 입력으로 전송된다. 신호 처리기(48)는 상기 제 1 디지털 신호 및 제 2 디지털 신호를 결합하여 디지털 출력 신호를 생성하여 상기 제 1 디지털 신호로부터의 양자화 잡음을 소거한다. 스위치(47)가 제 1 위치에 있기 때문에 상기 디지털 출력 신호는 상기 신호 처리기(48)의 출력으로부터 출력 단자(42)로 전송된다.
신호 처리기(48)를 디지털 필터로서 설명하였지만, 본 발명은 이에 한정되지 않는다. 신호 처리기(48)는 또한 디지털 신호 처리기 또는 플립-플롭 및 논리 게이트로 구성된 디지털 회로를 이용하여 구현될 수 있다.
변조기(40)는 아날로그 신호를 디지털화하는 장치를 제공한다. 스위치(46 및 47)는 상기 수신된 아날로그 신호의 통신 프로토콜에 따라서 변조기(40)의 차수를 변경하는 수단을 제공한다. 변조기(40)의 차수를 변경하므로서, 변조기(40)의 동적 범위는 고정된 차수의 시그마-델타 변조기에 비하여 다수의 프로토콜을 수신하도록 개선된다. 특히, 변조기(40)의 SNR은 넓거나 좁은 정보 대역폭을 갖는 아날로그 신호를 수신하는 경우에 실질적으로 일정하게 유지된다. 또한, 변조기(40)는 적어도 두 개의 시그마-델타 변조기를 직렬 접속하여 넓은 정보 대역폭을 갖는 아날로그 신호를 수신하기 위한 보다 고차의 변조기를 생성한다. 적어도 두 개의 시그마-델타 변조기를 직렬 접속함으로서, 변조기(40)는 보다 고차의 단일 루프 변조기에서 나타나는 안정성의 문제를 감소시킨다.
시그마-델타 변조기(44 및 59)의 차수는 본 발명에 제한되지 않음을 유념해야 한다. 애플리케이션에 따라서, 시그마-델타 변조기(44 및 59)는 1차 변조기, 4차 변조기 등일 수 있다. 또한, 시그마-델타 변조기(44 및 59)는 상이한 차수의 값을 가질 수 있다. 예를 들면, 시그마-델타 변조기(44)는 1차 변조기일 수 있으며 시그마-델타 변조기(59)는 2차 변조기일 수 있다.
시그마-델타 변조기(40)는 그 차수를 변경하기 위해 두 개의 스위치, 즉, 스위치(46 및 47)를 갖는 것으로 도시되었지만, 본 발명은 이에 한정되는 것은 아니다. 시그마-델타 변조기(40)는 그 구성을 변경하기 위해 단지 하나의 스위치, 예를 들면, 스위치(47)를 가질 수 있다. 한 개의 스위치를 갖는 시그마-델타 변조기(40)의 예에서, 시그마-델타 변조기(44)의 아날로그 출력은 시그마-델타 변조기(59)의 입력에 접속된다.
도 3은 본 발명의 제 3 실시예에 따라 입력 단자(71) 및 출력 단자(72)를 갖는 직렬 접속된 시그마-델타 변조기(70)의 블록도이다. 변조기(70)는 두 개의 직렬 접속된 시그마-델타 변조기(74 및 76), 디지털 신호 처리기(DSP)(77), 스위치(78)를 가진다. 예로써, 시그마-델타 변조기(74 및 76)는 4차의 대역 통과 시그마-델타 변조기이고, 스위치(78)는 복수의 단자(81, 82, 83)를 갖는 싱글-스로우 더블-폴 스위치이다. 시그마-델타 변조기(74)는 입력 단자(71)에 접속된 입력, 시그마-델타 변조기(76)의 입력에 연결된 아날로그 출력, DSP(77)의 제 1 입력 및 스위치(78)의 단자(81)에 공통으로 접속된 디지털 출력을 갖는다. 스위치(78)의 단자(83)는 출력 단자(72)에 접속된다. 상기 시그마-델타 변조기(76)의 출력은 DSP(77)의 제 2 입력에 접속되고, DSP(77)의 출력은 스위치(78)의 단자(82)에 접속된다.
시그마-델타 변조기(74)는 시그마-델타 변조기(74)의 입력에 접속된 포지티브 입력, 네가티브 입력 및 필터(87)에 접속된 출력을 갖는 가산 장치(86)를 포함한다. 필터(87)는 예를 들면, 가산 장치(86)의 출력에 접속된 입력 및 아날로그-디지털 변환기(ADC)(88)의 입력과 스위치(91)에 공통으로 접속된 출력을 갖는 4차 대역 통과 필터이다. 스위치(91)는 필터(87)의 출력에 접속된 단자(92) 및 단자(93)을 가진다. ADC(88)의 출력은 시그마-델타 변조기(74)의 디지털 출력 및 DAC(96)의 입력에 공통으로 접속된다. DAC(96)의 출력은 가산 장치(86)의 네가티브 입력 및 스위치(97)에 공통으로 접속된다. 스위치(97)는 DAC(96)의 출력에 접속된 단자(98) 및 가산 장치(101)에 접속된 단자(99)를 가진다. 가산 장치(101)는 스위치(97)의 단자(99)에 접속된 포지티브 입력, 스위치(91)의 단자(93)에 접속된 네가티브 입력 및 시그마-델타 변조기(74)의 아날로그 출력에 접속된 출력을 가진다.
시그마-델타 변조기(76)는 시그마-델타 변조기(76)의 입력에 접속된 포지티브 입력, 네가티브 입력 및 필터(107)에 접속된 출력을 갖는 가산 장치(106)를 포함한다. 필터(107)는 예를 들면, 가산 장치(106)의 출력에 접속된 입력 및 ADC(108)의 입력에 접속된 출력을 갖는 4차 대역 통과 필터이다. ADC(108)의 출력은 시그마-델타 변조기(76)의 출력 및 DAC(109)의 입력에 공통으로 접속된다. DAC(109)의 출력은 가산 장치(106)의 네가티브 입력에 접속된다.
본 발명은 시그마-델타 변조기(74 및 76)의 상기 차수에 제한되지 않음을 유념해야 한다. 애플리케이션에 따라서, 시그마-델타 변조기(74 및 76)는 1차 변조기, 2차 변조기 등일 수 있다. 또한, 시그마-델타 변조기(74 및 76)는 상이한 차수 값을 가질 수 있는데, 예를 들면, 시그마-델타 변조기(74)는 2차 변조기일 수 있고 시그마-델타 변조기(76)는 4차 변조기일 수 있다. 또한, 시그마-델타 변조기(74 및 76)는 대역 통과 시그마-델타 변조기 대신 저역 통과 시그마-델타 변조기일 수 있다.
스위치(91)가 제 1 위치에 있는 경우, 단자(92)는 단자(93)에 전기적으로 접속된다. 반면에, 스위치(91)가 제 2 위치에 있는 경우, 단자(92)는 단자(93)로부터 전기적으로 분리된다. 마찬가지로, 스위치(97)가 제 1 위치에 있는 경우, 단자(98)는 단자(99)에 전기적으로 접속된다. 스위치(97)가 제 2 위치에 있으면 단자(98)는 단자(99)로부터 전기적으로 분리된다. 스위치(78)가 제 1 위치에 있으면 스위치(78)의 단자(82)가 단자(83)에 전기적으로 접속되고, 스위치(78)가 제 2 위치에 있는 경우 단자(81)가 단자(83)에 전기적으로 접속된다.
동작시, 입력 단자(71)는 아날로그 입력 신호를 수신한다. 제어 장치(도시되지 않음)는 상기 아날로그 입력 신호의 통신 프로토콜을 결정하고 아날로그 입력 신호의 통신 프로토콜에 따라서 스위치(78, 91 및 97)를 설정한다. 예를 들면, 상기 아날로그 입력 신호의 통신 프로토콜이 200 kHz의 넓은 정보 대역폭을 가진다고 상기 제어 장치가 결정하면, 스위치(78, 91, 97)는 제 1 위치로 설정된다. 반면에, 상기 아날로그 입력 신호의 통신 프로토콜이 10 kHz의 좁은 정보 대역폭을 가진다고 상기 제어 장치가 결정하면, 스위치(78, 91, 97)는 제 2 위치로 설정된다.
시그마-델타 변조기(74)는 입력 단자(71)로부터 상기 아날로그 입력 신호를 수신한다. 가산 장치(86)는 상기 아날로그 입력 신호에서 제 1 피드백 신호를 공제하여 제 1 에러 신호를 생성한다. 상기 제 1 피드백 신호는 DAC(96)에 의해 생성되어 DAC(96)의 출력으로부터 가산 장치(86)의 네가티브 입력으로 전송된다. 상기 제 1 에러 신호는 가산 장치(86)의 출력으로부터 필터(87)의 입력으로 전송된다. 필터(87)는 상기 제 1 에러 신호를 처리하여 제 1 필터링된 신호를 생성한다. 상기 제 1 필터링된 신호는 필터(87)의 출력으로부터 ADC(88)의 입력으로 전송된다. ADC(88)는 상기 제 1 필터링된 신호를 디지털화하여 제 1 디지털 신호를 생성한다. 상기 제 1 디지털 신호는 시그마-델타 변조기(74)의 디지털 출력 및 DAC(96)의 입력으로 전송된다. DAC(96)는 상기 제 1 디지털 신호로부터 제 1 피드백 신호를 생성하여 가산 장치(86)의 네가티브 입력으로 전송한다.
스위치(78, 91, 97)가 제 2 위치로 설정되면, 상기 제 1 디지털 신호는 출력 단자(72)로 전송되며 이는 스위치(78)가 제 2 위치에 있기 때문이다.
스위치(78, 91, 97)가 제 1 위치로 설정되면, 제 1 디지털 신호는 DSP(77)의 제 1 입력으로 전송된다. 또한, 상기 제 1 필터링된 신호는 필터(87)의 출력으로부터 가산 장치(101)의 네가티브 입력으로 전송되고 DAC(96)는 상기 제 1 피드백 신호를 가산 장치(101)의 포지티브 입력으로 전송한다. 가산 장치(101)는 상기 제 1 피드백 신호에서 상기 제 1 필터링된 신호를 공제하여 제 2 에러 신호를 생성한다. 상기 제 2 에러 신호는 시그마-델타 변조기(74)의 아날로그 출력으로 전송되어 시그마-델타 변조기(76)의 입력, 즉, 가산 장치(106)의 포지티브 입력으로 전송한다.
가산 장치(106)는 제 2 에러 신호에서 제 2 피드백 신호를 공제하여 제 3 에러 신호를 생성한다. 제 2 피드백 신호는 DAC(109)에 의해 생성되어 DAC(109)의 출력으로부터 가산 장치(106)의 네가티브 입력으로 전송된다. 제 3 에러 신호는 가산 장치(106)의 출력으로부터 필터(107)의 입력으로 전송된다. 필터(107)는 상기 제 3 에러 신호를 처리하여 제 2 필터링된 신호를 생성한다. 상기 제 2 필터링된 신호는 필터(107)의 출력으로부터 ADC(108)의 입력으로 전송된다. ADC(108)는 상기 제 2 필터링된 신호를 디지털화하여 제 2 디지털 신호를 생성한다. 상기 제 2 디지털 신호는 시그마-델타 변조기(76)의 디지털 출력으로 전송되어 DAC(109)의 입력으로 전송된다. 또한, 제 2 디지털 신호는 DSP(77)의 제 2 입력으로 전송된다. DAC(109)는 상기 제 2 디지털 신호로부터 제 2 피드백 신호를 생성한다.
DSP(77)는 상기 제 1 디지털 신호 및 제 2 디지털 신호를 결합함으로써 디지털 출력 신호를 생성하여 상기 제 1 디지털 신호로부터 양자화 잡음을 소거한다. 스위치(78)가 제 1 위치에 있기 때문에 디지털 출력 신호는 DSP(77)의 출력으로부터 출력 단자(72)로 전송된다.
도 2의 변조기(40)와 같이, 변조기(70)는 아날로그 신호를 디지털화하는 장치를 제공한다. 스위치(78, 91, 97)는 상기 수신된 아날로그 신호의 통신 프로토콜에 따라서 변조기(70)의 차수를 변경하는 수단을 제공한다. 변조기(70)의 차수를 변경함으로써, 넓거나 좁은 정보 대역폭을 갖는 아날로그 신호를 수신하는 경우 변조기(70)의 SNR은 실질적으로 일정하게 유지된다. 변조기(70)는 적어도 두 개의 시그마-델타 변조기를 직렬 접속하여 넓은 정보 대역폭을 갖는 아날로그 신호를 수신하는 보다 고차의 변조기를 생성한다. 적어도 두 개의 시그마-델타 변조기를 직렬 접속함으로써, 변조기(70)는 보다 고차의 단일 루프 변조기에서 나타나는 안정성의 문제를 줄일 수 있다.
도 4는 본 발명의 제 4 실시예에 따라 입력 단자(121) 및 출력 단자(122)를 갖는 단일 루프 시그마-델타 변조기의 블록도이다. 변조기(120)는 입력 단자(121)에 접속된 입력 및 가산 장치(126)에 접속된 출력을 갖는 이득단(124)를 포함한다. 가산 장치(126)는 포지티브 입력, 네가티브 입력 및 출력을 가지며, 여기서 상기 가산 장치(126)의 포지티브 입력은 이득단(124)의 출력에 접속된다. 가산 장치(126)의 출력은 필터(127)의 입력에 접속되고, 필터(127)의 출력은 이득단(129)의 입력에 접속된다. 이득단(129)의 출력은 가산 장치(131)의 포지티브 입력에 접속된다. 가산 장치(131)의 출력은 필터(133)의 입력에 접속되고 필터(133)의 출력은 스위치(134)에 접속된다.
예로써, 필터(127 및 133)는 2차 필터이고 스위치(134)는 복수의 단자(137, 138, 139)를 갖는 싱글-스로우 더블-폴 스위치이다. 단자(137)는 필터(133)의 출력에 접속되고, 단자(138)는 전송 경로(141)의 제 1 단자에 접속되고, 단자(139)는 이득단(142)의 입력에 접속된다. 이득단(142)의 출력은 가산 장치(144)의 포지티브 입력에 접속된다. 가산 장치(144)의 출력은 2차 필터(146)의 입력에 접속되고 필터(146)의 출력은 이득단(147)의 입력에 접속된다. 상기 이득단(147)의 출력은 가산 장치(148)의 포지티브 입력에 접속된다. 가산 장치(148)의 출력은 2차 필터(149)의 입력에 접속되고 필터(149)의 출력은 복수의 단자(152, 153, 154)를 갖는 싱글-스로우 더블-폴 스위치(151)에 접속된다. 특히, 단자(152)는 필터(149)의 출력에 접속되고, 단자(153)는 전송 경로(141)의 제 2 단자에 접속되고, 단자(154)는 ADC(156)의 입력에 접속된다. ADC(156)의 출력은 출력 단자(122) 및 DAC(157)의 입력에 공통으로 접속된다. DAC(157)의 출력은 이득단(161, 162, 163, 164)의 입력에 공통으로 접속된다. 이득단(161, 162, 163, 164)의 출력은 가산 장치(126, 131, 144, 148)의 네가티브 입력에 각각 접속된다.
스위치(134)가 제 1 위치에 있는 경우, 필터(133)의 출력은 이득단(142)의 입력에 전기적으로 접속된다. 반면에, 스위치(134)가 제 2 위치에 있는 경우, 필터(133)의 출력은 전송 경로(141)의 제 1 단자에 전기적으로 접속된다. 스위치(151)가 제 1 위치에 있으면, ADC(156)의 입력은 필터(149)의 출력에 전기적으로 접속된다. 스위치(151)가 제 2 위치에 있는 경우, ADC(156)의 입력은 전송 경로(141)의 제 2 단자에 전기적으로 접속된다.
시그마-델타 변조기(120)의 동작은 도 1의 시그마-델타 변조기(10)의 동작과 유사하다. 시그마-델타 변조기(120)는 입력 단자(121)에서 아날로그 입력 신호를 수신하고 상기 아날로그 입력 신호를 디지털화하여 출력 단자(122)에서 디지털 출력 신호를 생성한다. 도 1의 시그마-델타 변조기(10)와 마찬가지로, 시그마-델타 변조기(120)의 차수는 스위치(134 및 151)의 위치를 변경함으로써 변경된다. 예를 들면, 스위치(134 및 151)가 제 1 위치에 있는 경우, 시그마-델타 변조기(120)는 8차 시그마-델타 변조기이다. 스위치(134 및 151)가 제 2 위치에 있는 경우, 시그마-델타 변조기(120)는 4차 시그마-델타 변조기이다.
본 발명은 상기 필터(127, 133, 146, 149)의 차수에 제한되지 않음을 유념해야 한다. 애플리케이션에 따라서, 필터(127, 133, 146, 149)는 1차 필터, 4차 필터 등이 될 수 있다. 또한, 필터(127, 133, 146, 149)는 상이한 차수 값을 가질 수 있는 데, 예를 들면, 필터(127 및 133)는 1차 필터일 수 있고, 필터(146 및 149)는 2차 필터일 수 있다.
도 5는 본 발명의 제 5 실시예에 따라 입력 단자(181) 및 출력 단자(182)를 갖는 시그마-델타 변조기(180)의 블록도이다. 변조기(180)는 입력 단자(181)에 접속된 입력과 가산 장치(186)에 접속된 출력을 갖는 이득단(184)을 포함한다. 가산 장치(186)는 포지티브 입력, 네가티브 입력 및 출력을 가지며, 여기서 가산 장치(186)의 포지티브 입력은 이득단(184)의 출력에 접속된다. 가산 장치(186)의 출력은 필터(187)의 입력에 접속되고 필터(187)의 출력은 이득단(189)의 입력 및 이득단(191)의 입력에 공통으로 접속된다. 이득단(191)의 출력은 피드포워드 가산 장치(192)에 접속된다. 가산 장치(192)는 복수의 입력 및 스위치(194)에 접속된 출력을 갖는다. 스위치(194)는 복수의 단자(196, 197, 198)를 갖는다. 단자(196)는 가산 장치(192)의 출력에 접속되고, 단자(198)는 ADC(201)의 입력에 접속된다. ADC(201)의 출력은 출력 단자(182) 및 DAC(202)의 입력에 공통으로 접속된다. DAC(202)의 출력은 이득단(203 및 204)의 입력에 공통으로 접속된다. 이득단(203)의 출력은 가산 장치(186)의 네가티브 입력에 접속되고, 이득단(204)의 출력은 단자(207 및 208)를 갖는 스위치(206)에 접속된다. 특히, 단자(207)는 이득단(204)의 출력에 접속되고, 단자(208)는 가산 장치(209)의 네가티브 입력에 접속된다.
가산 장치(209)의 포지티브 입력은 이득단(189)의 출력에 접속되고 가산 장치(209)의 출력은 필터(211)의 입력에 접속된다. 필터(211)의 출력은 이득단(213 및 214)의 입력 및 스위치(194)의 단자(197)에 공통으로 접속된다. 이득단(214)의 출력은 가산 장치(192)의 제 2 입력에 접속된다. 이득단(213)의 출력은 필터(216)의 입력에 접속되고, 필터(216)의 출력은 이득단(217 및 218)의 입력에 공통으로 접속된다. 이득단(218)의 출력은 가산 장치(192)의 제 3 입력에 접속된다. 이득단(217)의 출력은 필터(221)에 접속되고, 필터(221)의 출력은 이득단(222)의 입력에 접속된다. 이득단(222)의 출력은 가산 장치(192)의 제 4 입력에 접속된다. 예로써, 필터(187, 211, 216, 221)는 2차 필터이다. 본 발명은 상기 필터(187, 211, 216, 221)의 차수에 제한되지 않음을 유념해야 한다. 애플리케이션에 따라서, 필터(187, 211, 216, 221)는 1차 필터, 4차 필터 등일 수 있다.
스위치(206)가 제 1 위치에 있는 경우, 이득단(204)의 출력은 가산 장치(209)의 네가티브 입력으로부터 전기적으로 분리된다. 반면에, 스위치(206)가 제 2 위치에 있는 경우, 이득단(204)의 출력은 가산 장치(209)의 네가티브 입력에 전기적으로 접속된다. 스위치(194)의 단자(196)는 스위치(194)가 제 1 위치에 있을 때, 단자(198)에 전기적으로 접속되고, 단자(197)는 스위치(194)가 제 2 위치에 있을 때, 단자(198)에 전기적으로 접속된다.
시그마-델타 변조기(180)의 동작은 도 1의 시그마-델타 변조기(10)의 동작과 유사하다. 시그마-델타 변조기(180)는 입력 단자(181)에서 아날로그 입력 신호를 수신하고 상기 아날로그 입력 신호를 디지털화하여 출력 단자(182)에서 디지털 출력 신호를 생성한다. 또한, 시그마-델타 변조기(180)는 피드포워드 가산을 가지며, 따라서 시그마-델타 변조기(180)는 저전압 애플리케이션을 위해 사용될 수 있다. 도 1의 시그마-델타 변조기(10)와 마찬가지로, 시그마-델타 변조기(180)의 차수는 스위치(194 및 206)의 위치를 토글링함으로써 변경된다. 예를 들면, 스위치(194 및 206)가 제 1 위치에 있는 경우, 시그마-델타 변조기(180)는 8차 시그마-델타 변조기이다. 스위치(194 및 206)가 제 2 위치에 있는 경우, 시그마-델타 변조기(180)는 4차 시그마-델타 변조기이다.
지금까지 아날로그 신호를 디지털화하는 방법 및 시그마-델타 변조기가 제공되었음을 알았을 것이다. 본 발명의 이점은 다수의 프로토콜을 갖는 아날로그 신호를 수신할 수 있는 시그마-델타 변조기를 제공하는 것이다. 본 발명의 다른 이점은 상기 수신된 아날로그 신호의 프로토콜에 기초하여 시그마-델타 변조기의 차수를 변경하는 방법을 제공하는 것이다. 상기 수신된 아날로그 신호의 프로토콜에 따라서 시그마-델타 변조기의 차수를 변경하면, 넓거나 좁은 정보 대역폭을 갖는 프로토콜에 대해 시그마-델타 변조기의 SNR이 실질적으로 일정하게 유지된다. 프로토콜에 따라 시그마-델타 변조기의 차수 변경을 자동 동작으로 설명하였지만, 시그마-델타 변조기의 차수는 사용자 또는 조작자에 의해 수동으로 선택될 수 있다. 본 발명의 또 다른 이점은 전력을 보존하는 수단을 제공하는 것이다.

Claims (3)

  1. 시그마-델타 변조기(10)에 있어서,
    제 1 입력, 제 2 입력, 및 출력을 갖는 가산 장치(summing device)(13)와,
    상기 가산 장치(13)의 상기 출력에 연결된 입력 및 출력을 갖는 제 1 필터(14)와,
    상기 제 1 필터(14)의 상기 출력에 연결된 입력 및 출력을 갖는 제 2 필터(21)와,
    상기 제 1 필터(14)의 상기 출력에 연결된 제 1 단자, 상기 제 2 필터(21)의 출력에 연결된 제 2 단자, 및 제 3 단자를 갖는 제 1 스위치(24)와,
    상기 제 1 스위치(24)의 상기 제 3 단자에 연결된 입력 및 출력을 갖는 양자화기(31)와,
    상기 양자화기(31)의 상기 출력에 연결된 입력 및 상기 가산 장치(13)의 상기 제 2 입력에 연결된 출력을 갖는 디지털-아날로그 변환기(DAC)(33)를 포함하는, 시그마-델타 변조기.
  2. 시그마-델타 변조기에 있어서,
    입력, 제 1 출력, 및 제 2 출력을 갖는 제 1 시그마-델타 변조기(74)와,
    상기 제 1 시그마-델타 변조기(74)의 상기 제 1 출력에 연결된 입력 및 출력을 갖는 제 2 시그마-델타 변조기(76)와,
    상기 제 1 시그마-델타 변조기(74)의 상기 제 2 출력에 연결된 제 1 단자, 제 2 단자, 및 제 3 단자를 갖는 제 1 스위치(78)와,
    상기 제 1 시그마-델타 변조기(74)의 상기 제 2 출력에 연결된 제 1 입력, 상기 제 2 시그마-델타 변조기(76)의 상기 출력에 연결된 제 2 입력, 상기 제 1 스위치(78)의 상기 제 2 단자에 연결된 출력을 갖는 신호 처리기(77)를 포함하는, 시그마-델타 변조기.
  3. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278750B1 (en) * 1997-08-30 2001-08-21 Winbond Electronics Corp. Fully integrated architecture for improved sigma-delta modulator with automatic gain controller
JP2002540670A (ja) * 1999-03-22 2002-11-26 シーメンス アクチエンゲゼルシヤフト １ビットアナログ−ディジタル変換器回路
EP1088397B1 (en) * 1999-04-21 2004-11-17 Koninklijke Philips Electronics N.V. Sigma-delta analog-to-digital converter
GB2349756B (en) 1999-05-06 2003-05-14 Sony Uk Ltd Signal processors
US6268815B1 (en) 1999-06-15 2001-07-31 Globespan, Inc. High performance switched-capacitor filter for oversampling sigma-delta digital to analog converters
US6614374B1 (en) 1999-06-15 2003-09-02 Globespanvirata, Inc. High performance switched-capacitor filter for oversampling Sigma-Delta digital to analog converters
US7176948B2 (en) 2000-04-12 2007-02-13 Honeywell International Inc. Method, apparatus and computer program product for controlling LED backlights and for improved pulse width modulation resolution
SE518012C2 (sv) * 2000-05-31 2002-08-13 Spirea Ab Sigma-Delta-Modulator i frontmottagare samt A/D-omvandlare innefattande en dylik och en metod för signalbehandling
US6680834B2 (en) 2000-10-04 2004-01-20 Honeywell International Inc. Apparatus and method for controlling LED arrays
US6407689B1 (en) * 2000-11-01 2002-06-18 Qualcomm, Incorporated Method and apparatus for controlling stages of a multi-stage circuit
US6639946B2 (en) * 2000-12-01 2003-10-28 International Business Machines Corporation Sigma delta modulator with SAW filter
US6466087B2 (en) 2000-12-28 2002-10-15 Nokia Mobile Phones, Ltd. Method and apparatus providing digital error correction for a class D power stage
US7058463B1 (en) 2000-12-29 2006-06-06 Nokia Corporation Method and apparatus for implementing a class D driver and speaker system
DE50203272D1 (de) * 2001-01-29 2005-07-07 Siemens Ag Sigma-delta-modulator zur digitalisierung von analogen hochfrequenzsignalen
US6462685B1 (en) 2001-04-05 2002-10-08 Nokia Corporation Dither signal insertion inversely proportional to signal level in delta-sigma modulators
US6445318B1 (en) 2001-04-05 2002-09-03 Nokia Mobile Phones, Ltd. Method and apparatus for providing signal dependent dither generator for sigma-delta modulator
US6473019B1 (en) 2001-06-21 2002-10-29 Nokia Corporation Low capacitance, low kickback noise input stage of a multi-level quantizer with dithering and multi-threshold generation for a multi-bit sigma-delta modulator
US6426714B1 (en) 2001-06-26 2002-07-30 Nokia Corporation Multi-level quantizer with current mode DEM switch matrices and separate DEM decision logic for a multibit sigma delta modulator
US6535155B2 (en) 2001-06-27 2003-03-18 Nokia Corporation Method and apparatus for suppressing tones induced by cyclic dynamic element matching (DEM) algorithms
US6933871B2 (en) * 2001-09-17 2005-08-23 Cirrus Logic, Inc. Feedback steering delta-sigma modulators and systems using the same
US6556159B1 (en) * 2001-09-17 2003-04-29 Cirrus Logic, Inc. Variable order modulator
US6577258B2 (en) * 2001-10-01 2003-06-10 Nokia Corporation Adaptive sigma-delta data converter for mobile terminals
JP3609069B2 (ja) * 2002-08-01 2005-01-12 ファナック株式会社 モータ制御装置
JP3748543B2 (ja) 2002-08-12 2006-02-22 ローム株式会社 可変次数型デルタシグマ変調器及びｄａ変換器
EP1550223A1 (en) * 2002-09-30 2005-07-06 Koninklijke Philips Electronics N.V. Sigma-delta modulation
JP4156598B2 (ja) * 2002-12-23 2008-09-24 インターナショナル・ビジネス・マシーンズ・コーポレーション バンドパス・デルタ・シグマ・トランケータおよびマルチ・ビット・ディジタル信号を打ち切る方法
US6741194B1 (en) 2002-12-23 2004-05-25 Motorola, Inc. Methods and apparatus for detecting out-of-range signals in an analog-to-digital converter
CN100401638C (zh) * 2003-09-29 2008-07-09 苏州顺芯半导体有限公司 数模转换器中的数字软开关及其控制数模转换的方法
CN100401641C (zh) * 2003-10-31 2008-07-09 苏州顺芯半导体有限公司 音频数模转换器中的采样频率自动检测器及检测方法
US7126516B2 (en) * 2004-02-28 2006-10-24 Lucent Technologies Inc. Bandpass delta-sigma analog-to-digital converters
WO2005093959A1 (en) * 2004-03-29 2005-10-06 Koninklijke Philips Electronics N.V. Method of reducing inter-symbol interference, a sigma-delta converter for performing this method and a storage medium conveying information generated by this method
WO2006053152A1 (en) 2004-11-12 2006-05-18 Analog Devices, Inc. Dual-mode delta-sigma analog to digital converter system and method
JP4636926B2 (ja) * 2005-04-22 2011-02-23 三洋電機株式会社 マルチビットδς変調型ｄａコンバータ
US7321325B2 (en) * 2005-07-07 2008-01-22 Realtek Semiconductor Corp. Background calibration of continuous-time delta-sigma modulator
JP4728756B2 (ja) * 2005-09-22 2011-07-20 株式会社東芝 超音波診断装置
US7324028B2 (en) * 2005-09-23 2008-01-29 Realtek Semiconductor Corp. Self-calibrating continuous-time delta-sigma modulator
US7277032B2 (en) * 2005-10-21 2007-10-02 Realtek Semiconductor Corp. Low-pass filter based delta-sigma modulator
WO2007079097A2 (en) * 2005-12-28 2007-07-12 Analog Devices, Inc. Architecture combining a continuous-time stage with a switched-capacitor stage for digital-to-analog converters and low-pass filters
JP4578450B2 (ja) * 2006-09-13 2010-11-10 パナソニック株式会社 デルタシグマａｄ変換器
EP2074696B1 (en) * 2006-10-13 2017-08-16 NXP USA, Inc. Analogue-to-digital converter apparatus and method of reusing an analogue-to-digital converter circuit
US7446687B2 (en) * 2006-10-27 2008-11-04 Realtek Semiconductor Corp. Method and apparatus to reduce internal circuit errors in a multi-bit delta-sigma modulator
JP4745267B2 (ja) * 2007-02-21 2011-08-10 パナソニック株式会社 デルタシグマ変調器とそれを備えたｄａ変換装置
US20080261628A1 (en) * 2007-04-19 2008-10-23 Motorola, Inc. Inter-system paging control
US7528755B2 (en) * 2007-09-06 2009-05-05 Infineon Technologies Ag Sigma-delta modulator for operating sensors
WO2009053949A1 (en) * 2007-10-22 2009-04-30 Freescale Semiconductor, Inc. Analog to digital converter with multiple modes, signal processing system and electronic apparatus
US8405535B1 (en) * 2011-08-08 2013-03-26 Altera Corporation Integrated circuit with configurable analog to digital converter
DE102011121139B4 (de) * 2011-12-15 2016-11-24 IAD Gesellschaft für Informatik, Automatisierung und Datenverarbeitung mbH Vorrichtung mit einem Delta-Sigma-Modulator und einer mit diesem verbundenen MOSFET-Endstufe
JP5711706B2 (ja) * 2012-09-12 2015-05-07 旭化成エレクトロニクス株式会社 デルタシグマ変調回路
GB2553734B (en) * 2013-06-26 2018-05-30 Cirrus Logic Int Semiconductor Ltd Analog-to-digital converter
GB2553473B (en) * 2013-06-26 2018-05-02 Cirrus Logic Int Semiconductor Ltd Analog-to-digital converter
KR102092904B1 (ko) * 2013-11-06 2020-03-24 삼성전자주식회사 스위치드-커패시터 적분기, 이의 동작 방법, 및 이를 포함하는 장치들
CN103731152B (zh) * 2013-12-18 2016-10-19 哈尔滨工业大学 一种可重构Sigma-Delta调制器
US9628103B2 (en) * 2015-03-05 2017-04-18 Qualcomm Incorporated Multi-mode discrete-time delta-sigma modulator power optimization using split-integrator scheme
TWI571063B (zh) * 2015-11-02 2017-02-11 國立成功大學 自動校正動態範圍之低功耗三角積分調變器架構及其低功耗電路實現方法與自動校正且延伸三角積分調變器動態範圍之方法
KR102583962B1 (ko) * 2017-01-20 2023-09-27 한국전자통신연구원 다중 모드를 지원하는 연속시간 델타 시그마 모듈레이터
EP3706316A1 (en) * 2019-03-05 2020-09-09 Nxp B.V. Sigma-delta analog to digital converter

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563577A (ja) * 1991-08-30 1993-03-12 Matsushita Electric Ind Co Ltd Δς変調器
US5245344A (en) * 1991-01-15 1993-09-14 Crystal Semiconductor High order switched-capacitor filter with dac input
US5329282A (en) * 1992-03-02 1994-07-12 Motorola, Inc. Multi-bit sigma-delta analog-to-digital converter with reduced sensitivity to DAC nonlinearities

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4439756A (en) * 1982-01-20 1984-03-27 International Telephone And Telegraph Corporation Delta-Sigma modulator with switch capacitor implementation
US5150120A (en) * 1991-01-03 1992-09-22 Harris Corp. Multiplexed sigma-delta A/D converter
NL9100379A (nl) * 1991-03-01 1992-10-01 Philips Nv Sigma-deltamodulator.
GB9109637D0 (en) * 1991-05-03 1991-06-26 Marconi Gec Ltd Analogue-to-digital and digital-to-analogue converters
US5233630A (en) * 1991-05-03 1993-08-03 Qualcomm Incorporated Method and apparatus for resolving phase ambiguities in trellis coded modulated data
US5345406A (en) * 1992-08-25 1994-09-06 Wireless Access, Inc. Bandpass sigma delta converter suitable for multiple protocols
US5428631A (en) * 1993-02-01 1995-06-27 Qualcomm Incorporated Method and apparatus for resolving phase ambiguities in trellis coded modulated data
FI96255C (fi) * 1993-04-05 1996-05-27 Tapio Antero Saramaeki Desimointisuodatin
US5442353A (en) * 1993-10-25 1995-08-15 Motorola, Inc. Bandpass sigma-delta analog-to-digital converter (ADC), method therefor, and receiver using same
US5736950A (en) * 1995-01-31 1998-04-07 The United States Of America As Represented By The Secretary Of The Navy Sigma-delta modulator with tunable signal passband
GB2304243B (en) * 1995-08-04 2000-03-15 Nokia Mobile Phones Ltd Analogue to digital and digital to analogue converters

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5245344A (en) * 1991-01-15 1993-09-14 Crystal Semiconductor High order switched-capacitor filter with dac input
JPH0563577A (ja) * 1991-08-30 1993-03-12 Matsushita Electric Ind Co Ltd Δς変調器
US5329282A (en) * 1992-03-02 1994-07-12 Motorola, Inc. Multi-bit sigma-delta analog-to-digital converter with reduced sensitivity to DAC nonlinearities

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