KR102583962B1 - 다중 모드를 지원하는 연속시간 델타 시그마 모듈레이터 - Google Patents

다중 모드를 지원하는 연속시간 델타 시그마 모듈레이터 Download PDF

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Abstract

델타 시그마 모듈레이터가 개시된다. 델타 시그마 모듈레이터는, 입력 신호 및 아날로그 신호의 차이를 적분하여 출력하는 루프 필터, 상기 루프 필터에서 출력되는 신호를 양자화하여 출력하는 양자화기 및 상기 양자화기로부터 출력되는 신호를 디지털-아날로그 변환(digital to analog)하여 상기 아날로그 신호를 출력하는 디지털-아날로그 컨버터(Digital to Analog Convertor, DAC)를 포함한다. 따라서, 델타 시그마 모듈레이터에 포함된 루프 필터의 차수 변환이 가능하므로 넓은 샘플링 주파수에서 안정한 출력이 가능할 수 있다.

Description

다중 모드를 지원하는 연속시간 델타 시그마 모듈레이터{CONTINUOUS DELTA-SIGMA MODULATOR FOR SUPPORTING MULTI MODE}
본 발명은 다중 모드를 지원하는 연속시간 델타 시그마 모듈레이터에 관한 것으로, 더욱 상세하게는 차수 변환이 가능한 루프 필터를 사용하여 다중 모드로 동작할 수 있는 연속시간 델타 시그마 모듈레이터에 관한 것이다.
델타 시그마 변조(delta-sigma modultation) 방식은 델타 변조 방식에서 파생된 아날로그투디지털(analog to digital) 또는 디지털투아날로그(digital to analog) 변환방식으로, 안티 앨리어싱(anti-aliasing) 특성과 높은 신호대잡음비(signal to noise ratio, SNR) 특성으로 인하여 3GPP(3rd Generation Partnership Project)의 LTE(Long Term Evolution)나 WIMAX(Worldwide Interoperability for Microwave Access) 등과 같은 무선 통신 시스템의 효율성 향상을 위해 사용되고 있다.
델타 시그마 변조의 원리는 신호의 값을 예측하여 오차를 구한 다음, 누적된 오차를 이용하여 오차를 보정해 나가는 것에 있다. 이에 따르면, 누적 오차 값이 유한할 때 입력 신호의 평균과 출력신호의 평균이 같아질 수 있다.
한편, 송수신 시스템의 수신단에 사용되는 델타 시그마 모듈레이터는 자체의 노이즈 쉐이핑(noise shaping) 특성으로 인하여 다양한 규격에 사용되고 있다. 그러나 이러한 모듈레이터는 설계의 복잡도 및 안정도 유지의 어려움으로 단일 신호 대역폭 및 클록 주파수에서만 제한적으로 동작하는 경우가 일반적이다.
예를 들면, 협소한 대역폭에서 높은 SNR을 요구하는 GSM(Global System for Mobile communication)과 넓은 신호대역폭에서 중간 정도의 SNR을 요구하는 UMTS(Universal Mobile Telecommunications System)에서는 각기 다른 구조와 차수를 갖는 델타 시그마 모듈레이터를 사용하게 된다.
따라서, 시스템에 따라 서로 다른 모듈레이터를 구현해야 하므로 시스템의 크기 및 전력소모가 증가하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 루프 필터를 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 델타 시그마 모듈레이터를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 루프 필터를 제공한다.
여기에서, 루프 필터는 단일 연산 증폭기 및 연산 증폭기와 연결되는 적어도 하나의 커패시터, 적어도 하나의 저항 및 적어도 하나의 스위치를 포함하는 회로(circuit)를 포함하고, 적어도 하나의 스위치의 ON/OFF 조절을 통해 신호 전달 특성이 3차 전달함수를 만족하거나 2차 전달함수를 만족할 수 있다.
여기서, 회로는, 연산 증폭기의 제1 입력단과 연산 증폭기의 출력단 사이에 서로 직렬로 연결된 제1 커패시터, 제2 커패시터 및 제3 커패시터를 포함할 수 있다.
여기서, 회로는, 일단이 루프 필터의 입력 신호가 인가되는 제3 노드와 연결되고, 타단이 연산 증폭기의 제1 입력단과 연결되는 제1 저항, 제1 커패시터와 제2 커패시터 사이의 노드인 제1 노드와 일단이 연결된 제2 저항, 제4 저항 및 제6 저항 및 제2 커패시터와 제3 커패시터 사이의 노드인 제2 노드와 일단이 연결된 제3 저항, 제5저항 및 제7저항을 포함할 수 있다.
여기서, 회로는, 입력 신호를 반전시켜 출력하는 제1 반전회로 및 연산 증폭기의 출력단으로부터 출력되는 신호를 반전시켜 출력하는 제2 반전회로를 포함할 수 있다.
여기서, 제2 저항 및 제3 저항의 타단은 그라운드(ground)에 연결되고, 제4 저항의 타단은 연산 증폭기의 출력단에 연결되고, 제5 저항의 타단은 제2 반전회로의 출력단에 연결되고, 제6 저항의 타단은 제1 반전회로의 출력단에 연결되고, 제7 저항의 타단은 제3 노드와 연결될 수 있다.
여기서, 회로는, 제1 노드와 제6 저항 사이에 연결된 제1 스위치, 제2 노드와 제7 저항 사이에 연결된 제2 스위치, 제1 노드와 연산 증폭기의 입력단에 연결되어 제1 커패시터와 병렬로 구성되는 제3 스위치 및 제1 노드와 제2 저항 사이에 연결된 제4 스위치를 더 포함할 수 있다.
여기서, 회로는, 제1 스위치, 제2 스위치 및 제4 스위치를 ON하고, 제3 스위치를 OFF하여 3차 전달함수를 만족할 수 있다.
여기서, 회로는, 제1 스위치, 제2 스위치 및 제4 스위치를 OFF하고, 제3 스위치를 ON하여 2차 전달함수를 만족할 수 있다.
여기서, 제7 저항은 가변 저항이고, 제7 저항을 조절함으로써 적어도 하나의 스위치 조절에 따른 대역폭 변화를 조절할 수 있다.
여기서, 제1 저항, 제6 저항 및 제7 저항 중 적어도 하나는 가변 저항이고, 제1 저항, 제6 저항 및 제7 저항 중 적어도 하나를 조절함으로써 루프 이득이 변경될 수 있다.
여기서, 제4저항 및 제5 저항은 가변 저항이고, 제4 저항 및 제5 저항의 가변에 의하여 공진 조건이 조절될 수 있다.
여기서, 루프 필터는, 3차 전달함수 또는 2차 전달함수를 만족하도록 적어도 하나의 스위치를 조절하더라도 공진 조건이 유지될 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면은 델타 시그마 모듈레이터를 제공한다.
여기서, 델타 시그마 모듈레이터는 입력 신호 및 아날로그 신호의 차이를 적분하여 출력하는 루프 필터, 루프 필터에서 출력되는 신호를 양자화하여 출력하는 양자화기 및 양자화기로부터 출력되는 신호를 디지털-아날로그 변환(digital to analog)하여 아날로그 신호를 출력하는 디지털-아날로그 컨버터(Digital to Analog Convertor, DAC)를 포함한다.
여기서, 루프 필터는, 단일 연산 증폭기 및 연산 증폭기와 연결되는 적어도 하나의 커패시터, 적어도 하나의 저항 및 적어도 하나의 스위치를 포함하는 회로(circuit)를 포함하고, 적어도 하나의 스위치의 ON/OFF 조절을 통해 신호 전달 특성이 3차 전달함수를 만족하거나 2차 전달함수를 만족할 수 있다.
여기서, 회로는, 연산 증폭기의 제1 입력단과 연산 증폭기의 출력단 사이에 서로 직렬로 연결된 제1 커패시터, 제2 커패시터 및 제3 커패시터를 포함할 수 있다.
여기서, 회로는, 일단이 루프 필터의 입력 신호가 인가되는 제3 노드와 연결되고, 타단이 연산 증폭기의 제1 입력단과 연결되는 제1 저항, 제1 커패시터와 제2 커패시터 사이의 노드인 제1 노드와 일단이 연결된 제2 저항, 제4 저항 및 제6 저항 및 제2 커패시터와 제3 커패시터 사이의 노드인 제2 노드와 일단이 연결된 제3 저항, 제5저항 및 제7저항을 포함할 수 있다.
여기서, 회로는, 입력 신호를 반전시켜 출력하는 제1 반전회로 및 연산 증폭기의 출력단으로부터 출력되는 신호를 반전시켜 출력하는 제2 반전회로를 포함할 수 있다.
여기서, 제2 저항 및 제3 저항의 타단은 그라운드(ground)에 연결되고, 제4 저항의 타단은 연산 증폭기의 출력단에 연결되고, 제5 저항의 타단은 제2 반전회로의 출력단에 연결되고, 제6 저항의 타단은 제1 반전회로의 출력단에 연결되고, 제7 저항의 타단은 제3 노드와 연결될 수 있다.
여기서, 회로는, 제1 노드와 제6 저항 사이에 연결된 제1 스위치, 제2 노드와 제7 저항 사이에 연결된 제2 스위치, 제1 노드와 연산 증폭기의 입력단에 연결되어 제1 커패시터와 병렬로 구성되는 제3 스위치 및 제1 노드와 제2 저항 사이에 연결된 제4 스위치를 더 포함할 수 있다.
여기서, 회로는, 제1 스위치, 제2 스위치 및 제4 스위치를 ON하고, 제3 스위치를 OFF하여 3차 전달함수를 만족할 수 있다.
여기서, 회로는, 제1 스위치, 제2 스위치 및 제4 스위치를 OFF하고, 제3 스위치를 ON하여 2차 전달함수를 만족할 수 있다.
목적을 달성하기 위한 본 발명의 일 측면은 델타 시그마 모듈레이터를 포함하는 통신 단말을 제공한다.
여기서, 델타 시그마 모듈레이터는, 단일 연산 증폭기 및 연산 증폭기와 연결되는 적어도 하나의 커패시터, 적어도 하나의 저항 및 적어도 하나의 스위치를 포함하는 회로(circuit)를 포함하고, 적어도 하나의 스위치의 ON/OFF 조절을 통해 신호 전달 특성이 3차 전달함수를 만족하거나 2차 전달함수를 만족하는 루프 필터를 포함할 수 있다.
여기서, 회로는, 연산 증폭기의 제1 입력단과 연산 증폭기의 출력단 사이에 서로 직렬로 연결된 제1 커패시터, 제2 커패시터 및 제3 커패시터를 포함할 수 있다.
상기와 같은 본 발명에 따른 루프 필터 또는 델타 시그마 모듈레이터를 이용할 경우에는 다중 모드를 지원할 수 있다.
또한, 하나의 연산 증폭기로 구현되므로 전력 소모 및 면적이 절감될 수 있는 장점이 있다.
또한, 차수 변환이 가능하므로 넓은 샘플링 주파수에서 안정한 출력이 가능할 수 있다.
또한, 공진 주파수, 루프 이득, 샘플링 주파수, SNR(Signal to Noise Ratio), 신호 대역폭을 조절하는 것이 자유로울 수 있다.
또한, 차수 조절되더라도, 동일한 공진 조건을 유지할 수 있어 수동 소자의 교체없이 최대의 SNR을 얻을 수 있다.
또한, 능동 소자를 변경하지 않고, 스위치를 이용하여 차수를 변경할 수 있다.
도 1은 본 발명의 일 실시예에 따른 델타 시그마 모듈레이터에 대한 개념도이다.
도 2는 본 발명의 일 실시예에 따른 델타 시그마 모듈레이터에서 DAC를 NRZ 로 구현한 개념도이다.
도 3은 본 발명의 일 실시예에 따른 3차 루프 필터에 대한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 2차 루프 필터에 대한 블록도이다.
도 5는 본 발명의 일 실시예에 따른 델타 시그마 모듈레이터에 대한 개념도이다.
도 6은 본 발명의 일 실시예에 따른 루프 필터에 대한 제1 회로도이다.
도 7은 본 발명의 일 실시예에 따른 루프 필터에 대한 제2 회로도이다.
도 8은 본 발명의 일 실시예에 따른 3차 12MHz의 샘플링 주파수로 동작하는 델타 시그마 모듈레이터에 대한 PSD이다.
도 9는 본 발명의 일 실시예에 따른 2차 6MHz의 샘플링 주파수로 동작하는 델타 시그마 모듈레이터에 대한 PSD이다.
도 10은 본 발명의 일 실시예에 따른 델타 시그마 모듈레이터를 이용하여 샘플링 주파수 변화에 따른 SNR(Signal to Noise Ratio) 변화를 도시한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 델타 시그마 모듈레이터에 대한 개념도이다.
도 1을 참조하면, 델타 시그마 모듈레이터는 루프 필터(loop filter, 10), 합산기(20), 양자화기(quantizer, 30) 및 DAC(디지털-아날로그 컨버터, 40)를 포함할 수 있다.
여기서, 합산기(20)는 외부로부터 입력되는 입력 신호(u)에서 DAC(40)의 출력 신호를 뺀 신호(u')를 루프 필터(10)에 전달할 수 있다.
즉, 입력 신호(u)와, 출력 신호(v)를 다시 아날로그로 변환한 신호 사이의 오차를 루프 필터(10)로 전달함으로써 오차를 루프 필터(10)에서 누적시키고 이를 통하여 오차를 보정할 수 있다.
여기서, 루프 필터(10)는 입력 신호(u)와 아날로그 신호의 차이(u')를 적분하여 출력할 수 있다. 구체적으로 입력 신호(u)와 아날로그 신호의 차이(u')를 오차로 표현할 수 있는데, 하나 이상의 적분기를 통하여 오차를 누적할 수 있다. 이때, 루프 필터(10)는 구현하고자 하는 차수만큼의 적분기를 포함할 수 있다. 예를 들면 2차 루프 필터로 구현한다면 2개의 적분기를 포함할 수 있고, 3차 루프 필터로 구현한다면 3개의 적분기를 포함할 수 있다. 여기서, 루프 필터(10)는 피드백(feed-back) 형태를 갖도록 구현될 수 있으나, 피드 포워드(feed-forward) 형태로 구현될 수도 있다.
여기서, 루프 필터(10)는 차수가 증가할수록 상태 안정이 감소하므로, 조건부 안정(conditionally stable)한 특성을 가질 수 있다. 따라서, 차수가 높아질수록 특정한 샘플링 주파수(Fs) 및 특정한 루프 이득 계수들의 조합을 통해서만 안정적으로 동작할 수 있다. 따라서, 일반적으로는 상태 안정을 유지하기 위해서 고정된 신호 대역폭을 사용할 수 있다.
여기서, 양자화기(30)는 루프 필터(10)에서 출력되는 신호(v')를 양자화하여 출력하는데, 샘플링 주파수(Sampling frequency, Fs)에 따라 양자화할 수 있다. 이때, 양자화기(30)는 루프 필터(10)의 출력 신호(v')를 기준 값과 비교하여 출력 신호(v)를 출력할 수 있다.
여기서, DAC(40)는 양자화기(30)로부터 출력되는 신호(v)를 디지털-아날로그 변환(digital to analog)하여 아날로그 신호를 출력할 수 있고, 1비트 DAC로 구현될 수 있으나, 더 많은 비트로 구현될 수 있고, 비교기를 포함할 수 있다.
한편, DAC에 의해 피드백 되는 구성은, NRZ(Non-return-to-zero) 형태로 구현될 수 있고, RZ(return-to-zero) 형태로 구현될 수 있다.
도 2는 본 발명의 일 실시예에 따른 루프 필터를 포함하는 델타 시그마 모듈레이터에서 DAC를 NRZ(Non-return-to-zero)로 구현한 개념도이다.
도 2를 참조하면, DAC를 NRZ형태로 구현하는 예시를 설명할 수 있다.
도 2에서와 같이 DAC에 의해 피드백되는 구성이 NRZ 형태로 구현되는 경우 초과 루프 지연(excess loop delay, ELD)을 보상하기 위하여, 루프 필터의 출력(v')에 별도의 피드백 루프를 포함할 수 있다.
즉, 입력 신호(u)와 의 오차를 출력하는 합산기(20)에 연결되는 비교기(a1) 이외에 별도의 피드백 루프에 비교기(a2)를 추가적으로 적용하여 구현될 수 있다.
도 1 및 도 2의 경우는 하나의 예시적인 것으로서, 양자화기(30)와 DAC는 구현에 따라 달리 적용될 수 있고, 루프 필터의 적분기들 사이에 추가적인 피드백 루프를 가질 수도 있다. 또한, 출력(v)의 후단에 별도의 디지털 필터(digital filter)를 더 포함하여 구현될 수 있으므로, 본 발명의 일 실시예에 따른 루프 필터를 포함하는 델타 시그마 모듈레이터는 도 1 및 도 2에서의 개념도에 제한하여 해석되어서는 안된다.
다만, 설명의 편의를 위하여 초과 루프 지연을 보상하지 않을 수 있는 RZ(return-to-zero) 형태의 DAC로 구현되는 것을 전제로 설명한다.
도 3은 본 발명의 일 실시예에 따른 3차 루프 필터에 대한 블록도이다. 도 4는 본 발명의 일 실시예에 따른 2차 루프 필터에 대한 블록도이다. 도 5는 본 발명의 일 실시예에 따른 루프 필터를 포함하는 델타 시그마 모듈레이터에 대한 개념도이다.
도 3 내지 도 5를 참조하면, 2차 루프 필터와 3차 루프 필터를 스위칭하는 개념을 설명할 수 있다.
먼저 도 3을 참조하면, 도 1 및 도 2에서의 루프 필터를 3차로 구성하는 경우에 대한 예시를 설명할 수 있다.
여기서 3차 루프 필터(11)는, 제1 적분기(110), 제2 적분기(111) 및 제3 적분기(112)를 포함하여 구현될 수 있으며, 제1 적분기의 출력은 계수 c1을 갖도록 피드포워드(feed-forward) 되어 제2 적분기(111)의 출력과 합산될 수 있다.
또한 제1 적분기(11)의 출력은 계수 c2를 갖도록 피드포워드(feed-forward)되어 제3 적분기(112)의 출력과 합산될 수 있다.
여기서, 3차 루프 필터(11)의 출력은 계수 d를 갖도록 피드백(feed-back)되어 제1 적분기(110)의 출력에 차감될 수 있다.
도 3에 따른 3차 루프 필터(11)의 전달함수(Transfer function, TF3)를 도출하면 다음의 수학식 1과 같다.
위에 수학식 1을 참조하면, 3개의 pole(극점)과 2개의 zero(영점)을 갖는 전달함수(TF3)를 도출할 수 있다.
여기서, 도 3의 블록에 표시된 것과 같이 두개의 스위치를 부가함으로써 적분기 하나를 제거하면, 2개의 pole(극점)을 갖는 2차 루프 필터로 전환할 수 있다.
도 3을 참조하면, 제1 적분기(110)와 병렬로 제1 스위치를 부가하여 제1 적분기(110)를 제거하는데 이용할 수 있고, 제 1적분기(110)의 출력을 제3 적분기(112)의 출력에 피드포워드하는 루프에 제2 스위치를 부가할 수 있다.
제1 스위치를 ON하여 제1 적분기를 제거하고, 제2 스위치를 OFF하여 피드포워드 루프를 제거한 2차 루프 필터(12)는 도 4의 블록도와 같다.
도 4를 참조하면, 2차 루프 필터(12)는 도 3의 제1 적분기(110)가 삭제되어 제2 적분기(111)와 제3 적분기(112)만이 남고 하나의 피드포워드 루프와 하나의 피드백 루프를 갖도록 구성될 수 있다.
도 4에 따른 2차 루프 필터(12)의 전달함수를 구하면 다음의 수학식 2와 같다.
수학식 2를 참조하면, 2개의 극점(pole)과 1개의 영점(zero)을 갖는 전달함수(TF2)를 도출할 수 있다.
도 3 및 도 4에 따른 3차 루프 필터(11) 및 2차 루프 필터(12)를 도 1의 루프 필터(10)에 적용하면 도 5와 같다.
도 5를 참조하면, 도 1의 루프 필터(10)를 앞서 도출한 수학식 1에서의 전달함수(TF3)과 수학식 2에서의 전달함수(TF2)를 갖는 스위칭 회로로 구현할 수 있다.
따라서, 이처럼 차수 변환이 가능한 루프 필터(13)를 이용한다면, 기존의 방식인 적분기 회로를 ON/OFF 하고 이를 보상하기 위하여 계수를 함께 조절하는 것과 비교할 때 스위칭을 통해 간단히 2차와 3차 사이의 차수 변환이 가능할 수 있다.
이하에서 2차 루프 필터와 3차 루프 필터 사이의 모드(차수) 전환 방법에 대하여 더 구체적으로 설명할 수 있다.
도 6은 본 발명의 일 실시예에 따른 루프 필터에 대한 제1 회로도이다. 도 7은 본 발명의 일 실시예에 따른 루프 필터에 대한 제2 회로도이다.
도 6을 참조하면, 루프 필터를 하나의 연산 증폭기로 구현한 회로도를 설명할 수 있다.
일반적으로 3차 루프 필터를 구현할 경우, 세 개의 연산 증폭기를 사용하여 구현될 수 있다. 그러나 세 개의 연산 증폭기를 사용하게 되면 능동 소자인 연산 증폭기로 인하여 전체 회로의 면적 및 전력 소모가 증가하는 문제점이 있다.
따라서, 3차 루프 필터를 하나의 연산 증폭기를 이용하여 구성하는 것이 전력 소모와 회로의 집적에 유리할 수 있다.
도 6을 참조하면, 루프 필터는 단일한 연산 증폭기(132) 및 상기 연산 증폭기와 연결되는 적어도 하나의 커패시터(C1~C3), 적어도 하나의 저항(R1~R7) 및 적어도 하나의 스위치(S1~S4)를 포함하는 회로(circuit)를 포함할 수 있다.
여기서, 연산 증폭기(132)는 제1 입력단과 제2 입력단을 포함하고, 차동 입력되어 차동 증폭기로 동작할 수 있다.
여기서, 루프 필터는 적어도 하나의 스위치의 ON/OFF 조절을 통해 신호 전달 특성이 3차 전달함수를 만족하거나 2차 전달함수를 만족할 수 있다.
구체적으로, 회로는, 연산 증폭기(132)의 제1 입력단과 연산 증폭기(132)의 출력단(Vo) 사이에 서로 직렬로 연결된 제1 커패시터(C1), 제2 커패시터(C2) 및 제3 커패시터(C3)를 포함할 수 있다.
여기서, 회로는, 일단이 루프 필터의 입력 신호가 인가되는 제3 노드(VI)와 연결되고, 타단이 연산 증폭기(132)의 제1 입력단과 연결되는 제1 저항(R1), 제1 커패시터(C1)와 제2 커패시터(C2) 사이의 노드인 제1 노드(Vx)와 일단이 연결된 제2 저항(R2), 제4 저항(R4) 및 제6 저항(R6), 및 제2 커패시터(C2)와 제3 커패시터(C3) 사이의 노드인 제2 노드(Vy)와 일단이 연결된 제3 저항(R3), 제5저항 및 제7저항을 포함할 수 있다.
여기서, 회로는, 입력 신호를 반전시켜 출력하는 제1 반전회로(130) 및 연산 증폭기(132)의 출력단(Vo)으로부터 출력되는 신호를 반전시켜 출력하는 제2 반전회로(131)를 포함할 수 있다.
여기서, 제1 반전회로(130)와 제2 반전회로(131)는 루프 필터 내부에서 음(negative)의 신호를 제공할 수 있다.
여기서, 제2 저항(R2) 및 제3 저항(R3)의 타단은 그라운드(ground)에 연결되고, 제4 저항(R4)의 타단은 연산 증폭기(132)의 출력단(Vo)에 연결되고, 제5 저항(R5)의 타단은 제2 반전회로(131)의 출력단에 연결되고, 제6 저항(R6)의 타단은 제1 반전회로(130)의 출력단에 연결되고, 제7 저항(R7)의 타단은 제3 노드(VI)와 연결될 수 있다.
여기서, 회로는, 제1 노드(Vx)와 제6 저항(R6) 사이에 연결된 제1 스위치(S1), 제2 노드(Vy)와 제7 저항(R7) 사이에 연결된 제2 스위치(S2), 제1 노드(Vx)와 연산 증폭기(132)의 입력단에 연결되어 제1 커패시터(C1)와 병렬로 구성되는 제3 스위치(S3) 및 제1 노드(Vx)와 제2 저항(R2) 사이에 연결된 제4 스위치(S4)를 더 포함할 수 있다.
여기서, 회로는, 제1 스위치(S1), 제2 스위치(S2) 및 제4 스위치(S4)를 ON하고, 제3 스위치(S3)를 OFF하여 3차 전달함수를 만족할 수 있다.
여기서, 회로는, 제1 스위치(S1), 제2 스위치(S2) 및 제4 스위치(S4)를 OFF하고, 제3 스위치(S3)를 ON하여 2차 전달함수를 만족할 수 있다.
구체적으로 도 7을 참조하면, 제1 스위치(S1)를 OFF하여 제6 저항(R6) 및 제1 반전회로(130)를 회로에서 제거할 수 있고, 제2 스위치(S2)를 OFF하여 제7 저항(R7)을 제거할 수 있다.
또한, 제3 스위치(S3)를 ON하면 제1 커패시터(C1)의 영향을 제거할 수 있다.
또한, 제4 스위치(S4)를 OFF하면, 제2 저항(R2)를 제거할 수 있다.
즉, 도 6 및 도 7을 정리하면, 하나의 연산 증폭기(132)로 구현된 3차 루프 필터에 대하여 적어도 하나 이상의 스위치를 추가함으로써 일부 수동소자들을 회로 내에서 제거할 수 있고, 그 결과 2차 루프 필터로 동작하게 할 수 있다.
먼저, 도 6에 따른 3차 루프 필터를 해석하는데 있어서, 계산 및 해석의 용이함을 위하여 각 커패시터는의 관계에 있다고 정의하고, 각각의 저항은 및 의 관계에 있다고 정의한다.
위에 정의된 관계를 기초로, 도 6에 따른 3차 루프 필터의 전달함수(TF3, proposed)는 다음의 수학식 3과 같이 도출될 수 있다.
또한, 도 6에 따른 3차 루프 필터의 공진 조건(Resonating condition)은 다음의 수학식 4와 같이 도출될 수 있다.
한편, 위에 정의된 커패시터 상호간 관계 및 저항 상호간 관계를 기초로 도 7에 따른 2차 루프 필터의 전달함수(TF2, proposed)는 다음의 수학식 5와 같이 도출될 수 있다.
또한, 도 7에 따른 2차 루프 필터의 공진 조건은 다음의 수학식 6과 같이 도출될 수 있다.
수학식 4와 수학식 6을 상호 비교하면, 제4저항(R4) 및 제5 저항(R5)은 가변 저항이고, 제4 저항(R4) 및 제5 저항(R5)의 가변에 의하여 공진 조건이 조절될 수 있다.
또한, 3차 전달함수 또는 2차 전달함수를 만족하도록 적어도 하나의 스위치를 조절하더라도 공진 조건이 유지될 수 있음을 확인할 수 있다.
공진 조건은 잡음 전달 함수(noise transfer function, NTF)에서 영점(zero)의 위치를 조절하는 역할을 수행하므로, 공진 조건을 유지할 수 있다는 것은 델타 시그마 모듈레이터가 특정한 신호 대역폭에 대하여 최대의 신호대잡음비(SNR)를 가질 수 있다는 의미가 될 수 있다.
구체적으로, 루프 필터의 차수 변환시 공진 조건도 변화될 경우, 최대의 신호대잡음비를 얻으려면 다른 수동 소자들의 값을 재조정해야 하고 따라서 전체 회로 면적 및 전력 소모의 증가를 피할 수 없게 될 수 있다. 그러나, 공진 조건이 유지된다면, 별도의 수동 소자 값의 재조정없이 최대의 신호대잡음비(SNR)를 가질 수 있다.
또한, 위에서 설명한 2차 루프 필터와 3차 루프필터의 신호 대역폭(bandwidth)은 공진 주파수를 통해 조절할 수 있다.
2차 루프 필터와 3차 루프 필터의 공진 주파수는 각각의 전달함수의 분모가 0이 되는 조건에서 도출될 수 있고, 그에 따른 2차 루프 터와 3차 루프 필터의 공진 주파수 비(S)는 다음의 수학식 7과 같이 도출될 수 있다.
수학식 7을 참조하면, 여기서 공진 주파수 비(S)의 루트 내에서의 분자와 분모는 각각 도 7 및 도 6에서의 제3 저항(R3) 및 제5 저항(R5)의 컨덕턴스(conductance) 및 제3 저항(R3), 제5 저항(R5) 및 제7 저항(R7)의 컨덕턴스(conductance)에 해당한다.
이에 따르면, 도 7에서의 2차 루프 필터는 도 6에서의 루프 필터와 비교할 때 제7 저항(R7)으로 인하여 대역폭의 차이가 발생하고 있고, 제7 저항(R7)이 제거된 만큼 2차 루프 필터의 대역폭이 감소할 수 있다. 따라서, 3차 루프 필터의 대역폭과의 관계에서 제7 저항(R7)은 가변 저항이고, 제7 저항(R7)을 조절함으로써 차수 변환에 따른 대역폭 변화를 조절할 수 있다.
한편, 3차 루프 필터를 스위칭하여 2차 루프 필터로 변경하는 경우, 차수 변경에 따라 안정조건이 변경되므로 안정도가 문제될 수 있다.
일반적으로, 델타 시그마 모듈레이터의 안정도를 유지하기 위하여 피드백되는 DAC의 계수를 변경하거나, 수동 소자의 값을 변경함으로써 안정도를 유지할 수 있다.
그러나, 본 발명에 따른 스위칭을 통해 차수 변환이 가능한 루프 필터는 안정도를 유지하기 위하여 루프 이득을 조절할 수 있다. 구체적으로, 2차 루프 필터는 3차 루프 필터보다 비교적 안정하므로, 3차 루프 필터의 안정도를 먼저 만족하도록 하고, 그 뒤에 변환되는 2차 루프 필터의 루프 이득을 조절하면, 차수 변환 전후 모두에 대하여 델타 시그마 모듈레이터의 안정도를 유지할 수 있다.
구체적으로, 본 발명에 따른 도 6의 3차 루프 필터와 도 7의 2차 루프 필터의 루프 이득 비율(LGR, loop gain ratio)은 다음의 수학식 8과 같이 도출될 수 있다.
여기서, 루프 이득 비율(LGR)의 분자는 앞에서 수학식 5에 따른 2차 루프 필터의 전달함수 분자의 1차항이며, 분모는 앞에서 수학식 3에 따른 3차 루프 필터의 전달함수 분자의 2차항에 해당한다.
따라서 본 발명의 일 실시예에 따른 루프 필터는 제1 저항(R1), 제6 저항(R6) 및 제7 저항(R7) 중 적어도 하나는 가변 저항이고, 제1 저항(R1), 제6 저항(R6) 및 제7 저항(R7) 중 적어도 하나를 조절함으로써 루프 이득이 변경될 수 있다. 이때문에 차수 변환되더라도 높은 안정도를 유지할 수 있는 장점이 있다.
도 8은 본 발명의 일 실시예에 따른 3차 12MHz의 샘플링 주파수로 동작하는 델타 시그마 모듈레이터에 대한 PSD(Power Spectral Density)이다. 도 9는 본 발명의 일 실시예에 따른 2차 6MHz의 샘플링 주파수로 동작하는 델타 시그마 모듈레이터에 대한 PSD이다. 도 10은 본 발명의 일 실시예에 따른 델타 시그마 모듈레이터를 이용하여 샘플링 주파수 변화에 따른 SNR(Signal to Noise Ratio) 변화를 도시한 그래프이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 루프 필터를 포함하는 델타 시그마 모듈레이터는 3차 루프 필터로 동작시킬 경우, 60dB/decade의 노이즈 쉐이핑(noise shaping) 기울기를 가지고 동작하는 것을 확인할 수 있다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 루프 필터를 포함하는 델타 시그마 모듈레이터는 2차 루프 필터로 동작시킬 경우, 40dB/decade의 노이즈 쉐이핑 기울기를 가지고 동작하는 것을 확인할 수 있다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 루프 필터를 포함하는 델타 시그마 모듈레이터를 3차 루프 필터와 2차 루프 필터로 각각 변환하고, 그에 따른 샘플링 주파수 변화와 SNR을 측정한 결과를 확인할 수 있다.
3차 루프 필터로 동작시키면, 샘플링 주파수가 6MHz 이하에서 안정도가 떨어져 SNR이 급격히 감소하는 것을 확인할 수 있다. 반면, 2차 루프 필터로 동작시킨 것은 샘플링 주파수가 6MHz 이하에서도 비교적 안정적으로 SNR이 측정되는 것을 확인할 수 있고, 따라서, 이와 같이 샘플링 주파수가 낮은 범위에서는 2차 루프 필터로 동작시키고 샘플링 주파수가 높은 범위에서는 3차 루프 필터로 동작시킴으로써 넓은 샘플링 주파수 영역에서 안정적으로 델타 시그마 모듈레이터를 동작시킬 수 있게 된다.
상기에서 살펴본 차수 변환이 가능한 루프 필터를 포함한 델타 시그마 모듈레이터는 다양한 분야에 적용할 수 있다. 예를 들어, 협소한 대역폭에 높은 SNR을 요구하는 GSM(global system for mobile communication) 방식은, 협소한 대역폭에 2차 루프 필터로 동작시키고, 높은 SNR을 얻기 위하여 샘플링 주파수를 높여 높은 SNR을 얻을 수 있다.
한편, 넓은 대역폭의 신호를 처리하기 위해서는 3차 루프 필터로 동작시키고 특히, UMTS 방식에서는 GSM보다 낮은 SNR을 요구하기 때문에 3차 루프 필터로 동작시키면 샘플링 주파수의 요구사항이 더 완화될 수 있다.
이처럼, 각기 다른 대역폭과 SNR을 요구하는 시스템에 루프 필터의 차수를 유동적으로 변환시킴으로써 본 발명의 일 실시예에 따른 델타 시그마 모듈레이터를 적용시킬 수 있다.
또한, 일반적인 델타 시그마 모듈레이터의 경우 안정적으로 동작하는 샘플링 주파수의 범위는 2배 이내인 것이 보통이다. 그러나, 본 발명에 따른 차수 변환이 가능한 루프 필터를 포함하여 델타 시그마 모듈레이터가 구현되는 경우, 높은 샘플링 주파수가 요구되면 3차 루프 필터로 동작시켜 넓은 대역폭에 높은 SNR을 갖는 펄스를 생성할 수 있다. 반면에 낮은 샘플링 주파수가 요구되는 경우, 2차 루프 필터로 동작시켜 좁은 대역폭에 낮은 SNR을 갖는 펄스를 생성할 수 있다. 여기서, 차수를 2차 루프 필터로 변환시에는 회로의 안정도를 유지하기 위해 앞에서 설명한 것과 같이 루프 이득을 조절하여 해결할 수 있다.
이처럼, 루프 필터의 차수 변환을 동적으로 수행하여 넓은 범위의 샘플링 주파수에 대해서도 안정적으로 동작하는 델타 시그마 모듈레이터를 구현할 수 있다.
한편, 본 발명의 일 실시예에 따른 델타 시그마 모듈레이터는 통신 시스템의 수신단에서 주로 사용될 수 있고, 따라서, 통신 시스템을 구성하는 통신 단말에 포함될 수 있다.
여기서 통신 단말의 예를 들면, 통신 가능한 데스크탑 컴퓨터(desktop computer), 랩탑 컴퓨터(laptop computer), 노트북(notebook), 스마트폰(smart phone), 태블릿 PC(tablet PC), 모바일폰(mobile phone), 스마트 워치(smart watch), 스마트 글래스(smart glass), e-book 리더기, PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 디지털 카메라(digital camera), DMB(digital multimedia broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), PDA(Personal Digital Assistant) 등일 수 있다.
본 발명에 따른 방법들은 다양한 컴퓨터 수단을 통해 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 본 발명을 위해 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.
컴퓨터 판독 가능 매체의 예에는 롬(ROM), 램(RAM), 플래시 메모리(flash memory) 등과 같이 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함될 수 있다. 프로그램 명령의 예에는 컴파일러(compiler)에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터(interpreter) 등을 사용해서 컴퓨터에 의해 실행될 수 있는 고급 언어 코드를 포함할 수 있다. 상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 적어도 하나의 소프트웨어 모듈로 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
또한, 상술한 방법 또는 장치는 그 구성이나 기능의 전부 또는 일부가 결합되어 구현되거나, 분리되어 구현될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 단일 연산 증폭기; 및
    상기 연산 증폭기와 연결되는 적어도 하나의 커패시터, 적어도 하나의 저항 및 적어도 하나의 스위치를 포함하는 회로(circuit)를 포함하고,
    상기 적어도 하나의 스위치의 ON/OFF 조절을 통해 신호 전달 특성이 3차 전달함수를 만족하거나 2차 전달함수를 만족하는 루프 필터로서,
    상기 회로는,
    상기 루프 필터의 입력 신호를 반전시켜 출력하는 제1 반전회로; 및
    상기 연산 증폭기의 출력단으로부터 출력되는 신호를 반전시켜 출력하는 제2 반전회로를 포함하는, 루프 필터.
  2. 청구항 1에서,
    상기 회로는,
    상기 연산 증폭기의 제1 입력단과 상기 연산 증폭기의 출력단 사이에 서로 직렬로 연결된 제1 커패시터, 제2 커패시터 및 제3 커패시터를 더 포함하는, 루프 필터.
  3. 청구항 2에서,
    상기 회로는,
    일단이 상기 루프 필터의 입력 신호가 인가되는 제3 노드와 연결되고, 타단이 상기 연산 증폭기의 제1 입력단과 연결되는 제1 저항;
    상기 제1 커패시터와 상기 제2 커패시터 사이의 노드인 제1 노드와 일단이 연결된 제2 저항, 제4 저항 및 제6 저항; 및
    상기 제2 커패시터와 상기 제3 커패시터 사이의 노드인 제2 노드와 일단이 연결된 제3 저항, 제5저항 및 제7저항을 더 포함하는, 루프 필터.
  4. 청구항 3에서,
    상기 제2 저항 및 상기 제3 저항의 타단은 그라운드(ground)에 연결되고,
    상기 제4 저항의 타단은 상기 연산 증폭기의 출력단에 연결되고,
    상기 제5 저항의 타단은 상기 제2 반전회로의 출력단에 연결되고,
    상기 제6 저항의 타단은 상기 제1 반전회로의 출력단에 연결되고,
    상기 제7 저항의 타단은 상기 제3 노드와 연결되는, 루프 필터.
  5. 청구항 4에서,
    상기 회로는,
    상기 제1 노드와 상기 제6 저항 사이에 연결된 제1 스위치;
    상기 제2 노드와 상기 제7 저항 사이에 연결된 제2 스위치;
    상기 제1 노드와 상기 연산 증폭기의 제1 입력단에 연결되어 상기 제1 커패시터와 병렬로 구성되는 제3 스위치; 및
    상기 제1 노드와 상기 제2 저항 사이에 연결된 제4 스위치를 더 포함하는, 루프 필터.
  6. 청구항 5에서,
    상기 회로는,
    상기 제1 스위치, 상기 제2 스위치 및 상기 제4 스위치를 ON하고, 상기 제3 스위치를 OFF하여 상기 3차 전달함수를 만족하는, 루프 필터.
  7. 청구항 5에서,
    상기 회로는,
    상기 제1 스위치, 상기 제2 스위치 및 상기 제4 스위치를 OFF하고, 상기 제3 스위치를 ON하여 상기 2차 전달함수를 만족하는, 루프 필터.
  8. 청구항 5에서,
    상기 제7 저항은 가변 저항이고,
    상기 제7 저항을 조절함으로써 상기 적어도 하나의 스위치 조절에 따른 대역폭 변화를 조절하는, 루프 필터.
  9. 청구항 5에서,
    상기 제1 저항, 상기 제6 저항 및 상기 제7 저항 중 적어도 하나는 가변 저항이고,
    상기 제1 저항, 상기 제6 저항 및 상기 제7 저항 중 적어도 하나를 조절함으로써 루프 이득이 변경되는, 루프 필터.
  10. 청구항 5에서,
    상기 제4저항 및 상기 제5 저항은 가변 저항이고,
    상기 제4 저항 및 상기 제5 저항의 가변에 의하여 공진 조건이 조절되는, 루프 필터.
  11. 청구항 10에서,
    상기 루프 필터는,
    상기 3차 전달함수 또는 상기 2차 전달함수를 만족하도록 상기 적어도 하나의 스위치를 조절하더라도 공진 조건이 유지되는, 루프 필터.
  12. 입력 신호 및 아날로그 신호의 차이를 적분하여 출력하는 루프 필터;
    상기 루프 필터에서 출력되는 신호를 양자화하여 출력하는 양자화기; 및
    상기 양자화기로부터 출력되는 신호를 디지털-아날로그 변환(digital to analog)하여 상기 아날로그 신호를 출력하는 디지털-아날로그 컨버터(Digital to Analog Convertor, DAC)를 포함하고,
    상기 루프 필터는,
    단일 연산 증폭기; 및
    상기 연산 증폭기와 연결되는 적어도 하나의 커패시터, 적어도 하나의 저항 및 적어도 하나의 스위치를 포함하는 회로(circuit)를 포함하고,
    상기 적어도 하나의 스위치의 ON/OFF 조절을 통해 신호 전달 특성이 3차 전달함수를 만족하거나 2차 전달함수를 만족하며,
    상기 회로는,
    상기 입력 신호를 반전시켜 출력하는 제1 반전회로; 및
    상기 연산 증폭기의 출력단으로부터 출력되는 신호를 반전시켜 출력하는 제2 반전회로를 포함하는, 델타 시그마 모듈레이터.
  13. 청구항 12에서,
    상기 회로는,
    상기 연산 증폭기의 제1 입력단과 상기 연산 증폭기의 출력단 사이에 서로 직렬로 연결된 제1 커패시터, 제2 커패시터 및 제3 커패시터를 더 포함하는, 델타 시그마 모듈레이터.
  14. 청구항 13에서,
    상기 회로는,
    일단이 상기 루프 필터의 입력 신호가 인가되는 제3 노드와 연결되고, 타단이 상기 연산 증폭기의 제1 입력단과 연결되는 제1 저항;
    상기 제1 커패시터와 상기 제2 커패시터 사이의 노드인 제1 노드와 일단이 연결된 제2 저항, 제4 저항 및 제6 저항; 및
    상기 제2 커패시터와 상기 제3 커패시터 사이의 노드인 제2 노드와 일단이 연결된 제3 저항, 제5저항 및 제7저항을 더 포함하는, 델타 시그마 모듈레이터.
  15. 청구항 14에서,
    상기 제2 저항 및 상기 제3 저항의 타단은 그라운드(ground)에 연결되고,
    상기 제4 저항의 타단은 상기 연산 증폭기의 출력단에 연결되고,
    상기 제5 저항의 타단은 상기 제2 반전회로의 출력단에 연결되고,
    상기 제6 저항의 타단은 상기 제1 반전회로의 출력단에 연결되고,
    상기 제7 저항의 타단은 상기 제3 노드와 연결되는, 델타 시그마 모듈레이터.
  16. 청구항 15에서,
    상기 회로는,
    상기 제1 노드와 상기 제6 저항 사이에 연결된 제1 스위치;
    상기 제2 노드와 상기 제7 저항 사이에 연결된 제2 스위치;
    상기 제1 노드와 상기 연산 증폭기의 제1 입력단에 연결되어 상기 제1 커패시터와 병렬로 구성되는 제3 스위치; 및
    상기 제1 노드와 상기 제2 저항 사이에 연결된 제4 스위치를 더 포함하는, 델타 시그마 모듈레이터.
  17. 청구항 16에서,
    상기 회로는,
    상기 제1 스위치, 상기 제2 스위치 및 상기 제4 스위치를 ON하고,
    상기 제3 스위치를 OFF하여 상기 3차 전달함수를 만족하는, 델타 시그마 모듈레이터.
  18. 청구항 16에서,
    상기 회로는,
    상기 제1 스위치, 상기 제2 스위치 및 상기 제4 스위치를 OFF하고,
    상기 제3 스위치를 ON하여 상기 2차 전달함수를 만족하는, 델타 시그마 모듈레이터.
  19. 델타 시그마 모듈레이터를 포함하는 통신 단말에서,
    상기 델타 시그마 모듈레이터는,
    단일 연산 증폭기; 및 상기 연산 증폭기와 연결되는 적어도 하나의 커패시터, 적어도 하나의 저항 및 적어도 하나의 스위치를 포함하는 회로(circuit)를 포함하고, 상기 적어도 하나의 스위치의 ON/OFF 조절을 통해 신호 전달 특성이 3차 전달함수를 만족하거나 2차 전달함수를 만족하는 루프 필터를 포함하며,
    상기 회로는,
    상기 루프 필터의 입력 신호를 반전시켜 출력하는 제1 반전회로; 및
    상기 연산 증폭기의 출력단으로부터 출력되는 신호를 반전시켜 출력하는 제2 반전회로를 포함하는, 통신 단말.
  20. 청구항 19에서,
    상기 회로는,
    상기 연산 증폭기의 제1 입력단과 상기 연산 증폭기의 출력단 사이에 서로 직렬로 연결된 제1 커패시터, 제2 커패시터 및 제3 커패시터를 더 포함하는, 통신 단말.
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