JP6945331B2 - アナログ・ディジタル変換器およびミリ波レーダシステム - Google Patents
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Description
《ミリ波レーダシステムの概略》
図1は、本発明の実施の形態1によるミリ波レーダシステムの主要部の構成例を示す概略図である。図1に示すミリ波レーダシステムは、ベースバンドユニットBBUと、高周波ユニットRFUと、ロウパスフィルタLPFと、送信アンテナANTtと、n個(nは1以上の整数)の受信アンテナANTr[1]〜ANTr[n]とを備える。高周波ユニットRFUは、高周波帯域での各種信号処理を行い、送信回路として、変調器MOD、発振器OSCおよびパワーアンプPAを備え、受信回路として、n個のミキサMIX[1]〜MIX[n]およびn個のアンプIA[1]〜IA[n]を備える。
図19は、MASH型シグマデルタADCの基本構成例および動作例を示す回路ブロック図である。図19に示すMASH型シグマデルタADCは、複数段(ここでは2段)の変調器(シグマデルタ型変調器)SDM1’,SDM2’と、ノイズキャンセル回路NCU’とを備え、アナログ信号となる外部入力信号SIが入力され、ディジタル信号となる外部出力信号SOを出力する。1段目の変調器SDM1’は、アナログ加減算器AS11と、アナログ積分器ユニットINTU1と、量子化器QT1と、ディジタル・アナログ変換回路DAC11,DAC12とを備える。
図2は、本発明の実施の形態1によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図2に示すMASH型シグマデルタADCは、複数段(ここでは2段)の変調器(シグマデルタ型変調器)SDM1,SDM2と、ノイズキャンセル回路NCUとに加えて、キャリブレーション回路を備える。キャリブレーション回路は、プローブ信号生成回路XGと、複数(ここでは2個)の適応フィルタAF1,AF2と、複数(ここでは2個)のディジタル加減算器DAS41,DAS42とを備える。
図3は、図2におけるアナログ積分器ユニットの構成例を示す回路ブロック図である。図3に示すアナログ積分器ユニットINTUは、例えば、2個(すなわち2次)のアナログ積分器AINT1,AINT2と、アナログ加減算器ASi1,ASi2と、ディジタル・アナログ変換回路DACiと、複数のアンプ回路(α1,α2,β1)とを備える。アナログ積分器AINT1には、図2のアナログ加減算器AS11(またはAS21)からの信号が入力される。ディジタル・アナログ変換回路DACiには、図2の出力信号S11(または出力信号S21)が入力される。
図6は、図2におけるアナログ加減算器の構成例を示す回路ブロック図である。図6に示すアナログ加減算器ASは、入力抵抗Ri1,Ri2と、帰還抵抗Rfと、オペアンプOPAMPとを備える。入力信号(電圧信号)Vi1,Vi2は、それぞれ、入力抵抗Ri1,Ri2によって電流に変換され、その合計電流が帰還抵抗Rfによって電圧に変換される。その結果、入力信号Vi1,Vi2の加算結果が出力信号Voとして得られる。実際には、このようなシングルエンド型ではなく、差動型で構成される場合が多い。この場合、逆極性の入力信号(−Vi2等)も存在し、それを用いることで減算を行うことができる。
なお、帰還抵抗Rfを帰還容量に置換すれば、加算と積分を一つのオペアンプOPAMPで実現することも可能である。すなわち、このような構成によって、図2のアナログ加減算器AS11およびアナログ積分器ユニットINTU1や、アナログ加減算器AS21およびアナログ積分器ユニットINTU2を実現することも可能である。また、オペアンプOPAMPを用いずに、抵抗素子と容量素子で構成したパッシブな加算器、減算器を用いてもよい。その場合は、利得<1となるため、他の回路ブロックで利得を補償する必要がある。さらに、スイッチトキャパシタを用いて、離散時間型の加減算器や、離散時間型の加減算器および積分器を構成することも可能である。
図7(a)および図7(b)は、図2における適応フィルタの動作例を示す説明図である。図8は、図2における適応フィルタの構成例を示すブロック線図である。図7(a)において、適応フィルタAF1は、プローブ信号Xに応じた変調器SDM1(量子化器QT1)の出力信号S11と、自身の出力信号S13との誤差となる誤差信号E1に基づき、LMSアルゴリズムを用いて誤差信号E1がゼロに近づくように自身のフィルタ係数(タップ係数)を探索する。具体的には、変調器SDM1のプローブ信号Xに応じた出力信号S11は、“H1A_R(f)・X”となり、伝達関数H1A_R(f)は、“a0z−0+a1z−1+a2z−2+a3z−3”で表すことができる。一方、適応フィルタAF1の出力信号S13は、“a0 (D)z−0+a1 (D)z−1+a2 (D)z−2+a3 (D)z−3”で定められる。適応フィルタAF1は、“a0=a0 (D)”,“a1=a1 (D)”,“a2=a2 (D)”,“a3=a3 (D)”となるようなa0 (D),a1 (D),a2 (D),a3 (D)を探索する。
図9は、図2のアナログ・ディジタル変換器を変形した概略構成例および動作例を示す回路ブロック図である。図9に示すアナログ・ディジタル変換器は、図2のアナログ・ディジタル変換器と比較して、ノイズキャンセルフィルタNCF1の入力信号が誤差信号E1となっており、ノイズキャンセルフィルタNCF2の入力が誤差信号E2となっている。図2の構成例の場合、ノイズキャンセルフィルタNCF1の入力信号S11には、“H1A_R(f)・X”の成分が含まれており、ノイズキャンセルフィルタNCF2の入力信号S21には、“H2A_R(f)・X”の成分が含まれている。これらの成分は、量子化誤差Q1と同様に、ディジタル加減算器DAS31でキャンセルされることになる。
以上、実施の形態1の方式を用いることで、アナログ積分器等に特性ばらつきが生じた場合であっても量子化誤差Q1がキャンセルすることが可能になり、高分解能なアナログ・ディジタル変換器が実現可能になる。この際には、図21に示した比較例の方式と異なり、各変調器SDM1,SDM2の出力信号をそれぞれ観測することで、1個の観測結果から1個のノイズキャンセルフィルタの調整を行うことができる。その結果、調整処理が簡素化され、解を容易に得ることや、解の精度(言い換えれば適応フィルタAF1,AF2の探索精度)を高めること等が可能になる。
《アナログディジタル変換器(実施の形態2)の概略》
図10は、本発明の実施の形態2によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図10に示すMASH型シグマデルタADCは、図2の構成例と比較して、変調器SDM1内のディジタル・アナログ変換回路DAC13およびアナログ加減算器AS12がディジタル加減算器DAS12に置き換わっている。これにより、プローブ信号Xは、量子化器QT1の出力信号に、ディジタル加減算器DAS12を介して注入される。すなわち、図2の構成例と図10の構成例は、プローブ信号Xをアナログ信号で注入するかディジタル信号で注入するかの違いとなる。
実施の形態2の方式を用いても、実施の形態1で述べた各種効果と同様の効果が得られる。また、図2の構成例と比較して、アナログ加減算器AS12が不要となるため、電力を低減でき、かつ、アナログ加減算器AS12の利得不足や帯域不足にともなう加算値の誤差がないため、適応フィルタAF1,AF2による探索精度が良くなる場合がある。ただし、図2の構成例と比較して、ディジタル・アナログ変換回路DAC11,DAC12に特殊な構成が必要とされる場合があり、この観点では、図2の構成例の方が望ましい。
《アナログディジタル変換器(実施の形態3)の概略》
図11は、本発明の実施の形態3によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図11に示すMASH型シグマデルタADCは、図2の構成例と比較して、変調器SDM2内のアナログ加減算器AS21がアナログ加減算器AS21aに置き換わり、変調器SDM1内のディジタル・アナログ変換回路DAC12を介したアナログ加減算器AS21への信号パスが削除されている。すなわち、変調器SDM1から変調器SDM2内のアナログ加減算器AS21aへの信号パスは、アナログ積分器ユニットINTU1の出力信号のみとなっている。
実施の形態3の方式を用いても、実施の形態1で述べた各種効果と同様の効果が得られる。また、図2の構成例と比較して、ディジタル・アナログ変換回路DAC12が不要となるため、回路面積の低減等が図れる。さらに、変調器SDM2への入力(すなわち回路構成)に柔軟性を持たせることが可能になる。すなわち、変調器SDM2への入力は、実施の形態1の場合のような量子化誤差Q1やプローブ信号Xそのものである必要はなく、量子化誤差Q1やプローブ信号Xに何らかの伝達関数HPRE(f)が乗算された信号であってもよい。
《アナログディジタル変換器(実施の形態4)の概略》
図12は、本発明の実施の形態4によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図12に示すMASH型シグマデルタADCは、図2の構成例と比較して、次の3点が異なっている。1点目として、変調器SDM1内のアナログ加減算器AS11がアナログ加減算器AS11aに置き換えられ、変調器SDM2内のアナログ加減算器AS21がアナログ加減算器AS21aに置き換えられる。
実施の形態4の方式を用いても、実施の形態1で述べた各種効果と同様の効果が得られる。また、プローブ信号Xの注入は、別途設けた1ビットのディジタル・アナログ変換回路DAC14,DAC15を介して行われるため、実施の形態2の図10の場合のように、ディジタル・アナログ変換回路DAC11,DAC12に特殊な構成を用いる必要はなく、元々の構成をそのまま用いることができる。さらに、アナログ加減算器AS11a,AS21aは、例えば、図6において、入力抵抗(図示しないRi3に相当)を追加することで実現できるため、これに伴う面積オーバヘッドも小さい。ただし、ディジタル・アナログ変換回路DAC14,DAC15と、ディジタル・アナログ変換回路DAC11,DAC12との間に利得ミスマッチがあると、適応フィルタAF1,AF2による探索精度が低下する恐れがあるため、この観点からは、図10の構成例の方が望ましい場合がある。
《アナログディジタル変換器(実施の形態5)の概略》
図13は、本発明の実施の形態5によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図13に示すMASH型シグマデルタADCは、実施の形態2の図10の構成例と、実施の形態3の図11の構成例とを組み合わせたような構成となっている。すなわち、図10の場合と同様に、プローブ信号Xは、量子化器QT1の出力信号にディジタル加減算器DAS12を介して注入され、図11の場合と同様に、変調器SDM2のアナログ加減算器AS21aには、アナログ積分器ユニットINTU1の出力信号S14が入力される。
実施の形態5の方式を用いることで、実施の形態2および実施の形態3の場合と同様の効果が得られる。
《アナログディジタル変換器(実施の形態6)の概略》
図14は、本発明の実施の形態6によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図14に示すMASH型シグマデルタADCは、実施の形態3の図11の構成例と、実施の形態4の図12の構成例とを組み合わせたような構成となっている。すなわち、図11の場合と同様に、変調器SDM2のアナログ加減算器AS21aには、アナログ積分器ユニットINTU1の出力信号S14が入力され、図12の場合と同様に、プローブ信号Xは、変調器SDM1の入力部分のアナログ加減算器AS11aにディジタル・アナログ変換回路DAC14を介して注入される。この場合、出力信号S14には、プローブ信号Xの成分が含まれるため、図12の場合のように、変調器SDM2の入力部分のアナログ加減算器AS21aにプローブ信号Xを、別途、注入する必要はない。
実施の形態6の方式を用いることで、実施の形態3および実施の形態4の場合と同様の効果が得られる。
《アナログディジタル変換器(実施の形態7)の概略》
図15は、本発明の実施の形態7によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図15に示すMASH型シグマデルタADCは、実施の形態1の図2の構成例と比較して、アナログ積分器ユニットINTU1,INTU2が、それぞれ、アナログ積分器ユニットINTU1a,INTU2aに置き換えられ、さらに、調整回路PCC1,PCC2が追加された構成となっている。
実施の形態7の方式を用いても、実施の形態1で述べた各種効果と同様の効果が得られる。また、アナログ積分器ユニットINTU1a,INTU2aの特性ばらつきを予め定めた範囲内に収めることが可能になるため、ADCの周波数特性(すなわち、外部入力信号SIから外部出力信号SOへの伝達関数)を最適に調整することが可能になる。その結果、例えば、図1のミリ波レーダシステムのように、複数のアナログ・ディジタル変換器ADC[1]〜ADC[n]を備えるシステムにおいて、複数のADC間の周波数特性のミスマッチを低減でき、レーダとしての精度の向上等が図れる。なお、各アナログ積分器ユニットINTU1a,INTU2aの回路パラメータの調整は、図21の場合のような外部出力信号SOではなく、各変調器SDM1,SDM2の出力信号を観測することで行われるため、調整の容易化や調整精度の向上等も図れる。
《アナログディジタル変換器(実施の形態8)の概略》
図16は、本発明の実施の形態8によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図16に示すMASH型シグマデルタADCは、実施の形態1の図2の構成例と比較して、周波数特性補正回路FSCが追加されている。周波数特性補正回路FSCは、ディジタル加減算器DAS31の出力信号に適応フィルタAF1,AF2の探索結果を反映させることで、ADCの周波数特性を補正したのちに外部出力信号SOを出力する。
実施の形態8の方式を用いても、実施の形態1で述べた各種効果と同様の効果が得られる。また、実施の形態7の場合と同様に、複数のADC間の周波数特性のミスマッチを低減でき、例えば、ミリ波レーダシステムとしての精度の向上等が図れる。さらに、個々のADCにおいて、周波数特性の向上(広信号帯域化)が図れる。
《アナログディジタル変換器(実施の形態9)の概略》
図17は、本発明の実施の形態9によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図17に示すMASH型シグマデルタADCは、実施の形態1の図2の構成例と比較して、次の3点が異なっている。1点目として、プローブ信号生成回路XGは、プローブ信号Xに加えて、別のプローブ信号X2を生成する。2点目として、変調器SDM2内のアナログ加減算器AS21はアナログ加減算器AS21bに置き換えられ、プローブ信号X2を当該アナログ加減算器AS21bに注入するディジタル・アナログ変換回路DAC22が追加される。3点目として、ノイズキャンセルフィルタNCF2には、誤差信号E2が入力される。
実施の形態9の方式を用いても、実施の形態1で述べた各種効果と同様の効果が得られる。ただし、適応フィルタAF2の探索精度の観点からは、実施の形態1の方式の方が望ましい場合がある。すなわち、適応フィルタAF2は、伝達関数H2A_R(f)(すなわち量子化誤差Q1の印加点から変調器SDM2の出力信号S21までの伝達関数)を探索する必要があるが、ここでは、変調器SDM2の信号伝達関数(STF2)を探索することになる。伝達関数H2A_R(f)と信号伝達関数(STF2)は、必ずしも一致するとは限らない。例えば、実施の形態3でも述べたように、アナログ積分器ユニットINTU1に図4(a)および図4(b)に示したようなアナログ積分器を用いた場合や、図17の構成を図11のような構成に変形したような場合には、伝達関数H2A_R(f)と信号伝達関数(STF2)にズレが生じ得る。
《アナログディジタル変換器(実施の形態10)の概略》
図18は、本発明の実施の形態10によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図18に示すMASH型シグマデルタADCは、実施の形態3の図11の構成例と比較して、変調器SDM2がシグマデルタ型変調器の代わりにナイキスト型アナログ・ディジタル変換ユニットADCUとなっている。アナログ・ディジタル変換ユニットADCUは、量子化器QT2のみの構成となり、例えば、パイプライン型ADC、逐次比較型ADC、サイクリック型ADC、フラッシュ型ADC、または、それらの混合型となるADC等である。当該構成は、図11における2段目の変調器の積分次数が0次である場合のMASH型シグマデルタADCとも言える。
実施の形態10の方式を用いても、実施の形態3で述べた各種効果と同様の効果が得られる。また、ナイキスト型アナログ・ディジタル変換ユニットADCUのビット数は、シグマデルタ型変調器内の量子化器のビット数よりも大きくできるため、量子化誤差Q2を低減できる。すなわち、図11の構成例と比較して、量子化誤差Q2に対する積分次数が小さくなる(結果としてノイズシェーピング効果が弱まる)代わりに、量子化誤差Q2自体を低減できる。その結果、MASH型シグマデルタADCとしての高分解能化等が図れる。
(1)MASH(Multi stAge Noise SHaping)型およびシグマデルタ型のアナログ・ディジタル変換器の補正方法であって、
前記アナログ・ディジタル変換器は、
アナログ回路で構成される第1のアナログ積分器と、前記第1のアナログ積分器の出力信号を量子化する第1の量子化器とを含み、アナログ信号となる外部入力信号が入力される第1の変調器と、
前記第1の変調器の後段に結合され、第2の量子化器を含む第2の変調器と、
前記第1の量子化器の出力信号が入力される第1のノイズキャンセルフィルタと、前記第2の量子化器の出力信号が入力される第2のノイズキャンセルフィルタとを用いて前記第1の量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、
を有し、
前記補正方法は、
前記第1の変調器にプローブ信号を注入する第1のステップと、
前記プローブ信号に応じた前記第1の量子化器の出力信号を観測することで前記第1の変調器の伝達関数を探索する第2のステップと、
前記プローブ信号に応じた前記第2の量子化器の出力信号を観測することで前記第2の変調器の伝達関数を探索する第3のステップと、
前記第2のステップの探索結果を前記第2のノイズキャンセルフィルタのタップ係数に反映させる第4のステップと、
前記第3のステップの探索結果を前記第1のノイズキャンセルフィルタのタップ係数に反映させる第5のステップと、
を有するアナログ・ディジタル変換器の補正方法。
アナログ回路で構成される第1のアナログ積分器と、前記第1のアナログ積分器の出力信号を量子化する第1の量子化器とを含み、アナログ信号となる外部入力信号が入力される第1の変調器と、
前記第1の変調器の後段に結合され、第2の量子化器を含むナイキスト型アナログ・ディジタル変換ユニットと、
前記第1の変調器にプローブ信号を注入するプローブ信号生成回路と、
前記プローブ信号に応じた前記第1の量子化器の出力信号を観測することで前記第1の変調器の伝達関数を探索する第1の適応フィルタと、
前記プローブ信号に応じた前記第2の量子化器の出力信号を観測することで前記ナイキスト型アナログ・ディジタル変換ユニットの伝達関数を探索する第2の適応フィルタと、
前記第1の適応フィルタの探索結果と前記第2の適応フィルタの探索結果とを用いて前記第1の量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、
を有するアナログ・ディジタル変換器。
ADD ディジタル加算器
AF 適応フィルタ
AINT アナログ積分器
AS アナログ加減算器
BBU ベースバンドユニット
DAC ディジタル・アナログ変換回路
DAS ディジタル加減算器
DINT ディジタル積分器
E 誤算信号
INTU アナログ積分器ユニット
LPF ロウパスフィルタ
MUL ディジタル乗算器
NCF ノイズキャンセルフィルタ
NCU ノイズキャンセル回路
QT 量子化器
RFU 高周波ユニット
SDM 変調器
SI 外部入力信号
SO 外部出力信号
TP タップ回路
X プローブ信号
Claims (16)
- MASH(Multi stAge Noise SHaping)型およびシグマデルタ型のアナログ・ディジタル変換器であって、
アナログ回路で構成される第1のアナログ積分器と、前記第1のアナログ積分器の出力信号を量子化する第1の量子化器とを含み、アナログ信号となる外部入力信号が入力される第1の変調器と、
前記第1の変調器の後段に結合され、第2の量子化器を含む第2の変調器と、
前記第1の変調器にプローブ信号を注入するプローブ信号生成回路と、
前記プローブ信号に応じた前記第1の量子化器の出力信号を観測することで前記第1の変調器の伝達関数を探索する第1の適応フィルタと、
前記プローブ信号に応じた前記第2の量子化器の出力信号を観測することで前記第2の変調器の伝達関数を探索する第2の適応フィルタと、
前記第1の適応フィルタの探索結果と前記第2の適応フィルタの探索結果とを用いて前記第1の量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、
を有し、
前記第1のアナログ積分器は、可変設定可能な回路パラメータを備え、
前記アナログ・ディジタル変換器は、さらに、前記第1の適応フィルタの探索結果に基づき前記第1のアナログ積分器の前記回路パラメータを調整する調整回路を有する、
アナログ・ディジタル変換器。 - 請求項1記載のアナログ・ディジタル変換器において、
前記プローブ信号は、擬似ランダム信号である、
アナログ・ディジタル変換器。 - 請求項2記載のアナログ・ディジタル変換器において、
前記プローブ信号は、1ビットの擬似ランダム信号である、
アナログ・ディジタル変換器。 - 請求項1記載のアナログ・ディジタル変換器において、
前記プローブ信号は、アナログ信号であり、前記第1の量子化器の入力信号に、第3のアナログ加減算器を介して注入される、
アナログ・ディジタル変換器。 - 請求項1記載のアナログ・ディジタル変換器において、
前記プローブ信号は、ディジタル信号であり、前記第1の量子化器の出力信号に、第3のディジタル加減算器を介して注入される、
アナログ・ディジタル変換器。 - 請求項1記載のアナログ・ディジタル変換器において、
前記ノイズキャンセル回路は、
前記第1の量子化器の出力信号が入力されるディジタルフィルタであり、前記第2の適応フィルタの探索結果に基づくタップ係数を備える第1のノイズキャンセルフィルタと、
前記第2の量子化器の出力信号が入力されるディジタルフィルタであり、前記第1の適応フィルタの探索結果に基づくタップ係数を備える第2のノイズキャンセルフィルタと、
前記第1のノイズキャンセルフィルタの出力信号と前記第2のノイズキャンセルフィルタの出力信号との差分を算出する第1のディジタル加減算器と、
を有する、
アナログ・ディジタル変換器。 - 請求項1記載のアナログ・ディジタル変換器において、
前記第1の適応フィルタは、前記プローブ信号に応じた前記第1の量子化器の出力信号と、前記第1の適応フィルタの出力信号との誤差となる第1の誤差信号に基づき、LMS(Least Mean Square)アルゴリズムを用いて自身のタップ係数を探索し、
前記第2の適応フィルタは、前記プローブ信号に応じた前記第2の量子化器の出力信号と、前記第2の適応フィルタの出力信号との誤差となる第2の誤差信号に基づき、LMSアルゴリズムを用いて自身のタップ係数を探索する、
アナログ・ディジタル変換器。 - 請求項7記載のアナログ・ディジタル変換器において、
前記第1の適応フィルタおよび前記第2の適応フィルタのそれぞれは、複数のタップ回路と、前記複数のタップ回路からの出力信号を加算するディジタル加算器とを備え、
前記複数のタップ回路のそれぞれは、
前記第1の誤差信号および前記第2の誤差信号の中の対応する誤差信号と、遅延プローブ信号とを乗算する第1のディジタル乗算器と、
前記第1のディジタル乗算器の乗算結果に所定のステップ係数を乗算した値を積分するディジタル積分器と、
前記遅延プローブ信号と前記ディジタル積分器の積分結果とを乗算し、当該乗算結果を前記ディジタル加算器へ出力する第2のディジタル乗算器と、
を備え、
前記遅延プローブ信号は、前記複数のタップ回路毎に異なり、前記プローブ信号を前記複数のタップ回路毎に異なる次数で遅延させた信号である、
アナログ・ディジタル変換器。 - 請求項6記載のアナログ・ディジタル変換器において、さらに、
前記第1のディジタル加減算器の出力信号に前記第1の適応フィルタの探索結果および前記第2の適応フィルタの探索結果を反映させることで、前記アナログ・ディジタル変換器の周波数特性を補正する周波数特性補正回路を有する、
アナログ・ディジタル変換器。 - MASH(Multi stAge Noise SHaping)型およびシグマデルタ型のアナログ・ディジタル変換器であって、
アナログ信号となる外部入力信号が入力され、第1の量子化器を含む第1の変調器と、
前記第1の変調器の後段に結合され、第2の量子化器を含む第2の変調器と、
第1のプローブ信号を生成し、前記第1のプローブ信号を前記第1の変調器に注入するプローブ信号生成回路と、
前記第1のプローブ信号に応じた前記第1の量子化器の出力信号を観測することで前記第1の変調器の伝達関数を探索する第1の適応フィルタと、
前記第2の量子化器の出力信号を観測することで前記第2の変調器の伝達関数を探索する第2の適応フィルタと、
前記第1の適応フィルタの探索結果と前記第2の適応フィルタの探索結果とを用いて前記第1の量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、
を有し、
前記第1の変調器は、
アナログ回路で構成される第1のアナログ積分器と、
前記第1のアナログ積分器の出力信号を量子化する前記第1の量子化器と、
前記第1の量子化器の出力信号をアナログ信号に変換する第1のディジタル・アナログ変換回路と、
前記外部入力信号と、前記第1のディジタル・アナログ変換回路の出力信号との差分信号を前記第1のアナログ積分器へ出力する第1のアナログ加減算器と、
を有し、
前記第2の変調器は、
アナログ回路で構成される第2のアナログ積分器と、
前記第2のアナログ積分器の出力信号を量子化する前記第2の量子化器と、
前記第2の量子化器の出力信号をアナログ信号に変換する第2のディジタル・アナログ変換回路と、
前記第1の変調器からの信号であり、前記量子化誤差の成分を含む第1の信号と、前記第2のディジタル・アナログ変換回路の出力信号との差分信号を前記第2のアナログ積分器へ出力する第2のアナログ加減算器と、
を有し、
前記第2のアナログ積分器は、可変設定可能な回路パラメータを備え、
前記アナログ・ディジタル変換器は、さらに、前記第2の適応フィルタの探索結果に基づき前記第2のアナログ積分器の前記回路パラメータを調整する調整回路を有する、
アナログ・ディジタル変換器。 - 請求項10記載のアナログ・ディジタル変換器において、
前記第1のプローブ信号は、前記第1の量子化器の入力信号または出力信号に注入される、
アナログ・ディジタル変換器。 - 請求項10記載のアナログ・ディジタル変換器において、
前記第1のプローブ信号は、前記第1のアナログ加減算器に注入される、
アナログ・ディジタル変換器。 - 請求項10記載のアナログ・ディジタル変換器において、
前記第1のプローブ信号は、前記第1のアナログ加減算器と前記第2のアナログ加減算器とに注入される、
アナログ・ディジタル変換器。 - 請求項10記載のアナログ・ディジタル変換器において、
前記プローブ信号生成回路は、さらに、第2のプローブ信号を生成し、前記第2のプローブ信号を前記第2のアナログ加減算器に注入し、
前記第2の適応フィルタは、前記第2のプローブ信号に応じた前記第2の量子化器の出力信号を観測することで前記第2の変調器の伝達関数を探索する、
アナログ・ディジタル変換器。 - 対象物へ送信波を送信し、複数のアンテナで受信した前記対象物からの反射波を前記送信波を用いてダウンコンバートすることで複数のビート信号を生成する高周波ユニットと、
前記複数のビート信号が入力されるロウパスフィルタと、
前記ロウパスフィルタからの前記複数のビート信号を処理するベースバンドユニットと、
を有するミリ波レーダシステムであって、
前記ベースバンドユニットは、前記ロウパスフィルタからの前記複数のビート信号をそれぞれディジタル信号に変換するMASH(Multi stAge Noise SHaping)型およびシグマデルタ型の複数のアナログ・ディジタル変換器を備え、
前記複数のアナログ・ディジタル変換器のそれぞれは、
アナログ回路で構成される第1のアナログ積分器と、前記第1のアナログ積分器の出力信号を量子化する第1の量子化器とを含み、前記複数のビート信号の中の対応するビート信号が入力される第1の変調器と、
前記第1の変調器の後段に結合され、アナログ回路で構成される第2のアナログ積分器と、前記第2のアナログ積分器の出力信号を量子化する第2の量子化器とを含む第2の変調器と、
前記第1の変調器にプローブ信号を注入するプローブ信号生成回路と、
前記プローブ信号に応じた前記第1の量子化器の出力信号を観測することで前記第1の変調器の伝達関数を探索する第1の適応フィルタと、
前記プローブ信号に応じた前記第2の量子化器の出力信号を観測することで前記第2の変調器の伝達関数を探索する第2の適応フィルタと、
前記第1の適応フィルタの探索結果と前記第2の適応フィルタの探索結果とを用いて前記第1の量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、
を有し、
前記第1のアナログ積分器または前記第2のアナログ積分器は、可変設定可能な回路パラメータを備え、
前記複数のアナログ・ディジタル変換器のそれぞれは、さらに、前記第1の適応フィルタの探索結果に基づき前記第1のアナログ積分器の前記回路パラメータを制御するか、または、前記第2の適応フィルタの探索結果に基づき前記第2のアナログ積分器の前記回路パラメータを調整する調整回路を有する、
ミリ波レーダシステム。 - 請求項15記載のミリ波レーダシステムにおいて、
前記ノイズキャンセル回路は、
前記第1の量子化器の出力信号が入力されるディジタルフィルタであり、前記第2の適応フィルタの探索結果に基づくタップ係数を備える第1のノイズキャンセルフィルタと、
前記第2の量子化器の出力信号が入力されるディジタルフィルタであり、前記第1の適応フィルタの探索結果に基づくタップ係数を備える第2のノイズキャンセルフィルタと、
前記第1のノイズキャンセルフィルタの出力信号と前記第2のノイズキャンセルフィルタの出力信号との差分を算出する第1のディジタル加減算器と、
を有し、
前記複数のアナログ・ディジタル変換器のそれぞれは、さらに、前記第1のディジタル加減算器の出力信号に前記第1の適応フィルタの探索結果および前記第2の適応フィルタの探索結果を反映させることで、自身の周波数特性を補正する周波数特性補正回路を有する、
ミリ波レーダシステム。
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