KR102324333B1 - 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터 및 그에 따른 루프 필터 구현 방법 - Google Patents

무선통신 시스템에서의 데이터 변환기를 위한 루프 필터 및 그에 따른 루프 필터 구현 방법 Download PDF

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Abstract

안티 앨리어싱 필터링 특성과 전력 소모 특성 모두를 개선하는 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터가 개시된다. 그러한 루프 필터는, 입력단에 차례로 연결된 제1,3 저항들, 반전 출력단과 접지 간에 차례로 연결된 제4,2 저항들, 상기 제1 저항의 타단과 상기 제4 저항의 일단 사이에 연결된 제1 커패시터, 상기 제4 저항의 일단과 상기 출력단 사이에 연결된 제2 커패시터, 상기 제3 저항의 타단과 상기 출력단 사이에 연결된 제3 커패시터, 및 상기 제1 저항의 타단에 반전단이 연결되고 접지에 비반전단이 연결되어 상기 출력단으로 연산증폭 응답을 출력하는 연산증폭기를 포함한다.

Description

무선통신 시스템에서의 데이터 변환기를 위한 루프 필터 및 그에 따른 루프 필터 구현 방법 {3rd order loop filter based on single operational amplifier}
본 발명은 연속시간 델타-시그마 변조기를 위한 루프 필터에 관한 것으로, 좀 더 상세하게는 한 개의 연산 증폭기를 구비하는 3차 루프 필터 및 그에 따른 루프 필터 구현방법에 관한 것이다.
연속시간 델타-시그마 모듈레이터 (delta sigma modulator, 이하 DSM)는 자체의 anti-aliasing 특성과 높은 신호 대 잡음비 (signal to noise ratio, SNR)의 특성을 가진다. 따라서, DSM은 3GPP (3rd Generation Partnership Project) LTE (Long Term Evolution) 와 WiMAX (Worldwide Interoperability for Microwave Access) 등과 같은 무선 통신 시스템의 고효율 구현을 위한 데이터 변환기로서 널리 사용되고 있다.
최근 들어 공정기술의 발달과 함께 저전력에 대한 관심이 증가하면서 DSM을 저전력으로 설계하려는 노력들이 많이 경주되고 있다. DSM의 구성 블록 중, Loop filter(LF)는 설계에 있어 가장 많은 전력소모가 요구되는 블록이다. R. Zanbaghi의 2013년 JSSC 논문 “An 80-dB DR, 7.2-MHz Bandwidth Single Opamp Biquad Based CT ΔΣ Modulator Dissipating 13.7 mW” 와 K. Matsukawa의 2010년 JSSC 논문 “A fifth order Continuous-time Delta-Sigma Modulator With Single-Opamp Resonator”에서는 단일 operational transconductance amplifier (OTA)를 사용하여 다차의 LF를 구성한 DSM이 제안되었다. 상기 DSM들은 차수가 높아짐에 따라 적분기의 개수를 증가시키는 기존 방식과는 달리, 한 개의 OTA를 통해 다차의 LF를 구성하고 이로써 전체 회로의 전력소모를 줄이는 것을 주된 아이디어로 한다. 또한 대한민국 출원번호 2014-0015799 “2차 루프 필터 및 그것을 포함하는 다차 델타-시그마 변조기” 및 대한민국 출원번호 2014-0004103 “델타-시그마 변조기”에 한 개의 연산증폭기를 통해 2차 루프 필터의 구성 방법이 제시되어 있다.
상기한 바와 같은 종래의 기술에서, 한 개의 연산증폭기를 사용하여 2차 루프 필터를 구성함에 의해 델타-시그마 변조기의 전력소모 및 면적을 줄일 수 있는 루프 필터 구조들이 개시된다. 그러나 3차의 루프 필터를 한 개의 연산증폭기를 이용하여 구현한 것은 찾기 어렵다. 그 이유는 루프 필터의 차수가 3차 이상이 될 경우, 저항과 커패시터의 연결을 통해 3차 전달함수를 만족하는 회로의 구성을 찾아내기가 쉽지 않기 때문이다. 또한, 회로를 구현하기 위해 사용하는 공정의 변화에 따라 저항 값과 커패시터의 값은 변화되므로 안정적인 루프 필터를 제공하는 것이 매우 어렵기 때문이다.
이러한 상황에서 2012년 Symposium on VLSI Circuits 에 Panasonic 사의 Matsukawa는 “A 10 MHz BW 50fJ/conv. Continuous Time ΔΣModulator with High-order Single Opamp Integrator Using Optimization-based Design Method”에서 3차 루프 필터를 제안하였다.
그러나 제안된 회로를 구현하기 위해서는, 회로 내부에 존재하는 모든 기생 성분과 연산 증폭기가 모델링된 후, 시뮬레이션을 기반으로 하여 보정이 수행되어야 한다. 그러므로 루프 필터를 실제로 제작하여 구현하는 데에는 많은 어려움이 존재한다.
본 발명이 해결하고자 하는 기술적 과제는, 안티 앨리어싱 필터링 특성과 전력 소모 특성 모두를 개선하는 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터 및 그에 따른 루프 필터 구현 방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 연속시간 델타-시그마 변조기를 위한 루프 필터를 구현 시 한 개의 연산 증폭기만을 사용하여 3차의 루프필터를 구현할 수 있는 루프 필터 구현 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터는,
입력단에 차례로 연결된 제1,3 저항들,
반전 출력단과 접지 간에 차례로 연결된 제4,2 저항들,
상기 제1 저항의 타단과 상기 제4 저항의 일단 사이에 연결된 제1 커패시터,
상기 제4 저항의 일단과 상기 출력단 사이에 연결된 제2 커패시터,
상기 제3 저항의 타단과 상기 출력단 사이에 연결된 제3 커패시터, 및
상기 제1 저항의 타단에 비반전단이 연결되고 접지에 비반전단이 연결되어 상기 출력단으로 연산증폭 응답을 출력하는 연산증폭기를 포함한다.
본 발명의 실시 예에 따라, 상기 제4 저항의 타단과 상기 출력단 사이에는 차동 회로 구현 시의 반대편 출력 신호가 인가될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 양상에 따라, 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터 구현 방법은,
연속 시간 시그마 델타 변조기를 위한 루프 필터를 피드백 루프 구조로 형성하고,
상기 피드백 루프 구조의 상기 루프 필터가 전체적으로 제1 단일 전달함수로 표현되도록 구성하고,
상기 피드백 루프 구조의 상기 루프 필터를 피드포워드 루프 구조로 치환하고,
상기 치환된 피드포워드 루프 구조의 상기 루프 필터가 전체적으로 제2 단일 전달함수로 표현되도록 구성한다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터는,
입력단에 차례로 연결된 제3,1 저항들,
반전 입력단에 일단이 연결된 제2 저항,
상기 제1 저항의 타단과 출력단 사이에 차례로 연결된 제1,2 커패시터들;
상기 제1 저항의 타단과 상기 출력단 사이에 연결된 제3 커패시터,
상기 제2 저항의 타단과 반전 출력단 사이에 연결된 제4 커패시터; 및
상기 제3 저항의 타단에 반전단이 연결되고 접지에 비반전단이 연결되어 상기 출력단으로 연산증폭 응답을 출력하는 연산증폭기를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터 구현 방법은,
3차 연속 시간 시그마 델타 변조기를 위한 루프 필터를 적어도 3개의 연산증폭기 및 커패시터들을 이용하여 피드백 루프 구조로 형성하고,
상기 피드백 루프 구조의 상기 루프 필터가 전체적으로 제1 단일 전달함수로 표현되도록 형성하고,
상기 피드백 루프 구조의 상기 루프 필터를 피드포워드 루프 구조로 치환하고,
상기 치환된 피드포워드 루프 구조의 상기 루프 필터가 전체적으로 제2 단일 전달함수로 표현되도록 하나의 연산증폭기를 이용하여 형성한다.
본 발명의 실시 예에 따라, 상기 제1 단일 전달 함수와 상기 제2 단일 전달 함수는 서로 다른 계수를 가지나 동일한 형태로 표현될 수 있다.
본 발명의 실시 예에 따르면, 루프 필터에서의 안티 앨리어싱 필터링 특성과 전력 소모 특성 모두가 개선된다. 또한, 연속시간 델타-시그마 변조기를 위한 루프 필터를 구현 시 한 개의 연산 증폭기만이 사용된 3차의 루프필터가 구현된다.
도 1은 일반적인 3차 루프 필터의 회로구성도이다.
도 2는 일반적인 피드백 형태의 3차 연속시간 델타 시그마 변조기의 신호 흐름을 나타내는 도면이다.
도 3은 도 2의 구현에 적용되는 루프 필터의 회로구성도이다.
도 4는 제1 피드포워드 형태의 3차 연속시간 델타 시그마 변조기의 루프 치환 및 루프 필터 전달함수를 나타내는 도면이다.
도 5는 제2 피드포워드 형태의 3차 연속시간 델타 시그마 변조기의 루프 치환 및 루프 필터 전달함수를 나타내는 도면이다.
도 6은 도 4 및 도 5에 관련된 신호 전달함수 및 노이즈 전달함수를 나타내는 도면이다.
도 7은 본 발명의 일실시 예에 따라 단일 연산증폭기를 가지는 3차 루프 필터의 회로구성도이다.
도 8은 본 발명의 또 다른 실시 예에 따라 단일 연산증폭기를 가지는 3차 루프 필터의 회로구성도이다.
도 9는 도 7에 따른 시뮬레이션 결과를 나타내는 도면이다.
도 10은 도 7을 포함하는 3차 연속시간 델타 시그마 변조기의 회로 블록도이다.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, 델타 시그마 변조기의 일반적 동작이나, 기본적 회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 일반적인 3차 루프 필터의 회로구성도이다. 도 1에 도시된 3차 루프 필터의 회로 구성은 2012년 Symposium on VLSI Circuits 에 Panasonic 사의 Matsukawa에 의해 제안된 것이다. Matsukawa는 "A 10 MHz BW 50fJ/conv. Continuous Time ΔΣModulator with High-order Single Opamp Integrator Using Optimization-based Design Method”제목 하에 1개의 연산 증폭기를 갖는 3차 루프 필터를 개시하였다. 그러나 Matsukawa의 회로를 구현하기 위해서는, 회로 내부에 존재하는 모든 기생 성분과 연산 증폭기를 모델링하고, 시뮬레이션을 기반으로 하여 보정을 수행하는 것이 필요하다. 결국, Matsukawa의 루프 필터를 실제로 제작하여 구현하기에는 매우 어렵다.
도 2는 일반적인 피드백 형태(feedback)의 3차 연속시간 델타 시그마 변조기의 신호 흐름을 나타내는 도면이다.
도 2를 참조하면, DSM은 3개의 적분기들(b2/s, b3/s, b4/s), 3개의 피드백 DAC(a1,a3,a3), 및 피드백 루프(r)를 포함하는 3차 DSM 이다. 여기서, 상기 피드백 루프(r)는 제로 최적화를 위해 사용된다.
도 2에서 설명 및 도시의 편의를 위해 excess loop delay (ELD)를 보상하기 위한 루프는 표기되지 않았으나, ELD 보상 회로가 추가된 경우에도 도 2와 같은 회로 구현방식을 사용한 구성이 가능하다. 도 2에서, 3개의 적분기(b2/s, b3/s, b4/s)와 제로 최적화를 위한 피드백 루프(r)는 루프 필터를 구성할 수 있다.
도 2와 같은 형태의 DSM을 회로로 구현하기 위해서 도 2의 루프 필터는 도 3과 같이 3개의 연산 증폭기들(COM1-COM3)와 3개의 커패시터(C1-C3) 및 4개의 저항(R1-R4)을 포함할 수 있다. 도 3은 도 2의 구현에 적용되는 상기 루프 필터의 회로구성도이다.
도 3에서 보여지는 바와 같이 루프 필터를 구현하기 위해 복수 개의 연산 증폭기들(COM1-COM3)을 사용하게 되면 전체 회로의 면적 및 전력 소모가 증가될 수 있다. 그러므로 전체 회로의 면적 및 전력 소모를 줄이기 위해, 도 2와 같은 피드백 루프(feedback loop)를 도 4와 같은 피드포워드 루프(feedforward loop)로 치환하고, 전체 루프필터를 한 개의 전달함수로 표현하는 것이 필요할 수 있다.
도 4는 제1 피드포워드 형태의 3차 연속시간 델타 시그마 변조기의 루프 치환 및 루프 필터 전달함수를 나타내는 도면이다.
도 4를 참조하면, DSM은 3개의 적분기들(b2/s, b3/s, b4/s), 1개의 피드백 DAC(a1), 2개의 피드포워드 경로 C1(= a2/a1),C2(= a3/a2), 및 피드백 루프(r)를 포함할 수 있다.
도 4의 상부에 보여지는 DSM은 도 4의 하부에 도시된 바와 같이 단일 전달함수로 표현될 수 있다.
한편, 도 5는 제2 피드포워드 형태의 3차 연속시간 델타 시그마 변조기의 루프 치환 및 루프 필터 전달함수를 나타내는 도면이다.
도 5를 참조하면, DSM은 3개의 적분기들(b2/s, b3/s, b4/s), 1개의 피드백 DAC(a1), 2개의 피드포워드 경로 C1,C2, 및 피드백 루프(r)를 포함할 수 있다.
마찬가지로, 도 5의 상부의 DSM은 도 5의 하부에 도시된 바와 같이 단일 전달함수로 표현될 수 있다.
결국, 도 5와 같이 제2 feedforward 형태의 DSM의 경우에도 단일 전달함수로 표현되는 루프 필터가 가능해진다. 도 4 및 도 5의 두 경우 모두에서 계수 값의 차이만 보일 뿐, 전달함수의 형태는 서로 동일한 것을 확인할 수 있다. 그러나 DSM의 설계에 있어서, 도 5의 제2 피드포워드(feedforward) 구조에 비해 도 4의 제1 피드포워드 구조가 더 장점을 갖는데 그 이유는 다음과 같다.
DSM의 전력 소모를 줄이기 위해서는 제1 피드포워드 형태에 비해 제2 피드포워드 형태가 선호된다. 그러나 제2 feedforward 구조의 경우에는 도 6과 같이, 높은 주파수 영역에서 신호의 감쇄가 제대로 이루어지지 않는다. 그러므로 연속시간 DSM의 장점인 안티 앨리어싱 필터(anti-aliasing filter)의 특성이 제대로 이용되기 어렵다. 따라서, 연속시간 DSM을 설계하는데 있어 내부 노드로 feedback 되는 신호를 제거하여 적분기의 전력소모를 감소시키는 방법이 일반적으로 사용된다.
도 6은 도 4 및 도 5에 관련된 신호 전달함수 및 노이즈 전달함수를 나타내는 도면이다.
도 6에서 가로축은 주파수를 나타내고, 세로축은 신호의 진폭을 가리킨다. 실선으로 보여지는 그래프는 제1 피드포워드 구조 및 제2 피드포워드 구조에서의 노이즈 전달함수를 보여준다. 일점쇄선으로 보여지는 그래프는 제1 피드포워드 구조에서의 신호 전달함수를 나타내고, 파선으로 보여지는 그래프는 제2 피드 포워드 구조에서의 신호 전달함수를 가리킨다.
본 발명의 실시 예에의 경우에는 제1 피드포워드 구조를 사용한 뒤, 루프 치환을 통해 단일 전달함수를 얻는 방식이 이용된다. 이에 따르면, feedback 구조의 장점인 높은 안티 앨리어싱 필터링(anti-aliasing filtering)특성이 얻어질 뿐만 아니라, feedforward 구조의 장점인 낮은 전력 소모 특성이 동시에 얻어질 수 있다.
이제 DSM을 구성하기 위해서는 루프 구조에 상관없이 각각의 3차 전달함수를 어떠한 회로를 통해서 구현할 수 있는 가에 대한 것이 중요하다. 본 발명의 실시 예들의 경우에는 두 가지 예시적 구조의 3차 적분기 회로 즉, 3차 루프 필터가 설명될 것이다.
도 7은 본 발명의 일실시 예에 따라 단일 연산증폭기를 가지는 3차 루프 필터의 회로구성도이다.
먼저, 도 7을 참조하면, 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터는,
입력단(Vi)에 차례로 연결된 제1, 3 저항들(R1,R3),
반전 출력단(-Vo)과 접지 간에 차례로 연결된 제4, 2 저항들(R4,R2),
상기 제1 저항(R1)의 타단과 상기 제4 저항(R4)의 일단 사이에 연결된 제1 커패시터(C1),
상기 제4 저항(R4)의 일단과 상기 출력단(Vo) 사이에 연결된 제2 커패시터(C2),
상기 제3 저항(R3)의 타단과 상기 출력단(Vo) 사이에 연결된 제3 커패시터(C3), 및
상기 제1 저항(R1)의 타단에 반전단(-)이 연결되고 접지에 비반전단(+)이 연결되어 상기 출력단(Vo)으로 연산증폭 응답을 출력하는 연산증폭기(COM1)를 포함한다.
첫 번째 실시 예를 나타낸 도 7에서의 3차 루프 필터는 결국, 한 개의 연산증폭기(COM1)와 4개의 저항들(R1-R4), 그리고 3개의 커패시터들(C1-C3)로 구성되어, 도 3과 같은 기존의 루프 필터에 비해 연산증폭기 개수가 2개나 줄어든다.
도 7에서 참조부호 70으로서 표기된 -1은 완전 차동 회로로 구현시 반대편의 회로 출력에서 인가되는 신호를 나타낸다. 한편, 선행 기술들에 비해 제안된 도 7의 회로 구성상의 차이점은 저항 R3 및 커패시터 C3의 직렬 연결이 포함된다는 것이다. 이 직렬 연결을 통해 (SC3R3+1)/SC4의 임피던스가 형성되어 3차의 전달함수가 표현될 수 있다. 즉, 이와 같은 직렬 연결을 통해서만 3차 전달함수의 구현이 가능하게 된다.
제안된 도 7의 루프 회로의 전달함수는 다음과 같이 표현될 수 있다.
Figure 112015022935371-pat00001
이러한 전달함수의 형태는 도 4와 도 5에 제시된 전달함수의 형태를 구현 하는 것이 가능하다. 한편, 도 4와 도 5에 제시된 전달함수와 동일한 형태로 회로를 구성하기 위해서는 분모의 s2 항을 0으로 만들어주어야 하며 따라서 다음의 공진조건이 만족되어야 한다.
Figure 112015022935371-pat00002
따라서 PVT (process-voltage-temperature) 변화에 따라 회로의 공진조건을 만족시키기 위해서는 저항 R3 또는 R4가 조절되도록 설계될 수 있다. 또한 저항 뿐만 아니라 커패시터 C2와 C1을 조절하거나, 커팩시터 C2와 C3를 조절함으로써 PVT 변화에 대처할 수 있다.
도 7과 같은 루프 필터의 회로는 선행특허 출원번호 2014-0015799 “2차 루프 필터 및 그것을 포함하는 다차 델타-시그마 변조기”에 비해 한 차수 높은 필터이다. 여기서, 한 개의 차수를 더 높이는데, 단순히 저항 하나를 더 추가함으로써 전달함수를 만족시킬 수 있게 된다. 그러므로, 더욱 작은 면적 및 저 전력소모가 루프 필터를 통해 구현되어 높은 SNR의 모듈레이터를 제공할 수 있게 된다.
도 8은 본 발명의 또 다른 실시 예에 따라 단일 연산증폭기를 가지는 3차 루프 필터의 회로구성도이다.
도 8을 참조하면, 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터는,
입력단(Vi)에 차례로 연결된 제3,1 저항들(R3,R1),
반전 입력단(-Vi)에 일단이 연결된 제2 저항(R2),
상기 제1 저항(R1)의 타단과 출력단(Vo) 사이에 차례로 연결된 제1,2 커패시터들(C1,C2),
상기 제1 저항(R1)의 타단과 상기 출력단(Vo) 사이에 연결된 제3 커패시터(C3),
상기 제2 저항(R2)의 타단과 반전 출력단(-Vo) 사이에 연결된 제4 커패시터(C4), 및
상기 제3 저항(R3)의 타단에 반전단(-)이 연결되고 접지에 비반전단(+)이 연결되어 상기 출력단(Vo)으로 연산증폭 응답을 출력하는 연산증폭기(COM1)를 포함한다.
결국, 도 8에서 보여지는 3차 루프 필터(110)는 한 개의 연산증폭기(COM1)와 3개의 저항들(R1-R3), 및 4개의 커패시터들(C1-C4)로 구성되어 도 3과 같은 기존의 루프 필터에 비해 연산증폭기 개수가 2개 더 줄어든다.
도 8에서 참조부호들 80,82로서 표기된 -1은 완전 차동 회로로 구현시 반대편 회로 출력에서 인가되는 신호를 나타낸 것이다. 한편, 선행 기술들에 비해 제안된 도 8의 회로 구성 상의 차이점은 R1 및 C1의 직렬 연결이 포함된다는 것이다. 이 직렬 연결을 통해 (SC1R1+1)/SC1의 임피던스가 형성되고, 음의 입력신호가 R2를 통해 Vx 노드에 연결되어, 3차의 전달함수가 표현될 수 있다.
제안된 루프 회로의 전달함수는 다음과 같이 표현될 수 있다.
Figure 112015022935371-pat00003
이러한 전달함수의 형태는 도 4와 5에 제시된 전달함수의 형태를 구현 가능하게 한다. 한편, 도 4와 5에 제시된 전달함수와 동일한 형태로 회로를 구성하기 위해서는 분모의 s2 항을 0으로 만들어주어야 한다. 따라서 다음의 공진조건이 만족되어야 한다.
Figure 112015022935371-pat00004
따라서 PVT (process-voltage-temperature) 변화에 따라 회로의 공진 조건을 만족시키기 위해서는 각각의 커패시터 및 저항을 가변할 수 있도록 만들어 주면 된다. 그러나, 위 식에서 좌변과 우변이 독립적으로 조절될 수 있는 C2 및 R1을 조절하면 공진 조건의 조절이 보다 바람직하게 될 것이다.
결국, 도 8과 같은 회로의 구성을 통해서도 또 다른 3차 루프 필터가 구성될 수 있다.
도 9는 도 7에 따른 시뮬레이션 결과를 나타내는 도면이다. 또한, 도 10은 도 7을 포함하는 3차 연속시간 델타 시그마 변조기의 회로 블록도이다.
결국, 본 발명의 실시 예에서 제안된 3차 루프필터를 이용하여 3차 2-레벨 DSM을 구성하기 위해서는 도 10에서 보여지는 바와 같이, 루프 필터(100)이외에 클로즈드 루프 형태로 이루어진 비교기(200) 및 DAC(300)가 추가적으로 더 구성될 수 있다.
도 10과 같이 회로를 구성한 3차 2-레벨 DSM의 시뮬레이션 결과는 도 9를 통해 나타나 있다.
도 9에서, 가로축은 주파수를, 세로축은 신호의 진폭을 나타낸다. 도 9에서 보여지는 시뮬레이션 결과는 DSM의 입력단에 1.5 MHz의 입력을 인가한 뒤, DSM을 거쳐 나온 파형을 캡쳐하여 Fast Fourier Transform (FFT)를 취한 결과이다.
3차 루프 필터를 통해 DSM의 출력 스펙트럼의 노이즈 전달함수는 60 dB/dec로 나타나고 있으므로, 제안된 본 발명의 실시 예에서의 루프 필터가 제대로 동작되고 있음을 확인할 수 있다. 또한 시뮬레이션 결과를 통해 15 MHz 대역폭에 1 GHz 클럭을 통해 동작되는 DSM은 약 62 dB의 SNDR 특성을 보이고 있음도 확인할 수 있다.
따라서, 3차의 루프 필터가 1개의 연산증폭기를 이용하여 구현되므로, 연산증폭기를 통해 발생하는 신호 지연이 감소된다. 따라서, 통신시스템 특히, EPWM-envelope pulse width modulation transmitter의 응용 시스템에서 지연 시간 보상이 간단해진다.
또한, PVT variation에 따른 루프 필터의 STF/NTF 특성 변화 제어가 용이하게 되며, 3차 DSM을 설계시 R,C의 적절한 값을 선택하고자 최적의 루프필터 구조를 선택할 수 있는 이점이 있다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 예를 들어, 회로 구성이 예를 들어 설명되었으나, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도면들의 구성을 변경하거나 가감하여, 세부적 구현을 다르게 할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
100,110: 루프 필터

Claims (14)

  1. 반전 입력단 및 비반전 입력단을 포함하며, 상기 비반전 입력단은 접지되는 연산증폭기;
    상기 반전 입력단에 입력 전압을 전달하는 제1 저항(R1)과 상기 제1 저항(R1)에 연결되는 제3 저항(R3);
    상기 연산증폭기의 출력단에 연결되는 반전회로의 출력단과 접지 간에 차례로 연결된 제4 저항(R4) 및 제2 저항(R2);
    상기 제1 저항(R1)과 상기 제4 저항(R4) 사이에 연결된 제1 커패시터(C1);
    상기 제1 커패시터(C1)와 상기 연산증폭기의 출력단 사이에 연결된 제2 커패시터(C2); 및
    상기 제3 저항(R3)과 상기 연산증폭기의 출력단 사이에 연결된 제3 커패시터(C3)를 포함하되,
    상기 제1 내지 제4 저항 및 제1 내지 제3 커패시터는 루프 필터의 공진 조건에 대응하는 수학식
    Figure 112021059401321-pat00017
    을 만족하는 무선 통신 시스템에서의 데이터 변환기를 위한 루프 필터.
  2. 제1항에 있어서, 상기 제4 저항(R4)과 상기 출력단 사이에는 차동 회로 구현되는 상기 반전회로의 반대편 출력 신호가 인가되는 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터.
  3. 제1항에 있어서, 상기 제3 저항(R3)과 상기 제3 커패시터(C3)의 직렬 연결은 (SC3R3+1)/SC[4]3의 임피던스를 형성함에 의해 3차의 전달함수를 구현하는 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터.
  4. 삭제
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  6. 삭제
  7. 삭제
  8. 반전 입력단 및 비반전 입력단을 포함하며, 상기 비반전 입력단은 접지되는 연산증폭기;
    상기 반전 입력단에 입력 전압을 전달하는 제3 저항(R3)과 상기 제3 저항(R3)에 연결되는 제1 저항(R1);
    반전된 상기 입력 전압을 전달하는 제2 저항;
    상기 제1 저항(R1)의 타단과 상기 연산증폭기의 출력단 사이에 직렬로 연결된 제1 및 제2 커패시터[들](C1, C2);
    상기 제1 저항(R1)의 타단과 상기 연산증폭기의 출력단 사이에 연결된 제3 커패시터(C3); 및
    상기 제2 저항(R2)의 타단과 상기 연산증폭기의 출력단에 연결되는 반전회로의 출력단 사이에 연결된 제4 커패시터(C4)를 포함하되,
    상기 제1 내지 제4 저항 및 제1 내지 제4 커패시터는 루프 필터의 공진 조건에 대응하는 수학식
    Figure 112021059401321-pat00018
    을 만족하는 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터.
  9. 제8항에 있어서, 상기 제2 저항(R2)의 일단과 상기 반전 입력단 사이, 그리고 상기 제4 커패시터(C4)와 상기 연산증폭기의 출력단 사이에는 차동 회로 구현 시의 반대편 출력 신호가 인가되는 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터.
  10. 제8항에 있어서, 상기 제1 저항(R2)과 상기 제1 커패시터(C1)의 직렬 연결은 (SC1R1+1)/SC1의 임피던스를 형성함에 의해 3차의 전달함수를 구현하는 무선통신 시스템에서의 데이터 변환기를 위한 루프 필터.
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