KR20140001565A

KR20140001565A - 시정수 보정 장치 및 방법과 이를 포함한 저역 통과 델타 시그마 변조 장치

Info

Publication number: KR20140001565A
Application number: KR1020120069446A
Authority: KR
Inventors: 조영균; 박봉혁; 정재호
Original assignee: 한국전자통신연구원
Priority date: 2012-06-27
Filing date: 2012-06-27
Publication date: 2014-01-07
Also published as: US8749414B2; US20140002285A1

Abstract

저역 통과 델타 시그마 변조 장치의 시정수 보정 장치는 저항과 커패시터를 사용하는 적분기의 시정수를 보정하는 장치로서, 시정수 보정 장치는 기준 전류를 기준 저항으로 흘려서 기준 전압을 생성하고, 기준 전압을 디지털 신호로 변환한 후 디지털 신호로부터 적분기의 저항의 값과 커패시터의 값을 가변시킨다.

Description

시정수 보정 장치 및 방법과 이를 포함한 저역 통과 델타 시그마 변조 장치{APPARATUS AND METHOD FOR CALIBRATING TIME CONSTANT AND LOW PASS DELTA SIGMA MODULATOR INCLUDING THE SAME}

본 발명은 시정수 보정 장치 및 방법과 이를 포함한 저역 통과 델타 시그마 변조 장치에 관한 것으로, 특히 저역 통과 델타 시그마 변조 장치에서 PVT(Process-voltage-temperature) 변화에 의해 그 특성이 변하는 저항 및 커패시터의 값을 보정하는 방법에 관한 것이다.

3GPP(3^rd Generation Partnership Project) LTE (Long Term Evolution)와 WiMAX (Worldwide Interoperability for Microwave Access) 같은 차세대 무선 통신 시스템은 높은 스펙트럼 효율(spectral efficiency)를 위해 OFDM(orthogonal frequency division multiplexing)을 통해 변조된 광대역 신호를 사용한다. 따라서 직류(DC) 전력 소모를 줄이기 위한 고효율의 송신기(transmitter)의 개발이 필요한 실정이다. 이에 도허티 전력 증폭기(Doherty Power Amplifier), 포락선 추적 증폭기(Envelop Tracking Amplifier) 등 다양한 구조의 전력 증폭기들을 통해 효율을 극대화하기 위한 노력이 경주되었다. 이러한 전력 증폭기의 특징은 전력 증폭기의 입력에 변동 포락선(Non-constant envelope) 신호가 인가된다는 특징이 있는데, 여기서 증폭기의 입력에 PAPR(peak to average power ratio)이 큰 신호가 인가될 경우 증폭기의 비선형성이 증가되므로 전력 증폭기의 효율을 향상시키는데 한계가 있다.

이러한 전력 증폭기의 단점을 극복하기 위해 일반적인 전력증폭기가 아닌 스위치 모드 전력 증폭기(Switch Mode Power Amplifier, SMPA)를 사용하여 송신기를 구현할 수 있는 구조가 제안되었다.

SMPA는 그 입력이 일정한 포락선(constant envelope)을 가지는 신호로 제한되며, 이러한 입력 신호를 생성하기 위해서 EDSM(Envelope Delta-Sigma Modulator), EPWM(Envelop Pulse Width Modulation)과 같은 방식이 제안되었다. 이러한 변조 장치를 통해 SMPA는 항상 포화(saturation) 영역에서 동작하므로, 변동 포락선 신호에 대해서도 선형성을 보장받고 높은 스위칭 효율을 얻을 수 있게 된다. SMPA와 변동 포락선 신호를 일정한 포락선 신호로 변환하는 변조 장치가 함께 이루어진 구조를 Class-S 전력 증폭기라 한다.

EDSM 방식을 사용하는 변조 장치는 극변조 방식에 근간하고 있는데, 이 변조 장치는 저역 통과 델타-시그마 변조기(Low Pass Delta-Sigma Modulator, LPDSM)를 사용한다.

무선 통신 시스템에서의 송신기는 스펙트럼 마스크(spectrum mask)나 인접 채널 누설비(adjacent channel leakage power ratio, ACLR) 등의 대역외 방사(out-of-band emission) 규격을 만족해야 한다. EDSM 방식을 사용하는 변조 장치의 LPDSM에서 생성된 양자화 잡음(quantization noise)은 이러한 출력 스펙트럼(output spectrum) 특성을 감쇄시키며, 이 때문에 LPDSM의 설계가 전체 송신기의 성능에 중요한 영향을 미치게 된다. 20 MHz의 대역폭을 갖는 LTE 입력 신호가 인가되었을 때, 4% 미만의 EVM(error vector magnitude) 특성을 얻기 위해서 LPDSM은 약 30 dB 이상의 SNR 특성을 가져야 하며, 10 dB 이상의 PAPR(Peak to Average Power Ratio) 특성과 설계 마진을 고려한다면 40 dB 이상의 SNR 성능이 요구되고 있는 실정이다.

LPDSM을 설계를 하는데 있어 중요하게 고려해야 할 사항 중에 하나는 PVT (process-voltage-temperature) 변화량이다. 실제로 증폭기나 양자화기 및 디지털 아날로그 변환기 등의 능동 소자들에 대해서는 이러한 PVT의 변화량에 둔감하게 하기 위해서 충분한 마진을 가지고 설계된다. 따라서, 어느 정도의 변화량에 대해서는 회로의 성능이 열화되지 않을 수 있다.

그러나 저항과 커패시터와 같은 수동 소자들에 대해서는 능동 소자들과 같이 마진을 두고 설계할 경우 특정 주파수에서 동작하도록 설계되어있는 RC 시정수(time constant)가 달라지게 된다. LPDSM에서 RC 시정수가 변하게 되면 DSM의 양자화 잡음(quantization noise)이 대역(bandwidth) 내에서 시프트(shift)하게 되고, 루프 필터(loop filter)가 불안정하게 되어 전체적으로는 SNR의 감쇄가 이루어지게 된다. 따라서 수동 소자들에 대해서는 마진을 두고 설계하는 방법을 이용할 수가 없다. 따라서, PVT의 변화량에 따른 회로의 동작이 일관적으로 유지되게 하기 위해서 특정한 보정(calibration)을 추가하는 방식이 사용되고 있다.

한편, RC 시정수를 유지하여 LPDSM의 성능 열화를 피하기 위해서는 PVT의 변화량에 따라서 변화된 저항 값을 보상해야 한다.

PVT의 변화량에 따라서 변화된 저항 값을 보상하는 방법으로, 변화된 저항값을 변화시키지 않고 커패시터 값과 DAC의 피드백 전류 값을 보상하는 방식이 있다. 이 방식은 DAC의 전류량을 조절해야 한다. LPDSM에서 잡음 특성에 직접적인 영향을 미치고 정밀하게 설계되어야 할 부분중의 하나인 DAC의 전류를 조절하도록 회로를 설계하는 것은 매우 높은 난이도를 요구하고 있다.

또한 PVT의 변화량에 따라서 변화된 저항 값을 보상하는 방법으로, 자체 보상(self-calibrating) 방식이 있다. 자체 보상 방식은 대부분 LPDSM의 NTF(noise-transfer function)이나 대역내 잡음(in-band noise) 특성을 분석하여 그 결과를 피드백하여 저항과 커패시터의 값을 보상하는 구조를 가지고 있다. 이런 방식은 NTF를 분석하는 별도의 블록을 사용해야 하고, 알고리즘 자체도 매우 복잡하여 실제 아날로그 회로로 구현하는데 많은 어려움이 있다.

본 발명이 해결하고자 하는 기술적 과제는 PVT의 변화량에 따른 LPDSM의 성능 열화를 방지하기 위하여 보다 단순하고 신뢰성 있는 방식으로 저항과 커패시터와 같은 수동 소자의 값을 보정할 수 있는 시정수 보정 장치 및 방법과 이를 포함한 저역 통과 델타 시그마 변조 장치를 제공하는 것이다.

본 발명의 한 실시 예에 따르면, 저역 통과 델타 시그마 변조 장치에서 저항과 커패시터를 사용하는 적분기의 시정수를 보정하는 장치가 제공된다. 시정수 보정 장치는 기준 전류 생성부, 기준 저항, 비교 회로, 그리고 디지털 처리부를 포함한다. 상기 기준 전류 생성부는 기준 전류를 생성한다. 상기 기준 저항은 상기 기준 전류 생성부와 접지단 사이에 연결되어 있다. 상기 비교 회로는 상기 기준 저항과 상기 기준 전류에 의해 생성되는 제1 기준 전압과 복수의 제2 기준 전압을 비교하여 상기 제1 기준 전압을 디지털 신호로 변환한다. 그리고 상기 디지털 처리부는 상기 디지털 신호로부터 상기 저항 및 상기 커패시터 중 적어도 하나의 값을 가변시키는 디지털 제어 신호를 생성하여 상기 적분기로 출력한다.

상기 저항은 상기 저역 통과 델타 시그마 변조 장치의 입력 단자와 상기 적분기의 연산 트랜스컨덕턴스 증폭기 사이에 직렬로 연결되어 있는 복수의 단위 저항, 그리고 상기 복수의 단위 저항 중 일부의 단위 저항의 양단에 각각 연결되어 있는 복수의 제1 스위치를 포함할 수 있다. 이때 상기 디지털 제어 신호에 따라서 상기 복수의 제1 스위치의 온오프가 결정된다.

상기 커패시터는 상기 연산 트랜스컨덕턴스 증폭기의 입력 단자와 상기 연산 트랜스컨덕턴스 증폭기의 출력 단자 사이에 각각 병렬로 연결되어 있는 복수의 단위 커패시터, 그리고 각 단위 커패시터와 상기 연산 트랜스컨덕턴스 증폭기의 입력 단자 사이에 연결되어 있거나 상기 각 단위 커패시터와 상기 연산 트랜스컨덕턴스 증폭기의 출력 단자 사이에 연결되어 있는 복수의 제2 스위치를 포함할 수 있다. 이때 상기 디지털 제어 신호에 따라서 상기 복수의 제2 스위치의 온오프가 결정된다.

상기 디지털 제어 신호에 따른 상기 커패시터의 가변 범위는 상기 디지털 제어 신호에 따른 상기 저항의 가변 범위의 1/2로 설정될 수 있다.

상기 디지털 처리부는 상기 저역 통과 델타 시그마 변조 장치의 설계 사양인 SNR에 따라서 상기 저항의 값만 가변시키거나 상기 저항 및 커패시터의 값을 모두 가변시킬 수 있다.

본 발명의 다른 한 실시 예에 따르면, 저역 통과 델타 시그마 변조 장치의 시정수 보정 장치에서 저항과 커패시터를 사용하는 적분기의 시정수를 보정하는 방법이 제공된다. 시정수 보정 방법은 기준 전류를 생성하는 단계, 상기 기준 전류를 기준 저항으로 흘려서 상기 기준 저항의 변화량을 검출하는 단계, 상기 기준 저항의 변화량에 대응하여 디지털 제어 신호를 생성하는 단계, 그리고 상기 디지털 제어 신호에 따라서 상기 저항과 상기 커패시터 중 적어도 하나의 값을 가변시키는 단계를 포함한다.

상기 저항은 상기 저역 통과 델타 시그마 변조 장치의 입력 단자와 상기 적분기의 연산 트랜스컨덕턴스 증폭기 사이에 직렬로 연결되어 있는 복수의 단위 저항, 그리고 상기 복수의 단위 저항 중 일부의 단위 저항의 양단에 각각 연결되어 있는 복수의 제1 스위치를 포함할 수 있다. 이때 상기 가변시키는 단계는 상기 디지털 제어 신호에 따라서 상기 복수의 제1 스위치 중 적어도 하나의 제1 스위치를 온시키는 단계를 포함한다.

상기 커패시터는 상기 연산 트랜스컨덕턴스 증폭기의 입력 단자와 상기 연산 트랜스컨덕턴스 증폭기의 출력 단자 사이에 각각 병렬로 연결되어 있는 복수의 단위 커패시터, 그리고 각 단위 커패시터와 상기 연산 트랜스컨덕턴스 증폭기의 입력 단자 사이에 연결되어 있거나 상기 각 단위 커패시터와 상기 연산 트랜스컨덕턴스 증폭기의 출력 단자 사이에 연결되어 있는 복수의 제2 스위치를 포함할 수 있다. 이때 상기 가변시키는 단계는 상기 디지털 제어 신호에 따라서 상기 복수의 제2 스위치 중 적어도 하나의 제2 스위치를 온시키는 단계를 포함한다.

상기 검출하는 단계는 상기 기준 전류를 기준 저항으로 흘려서 제1 기준 전압을 생성하는 단계, 그리고 상기 제1 기준 전압을 디지털 신호로 변환하는 단계를 포함할 수 있다.

본 발명의 또 다른 실시 예에 따르면, 저역 통과 델타 시그마 변조 장치가 제공된다. 저역 통과 델타 시그마 변조 장치는 적분기, 양자화기, 그리고 시정수 보정 장치를 포함한다. 상기 적분기는 저항과 커패시터를 사용하여 입력 신호를 적분시킨다. 상기 양자화기는 상기 적분기의 출력 신호를 양자화 레벨로 양자화한다. 그리고 상기 시정수 보정 장치는 기준 전류를 기준 저항으로 흘려서 기준 전압을 생성하고, 기준 전압을 디지털 신호로 변환한 후 상기 디지털 신호로부터 상기 적분기의 저항과 커패시터 중 적어도 하나의 값을 가변시킨다.

상기 시정수 보정 장치는 기준 전류를 생성하는 기준 전류 생성부, 상기 기준 전류 생성부와 접지단 사이에 연결되어 있는 기준 저항, 상기 기준 저항과 상기 기준 전류에 의해 생성되는 제1 기준 전압과 복수의 제2 기준 전압을 비교하여 상기 제1 기준 전압을 디지털 신호로 변환하는 비교 회로, 그리고 상기 디지털 신호로부터 상기 저항과 상기 커패시터 중 적어도 하나의 값을 가변시키는 디지털 제어 신호를 생성하여 상기 적분기로 출력하는 디지털 처리부를 포함할 수 있다.

상기 디지털 처리부는 상기 저역 통과 델타 시그마 변조 장치의 설계 사양에 따라서 상기 디지털 제어 신호를 상기 저항으로만 출력하거나 상기 저항 및 커패시터로 출력할 수 있다.

본 발명의 실시 예에 의하면, 복잡한 알고리즘 및 디지털 블록의 도움 없이 간단한 아날로그 블록을 통하여 쉽게 PVT 변화량을 보상할 수 있다.

또한 저항과 커패시터 등 수동 소자의 값을 보상함으로써, 전체 회로가 동작하는 데 중요한 역할을 하는 블록을 보상하지 않아도 되므로 회로의 안정적인 동작이 가능하다.

일반적으로 저항 및 커패시터의 변화를 따라 측정하여 보상하는 데 반해 본 발명의 실시 예에 의하면, 저항 값의 변화율을 파악하여 보상함으로써, 커패시터의 보상 값을 자동으로 결정할 수 있다.

저항 값의 변화를 측정하는데 사용된 플래시 ADC(analog to digital converter)는 직류(DC) 입력을 받으므로 설계의 제약이 거의 없고, 추가적인 클럭이나 난해한 회로 기법을 사용하지 않고도 쉽게 구현할 수 있다.

또한 가변 저항의 값의 조절하기 위해서 사용된 스위치를 부트스트랩 스위치(bootstrapped switch)를 사용함으로써, LPDSM의 신뢰도를 더욱 향상시킬 수 있다.

도 1은 Class-S 전력 증폭기의 구조 및 개념을 개략적으로 나타낸 도면이다.
도 2는 도 1에 도시된 LPDSM 구조의 일 예를 나타낸 도면이다.
도 3은 PVT 변화에 따른 저항의 변화와 SNR의 변화를 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 시정수 보정 장치를 나타낸 도면이다.
도 5는 본 발명의 실시 예에 따른 적분기의 가변 저항을 나타낸 도면이다.
도 6은 본 발명의 실시 예에 따른 시정수 보정 장치의 일 예를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 시정수 보정 장치에 사용되는 스위치의 타입에 따른 저항 값의 변화와 SNR의 변화를 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 적분기의 커패시터를 나타낸 도면이다.
도 9는 TSMC 130nm 공정에서 PVT 변화에 따른 저항과 커패시터의 변화율을 나타낸 도면이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.

이제 본 발명의 실시 예에 따른 시정수 보정 장치 및 방법과 이를 포함한 저역 통과 델타 시그마 변조 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 Class-S 전력 증폭기의 구조 및 개념을 개략적으로 나타낸 도면이다.

도 1에 도시한 바와 같이, 스위치 모드 전력 증폭기(Switch Mode Power Amplifier, SMPA)(20)와 변동 포락선(Non-constant envelope) 신호를 일정한 포락선(Constant envelope) 신호로 변환하는 변조 장치(10)가 함께 이루어진 구조를 Class-S 전력 증폭기라 한다.

SMPA(20)는 전력 증폭기(Power Amplifier, PA)(21) 및 대역 통과 필터(Band Pass Filter, BPF)(23)로 구성되는데, PA(21)에서 입력 신호를 증폭한 후 BPF(23)에서 증폭된 신호를 대역 통과 필터링하여 출력한다.

이때 PA(21)의 입력 신호로 일정한 포락선을 가지는 신호를 생성하기 위해 변조 장치(10)는 EDSM(Envelope Delta-Sigma Modulator)이나 EPWM(Envelop Pulse Width Modulation)과 같은 방식을 사용한다. 도 1에서는 EDSM 방식을 사용하는 변조 장치를 도시하였다.

EDSM 방식을 사용하는 변조 장치(10)는 기저대역 I 및 Q 신호[I(t), Q(t)]로부터 위상 신호와 포락선 신호를 분리하여 전송하는 극 변조 방식에 근간을 두고 있다.

변조 장치(10)는 디지털 신호 처리 장치(Digital Signal Processing, DSP)(11), 위상 변조기(13), 저역 통과 델타-시그마 변조기(Low Pass Delta-Sigma Modulator, LPDSM)(15) 및 다중화기(17)를 포함할 수 있다.

DSP(11)는 CORDIC(coordinate rotation digital computer) 알고리즘을 사용하여 기저대역 I 및 Q 신호[I(t), Q(t)]로부터 기저대역 신호의 크기[a(t)]와 위상[Φ(t)]을 계산하고, 위상 신호[cosΦ(t), sinΦ(t)]를 위상 변조기(13)로 출력하고, 계산한 크기 신호[a(t)]를 LPDSM(15)으로 출력한다.

위상 변조기(13)로 입력되는 위상 신호[cosΦ(t), sinΦ(t)]는 위상 변조기(13)에 의해 도 1의 (a)와 같이 위상 변조되고, LPDSM(15)으로 입력되는 크기 신호[a(t)]는 LPDSM(15)에 의해 도 1의 (b)와 같이 델타-시그마 변조된다. 그리고 위상 변조된 신호와 델타-시그마 변조된 신호가 다중화기(17)에 의해 합쳐지게 된다. 이로써, 다중화기(17)의 출력은 도 1의 (c)와 같이 0 또는 일정한 크기를 갖는 사인파 모양의 일정한 포락선 신호가 되고, 이러한 일정한 포락선 신호는 SMPA(20)에 입력되어 SMPA(20)를 구동시킨다.

다중화기(17)의 출력 신호는 SMPA(20)의 PA(21)로 입력되어 증폭되고, 증폭된 신호는 BPF(23)를 거치면서 대역외 양자화 잡음이 제거된다. 양자화 잡음이 제거된 신호는 송신 안테나를 통해 송출된다. 이로써 높은 전력 효율을 갖는 선형 증폭기의 특성을 얻을 수 있다.

도 2는 도 1에 도시된 LPDSM 구조의 일 예를 나타낸 도면이다.

도 2에 도시한 LPDSM(15)은 차동 입력 및 차동 출력 구조의 2차 LPDSM으로, 이러한 구조의 LPDSM(15)은 차동 위상 입력 신호(INP, INN)를 적분하는 1차 적분기(151), 1차 적분기(151)의 출력 신호를 적분하는 2차 적분기(152), 2차 적분기(152)의 차동 위상 출력 신호로부터 출력 전압을 결정하는 양자화기(153) 및 양자화기(153)의 출력 전압을 1차 적분기(151)와 2차 적분기(152)에 각각 피드백하는 디지털 아날로그 변환기(digital to analog converter, DAC)(154, 155)를 포함할 수 있다.

도 2에서는 1차 및 2차 적분기(151, 152)로 저항과 커패시터를 사용하는 능동 RC 구조를 도시하였으며, 이와 달리 1차 및 2차 적분기(151, 152)로 트랜스컨덕턴스(gm)와 커패시터를 이용한 gm-C 구조가 사용될 수도 있다.

1차 적분기(151)는 저항(R1p, R1n), 적분 커패시터(C1p, C1n) 및 연산 트랜스컨덕턴스 증폭기(Operational Transconductance Amplifier, OTA)(1511)를 포함한다.

저항(R1p)은 정극성 입력 신호(INP)가 입력되는 LPDSM(15)의 입력 단자와 OTA(1511)의 차동 위상 입력 단자 중 정극성 입력 단자 사이에 연결된다. 또한 DAC(154)의 차동 위상 출력 단자 중 부극성 출력 단자가 OTA(1511)의 정극성 입력 단자에 연결되며, 적분 커패시터(C1p)는 OTA(1511)의 정극성 입력 단자와 OTA(1511)의 부극성 출력 단자 사이에 연결되어 있다.

저항(R1n)은 정극성 입력 신호(INP)가 입력되는 LPDSM(15)의 입력 단자와 OTA(1511)의 차동 위상 입력 단자 중 부극성 입력 단자 사이에 연결된다. 또한 DAC(154)의 차동 위상 출력 단자 중 정극성 출력 단자가 OTA(1511)의 부극성 입력 단자에 연결된다. 그리고 적분 커패시터(C1n)는 OTA(1511)의 부극성 입력 단자와 OTA(1511)의 정극성 출력 단자 사이에 연결되어 있다.

이러한 1차 적분기(151)는 정극성 입력 신호(INP)를 반전 적분시켜서 출력하며, 부극성 입력 신호(INN)를 반전 적분시켜서 출력한다. 이러한 1차 적분기(151)의 출력은 시정수 τ=RC에 따라 달라지게 된다. 즉, 1차 적분기(151)의 부극성 출력은 저항(R1p)의 값과 적분 커패시터(C1p)의 값의 곱의 역수에 비례하고, 1차 적분기(151)의 정극성 출력은 저항(R1n)의 값과 커패시터(C1n)의 값의 곱의 역수에 비례한다.

2차 적분기(152)는 저항(R2p, R2n), 커패시터(C2p, C2n) 및 연산 트랜스컨덕턴스 증폭기(OTA2)를 포함한다.

저항(R2p)은 1차 적분기(151)의 부극성 출력 단자와 OTA(1512)의 차동 위상 입력 단자 중 정극성 입력 단자 사이에 연결된다. 또한 DAC(155)의 차동 위상 출력 단자 중 부극성 출력 단자가 OTA(1512)의 정극성 입력 단자에 연결된다. 적분 커패시터(C2p)는 OTA(1512)의 정극성 입력 단자와 OTA(1512)의 부극성 출력 단자 사이에 연결되어 있다.

저항(R2n)은 1차 적분기(151)의 정극성 출력 단자와 OTA(1512)의 차동 위상 입력 단자 중 부극성 입력 단자 사이에 연결된다. 또한 DAC(155)의 차동 위상 출력 단자 중 정극성 출력 단자가 OTA(1512)의 부극성 입력 단자에 연결된다. 그리고 적분 커패시터(C2n)는 OTA(1512)의 부극성 입력 단자와 OTA(1512)의 정극성 출력 단자 사이에 연결되어 있다.

이러한 2차 적분기(152)의 동작은 1차 적분기(151)의 동작과 동일하다. 즉, 2차 적분기(152)는 1차 적분기(151)의 부극성 출력 신호를 반전 적분시켜서 출력하며, 1차 적분기(151)의 정극성 출력 신호를 반전 적분시켜서 출력한다. 이러한 2차 적분기(152)의 출력 또한 시정수 τ=RC에 따라 달라지게 된다. 즉, 2차 적분기(152)의 부극성 출력은 저항(R2p)의 값과 커패시터(C2p)의 값의 곱의 역수에 비례하고, 2차 적분기(152)의 정극성 출력은 저항(R2n)의 값과 커패시터(C2n)의 값의 곱의 역수에 비례한다.

양자화기(153)는 2차 적분기(152)의 차동 출력 신호를 입력 받고, 동작 주파수(fs)에 따라서 2차 적분기(152)의 차동 출력 신호를 양자화 레벨로 양자화하고 양자화 레벨을 DAC(154, 155)로 출력한다. 양자화 레벨은 0과 1을 포함할 수 있으며, 양자화기(153)의 양자화 레벨의 수는 이에 한정되지 않는다. 양자화기(153)의 양자화 레벨로 복수의 양자화 레벨이 사용될 경우 DWA(digital weighted averaging) 등의 블록이 추가로 사용될 수 있다.

DAC(154, 155)는 각각 양자화 레벨을 피드백 신호로 입력 받아서 디지털 신호에서 아날로그 신호로 변환한다. DAC(154)는 아날로그 피드백 신호를 차동 위상 신호로 변환한 후 OTA(1511)의 차동 출력 단자로 출력하고, DAC(155)는 아날로그 피드백 신호를 아날로그 피드백 신호를 차동 위상 신호로 변환한 후 OTA(1512)의 차동 출력 단자로 출력한다.

이와 같이, LPDSM(15)의 출력은 1차 및 2차 적분기(151, 152)의 RC 시정수에 의해 결정되며, 이러한 RC 시정수는 공정의 변화나 온도 또는 시간에 따라 수시로 변경된다. 따라서 LPDSM(15)을 설계를 하는데 있어 중요하게 고려해야 할 사항 중에 하나가 PVT(process-voltage-temperature) 변화에 관한 것이다.

일례로 TSMC사의 130nm RF 공정을 사용하여 시뮬레이션을 해보면, 도 3에 도시한 바와 같은 결과가 나타난다.

도 3은 PVT 변화에 따른 저항의 변화와 SNR의 변화를 나타낸 도면으로, 하나의 저항(예를 들면, R1p)을 통해 얻은 결과를 나타낸다.

일반적으로, 설계 시 파운드리 업체에서 제공하는 PDK(Process development kit)에 추가적인 변화를 가해서 시뮬레이션이 수행된다. 즉, 파운드리 업체에서는 웨이퍼에 제작된 소자들에 대한 기본적인 성능 평가를 통해 가장 좋은 조건(Fast-best), 일반적인 조건(Typical), 그리고 가장 나쁜 조건(slow-worst) 조건을 PDK (Process development kit)에 제공하게 되는데, 이러한 조건들은 웨이퍼의 위치에 의해 결정될 수 있다. 이러한 공정 조건들은 전원 전압 및 온도 특성에 따라서 다시 한번 변화하게 되고, 회로 소자들이 전체 시스템에 사용될 경우, 전원 전압 및 온도 특성은 시스템에 의해 좌우되므로 설계 시 이를 반영하여 시뮬레이션 하는 것이 일반적이다.

설계자들 사이에서 일반적으로 3-코너(corner) 시뮬레이션을 한다는 것은 앞서 설명했던 조건들은 조합하여 시뮬레이션하는 것을 의미하며, 즉, Fast-best 공정 조건+110% 전원 전압 + 낮은 온도, Typical 공정 조건 + 100% 전원 전압 + 일반적인 온도 및 Slow-worst 공정 조건+ 90% 전원 전압 + 높은 온도의 3가지 조건으로 수행하는 것을 의미한다. 이 세 조건이 전체 조합 중에서 가장 에지(edge)에 존재하는 조합이므로 일반적으로는 이 세 조건이 만족되면, 다른 조건에서는 성능 수준을 거의 만족하는 것으로 간주된다.

여기서 110% 전원 전압은 일반적인 1.2V의 전원 전압의 경우 1.32V의 전원 전압을 의미하며, 90% 전원 전압은 일반적인 1.2V의 전원 전압의 경우 1.08V의 전원 전압을 의미한다.

도 3에 도시한 바와 같이, 온도는 -40℃이고 전압은 110% 전원 전압이며 Fast-best 공정 조건에서는 저항의 값과 커패시터의 값이 각각 20%와 10%가 감소되고, 온도는 120℃이고 전압은 90% 전원 전압이며 Slow-worst 공정 조건에서는 저항의 값과 커패시터의 값이 각각 20%와 10% 증가됨을 확인할 수 있다. 특히 저항의 값이 PVT 변화에 대해 약 ㅁ 20%의 변화를 가지며 이로 인한 LPDSM(15)의 SNR(signal-to-noise ratio) 특성은 약 3~8 dB 열화되는 것을 확인할 수 있다.

도 3을 보아도 알 수 있듯이, LPDSM(15)에서는 설계된 RC 시정수를 유지하여 LPDSM(15)의 성능 열화를 방지할 수 있는 시정수 보정 장치가 필수적으로 필요하다.

도 4는 본 발명의 실시 예에 따른 시정수 보정 장치를 나타낸 도면이다.

도 4를 참고하면, 저역 통과 델타 시그마 변조 장치(10)는 시정수 보정 장치(400)를 더 포함한다.

시정수 보정 장치(400)는 기준 전류 발생부(410), 기준 저항(Rref) 및 플래시 ADC(420)를 포함한다.

이러한 시정수 보정 장치(400)는 PVT 변화에 따른 저항의 변화량을 검출하고, 저항의 변화량에 대응하는 디지털 제어 신호로부터 1차 및 2차 적분기(151, 152)의 저항과 커패시터 중 적어도 하나의 값을 가변시킨다. 이를 위해, 도 2의 저항(R1p, R1n, R2p, R2n)과 적분 커패시터(C1p, C1n, C2p, C2n)는 각각 가변 저항과 가변 커패시터로 사용된다.

즉, 도 4에 도시한 바와 같이 1차 적분기(151)는 가변 저항(VR1p, VR1n)와 가변 커패시터(VC1p, VC1n)를 포함하며, 2차 적분기 또한 가변 저항과 가변 커패시터를 포함한다. 도 4에서는 설명의 편의상 1차 적분기(151)만을 도시하였다.

프로세스 변화(Process variation)의 경우 웨이퍼의 위치에 따라 발생하게 되는데, LPDSM(15)의 크기가 크지 않기 때문에 본 발명의 실시 예에 따르면 기준 저항(Rref)과 LPDSM(15)의 내부에 사용된 저항(R1p, R1n, R2p, R2n)의 변화율이 같다는 것을 기본 가정으로 하였다.

도 3에서 볼 수 있듯이, 수동 소자의 변화량은 20~40% 정도의 큰 변화를 갖지만, 기준 전류 발생부(410)의 전압 및 전류는 수 %내로 그 출력이 일정한 특징을 가지고 있다. 따라서 공정을 통해 제작된 기준 저항(Rref)에 기준 전류(Iref)를 흘려주면 실제 설계된 값보다 얼마나 차이가 나는지를 확인할 수 있다. 즉, 기준 저항(Rref)에 기준 전류(Iref)를 흘려주게 되면 기준 전압(Vref)이 생성된다. 이때 기준 전류(Iref)는 공정 변화에 영향을 받지 않으므로, 기준 저항(Rref)의 변화 값에 의해 기준 전압(Vref)이 출력된다. 따라서 플래시 ADC(420)와 같은 비교 회로를 통하여 기준 전압(Vref)을 플래시 ADC(420)의 기준 전압들과 비교하여 기준 저항(Rref)의 값의 변화량을 판단할 수 있고, 기준 저항(Rref)의 값의 변화량을 통해 1차 및 2차 적분기(151, 152)의 가변 저항 및 가변 커패시터 중 적어도 하나를 가변시켜서 공정 변화에 따른 저항 변화를 보정할 수 있다.

구체적으로, 기준 전류 발생부(410)는 기준 전류(Iref)를 생성한다. 생성된 기준 전류(Iref)는 기준 저항(Rref)을 통해 접지단으로 흘러 기준 전압(Vref)이 생성된다. 기준 전류 발생부(410)로는 밴드 갭 기준 회로(band-gapreference, BGR)가 사용될 수 있고, 외부에서 공급되는 정전류원(constant current source)으로 대체될 수도 있다.

플래시 ADC(420)는 기준 전압 생성부(421), 복수의 비교기(422₁~422_n) 및 디지털 처리부(423)를 포함한다. 도 4에서는 설명의 편의상 플래시 ADC(420)를 단일 위상 입력 구조로 도시하였으나, 차동 위상 입력 구조로 구현될 수도 있다.

기준 전압 생성부(421)는 플래시 ADC(420)에서 사용할 기준 전압(V1~Vn)을 생성하고, 비교기(422₁~422_n)의 반전 입력 단자(-)로 기준 전압(V1~Vn)을 입력한다. 기준 전압 생성부(120)는 두 전압(Vrefp, Vrefn)을 각각 공급하는 전원 사이에 직렬로 연결되어 있는 복수의 저항(R1~Rn+1)을 포함할 수 있다. 각 비교기(422₁~422_n)의 반전 입력 단자(-)로 입력되는 기준 전압(V1~Vn)은 두 전압(Vrefp, Vrefn) 사이를 복수의 저항(R1~Rn+1)을 사용하여 나누어진 전압에 해당된다. 이때, 두 전압(Vrefp, Vrefn)은 모두 양의 전압일 수 있고, 두 전압(Vrefp, Vrefn) 중 하나(Vrefp)는 양의 전압이고 나머지 하나(Vrefn)는 음의 전압일 수 있다. 또한, 두 전압(Vrefp, Vrefn) 중 하나는 접지 전압일 수 있다.

비교기(422₁~422_n)는 두 입력 단자(+, -)를 가지며, 두 입력 단자(+, -)로 입력되는 전압을 비교하고, 비교 결과에 따른 펄스 신호를 출력한다.

비교기(422₁~422_n)의 비반전 입력 단자(+)로는 기준 전압(Vref)이 입력되고, 기준 전압(Vref)과 비교되는 기준 전압(V1~Vn)은 비교기(422₁~422_n)의 반전 입력 단자(-)로 입력된다. 비교기(422₁~422_n)는 각각 기준 전압(Vref)과 해당 기준 전압(V1~Vn)을 비교하고, 비교 결과에 따른 펄스 신호를 디지털 처리부(423)로 출력하는데, 기준 전압(Vref)이 기준 전압(V1~Vn)보다 크면 하이 레벨을 출력하고 그렇지 않으면 로우 레벨을 출력한다. 여기서 플래시 ADC(420)에 사용되는 비교기(422₁~422_n)의 동작에 필요한 클럭은 LPDSM(15)에서 사용하는 클럭을 사용하거나 인에이블(enable) 신호를 주어 외부 클럭을 통해 구현 가능할 수 있다.

디지털 처리부(423)는 비교기(422₁~422_n)의 펄스 신호로부터 1차 및 2차 적분기(151, 152)의 가변 저항의 값과 가변 커패시터의 값을 가변시키기 위한 디지털 제어 신호(Dctrl)를 생성한다.

또는 디지털 처리부(423)는 LPDSM(15)의 설계 사양에 따라서 가변 저항의 값만 가변시키거나 가변 저항의 값과 가변 커패시터의 값을 모두 가변시킬 수 있다. 예를 들어, LPDSM(15)의 설계 사양에는 SNR 값이 포함되어 있는데, 디지털 처리부(423)는 SNR이 50dB 미만의 LPDSM(15)의 경우 가변 커패시터의 보정 없이 가변 저항의 값만 가변시킬 수 있고, SNR이 50dB 이상인 LPDSM(15)의 경우 가변 저항의 값과 가변 커패시터의 값을 모두 가변시킬 수 있다. 일반적으로 커패시터보다는 저항의 변화율이 훨씬 크다. 또한 LPDSM 회로 자체에서 10% 정도의 파라미터 변화에 대해서는 가변 저항의 값만의 보정도 사용 가능할 수 있다. 특히 Class-S 전력 증폭기에서는 40dB 정도의 SNR이 요구되므로, 가변 저항의 보정만으로 충분한 효과를 얻을 수 있다.

1차 및 2차 적분기(151, 152)의 가변 저항 및 가변 커패시터는 디지털 제어 신호(Dctrl)에 따라서 값을 가변시킨다.

이러한 플래시 ADC(420)의 해상도는 적분기(151, 152)의 가변 저항 및 가변 커패시터의 값을 얼마나 정확하게 조절할 것이냐에 따라서 결정될 수 있다.

이러한 플래시 ADC(420)의 경우, 플래시 ADC(420)의 입력에 인가되는 신호가 시간에 따라 변화하는 신호가 아닌 직류(DC) 신호이므로, 비교기(422₁~422_n)의 동적(dynamic) 특성이 중요하게 영향을 주지 않으므로 매우 작은 크기로 설계가 가능해진다.

도 5는 본 발명의 실시 예에 따른 적분기의 가변 저항을 나타낸 도면이다.

도 5에서는 설명의 편의상 1차 적분기(151)의 가변 저항(VR1p)을 도시하였으며, 1차 적분기(151)의 가변 저항(VR1n)이나 2차 적분기(152)의 가변 저항 또한 가변 저항(VR1p)과 동일하게 구성될 수 있다.

도 5에 도시한 바와 같이, 가변 저항(VR1p)은 정극성 입력 신호(INP)가 입력되는 LPDSM(15)의 입력 단자와 OTA(1511)의 정극성 입력 단자 사이에 직렬로 연결되는 복수의 단위 저항(Ru)으로 이루어진 단위 저항열과 복수의 단위 저항(Ru) 중 일부의 단위 저항(Ru)의 양단에 각각 연결되어 있는 복수의 스위치 예를 들면, 8개의 스위치(S1~S8)를 포함할 수 있다.

즉, 디지털 제어 신호(Dctrl)가 7비트인 경우, 8개의 단위 저항(Ru)의 양단에 각각 스위치(S1~S8)가 병렬로 연결될 수 있다. 여기서, 8개의 단위 저항(Ru)은 리던던트(Redundant) 저항에 해당된다. 이때 가변 저항(VR1p)의 레이아웃(layout)에 따른 영향을 최소화하기 위해 리던던트 저항에 해당하는 단위 저항은 대칭적인 구조로 배치될 수 있다.

스위치(S1~S8)는 각 스위치(S1-S8)의 디지털 제어 신호(Dctrl)의 각 비트에 각각 대응하며, 디지털 제어 신호(Dctrl)에 따라서 온되거나 오프된다.

온되는 스위치(S1)의 개수가 증가하면 가변 저항(VR1p)의 값은 증가하게 된다.

만약, m개의 스위치가 턴온되면 가변 저항(VR1p)의 총 저항 값은 수학식 1과 같을 수 있다.

[수학식 1]

총 저항값=16*Ru + (8-m)*Ru + m* Ron_s

여기서, Ron_s는 온되는 스위치의 온 저항 값을 나타낸다.

이와 같이, 가변 저항(VR1p)의 값은 수학식 1과 같이 결정되며, 이러한 가변 저항(VR1p)의 보정 범위(calibration range)를 정하기 위해서는 단위 저항(Ru)의 값과 스위치(S1, S2)의 온 저항 값을 고려하면 된다. 또한 플래시 ADC(420)의 기준 전압(V1~Vn) 역시 가변 저항(VR1p)의 범위에 따라 적절한 값으로 결정될 수 있다.

그러면, 도 6에 도시된 시정수 보정 장치(400)를 통해서 1차 적분기(151)의 가변 저항(VR1p)을 가변시키는 방법에 대해 설명한다.

도 6은 본 발명의 실시 예에 따른 시정수 보정 장치의 일 예를 나타낸 도면이다.

먼저, 기준 저항(Rref)의 설계 저항 값은 10kΩ이고, 두 전압(Vrefp, Vrefn)은 각각 0.76V 및 0.44V로 설계 되어 있는 것으로 가정한다.

도 6에 도시한 바와 같이, 기준 저항(Rref)의 값이 PVT 변화에 의해 8.8 kΩ으로 변화된 경우, 기준 전압(Vref)은 0.6V가 아닌 0.528V가 생성된다.

0.528V의 기준 전압(Vref)은 플래시 ADC(420)의 비교기(422₁~422_n)의 비반전 입력 단자(+)로 입력된다.

그리고 두 전압(Vrefp, Vrefn)간 전압 차를 8개의 저항으로 각각 분압하여 0.72V, 0.68V, 0.64V, 0.60V, 0.56V, 0.52V, 0.48V의 기준 전압이 생성되고, 0.72V, 0.68V, 0.64V, 0.60V, 0.56V, 0.52V, 0.48V는 각각 플래시 ADC(420)의 비교기(422₁~422_n)의 반전 입력 단자(-)로 입력된다.

플래시 ADC(420)의 비교기(422₁~422_n)는 각각 비반전 입력 단자(+)로 입력되는 0.528V의 기준 전압(Vref)과 반전 입력 단자(-)로 입력되는 0.72V, 0.68V, 0.64V, 0.60V, 0.56V, 0.52V 및 0.48V의 기준 전압을 비교하고 비교 결과에 따른 펄스 신호를 출력한다. 비교 결과 비교기(422₁~422_n)는 각각 로우 레벨(L), 로우 레벨(L), 로우 레벨(L), 로우 레벨(L), 로우 레벨(L), 하이 레벨(H) 및 하이 레벨(H)을 출력하게 된다.

디지털 처리부(423)는 비교기(422₁~422_n)의 펄스 신호의 출력 레벨을 조합하여 가변 저항(VR1p)을 가변시키기 위한 디지털 제어 신호(Dctrl)를 생성한다. 예를 들어, 디지털 처리부(423)는 로우 레벨(L), 로우 레벨(L), 로우 레벨(L), 로우 레벨(L), 로우 레벨(L), 하이 레벨(H) 및 하이 레벨(H)의 펄스 신호로부터 "0000011"의 디지털 제어 신호(Dctrl)를 생성할 수 있다.

그리고 "0000011"의 디지털 제어 신호(Dctrl)에 의해서 2개의 스위치는 온되고 나머지 스위치는 오프되는데, 0000011의 최하위 두 비트에 대응하는 스위치(S1, S2)가 온되고 나머지 스위치(S3~S8)는 오프된다. 이에 따라서 가변 저항(VR1p)의 값이 보정된다.

도 7은 본 발명의 실시 예에 따른 시정수 보정 장치에 사용되는 스위치의 타입에 따른 저항 값의 변화와 SNR의 변화를 나타낸 도면이다.

먼저, 앞서 설명한 가변 저항(VR1p)에서 한가지 추가적으로 고려해야 할 사항이 있다. LPDSM(15)의 입력 단자에 위치한 가변 저항(VR1p)에 입력되는 신호는 시간에 따라 변화하는 신호이다. 따라서 스위치(S1-S8)로 CMOS(Complementary metal-oxide-semiconductor) 스위치를 사용할 경우 입력 신호의 크기에 따라 그 저항 값이 바뀌게 되어 전체 저항 값이 신호 크기에 따라 변화하게 된다.

도 7에 도시한 바와 같이, 오차막대(Error bar)를 통해 스위치(S1-S8)로 CMOS 스위치를 사용한 저항 값의 경우 특히 Slow-worst 조건에서 저항 값의 변화가 500Ω 이상이 되는 것을 확인할 수 있다.

또한 CMOS 스위치를 사용했을 경우의 SNR 특성을 살펴보면 약 2dB 정도의 변화밖에 나지 않기 때문에 낮은 해상도의 LPDSM(15)에서 이러한 CMOS 스위치를 사용하는 것은 크게 문제가 되지 않지만, 좀 더 높은 해상도의 LPDSM(15)에서는 부트스트랩(bootstrapped, b.s.) 스위치를 통해 저항 값의 변화를 일정하게 해 주어야 할 필요가 있다.

도 7에 도시한 바와 같이, 스위치(S1-S8)로 부트스트랩(b.s.) 스위치를 사용하게 되면 모든 조건에서 저항값의 변화가 거의 일정하게 되며, SNR 특성도 거의 일정하게 되는 것을 확인할 수 있다.

따라서, 본 발명의 실시 예에 따르면, 스위치(S1~S8)로는 부트스트랩 스위치가 사용될 수 있다.

이와 같이 하여, 가변 저항(VR1p)의 값이 보정되고 나면 시정수 보정 장치(400)는 1차 및 2차 적분기(151, 152)의 가변 커패시터의 값을 보정한다.

도 8은 본 발명의 실시 예에 따른 적분기의 커패시터를 나타낸 도면이다.

도 8에서는 설명의 편의상 1차 적분기(151)의 가변 커패시터(VC1p)을 도시하였으며, 1차 적분기(151)의 가변 커패시터(VC1n)이나 2차 적분기(152)의 가변 커패시터 또한 가변 커패시터(VC1p)와 동일하게 구성될 수 있다.

도 8을 참고하면, 가변 커패시터(Clp)는 OTA(1511)의 정극성 입력 단자와 부극성 출력 단자 사이에 연결되는 커패시터(Cmain)와 OTA(1511)의 정극성 입력 단자와 부극성 출력 단자 사이에 각각 병렬로 연결되는 복수의 단위 커패시터(Cu)으로 이루어진 단위 커패시터열 및 각 단위 커패시터(Cu)와 OTA(1511)의 정극성 입력 단자 사이에 연결되는 복수의 스위치 예를 들면, 8개의 스위치(S1'~S8')를 포함할 수 있다. 이때 스위치(S1'~S8')는 OTA(1511)의 각 단위 커패시터(Cu)와 부극성 출력 단자 사이에 연결될 수도 있다.

8개의 스위치(S1'~S8')는 디지털 제어 신호(Dctrl)에 의해 온되거나 오프되는데, 가변 저항(VR1p)과 반대로 동작한다. 예를 들어, "0000011"의 디지털 제어 신호(Dctrl)에 의해 가변 저항(VR1p)에서는 2개의 스위치(S1, S2)가 온되고 나머지 스위치(S3~S8)는 오프되는 반면, 가변 커패시터(VC1p)에서는 이와 반대로 2개의 스위치는 오프되고 나머지 스위치가 오프된다.

즉, 플래시 ADC(420)에서 기준 저항(Rref)의 변화에 따른 디지털 제어 신호(Dctrl)가 생성되면, 1차 및 2차 적분기(151, 152)의 가변 저항과 가변 커패시터의 값이 디지털 제어 신호(Dctrl)에 의해 결정된다.

이때 가변 커패시터(VC1p)의 보상 범위는 공정에 따라 결정되며, TSMC사의 130nm의 경우 가변 커패시터(VC1p)의 보상 범위는 가변 저항(VR1p)의 보상 범위의 1/2로 설정될 수 있다. 다시 말하면 10kΩ의 가변 저항(VR1p)의 보상 범위를 ㅁ20%를 했다면 가변 커패시터(VC1p)의 보상 범위는 ±10%가 된다. 즉, "가변 저항(VR1p)의 보상 범위 = k*가변 커패시터(VC1p)의 보상범위"로 하여 가변 커패시터(VR1p)의 값이 결정될 수 있다.

도 9는 TSMC 130nm 공정에서 PVT 변화에 따른 저항과 커패시터의 변화율을 나타낸 도면이다.

도 9로부터 확인할 수 있듯이, 코너 조건에서 가변 저항(도 2의 R1p)의 값의 변화율은 가변 커패시터(도 2의 C1p)의 값의 변화율보다 2배의 크기로 거의 일정하게 존재하는 것을 확인할 수 있다.

또한 Fast-best 조건의 경우 저항(R1p)의 값과 적분 커패시터(C1p)의 값이 모두 작아지게 되므로, 시정수 보정 장치(400)의 디지털 처리부(423)는 가변 저항(VR1p)의 값과 가변 커패시터(VC1p)의 값을 모두 키워주는 방향으로 보상하고, Slow-worst 조건의 경우 설계된 값보다 저항(R1p)과 적분 커패시터(C1p)의 값이 모두 증가하게 되므로, 시정수 보정 장치(400)의 디지털 처리부(423)는 가변 저항(VR1p)의 값과 가변 커패시터(VC1p)의 값을 모두 줄이는 방향으로 보상할 수 있다.

즉, 시정수 보정 장치(400)는 코너 조건에 따른 기준 저항(Rref)의 변화를 감지하고, 이를 플래시 ADC(420)로 처리하여 얻은 디지털 값을 통해 가변 저항(VR1p)의 값과 가변 커패시터(VC1p)의 값을 제어하여 시정수를 보상하게 된다. 각 파운드리(foundary) 업체와 공정의 기술 노드(technology node)에 따라 k 값이 약간의 차이가 존재할 수 있지만, 시정수 보정 장치(400)는 k 값에 따라서 가변 저항(VR1p)의 값과 가변 커패시터(VC1p)의 값의 설정을 동시에 할 수 있다.

본 발명의 실시 예는 이상에서 설명한 장치 및/또는 방법을 통해서만 구현되는 것은 아니며, 본 발명의 실시 예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims

저역 통과 델타 시그마 변조 장치에서 저항과 커패시터를 사용하는 적분기의 시정수를 보정하는 장치로서,
기준 전류를 생성하는 기준 전류 생성부,
상기 기준 전류 생성부와 접지단 사이에 연결되어 있는 기준 저항,
상기 기준 저항과 상기 기준 전류에 의해 생성되는 제1 기준 전압과 복수의 제2 기준 전압을 비교하여 상기 제1 기준 전압을 디지털 신호로 변환하는 비교 회로, 그리고
상기 디지털 신호로부터 상기 저항 및 상기 커패시터 중 적어도 하나의 값을 가변시키는 디지털 제어 신호를 생성하여 상기 적분기로 출력하는 디지털 처리부
를 포함하는 시정수 보정 장치.
제1항에서,
상기 저항은
상기 저역 통과 델타 시그마 변조 장치의 입력 단자와 상기 적분기의 연산 트랜스컨덕턴스 증폭기 사이에 직렬로 연결되어 있는 복수의 단위 저항, 그리고
상기 복수의 단위 저항 중 일부의 단위 저항의 양단에 각각 연결되어 있는 복수의 제1 스위치를 포함하고,
상기 디지털 제어 신호에 따라서 상기 복수의 제1 스위치의 온오프가 결정되는 시정수 보정 장치.
제2항에서,
상기 커패시터는
상기 연산 트랜스컨덕턴스 증폭기의 입력 단자와 상기 연산 트랜스컨덕턴스 증폭기의 출력 단자 사이에 각각 병렬로 연결되어 있는 복수의 단위 커패시터, 그리고
각 단위 커패시터와 상기 연산 트랜스컨덕턴스 증폭기의 입력 단자 사이에 연결되어 있거나 상기 각 단위 커패시터와 상기 연산 트랜스컨덕턴스 증폭기의 출력 단자 사이에 연결되어 있는 복수의 제2 스위치를 포함하고,
상기 디지털 제어 신호에 따라서 상기 복수의 제2 스위치의 온오프가 결정되는 시정수 보정 장치.
제3항에서,
상기 디지털 제어 신호에 따른 상기 커패시터의 가변 범위는 상기 디지털 제어 신호에 따른 상기 저항의 가변 범위의 1/2로 설정되는 시정수 보정 장치.
제3항에서,
상기 디지털 제어 신호에 따라서, 온되는 제1 스위치의 개수와 오프되는 제2 스위치의 개수가 동일한 시정수 보정 장치.
제1항에서,
상기 비교 회로는 플래시 아날로그 디지털 변환기를 포함하는 시정수 보정 장치.
제1항에서,
상기 기준 전류 생성부는 정전류원을 포함하는 시정수 보정 장치.
제1항에서,
상기 디지털 처리부는 상기 저역 통과 델타 시그마 변조 장치의 설계 사양인 SNR에 따라서 상기 저항의 값만 가변시키거나 상기 저항 및 커패시터의 값을 모두 가변시키는 시정수 보정 장치.
저역 통과 델타 시그마 변조 장치의 시정수 보정 장치에서 저항과 커패시터를 사용하는 적분기의 시정수를 보정하는 방법으로서,
기준 전류를 생성하는 단계,
상기 기준 전류를 기준 저항으로 흘려서 상기 기준 저항의 변화량을 검출하는 단계,
상기 기준 저항의 변화량에 대응하여 디지털 제어 신호를 생성하는 단계, 그리고
상기 디지털 제어 신호에 따라서 상기 저항과 상기 커패시터 중 적어도 하나의 값을 가변시키는 단계
를 포함하는 시정수 보정 방법.
제9항에서,
상기 저항은
상기 저역 통과 델타 시그마 변조 장치의 입력 단자와 상기 적분기의 연산 트랜스컨덕턴스 증폭기 사이에 직렬로 연결되어 있는 복수의 단위 저항, 그리고
상기 복수의 단위 저항 중 일부의 단위 저항의 양단에 각각 연결되어 있는 복수의 제1 스위치를 포함하고,
상기 가변시키는 단계는 상기 디지털 제어 신호에 따라서 상기 복수의 제1 스위치 중 적어도 하나의 제1 스위치를 온시키는 단계를 포함하는 시정수 보정 방법.
제10항에서,
상기 커패시터는
상기 연산 트랜스컨덕턴스 증폭기의 입력 단자와 상기 연산 트랜스컨덕턴스 증폭기의 출력 단자 사이에 각각 병렬로 연결되어 있는 복수의 단위 커패시터, 그리고
각 단위 커패시터와 상기 연산 트랜스컨덕턴스 증폭기의 입력 단자 사이에 연결되어 있거나 상기 각 단위 커패시터와 상기 연산 트랜스컨덕턴스 증폭기의 출력 단자 사이에 연결되어 있는 복수의 제2 스위치를 포함하고,
상기 가변시키는 단계는 상기 디지털 제어 신호에 따라서 상기 복수의 제2 스위치 중 적어도 하나의 제2 스위치를 온시키는 단계를 포함하는 시정수 보정 방법.
제11항에서,
상기 디지털 제어 신호에 따라서, 턴온되는 제1 스위치의 개수와 턴오프되는 제2 스위치의 개수가 동일한 시정수 보정 방법.
제9항에서,
상기 검출하는 단계는
상기 기준 전류를 기준 저항으로 흘려서 제1 기준 전압을 생성하는 단계, 그리고
상기 제1 기준 전압을 디지털 신호로 변환하는 단계를 포함하는 시정수 보정 방법.
제9항에서,
상기 저역 통과 델타 시그마 변조 장치의 설계 사양에 따라서 상기 디지털 제어 신호를 상기 저항으로만 출력하거나, 상기 저항과 상기 커패시터로 출력하는 단계를 포함하는 시정수 보정 방법.
저역 통과 델타 시그마 변조 장치에서,
저항과 커패시터를 사용하여 입력 신호를 적분시키는 적분기,
상기 적분기의 출력 신호를 양자화 레벨로 양자화하는 양자화기, 그리고
기준 전류를 기준 저항으로 흘려서 기준 전압을 생성하고, 기준 전압을 디지털 신호로 변환한 후 상기 디지털 신호로부터 상기 적분기의 저항과 커패시터 중 적어도 하나의 값을 가변시키는 시정수 보정 장치
를 포함하는 저역 통과 델타 시그마 변조 장치.
제15항에서,
상기 시정수 보정 장치는
기준 전류를 생성하는 기준 전류 생성부,
상기 기준 전류 생성부와 접지단 사이에 연결되어 있는 기준 저항,
상기 기준 저항과 상기 기준 전류에 의해 생성되는 제1 기준 전압과 복수의 제2 기준 전압을 비교하여 상기 제1 기준 전압을 디지털 신호로 변환하는 비교 회로, 그리고 상기 디지털 신호로부터 상기 저항과 상기 커패시터 중 적어도 하나의 값을 가변시키는 디지털 제어 신호를 생성하여 상기 적분기로 출력하는 디지털 처리부를 포함하는 저역 통과 델타 시그마 변조 장치.
제16항에서,
상기 저항은
상기 저역 통과 델타 시그마 변조 장치의 입력 단자와 상기 적분기의 연산 트랜스컨덕턴스 증폭기 사이에 직렬로 연결되어 있는 복수의 단위 저항, 그리고
상기 복수의 단위 저항 중 일부의 단위 저항의 양단에 각각 연결되어 있는 복수의 제1 스위치를 포함하고,
상기 디지털 제어 신호에 따라서 상기 복수의 제1 스위치의 온오프가 결정되는 저역 통과 델타 시그마 변조 장치.
제17항에서,
상기 커패시터는
상기 연산 트랜스컨덕턴스 증폭기의 입력 단자와 상기 연산 트랜스컨덕턴스 증폭기의 출력 단자 사이에 각각 병렬로 연결되어 있는 복수의 단위 커패시터, 그리고
각 단위 커패시터와 상기 연산 트랜스컨덕턴스 증폭기의 입력 단자 사이에 연결되어 있거나 상기 각 단위 커패시터와 상기 연산 트랜스컨덕턴스 증폭기의 출력 단자 사이에 연결되어 있는 복수의 제2 스위치를 포함하고,
상기 디지털 제어 신호에 따라서 상기 복수의 제2 스위치의 온오프가 결정되는 저역 통과 델타 시그마 변조 장치.
제18항에서,
상기 디지털 제어 신호에 따른 상기 커패시터의 가변 범위는 상기 디지털 제어 신호에 따른 상기 저항의 가변 범위의 1/2로 설정되는 저역 통과 델타 시그마 변조 장치.
제16항에서,
상기 디지털 처리부는 상기 저역 통과 델타 시그마 변조 장치의 설계 사양에 따라서 상기 디지털 제어 신호를 상기 저항으로만 출력하거나 상기 저항 및 커패시터로 출력하는 저역 통과 델타 시그마 변조 장치.